JP2016010125A - 信号処理装置、制御方法、撮像素子、並びに、電子機器 - Google Patents

Abstract

【課題】撮像画像の画質の低減を抑制する信号処理装置、制御方法、撮像素子、並びに、電子機器を提供する。
【解決手段】電位が互いに異なる複数の参照信号の中から１つを入力信号の電位に応じて選択し、選択された参照信号を用いて入力信号のA/D変換を行い、参照信号を用いて、入力信号のA/D変換結果を補正する補正値を計測し、計測された補正値を用いて、入力信号のA/D変換結果を補正するための演算を行う。
【選択図】図１４

Description

本技術は、信号処理装置、制御方法、撮像素子、並びに、電子機器に関し、特に、撮像画像の画質の低減を抑制することができるようにした信号処理装置、制御方法、撮像素子、並びに、撮像装置に関する。

従来、高分解のAD変換を高速化する手法として、2step型SS-ADCが提案されている。2step型SS-ADCは、初めに上位bitのAD変換を行い、その結果をもとに下位bitのAD変換を行う。しかしながら、この方法の場合、参照信号（参照電圧）であるRamp線を切り替える際に、Ramp線間の電圧差のばらつきやRamp線の遅延量のばらつきにより誤差が生じるおそれがあった。

そこで、このような誤差を低減する方法が考えられた（例えば、非特許文献１、並びに、特許文献１乃至特許文献３参照）。これらの文献に記載の技術では、上位bitのAD変換時において、コンパレータの反転時にRamp線の電圧値を各カラムでサンプルアンドホールド(S&H)し、下位bitのAD変換時において、そのS&Hされた電圧を基準にRamp線が動作する。

Seunghyun Lim, Jeonghwan Lee, Dongsoo Kim, Gunhee Han, "A High-Speed CMOS Image Sensor With Column-Parallel Two-Step Single-Slope ADCs", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 56, NO. 3, MARCH 2009

特開２０１２−１９４１１号公報 特開２０１３−２５１６０７号公報 特開２０１３−１８７７２７号公報

しかしながら、これらの方法の場合、S&Hという動作が入るため、kTCノイズを取り除くことができない。そのため、撮像画像の画質が低減してしまうおそれがあった。

本技術は、このような状況に鑑みて提案されたものであり、撮像画像の画質の低減を抑制することができるようにすることを目的とする。

本技術の一側面は、電位が互いに異なる複数の参照信号の中から１つを入力信号の電位に応じて選択し、選択された前記参照信号を用いて前記入力信号のA/D変換を行うA/D変換部と、前記参照信号を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正する補正値を計測する補正部と、前記補正部により計測された前記補正値を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算を行う演算部とを備える信号処理装置である。

前記補正部は、前記A/D変換部による前記入力信号のA/D変換結果に含まれる、前記参照信号間の電圧差のばらつきと、前記参照信号の遅延量のばらつきを補正する補正値を計測することができる。

前記補正部は、前記A/D変換部による前記入力信号のA/D変換に並行して、前記補正値を計測することができる。

前記A/D変換部は、相関二重サンプリングで前記入力信号のA/D変換を行い、前記補正部は、前記相関二重サンプリングのＰ相とＤ相のそれぞれにおいて、前記補正値を計測し、前記演算部は、前記補正部において計測された前記Ｐ相の補正値と、前記Ｄ相の補正値とを用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算を行うことができる。

前記補正部は、所定の電圧を前記Ｐ相および前記Ｄ相のそれぞれにおいて互いに同一の参照電圧を用いてA/D変換する前記補正値の計測を、全ての参照電圧について行い、さらに、所定の電圧を前記Ｐ相および前記Ｄ相のそれぞれにおいて互いに異なる参照電圧を用いてA/D変換する前記補正値の計測を、互いに隣接する参照電圧組の全てについて行うことができる。

前記演算部は、前記補正部の数に応じた次数の近似値を用いて前記A/D変換結果を補正することができる。

前記A/D変換部は、前記参照信号を用いて、画素から読み出された信号のA/D変換を行うことができる。

前記A/D変換部は、画素アレイのカラム毎に設けられ、それぞれが、自身に対応するカラムの画素から読み出された信号のA/D変換を行うことができる。

本技術の一側面は、また、電位が互いに異なる複数の参照信号の中から１つを入力信号の電位に応じて選択し、選択された前記参照信号を用いて前記入力信号のA/D変換を行い、前記参照信号を用いて、前記入力信号のA/D変換結果を補正する補正値を計測し、計測された前記補正値を用いて、前記入力信号のA/D変換結果を補正するための演算を行う信号処理方法である。

本技術の他の側面は、複数の単位画素が行列状に配置される画素アレイと、電位が互いに異なる複数の参照信号の中から１つを、前記画素アレイの前記単位画素から読み出される信号の電位に応じて選択し、選択された前記参照信号を用いて前記入力信号のA/D変換を行うA/D変換部と、前記参照信号を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正する補正値を計測する補正部と、前記補正部により計測された前記補正値を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算を行う演算部とを備える撮像素子である。

複数の半導体基板を有し、前記演算部は、前記画素アレイが形成される半導体基板と異なる半導体基板に形成されることができる。

本技術のさらに他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、複数の単位画素が行列状に配置される画素アレイと、電位が互いに異なる複数の参照信号の中から１つを、前記画素アレイの前記単位画素から読み出される信号の電位に応じて選択し、選択された前記参照信号を用いて前記入力信号のA/D変換を行うA/D変換部と、前記参照信号を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正する補正値を計測する補正部と、前記補正部により計測された前記補正値を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算を行う演算部とを備える電子機器である。

本技術の一側面においては、電位が互いに異なる複数の参照信号の中から１つが入力信号の電位に応じて選択され、選択された前記参照信号が用いられて前記入力信号のA/D変換が行われ、前記参照信号が用いられて、前記入力信号のA/D変換結果を補正する補正値が計測され、計測された前記補正値を用いて、前記入力信号のA/D変換結果を補正するための演算が行われる。

本技術の他の側面においては、複数の単位画素が行列状に配置され、電位が互いに異なる複数の参照信号の中から１つが、前記単位画素から読み出される信号の電位に応じて選択され、選択された前記参照信号が用いられて前記入力信号のA/D変換が行われ、前記参照信号が用いられて、前記入力信号のA/D変換結果を補正する補正値が計測され、計測された前記補正値が用いられて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算が行われる。

本技術のさらに他の側面においては、電子機器の、複数の単位画素が行列状に配置される画素アレイを備える撮像素子において、電位が互いに異なる複数の参照信号の中から１つが、前記画素アレイの前記単位画素から読み出される信号の電位に応じて選択され、選択された前記参照信号が用いられて前記入力信号のA/D変換が行われ、前記参照信号が用いられて、前記入力信号のA/D変換結果を補正する補正値が計測され、計測された前記補正値を用いて、前記入力信号のA/D変換結果を補正するための演算が行われる。

本技術によれば、撮像画像を得ることが出来る。また本技術によれば、撮像画像の画質の低減を抑制することができる。

2step型SS-ADCの動作の概要を説明する図である。 Ramp線の電圧ばらつきの例を説明する図である。 Ramp線の遅延量ばらつきの例を説明する図である。 Ramp線負荷の変化の湯オスの例を説明する図である。 イメージセンサの主な構成例を示す図である。 画素アレイの主な構成例を示す図である。 単位画素の主な構成例を示す図である。 A/D変換部の主な構成例を示す図である。 カラムA/D変換部の主な構成例を示す図である。 補正部の主な構成例を示す図である。 補正部の主な構成例を示す図である。 補正部の主な構成例を示す図である。 補正部の主な構成例を示す図である。 撮像処理の流れの例を説明するフローチャートである。 補正部の動作の様子の例を示す図である。 低照度時の観測カラムの信号の例を示す図である。 低照度時の補正部の信号の例を示す図である。 高照度時の観測カラムの信号の例を示す図である。 低照度時の補正部の信号の例を示す図である。 低照度時の補正部の信号の例を示す図である。 Ramp線が３本の場合の例を示す図である。 Ramp線が４本の場合の例を示す図である。 A/D変換部の他の構成例を示す図である。 Ramp線遅延時間の遷移例を示す図である。 参照電圧発生部の構成例を示す図である。 イメージセンサの物理構成の例を示す図である。 撮像装置の主な構成例を示す図である。

以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（イメージセンサ）
２．第２の実施の形態（撮像装置）
３．第３の実施の形態（撮像装置）

＜１．第１の実施の形態＞
＜シングルスロープA/D変換＞
シングルスロープA/D変換(SS-ADC)方式において、N bitのA/D変換を行うための時間は、「(1/clk周期)×2^N+Tp」と表すことができる。ここで「(1/clk周期)×2^N」 はカウント時間であり、「Tp」は前処理や、読出し信号の静定時間などである。10bit乃至12bit程度の低分解能の場合、Tpの時間が「(1/clk周期)×2^(10乃至12)」より大きいまたは同等である。低分解能のA/D変換時間を早くするためにはカウント周期だけではなく、前処理にかかる時間を早くすることが重要になる。

しかしながら、12bitを超える高分解能のA/D変換を行おうとする場合、カウント時間がA/D変換時間の大部分を占めるようになる。したがって、高分解能のA/D変換を高速に行う場合、カウント時間の短縮が重要になる。

＜2step型SS-ADC＞
そこで、近年、高分解のA/D変換を高速化する手法として、2step型SS-ADCが提案されている。2step型SS-ADCは、例えば図１に示されるように、上位bitのA/D変換を行い、その結果をもとに下位bitのA/D変換を行う。つまり、2step型SS-ADCは、上位bitのAD変換後に、下位bit用の複数のRamp線（参照信号（参照電圧））の中からいずれか（A/D変換対象の信号の信号レベルに応じたもの）を選んでA/D変換する。

ただし、この場合、このRamp線の切り替えによってA/D変換結果に誤差が生じるおそれがあった。Ramp線の切り替えによって発生する誤差には、例えば図２に示されるような、Ramp線間の電圧差のばらつきや、例えば図３に示されるようなRamp線の遅延量のばらつきがある。

Ramp線間の電圧差のばらつきは、Ramp線を生成するD/A変換部のばらつきに起因する。ばらつきはチップごとに固定であるため、固体調整機能を用いてある程度調整ができるが、完全に取り除くことは困難である。

Ramp線の遅延量のばらつきは、例えば図４に示されるような、Ramp線を切り替えた際の負荷の変化に起因する。Ramp線を生成するD/A変換部の負荷は、配線容量とコンパレータの入力容量の２つに分けられる。配線容量は固定であるが、コンパレータの入力容量は、Ramp線の切り替えに伴い変化するため、遅延量をあらかじめ計測しておくことは困難である。このため、原理的にA/D変換結果に誤差が発生するおそれがあった。

そこで、この誤差を解決する方法が検討された。非特許文献１、並びに、特許文献１乃至特許文献３の各文献に記載の技術に共通するのは、上位bitのAD変換時において、コンパレータの反転時に、Ramp線の電圧値を各カラムでサンプルアンドホールド(S&H)し、下位bitのAD変換時において、そのS&Hされた電圧を基準にRamp線が動作することである。しかしながら、これらの方法ではS&Hという動作が入るため、kTCノイズを取り除くことができないおそれがあった。しかも高bit分解のA/D変換の場合、1LSBが数十uVオーダ以下になることが有り、例えばkTCノイズを10uV以下に抑えようとした場合、常温で50pF程度の容量が必要になる。これを各カラムに形成した場合、カラムの回路が膨大なサイズになってしまうおそれがあった。

そこで、誤差要因である、Ramp線間の電圧差と遅延量のばらつきを測定し、観測カラムのAD変換結果と演算を行うようにする。つまり、電位が互いに異なる複数の参照信号の中から１つを入力信号の電位に応じて選択し、選択された参照信号を用いて入力信号のA/D変換を行うA/D変換部と、参照信号を用いて、A/D変換部による入力信号のA/D変換結果を補正する補正値を計測する補正部と、補正部により計測された補正値を用いて、A/D変換部による入力信号のA/D変換結果を補正するための演算を行う演算部とを備えるようにする。すなわち、電位が互いに異なる複数の参照信号の中から１つを入力信号の電位に応じて選択し、選択された参照信号を用いて入力信号のA/D変換を行い、参照信号を用いて、入力信号のA/D変換結果を補正する補正値を計測し、計測された補正値を用いて、入力信号のA/D変換結果を補正するための演算を行うようにする。

このようにすることにより、A/D変換結果の、Ramp線の電圧差のばらつきや遅延量のばらつきによる誤差を低減させることができ、シングルスロープと同じ精度の信号を得ることが可能になる。つまり、撮像画像の画質の低減を抑制することができる。また、それとともに、高bit分解のA/D変換時間の大部分を占めるカウント期間を削減できるため、A/D変換時間を短縮することができる。また、サンプルアンドホールドを行う必要が無いため、kTCノイズの発生を抑制することができる。さらに、この補正の為に必要な補正部は、カラム外のアクセサリ領域に配置することができるため、従来のマルチスロープA/D変換部のカラム回路構成からの変更点を少なくすることができ、開発をより容易にすることができる。つまり、開発期間を短縮し、より早期に開発を完了することができるだけでなく、コストを低減させることができる。

なお、この補正部は、A/D変換部による入力信号のA/D変換結果に含まれる、参照信号間の電圧差のばらつきと、参照信号の遅延量のばらつきを補正する補正値を計測するようにしてもよい。

また、この補正部は、A/D変換部による入力信号のA/D変換に並行して、補正値を計測するようにしてもよい。

さらに、A/D変換部は、相関二重サンプリングで入力信号のA/D変換を行い、補正部は、その相関二重サンプリングのＰ相とＤ相のそれぞれにおいて、補正値を計測し、演算部は、補正部において計測されたＰ相の補正値とＤ相の補正値とを用いて、A/D変換部による入力信号のA/D変換結果を補正するための演算を行うようにしてもよい。

また、補正部は、所定の電圧をＰ相およびＤ相のそれぞれにおいて互いに同一の参照電圧を用いてA/D変換する補正値の計測を、全ての参照電圧について行い、さらに、所定の電圧をＰ相およびＤ相のそれぞれにおいて互いに異なる参照電圧を用いてA/D変換する補正値の計測を、互いに隣接する参照電圧組の全てについて行うようにしてもよい。

また、演算部は、補正部の数に応じた次数の近似値を用いてA/D変換結果を補正するようにしてもよい。

さらに、A/D変換部は、参照信号を用いて、画素から読み出された信号のA/D変換を行うようにしてもよい。

また、A/D変換部は、画素アレイのカラム毎に設けられ、それぞれが、自身に対応するカラムの画素から読み出された信号のA/D変換を行うようにしてもよい。

＜イメージセンサ＞
このような本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を、図５に示す。図５に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。

図５に示されるように、イメージセンサ１００は、画素アレイ１０１、参照電圧発生部１０２、A/D変換部１０３、水平転送部１０４、演算部１０５、制御部１１１、および垂直走査部１１２を有する。

画素アレイ１０１は、フォトダイオード等の光電変換素子を有する画素構成（単位画素１２１）が平面状または曲面状に配置される画素領域である。

参照電圧発生部１０２は、A/D変換部１０３のA/D変換の基準信号となる参照信号（参照電圧とも称する）を発生する。参照電圧発生部１０２は、図５に示されるように、互いに電位の異なる参照電圧を複数発生し、それをA/D変換部１０３に供給する。図５の例の場合、参照電圧発生部１０２は、低照度時用の参照電圧であるRampLと、高照度時用の参照電圧であるRampHとを発生し、それらをA/D変換部１０３に供給する。図５に示されるように、RampLは、信号線１２２−１を介してA/D変換部１０３に伝送され、RampHは、信号線１２２−２を介してA/D変換部１０３に供給される。

A/D変換部１０３は、画素アレイ１０１の各単位画素から読み出されたアナログ信号等をA/D変換し、そのデジタルデータを水平転送部１０４に出力する。

水平転送部１０４は、A/D変換部１０３から供給されるデジタルデータを演算部１０５に順次に転送する。

演算部１０５は、水平転送部１０４から供給されるデジタルデータを用いて、A/D変換部１０３のA/D変換結果を補正するための演算を行う。演算部１０５は、補正したA/D変換結果のデータをイメージセンサ１００の外部等に出力する。

制御部１１１は、参照電圧発生部１０２、A/D変換部１０３、水平転送部１０４、演算部１０５、および垂直走査部１１２の各部を制御することにより、イメージセンサ１００全体の動作（各部の動作）を制御する。

垂直走査部１１２は、制御部１１１に制御されて、画素アレイ１０１の各単位画素のトランジスタの動作を制御する。

＜画素アレイ＞
図６に示されるように、画素アレイ１０１には、M行N列の単位画素１４１が行列状（アレイ状）に配置されている（M,Nは任意の自然数）。つまり、図６に示されるように、画素アレイ１０１には、単位画素１４１−１１乃至単位画素１４１−MNが形成されている。単位画素１４１−１１乃至単位画素１４１−MNを互いに区別して説明する必要が無い場合、単位画素１４１と称する。

また、図６に示されるように、画素アレイ１０１には、垂直信号線１２１−１乃至垂直信号線１２１−Ｎ、並びに、制御線１２６−１乃至制御線１２６−Ｍが形成されている。垂直信号線１２１−１乃至垂直信号線１２１−Ｎを互いに区別して説明する必要が無い場合、垂直信号線１２１と称し、制御線１２６−１乃至制御線１２６−Ｍを互いに区別して説明する必要が無い場合、制御線１２６と称する。単位画素１４１は、カラム（列）毎に、そのカラムに対応する垂直信号線１２１に接続され、行毎に、その行に対応する制御線１２６に接続されている。

単位画素から読み出された信号は、垂直信号線１２１を介して、A/D変換部１０３に伝送される（図５）。また、制御線１２６には、垂直走査部１１２から各単位画素（各行）への制御信号が伝送される。図６において各行の制御線１２６は1本の線として示されているが、この各行の制御線１２６が複数の制御線により構成されるようにしてもよい。

＜単位画素構成＞
図７は、単位画素１４１の回路構成の主な構成の例を示す図である。図７に示される例の場合、単位画素１４１は、フォトダイオード（PD）１５１、転送トランジスタ１５２、リセットトランジスタ１５３、増幅トランジスタ１５４、およびセレクトトランジスタ１５５を有する。

フォトダイオード（PD）１５１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード（PD）１５１のアノード電極は画素領域のグランド（画素グランド）に接続され、カソード電極は転送トランジスタ１５２を介してフローティングディフュージョン（FD）に接続される。もちろん、フォトダイオード（PD）１５１のカソード電極が画素領域の電源（画素電源）に接続され、アノード電極が転送トランジスタ１５２を介してフローティングディフュージョン（FD）に接続され、光電荷を光正孔として読み出す方式としてもよい。

転送トランジスタ１５２は、フォトダイオード（PD）１５１からの光電荷の読み出しを制御する。転送トランジスタ１５２は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード（PD）１５１のカソード電極に接続される。また、転送トランジスタ１５２のゲート電極には、垂直走査部１１２（図５）から供給される転送制御信号を伝送する転送制御線（TRG）が接続される。転送制御線（TRG）（すなわち、転送トランジスタ１５２のゲート電位）がオフ状態のとき、フォトダイオード（PD）１５１からの光電荷の転送が行われない（フォトダイオード（PD）１５１において光電荷が蓄積される）。転送制御線（TRG）（すなわち、転送トランジスタ１５２のゲート電位）がオン状態のとき、フォトダイオード（PD）１５１に蓄積された光電荷がフローティングディフュージョン（FD）に転送される。

リセットトランジスタ１５３は、フローティングディフュージョン（FD）の電位をリセットする。リセットトランジスタ１５３は、ドレイン電極が電源電位に接続され、ソース電極がフローティングディフュージョン（FD）に接続される。また、リセットトランジスタ１５３のゲート電極には、垂直走査部１１２（図５）から供給されるリセット制御信号を伝送するリセット制御線（RST）が接続される。リセット制御信号（RST）（すなわち、リセットトランジスタ１５３のゲート電位）がオフ状態のとき、フローティングディフュージョン（FD）は電源電位と切り離されている。リセット制御信号（RST）（すなわち、リセットトランジスタ１５３のゲート電位）がオン状態のとき、フローティングディフュージョン（FD）の電荷が電源電位に捨てられ、フローティングディフュージョン（FD）がリセットされる。

増幅トランジスタ１５４は、フローティングディフュージョン（FD）の電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ１５４は、ゲート電極がフローティングディフュージョン（FD）に接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極がセレクトトランジスタ１５５のドレイン電極に接続されている。例えば、増幅トランジスタ１５４は、リセットトランジスタ１５３によってリセットされたフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）としてセレクトトランジスタ１５５に出力する。また、増幅トランジスタ１５４は、転送トランジスタ１５２によって光電荷が転送されたフローティングディフュージョン（FD）の電位を光蓄積信号（信号レベル）としてセレクトトランジスタ１５５に出力する。

セレクトトランジスタ１５５は、増幅トランジスタ１５４から供給される電気信号の垂直信号線（VSL）１２１（すなわち、A/D変換部１０３）への出力を制御する。セレクトトランジスタ１５５は、ドレイン電極が増幅トランジスタ１５４のソース電極に接続され、ソース電極が垂直信号線１２１に接続されている。また、セレクトトランジスタ１５５のゲート電極には、垂直走査部１１２（図５）から供給されるセレクト制御信号を伝送するセレクト制御線（SEL）が接続される。セレクト制御信号（SEL）（すなわち、セレクトトランジスタ１５５のゲート電位）がオフ状態のとき、増幅トランジスタ１５４と垂直信号線１２１は電気的に切り離されている。したがって、この状態のとき、当該単位画素１４１からリセット信号や画素信号等が出力されない。セレクト制御信号（SEL）（すなわち、セレクトトランジスタ１５５のゲート電位）がオン状態のとき、当該単位画素１４１が選択状態となる。つまり、増幅トランジスタ１５４と垂直信号線１２１が電気的に接続され、増幅トランジスタ１５４から出力される信号が、当該単位画素１４１の画素信号として、垂直信号線１２１に供給される。すなわち、当該単位画素１４１からリセット信号や画素信号等が読み出される。

＜A/D変換部の構成＞
次に、図８を参照して、A/D変換部１０３（図５）の構成例について説明する。図８に示されるように、A/D変換部１０３は、カラムA/D変換部１６１−1乃至カラムA/D変換部１６１−Ｎ、並びに、補正部１６２−１および補正部１６２−２を有する。

以下において、カラムA/D変換部１６１−1乃至カラムA/D変換部１６１−Ｎを互いに区別して説明する必要が無い場合、カラムA/D変換部１６１と称する。また、以下において、補正部１６２−１および補正部１６２−２を互いに区別して説明する必要が無い場合、補正部１６２と称する。

カラムA/D変換部１６１は、画素アレイ１０１のカラム毎に設けられており、画素アレイ１０１の、自身が対応するカラムの単位画素１４１から読み出され、そのカラムの垂直信号線１２１を介して供給される信号をA/D変換する。カラムA/D変換部１６１は、参照電圧発生部１０２が発生する複数の参照電圧を利用してそのA/D変換を行う。したがって、図８に示されるように、カラムA/D変換部１６１は、信号線１２２−１および信号線１２２−２に接続される。以下において信号線１２２−１および信号線１２２−２を互いに区別して説明する必要が無い場合、信号線１２２と称する。

補正部１６２は、カラムA/D変換部１６１のA/D変換結果を補正する補正値を計測する。詳細については、後述するが、補正部１６２は、信号線１２２−１および信号線１２２−２に接続される。なお、図８の例の場合、A/D変換部１０３には、補正部１６２−１と補正部１６２−２が設けられている。補正部１６２−１は、並列に並べられたカラムA/D変換部１６１群の図中左端に設けられ、補正部１６２−２は、並列に並べられたカラムA/D変換部１６１群の図中右端に設けられている。

カラムA/D変換部１６１および補正部１６２は、信号線１２３−１乃至信号線１２３−（Ｎ＋２）を介して、A/D変換結果や補正値を水平転送部１０４に供給する。以下において、信号線１２３−１乃至信号線１２３−（Ｎ＋２）を互いに区別して説明必要がする無い場合、信号線１２３と称する。

＜カラムA/D変換部の構成＞
次に、図９を参照して、カラムA/D変換部１６１（図８）の構成例について説明する。図９に示されるように、カラムA/D変換部１６１は、比較部１７１、カウンタ１７２、キャパシタ１７３、キャパシタ１７４、スイッチトランジスタ１７５、スイッチトランジスタ１７６、および選択部１７７を有する。

比較部１７１は、垂直信号線１２１とを介して入力される信号（例えば単位画素１４１から読み出された信号）と、参照電圧とを比較し（信号レベルの比較を行い）、その比較結果をカウンタ１７２に出力する。

カウンタ１７２は、カウント開始からその比較結果の値が変化するまでの時間をカウントし、比較結果の値が変化した時点でそれまでのカウント値を、信号線１２３を介して水平転送部１０４に出力する。

比較部１７１の一方の入力は、キャパシタ１７３を介して垂直信号線１２１に接続される。また、比較部１７１の他方の入力には、キャパシタ１７４およびスイッチトランジスタ１７５を介して信号線１２２−１（RampL）が接続される。また、その入力には、キャパシタ１７４およびスイッチトランジスタ１７６を介して信号線１２２−２（RampH）が接続される。

また、比較部１７１の出力は、選択部１７７にも供給される。選択部１７７は、その比較部１７１の出力と、制御部１１１からの制御（矢印１３２）に基づいて、スイッチトランジスタ１７５若しくはスイッチトランジスタ１７６をオンにする。これにより、比較部１７１のキャパシタ１７４側の入力には、RampL若しくはRampHが入力される。つまり、カラムA/D変換部１６１（比較部１７１）は、垂直信号線１２１を介して入力される信号を、参照電圧（RampL若しくはRampH）を用いてA/D変換する。

＜補正部の構成＞
次に、図１０を参照して、補正部１６２（図８）の構成例について説明する。図１０に示されるように、補正部１６２は、補正部１８１、補正部１８２、および補正部１８３を有する。各補正部１６２内の補正部は、参照電圧（Ramp）の数Sに対し"2S-1"個必要となる。本実施の計他の例の場合、参照電圧が２つ用いられるので、各補正部１６２には、補正部１８１乃至補正部１８３が設けられる。

補正部１８１は、２入力とも信号線１２２−１（つまり、RampL）に接続される。すなわち、補正部１８１は、図１１に示されるように、比較部１９１、カウンタ１９２、キャパシタ１９３、キャパシタ１９４、スイッチトランジスタ１９５、およびキャパシタ１９８を有する。

比較部１９１の一方の入力は、キャパシタ１９３およびスイッチトランジスタ１９５を介して信号線１２２−１（つまり、RampL）に接続されている。また、比較部１９１の他方の入力は、キャパシタ１９４を介して信号線１２２−１（つまり、RampL）に接続されている。なお、キャパシタ１９３およびスイッチトランジスタ１９５の間と、グランド電位との間には、キャパシタ１９８も接続されている。また、スイッチトランジスタ１９５のゲートには、制御部１１１から制御信号（COR1）が供給される（矢印１３２）。つまり、制御部１１１が制御信号（COR1）を供給してスイッチトランジスタ１９５をオン状態にすると、比較部１９１のキャパシタ１９３側の入力に参照電圧（RampL）が供給される。また、キャパシタ１９８にもその時の参照電圧（RampL）が供給され、スイッチトランジスタ１９５がオフになることにより、その電圧が保持される。つまり、比較部１９１のキャパシタ１９３側の入力側の電圧が保たれる。比較部１９１は、その電圧と、キャパシタ１９４側の入力に入力される参照電圧（RampL）とを比較し、比較結果をカウンタ１９２に供給する。

カウンタ１９２は、カウント開始からその比較結果が変化するまでをカウントし、そのカウント値を信号線１２３を介して水平転送部１０４に供給する。

補正部１８２は、２入力とも信号線１２２−２（つまり、RampH）に接続される。すなわち、補正部１８２は、図１２に示されるように、比較部２０１、カウンタ２０２、キャパシタ２０３、キャパシタ２０４、スイッチトランジスタ２０５、およびキャパシタ２０６を有する。

比較部２０１の一方の入力は、キャパシタ２０３およびスイッチトランジスタ２０５を介して信号線１２２−２（つまり、RampH）に接続されている。また、比較部２０１の他方の入力は、キャパシタ２０４を介して信号線１２２−２（つまり、RampH）に接続されている。なお、キャパシタ２０３およびスイッチトランジスタ２０５の間と、グランド電位との間には、キャパシタ２０６も接続されている。また、スイッチトランジスタ２０５のゲートには、制御部１１１から制御信号（COR2）が供給される（矢印１３２）。つまり、制御部１１１が制御信号（COR2）を供給してスイッチトランジスタ２０５をオン状態にすると、比較部２０１のキャパシタ２０３側の入力に参照電圧（RampH）が供給される。また、キャパシタ２０６にもその時の参照電圧（RampH）が供給され、スイッチトランジスタ２０５がオフになることにより、その電圧が保持される。つまり、比較部２０１のキャパシタ２０３側の入力側の電圧が保たれる。比較部２０１は、その電圧と、キャパシタ２０４側の入力に入力される参照電圧（RampH）とを比較し、比較結果をカウンタ２０２に供給する。

カウンタ２０２は、カウント開始からその比較結果が変化するまでをカウントし、そのカウント値を信号線１２３を介して水平転送部１０４に供給する。

補正部１８３は、一方の入力が信号線１２２−２（つまり、RampH）に接続され、他方の入力が信号線１２２−１（つまり、RampL）および信号線１２２−２（つまり、RampH）に接続される。すなわち、補正部１８３は、図１３に示されるように、比較部２１１、カウンタ２１２、キャパシタ２１３、キャパシタ２１４、スイッチトランジスタ２１５、キャパシタ２１６、スイッチトランジスタ２１７、およびスイッチトランジスタ２１８を有する。

比較部２１１の一方の入力は、キャパシタ２１３およびスイッチトランジスタ２１５を介して信号線１２２−２（つまり、RampH）に接続されている。また、スイッチトランジスタ２１５のゲートには、制御部１１１から制御信号（COR3-1）が供給される（矢印１３２）。そして、キャパシタ２１３およびスイッチトランジスタ２１５の間と、グランド電位との間には、キャパシタ２１６も接続されている。

つまり、制御部１１１が制御信号（COR3-1）を供給してスイッチトランジスタ２１５をオン状態にすると、比較部２１１のキャパシタ２１３側の入力に参照電圧（RampH）が供給される。また、キャパシタ２１６にもその時の参照電圧（RampH）が供給され、スイッチトランジスタ２１５がオフになることにより、その電圧が保持される。つまり、比較部２１１のキャパシタ２１３側の入力側の電圧が保たれる。

また、比較部２１１の他方の入力は、キャパシタ２１４およびスイッチトランジスタ２１７を介して信号線１２２−１（つまり、RampL）に接続されている。また、スイッチトランジスタ２１７のゲートには、制御部１１１から制御信号（COR3-2）が供給される（矢印１３２）。また、比較部２１１の他方の入力は、キャパシタ２１４およびスイッチトランジスタ２１８を介して信号線１２２−２（つまり、RampH）に接続されている。また、スイッチトランジスタ２１８のゲートには、制御部１１１から制御信号（COR3-3）が供給される（矢印１３２）。

制御部１１１は、制御信号（COR3-2）および制御信号（COR3-3）を供給してスイッチトランジスタ２１７若しくはスイッチトランジスタ２１８のいずれか一方をオン状態にする。これにより、比較部２１１のキャパシタ２１４側の入力に参照電圧（RampL若しくはRampH）が供給される。

比較部２１１は、キャパシタ２１３側の入力に入力される電圧と、キャパシタ２１４側の入力に入力される参照電圧（RampL若しくはRampH）とを比較し、比較結果をカウンタ２１２に供給する。

カウンタ２１２は、カウント開始からその比較結果が変化するまでをカウントし、そのカウント値を信号線１２３を介して水平転送部１０４に供給する。

＜撮像処理の流れ＞
次に、以上のような構成のイメージセンサ１００による撮像処理の流れの例を、図１４のフローチャートを参照して説明する。

撮像処理が開始されると、制御部１１１は、ステップＳ１０１において、垂直走査部１１２を制御して、画素アレイ１０１の未処理の単位画素行から処理対象とする単位画素行（処理対象単位画素行とも称する）を１行選択する。

ステップＳ１０２において、制御部１１１は、垂直走査部１１２を制御して、Ｐ相において、画素アレイ１０１の処理対象単位画素行の各単位画素１４１からリセット信号を読み出させ、A/D変換部１０３に供給させる。

ステップＳ１０３において、制御部１１１は、参照電圧発生部１０２およびA/D変換部１０３を制御し、参照電圧（RampL）を用いて各観測カラムのリセット信号をA/D変換する。すなわち、各カラムA/D変換部１６１が、リセット信号を、参照電圧（RampL）を用いてA/D変換する。また、その処理と並行して（少なくとも部分的に並行して）、制御部１１１は、参照電圧発生部１０２およびA/D変換部１０３を制御し、各補正部１６２（各補正部１６２の補正部１８１乃至補正部１８３）において、それぞれ補正値を計測させる。

すなわち、各補正部１６２において、補正部１８１は参照電圧（RampL）を用いて補正値を計測し、補正部１８２は参照電圧（RampH）を用いて補正値を計測し、補正部１８３は参照電圧（RampH）を用いて補正値を計測する。

ステップＳ１０４において、制御部１１１は、参照電圧発生部１０２およびA/D変換部１０３を制御し、Ｄ相セトリング時間を用いて1bitのA/D変換を行わせる。

ステップＳ１０５において、制御部１１１は、垂直走査部１１２を制御して、Ｄ相において、画素アレイ１０１の処理対象単位画素行の各単位画素１４１から画素信号を読み出させ、A/D変換部１０３に供給させる。

ステップＳ１０６において、制御部１１１は、ステップＳ１０４のA/D変換結果に基づいて、画素信号が、所定の基準より低照度の状態であるか否かを判定する。低照度であると判定された場合、処理はステップＳ１０７に進む。

ステップＳ１０７において、制御部１１１は、参照電圧発生部１０２およびA/D変換部１０３を制御し、参照電圧（RampL）を用いて各観測カラムの画素信号をA/D変換する。すなわち、各カラムA/D変換部１６１が、画素信号を、参照電圧（RampL）を用いてA/D変換する。また、その処理と並行して（少なくとも部分的に並行して）、制御部１１１は、参照電圧発生部１０２およびA/D変換部１０３を制御し、各補正部１６２（各補正部１６２の補正部１８１）において、それぞれ補正値を計測させる。

すなわち、各補正部１６２において、補正部１８１は参照電圧（RampL）を用いて補正値を計測する。

ステップＳ１０８において、制御部１１１は、演算部１０５を制御し、Ｐ相のA/D変換結果とＤ相のA/D変換結果との差分をA/D変換結果として求める。

また、ステップＳ１０９において、制御部１１１は、演算部１０５を制御し、補正部１６２の数や位置に応じた補正値の近似値を求め、その近似値を用いて、ステップＳ１０８において算出されたA/D変換結果を補正する。

ステップＳ１０９の処理が終了すると、処理は、ステップＳ１１３に進む。

また、ステップＳ１０６において、画素信号が、所定の基準より高照度の状態であると判定された場合、処理はステップＳ１１０に進む。

ステップＳ１１０において、制御部１１１は、参照電圧発生部１０２およびA/D変換部１０３を制御し、参照電圧（RampH）を用いて各観測カラムの画素信号をA/D変換する。すなわち、各カラムA/D変換部１６１が、画素信号を、参照電圧（RampH）を用いてA/D変換する。また、その処理と並行して（少なくとも部分的に並行して）、制御部１１１は、参照電圧発生部１０２およびA/D変換部１０３を制御し、各補正部１６２（各補正部１６２の補正部１８１乃至補正部１８３）において、それぞれ補正値を計測させる。

すなわち、各補正部１６２において、補正部１８１は参照電圧（RampL）を用いて補正値を計測し、補正部１８２は参照電圧（RampH）を用いて補正値を計測し、補正部１８３は参照電圧（RampL）を用いて補正値を計測する。

ステップＳ１１１において、制御部１１１は、演算部１０５を制御し、Ｐ相のA/D変換結果とＤ相のA/D変換結果との差分をA/D変換結果として求める。

また、ステップＳ１１２において、制御部１１１は、演算部１０５を制御し、補正部１６２の数や位置に応じた補正値の近似値を求め、その近似値を用いて、ステップＳ１０８において算出されたA/D変換結果を補正する。

ステップＳ１１２の処理が終了すると、処理は、ステップＳ１１３に進む。

ステップＳ１１３において、制御部１１１は、全ての単位画素行を処理したか否かを判定する。未処理の単位画素行が存在すると判定された場合、処理をステップＳ１０１に戻し、それ以降の処理を実行させる。ステップＳ１０１乃至ステップＳ１１３の各処理が単位画素行毎に繰り返し実行され、ステップＳ１１３において、全ての単位画素行を処理したと判定された場合、制御部１１１は、撮像処理を終了する。

このように各処理を実行することにより、イメージセンサ１００は、A/D変換結果の、Ramp線の電圧差のばらつきや遅延量のばらつきによる誤差を低減させることができ、撮像画像の画質の低減を抑制することができる。

＜補正について＞
次に、以上のようなA/D変換結果の補正について、より詳細に説明する。

制御部１１１は、各補正部１６２に対して、各制御信号（COR1, COR2, COR3-1, COR3-2, COR3-3）を、図１５の例のように供給する。

ここで、補正回路にはサンプルアンドホールド（S&H）動作によるkTCノイズが入るが、P相、D相共に完全に相関があるため、打ち消される。式の煩雑性を避けるために、以下においてはその説明を省略する。

まず、低照度の場合について説明する。低照度の場合、観測カラム（カラムA/D変換部１６１）においては、単位画素１４１から読み出された信号や参照電圧（Ramp）は、図１６に示されるように観測される。

Ｐ相のA/D変換結果においては、カウント開始から理想DAC線（参照電圧（RampL）の理想的な（遅延や電位差のばらつきが無い）線）とリセット信号であるVSLが交わる点までの時間(CNT_POF)と、理想DAC線から配線のみの遅延量(CNT_DLL,Delay Line-RampL)と、配線遅延からコンパレータ負荷による遅延(CNT_DPL, Delay P相RampL)が観測される。

Ｄ相のAD変換結果では、カウント開始から理想DAC線とリセット信号時にVSLが交わる点までの時間(CNT_POF)と、画素リセット信号から光信までのVSLの変化分(CNT_Vsig)と、理想DAC線から配線のみの遅延量(CNT_DLL,Delay Line-RampL)と、配線遅延からコンパレータ負荷による遅延(CNT_DDL, Delay D相RampL)が観測される。以上のように求められたＤ相値からＰ相値を減算すると以下の式（１）のように表すことができる。

(CNT_Vsig + CNT_POF + CNT_DLL + CNT_DDL) - (CNT_POF + CNT_DLL + CNT_DPL)
= CNT_Vsig + CNT_DDL - CNT_DPL ・・・（１）

ここで「CNT_DDL - CNT_DPL」が求まれば真値であるCNT_Vsigを得ることができる。

このような観測カラムのA/D変換と並行して実行される補正部１８１による補正における信号の観測結果の例を図１７に示す。この場合、Ｐ相もＤ相も参照電圧（RampL）でA/D変換が行われる。それ以外は、観測カラムのA/D変換と基本的に同様に行われるので、補正部１８１におけるA/D変換結果は、式（１）において「CNT_Vsig=0」となる状態に等しい、つまりこの補正部１８１におけるA/D変換結果は、以下の式（２）のようになる。

CNT_DDL - CNT_DPL ・・・（２）

したがって、演算部１０５は、式（１）から式（２）を減算することにより、真値である「CNT_Vsig」を得ることができる。

次に、高照度の場合について説明する。高照度の場合の観測カラム（各カラムA/D変換部１６１）で観測されるA/D変換結果を図１８に示す。この場合も、Ｐ相については、得られるA/D変換結果は低照度時と同様であり、「(CNT_POF + CNT_DLL + CNT_DPL)」が観測される。

これに対して、高照度時のＤ相において得られるA/D変換結果は、低照度時とは異なり、カウント開始から理想DAC線とリセット信号時にVSLが交わる点までの時間(CNT_POF)と、画素リセット信号から光信までのVSLの変化分からDAC間の電圧差(CNT_Vsig-Vd)と、理想DAC線から配線のみの遅延量(CNT_DLH,Delay Line-RampH)と、配線遅延からコンパレータ負荷による遅延(CNT_DDH, Delay D相RampH)が観測される。以上のように求められたＤ相値からＰ相値を減算すると以下の式（３）のように表すことができる。

(CNT_Vsig _Vd+ CNT_POF + CNT_DLH + CNT_DDH) - (CNT_POF + CNT_DLL + CNT_DPL)
= CNT_Vsig_Vd + CNT_DDH + CNT_DDH - CNT_DLL - CNT_DPL ・・・（３）

このような観測カラムのA/D変換と並行して、補正部１８１乃至補正部１８３による補正値の計測が実行される。補正部１８１で得られるA/D変換結果は、低照度の場合と同様になる。すなわち、式（２）が得られる。

補正部１８２による補正における信号の観測結果の例を図１９に示す。補正部１８２の場合、図１９に示されるように、Ｐ相もＤ相も参照電圧（RampH）でA/D変換が行われる。ただし、A/D変換結果の算出方法は補正部１８１の場合と同様である。すなわち、補正部１８２のA/D変換結果として以下の式（４）が得られる。

CNT_DDH - CNT_DPH ・・・（４）

補正部１８３による補正における信号の観測結果の例を図２０に示す。補正部１８３の場合、図２０に示されるように、Ｐ相においては参照電圧（RampL）でA/D変換が行われ、D相においては参照電圧（RampH）でA/D変換が行われる。

そして、Ｐ相で得られる結果は「CNT_POF + CNT_DLH + CNT_DPH」となる。また、Ｄ相で得られる結果は、POFの値と、RampLとRampHの電圧差(CNT_Vd)となる。D相値からP相値を減算すると、以下の式（５）のように表すことができる。

(CNT_POF + CNT_Vd) - (CNT_POF + CNT_DLH + CNT_DPH) ・・・（５）

演算部１０５は、不要な信号を打ち消し合うため、式（３）−式（２）−式（４）＋式（５）を演算する。この演算により、演算部１０５は、「CNT_Vsig_Vd + CNT_Vd」を得ることができる。

ところで、「CNT_Vsig_Vd」は「信号値-Ramp線電圧差」、「CNT_Vｄ」は「Ramp線電圧差」であるため、これらを足すと信号値を得ることができる。

なお、参照電圧（Ramp）の電圧差はカラムの場所依存はないが、参照電圧（Ramp）の遅延量はカラム位置で異なる。なぜならば、コンパレータの負荷の分布により変わるためである。例えば、図８の例のように補正部１６２をカラムA/D変換部１６１の両端に置いた場合、両側の補正部１６２が出力する値は互いに異なる。そのため、この場合、両側の補正結果の１次近似を補正値として使用するのが望ましい。このようにすることにより、全てのカラムA/D変換部１６１のA/D変換結果に対して、総合的に、Ramp線の電圧差のばらつきや遅延量のばらつきによる誤差をより低減させることができる。すなわち、撮像画像の画質の低減をより抑制することができる。

以上は参照電圧（Ramp）が２本の場合を例に用いて本技術を説明した。しかしながら、これは、一例であり、参照電圧（Ramp）の数は、２本以上であれば任意である。例えば、図２１に示されるように、参照電圧を３本（Ramp1,2,3）としてもよいし、図２２に示されるように、参照電圧を４本（Ramp1,2,3,4）としてもよい。もちろん、５本以上としてもよい。

たとえば、参照電圧を３本とする場合、補正部１６２には、Ramp1,2,3の遅延量を検出する処理部、Ramp1-Ramp2の電圧差を検出する処理部、並びに、Ramp2-Ramp3の電圧差を検出する処理部の合計５つの処理部（補正部）を設けるようにすればよい。Ｐ相とＤ相の間の1.5bitAD変換は、Ramp2との比較、Ramp3との比較と順次行うようにすればよい。同様に参照電圧をS本にする場合、補正部１６２に、2S-1個の処理部（補正部）を用意すればよい。

なお、補正部１６２の位置は任意であり、図８の例に限定されない。例えば、補正部１６２をカラムA/D変換部１６１内に埋め込むようにしてもよい。また、補正部１６２は、図２３に示される例のように、カラムA/D変換部１６１群の中に配置することもできる。例えば、図２３に示される例のように、補正部１６２をカラムA/D変換部１６１群の中央に配置することで、演算部１０５は、補正値を２次近似することができるようになる。したがって、補正値の精度を向上させることができる。同様に3，4，5、、、と補正部を増やすことで、3，4，5、、、次近似とすることができる。遅延時間は一定ではなく図２４に示されるように、1次、2次、3次、、、と変異する場合があるためである。

なお、以上においては、補正部１６２の内部の構成として補正部１８１乃至補正部１８３の構成例を示したが、この補正部の構成例は任意であり、上述した例に限定されない。

また、参照電圧発生部１０２の構成も任意である。例えば、図２５Ａに示されるように、複数のDAC（D/A変換部）を用いて、各DACで各参照電圧を生成するようにしてもよい。ただし、この場合、各DACで特性のばらつき（個体差）が大きくなる可能性がある。そのため、図２５Ｂに示される例のように、１つのDACを用いて全ての参照電圧を生成するようにしてもよいし、図２５Ｃに示される例のように、SFの出力オフセットを用いて１つのDACから全ての参照電圧を生成するようにしてもよい。プロセスばらつき等から最適な構造を選べばよい。

以上のように、補正部を設け、A/D変換結果を補正することにより、イメージセンサ１００は、撮像画像の画質の低減を抑制することができる。

＜２．第２の実施の形態＞
＜イメージセンサの物理構成＞
なお、本技術を適用する撮像素子は、例えば、封止されたパッケージやパッケージが回路基板に設置されたモジュール等として実現することができる。例えば、パッケージとして実現する場合、そのパッケージにおいて撮像素子が、単一の半導体基板により構成されるようにしてもよいし、互いに重畳される複数の半導体基板により構成されるようにしてもよい。

図２６は、本技術を適用した撮像素子であるイメージセンサ１００の物理構成の一例を示す図である。

図２６Ａに示される例の場合、図５を参照して説明したイメージセンサ１００の回路構成は、全て単一の半導体基板に形成される。図２６Ａの例の場合、画素・アナログ処理部３１１、フレームメモリ３１２、およびデジタル処理部３１３を囲むように出力部３１４−１乃至出力部３１４−４が配置されている。画素・アナログ処理部３１１は、画素アレイ１０１やA/D変換部１０３等のアナログ構成が形成される領域である。出力部３１４−１乃至出力部３１４−４は、例えば、I/Oセル等の構成が配置される領域である。

もちろん、図２６Ａの構成例は一例であり、各処理部の構成の配置は、この例に限らない。

図２６Ｂに示される例の場合、図５を参照して説明したイメージセンサ１００の回路構成は、互いに重畳される２枚の半導体基板（積層チップ（画素チップ３２１および回路チップ３２２））に形成される。

画素チップ３２１には、画素・アナログ処理部３１１、デジタル処理部３１３、並びに、出力部３１４−１および出力部３１４−２が形成される。出力部３１４−１および出力部３１４−２は、例えば、I/Oセル等の構成が配置される領域である。

また、回路チップ３２２には、フレームメモリ３１２が形成されている。

上述したように画素チップ３２１および回路チップ３２２は、互いに重畳され、多層構造（積層構造）を形成する。画素チップ３２１に形成されるデジタル処理部３１３と回路チップ３２２に形成されるフレームメモリ３１２は、ビア領域（VIA）３２３およびビア領域（VIA）３２４に形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。

このような積層構造のイメージセンサにも本技術を適用することができる。なお、この半導体基板（積層チップ）の数（層数）は任意であり、例えば、図２６Ｃに示されるように、３層以上であってもよい。

図２６Ｃの例の場合、イメージセンサ１００は、半導体基板３５１、半導体基板３５２、および半導体基板３５３を有する。半導体基板３５１乃至半導体基板３５３は、互いに重畳され、多層構造（積層構造）を形成する。半導体基板３５１には、画素・アナログ処理部３１１が形成され、半導体基板３５２には、デジタル処理部３１３および出力部３１４−１および３１４−２が形成され、半導体基板３５３には、フレームメモリ３１２が形成されている。各半導体基板の各処理部は、貫通ビア（VIA）３６１乃至貫通ビア（VIA）３６３を介して互いに電気的に接続されている。

このような積層構造のイメージセンサにも本技術を適用することができる。もちろん、各半導体基板に形成される処理部は、任意であり、図２６の例に限定されない。

＜３．第３の実施の形態＞
＜撮像装置＞
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図２７は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図２７に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。

図２７に示されるように撮像装置６００は、光学部６１１、CMOSイメージセンサ６１２、画像処理部６１３、表示部６１４、コーデック処理部６１５、記憶部６１６、出力部６１７、通信部６１８、制御部６２１、操作部６２２、およびドライブ６２３を有する。

光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ６１２に供給する。

CMOSイメージセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS等の信号処理を行い、処理後の撮像画像データを画像処理部６１３に供給する。

画像処理部６１３は、CMOSイメージセンサ６１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部６１３は、CMOSイメージセンサ６１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１３は、画像処理を施した撮像画像データを表示部６１４に供給する。

表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。

画像処理部６１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部６１５に供給する。

コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部６１６に供給する。また、コーデック処理部６１５は、記憶部６１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部６１３に供給する。

画像処理部６１３は、コーデック処理部６１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部６１３は、画像処理を施した復号画像データを表示部６１４に供給する。表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された復号画像データの画像を表示する。

また、コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データを符号化した符号化データ、または、記憶部６１６から読み出した撮像画像データの符号化データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。また、コーデック処理部６１５は、符号化前の撮像画像データ、若しくは、記憶部６１６から読み出した符号化データを復号して得られた復号画像データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。

さらに、コーデック処理部６１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部６１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部６１５は、撮像画像データや画像データの符号化データを、通信部６１８を介して取得するようにしてもよい。コーデック処理部６１５は、通信部６１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部６１５は、得られた画像データ若しくは符号化データを、上述したように、画像処理部６１３に供給したり、記憶部６１６、出力部６１７、および通信部６１８に出力するようにしてもよい。

記憶部６１６は、コーデック処理部６１５から供給される符号化データ等を記憶する。記憶部６１６に格納された符号化データは、必要に応じてコーデック処理部６１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部６１４に供給され、その撮像画像データに対応する撮像画像が表示される。

出力部６１７は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部６１５を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置６００の外部に出力する。

通信部６１８は、コーデック処理部６１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給する。また、通信部６１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部６１５に供給する。

制御部６２１は、撮像装置６００の各処理部（点線６２０内に示される各処理部、操作部６２２、並びに、ドライブ６２３）の動作を制御する。

操作部６２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部６２１に供給する。

ドライブ６２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア６２４に記憶されている情報を読み出す。ドライブ６２３は、リムーバブルメディア６２４からプログラムやデータ等の各種情報を読み出し、それを制御部６２１に供給する。また、ドライブ６２３は、書き込み可能なリムーバブルメディア６２４が自身に装着された場合、制御部６２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア６２４に記憶させる。

以上のような撮像装置６００のCMOSイメージセンサ６１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ６１２として、上述したイメージセンサ１００が用いられる。これにより、CMOSイメージセンサ６１２は、撮像画像の画質の低減を抑制することができる。したがって撮像装置６００は、被写体を撮像することにより、より高画質な撮像画像を得ることができる。

上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。

この記録媒体は、例えば、図２７に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア６２４により構成される。このリムーバブルメディア６２４には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。

その場合、プログラムは、そのリムーバブルメディア６２４をドライブ６２３に装着することにより、記憶部６１６にインストールすることができる。

また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部６１８で受信し、記憶部６１６にインストールすることができる。

その他、このプログラムは、記憶部６１６や制御部６２１内のROM（Read Only Memory）等に、あらかじめインストールしておくこともできる。

なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。

また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

また、上述した各ステップの処理は、上述した各装置、若しくは、上述した各装置以外の任意の装置において、実行することができる。その場合、その処理を実行する装置が、上述した、その処理を実行するのに必要な機能（機能ブロック等）を有するようにすればよい。また、処理に必要な情報を、適宜、その装置に伝送するようにすればよい。

また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。

また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。

また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。

さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。

また、本技術は、これに限らず、このような装置またはシステムを構成する装置に搭載するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等（すなわち、装置の一部の構成）として実施することもできる。

なお、本技術は以下のような構成も取ることができる。
（１） 電位が互いに異なる複数の参照信号の中から１つを入力信号の電位に応じて選択し、選択された前記参照信号を用いて前記入力信号のA/D変換を行うA/D変換部と、
前記参照信号を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正する補正値を計測する補正部と、
前記補正部により計測された前記補正値を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算を行う演算部と
を備える信号処理装置。
（２） 前記補正部は、前記A/D変換部による前記入力信号のA/D変換結果に含まれる、前記参照信号間の電圧差のばらつきと、前記参照信号の遅延量のばらつきを補正する補正値を計測する
（１）に記載の信号処理装置。
（３） 前記補正部は、前記A/D変換部による前記入力信号のA/D変換に並行して、前記補正値を計測する
（２）に記載の信号処理装置。
（４） 前記A/D変換部は、相関二重サンプリングで前記入力信号のA/D変換を行い、
前記補正部は、前記相関二重サンプリングのＰ相とＤ相のそれぞれにおいて、前記補正値を計測し、
前記演算部は、前記補正部において計測された前記Ｐ相の補正値と、前記Ｄ相の補正値とを用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算を行う
（３）に記載の信号処理装置。
（５） 前記補正部は、
所定の電圧を前記Ｐ相および前記Ｄ相のそれぞれにおいて互いに同一の参照電圧を用いてA/D変換する前記補正値の計測を、全ての参照電圧について行い、
さらに、所定の電圧を前記Ｐ相および前記Ｄ相のそれぞれにおいて互いに異なる参照電圧を用いてA/D変換する前記補正値の計測を、互いに隣接する参照電圧組の全てについて行う
（４）に記載の信号処理装置。
（６） 前記演算部は、前記補正部の数に応じた次数の近似値を用いて前記A/D変換結果を補正する
（５）に記載の信号処理装置。
（７） 前記A/D変換部は、前記参照信号を用いて、画素から読み出された信号のA/D変換を行う
（６）に記載の信号処理装置。
（８） 前記A/D変換部は、画素アレイのカラム毎に設けられ、それぞれが、自身に対応するカラムの画素から読み出された信号のA/D変換を行う
（７）に記載の信号処理装置。
（９） 電位が互いに異なる複数の参照信号の中から１つを入力信号の電位に応じて選択し、選択された前記参照信号を用いて前記入力信号のA/D変換を行い、
前記参照信号を用いて、前記入力信号のA/D変換結果を補正する補正値を計測し、
計測された前記補正値を用いて、前記入力信号のA/D変換結果を補正するための演算を行う
信号処理方法。
（１０） 複数の単位画素が行列状に配置される画素アレイと、
電位が互いに異なる複数の参照信号の中から１つを、前記画素アレイの前記単位画素から読み出される信号の電位に応じて選択し、選択された前記参照信号を用いて前記入力信号のA/D変換を行うA/D変換部と、
前記参照信号を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正する補正値を計測する補正部と、
前記補正部により計測された前記補正値を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算を行う演算部と
を備える撮像素子。
（１１） 複数の半導体基板を有し、
前記演算部は、前記画素アレイが形成される半導体基板と異なる半導体基板に形成される
（１０）に記載の撮像素子。
（１２） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
複数の単位画素が行列状に配置される画素アレイと、
電位が互いに異なる複数の参照信号の中から１つを、前記画素アレイの前記単位画素から読み出される信号の電位に応じて選択し、選択された前記参照信号を用いて前記入力信号のA/D変換を行うA/D変換部と、
前記参照信号を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正する補正値を計測する補正部と、
前記補正部により計測された前記補正値を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算を行う演算部と
を備える電子機器。

１００ イメージセンサ， １０１ 画素アレイ， １０２ 参照電圧発生部， １０３ A/D変換部， １０４ 水平転送部， １０５ 演算部， １１１ 制御部， １１２ 垂直走査部， １２１ 垂直信号線， １４１ 単位画素， １６１ カラムA/D変換部， １６２ 補正部， １８１乃至１８３ 補正部， １９１ 比較部、 １９２ カウンタ， １９３および１９４ キャパシタ， １９５ スイッチトランジスタ， １９８ キャパシタ， ２０１ 比較部， ２０２ カウンタ， ２０３および２０４ キャパシタ， ２０５ スイッチトランジスタ， ２０６ キャパシタ， ２１１ 比較部， ２１２ カウンタ， ２１３および２１４ キャパシタ， ２１５ スイッチトランジスタ， ２１６ キャパシタ， ２１７および２１８ スイッチトランジスタ， ６００ 撮像装置， ６１２ CMOSイメージセンサ

Claims (12)

1. 電位が互いに異なる複数の参照信号の中から１つを入力信号の電位に応じて選択し、選択された前記参照信号を用いて前記入力信号のA/D変換を行うA/D変換部と、
   前記参照信号を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正する補正値を計測する補正部と、
   前記補正部により計測された前記補正値を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算を行う演算部と
   を備える信号処理装置。
2. 前記補正部は、前記A/D変換部による前記入力信号のA/D変換結果に含まれる、前記参照信号間の電圧差のばらつきと、前記参照信号の遅延量のばらつきを補正する補正値を計測する
   請求項１に記載の信号処理装置。
3. 前記補正部は、前記A/D変換部による前記入力信号のA/D変換に並行して、前記補正値を計測する
   請求項２に記載の信号処理装置。
4. 前記A/D変換部は、相関二重サンプリングで前記入力信号のA/D変換を行い、
   前記補正部は、前記相関二重サンプリングのＰ相とＤ相のそれぞれにおいて、前記補正値を計測し、
   前記演算部は、前記補正部において計測された前記Ｐ相の補正値と、前記Ｄ相の補正値とを用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算を行う
   請求項３に記載の信号処理装置。
5. 前記補正部は、
   所定の電圧を前記Ｐ相および前記Ｄ相のそれぞれにおいて互いに同一の参照電圧を用いてA/D変換する前記補正値の計測を、全ての参照電圧について行い、
   さらに、所定の電圧を前記Ｐ相および前記Ｄ相のそれぞれにおいて互いに異なる参照電圧を用いてA/D変換する前記補正値の計測を、互いに隣接する参照電圧組の全てについて行う
   請求項４に記載の信号処理装置。
6. 前記演算部は、前記補正部の数に応じた次数の近似値を用いて前記A/D変換結果を補正する
   請求項５に記載の信号処理装置。
7. 前記A/D変換部は、前記参照信号を用いて、画素から読み出された信号のA/D変換を行う
   請求項６に記載の信号処理装置。
8. 前記A/D変換部は、画素アレイのカラム毎に設けられ、それぞれが、自身に対応するカラムの画素から読み出された信号のA/D変換を行う
   請求項７に記載の信号処理装置。
9. 電位が互いに異なる複数の参照信号の中から１つを入力信号の電位に応じて選択し、選択された前記参照信号を用いて前記入力信号のA/D変換を行い、
   前記参照信号を用いて、前記入力信号のA/D変換結果を補正する補正値を計測し、
   計測された前記補正値を用いて、前記入力信号のA/D変換結果を補正するための演算を行う
   信号処理方法。
10. 複数の単位画素が行列状に配置される画素アレイと、
    電位が互いに異なる複数の参照信号の中から１つを、前記画素アレイの前記単位画素から読み出される信号の電位に応じて選択し、選択された前記参照信号を用いて前記入力信号のA/D変換を行うA/D変換部と、
    前記参照信号を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正する補正値を計測する補正部と、
    前記補正部により計測された前記補正値を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算を行う演算部と
    を備える撮像素子。
11. 複数の半導体基板を有し、
    前記演算部は、前記画素アレイが形成される半導体基板と異なる半導体基板に形成される
    請求項１０に記載の撮像素子。
12. 被写体を撮像する撮像部と、
    前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
    を備え、
    前記撮像部は、
    複数の単位画素が行列状に配置される画素アレイと、
    電位が互いに異なる複数の参照信号の中から１つを、前記画素アレイの前記単位画素から読み出される信号の電位に応じて選択し、選択された前記参照信号を用いて前記入力信号のA/D変換を行うA/D変換部と、
    前記参照信号を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正する補正値を計測する補正部と、
    前記補正部により計測された前記補正値を用いて、前記A/D変換部による前記入力信号のA/D変換結果を補正するための演算を行う演算部と
    を備える電子機器。

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