JP4786631B2 - 固体撮像装置、撮像装置 - Google Patents

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Description

本発明は、物理量分布検知の半導体装置の一例である固体撮像装置および撮像装置に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布をアナログの電気信号として読み出し、デジタルデータに変換してから、外部に出力する仕組みに関する。
近年では、固体撮像装置の一例として、ＣＣＤ（Charge Coupled Device ）イメージセンサが持つ種々の問題を克服し得るＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型のイメージセンサが注目を集めている。
たとえば、ＣＭＯＳイメージセンサは、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、アドレス制御の一例として、画素アレイ部の中のある１行を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。
また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある。
この点については、列並列出力型のイメージセンサについても同様であり、その信号出力回路については様々なものが考案されているが、その最も進んだ形態の一例として、列ごとにＡＤ変換装置を備え、デジタルデータとして画素信号を外部に取り出す方式が提案されている（たとえば特許文献１を参照）。
特開２００５−２７８１３５号公報
また、ＡＤ変換方式としても、回路規模や処理速度や分解能などの観点から様々な方式が考えられているが、一例として、アナログの単位信号とデジタルデータに変換するためのランプ状の参照信号と比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるシングルスロープ積分型あるいはランプ信号比較型と言われるＡＤ変換方式がある。前述の特許文献１でも、この方式を採用している。
ここで、デジタルスチルカメラなど光を電気信号に変換し画像信号を出力する装置として用いられている固体撮像装置において、加算処理を行なう仕組みが考えられている。一例として、静止画撮影時に全画素読み出し、動画撮影時は画素数を加算、もしくは間引いて減らし高速に読み出しを行なうといったように場合によって画素数を減らす処理のために加算処理が利用される。
ＣＭＯＳイメージセンサは画素信号を画素ごとに電気信号に変換していることによりこのような加算処理機能を組み込むことも容易であり、前述の特許文献１に記載の固体撮像装置でも、この加算処理方式を採用している。
しかしながら、加算対象画素の係数を均等にする単純な加算処理では、加算後の画素の空間位置の関係に起因して、必ずしも、高い解像度の加算画像が得られるとは限らない状態となっている。その典型的な原因は、加算後の空間的位置が等間隔にならないことにある。
本発明は、上記事情に鑑みてなされたものであり、高い解像度の加算画像が得られる仕組みを提供することを目的とする。
本発明に係る固体撮像装置においては、先ず、画素が２次元状に配列された画素アレイ部の画素から得られるアナログの画素信号の所定レベル（たとえばリセットレベルや信号レベル）と、この所定レベルをデジタルデータに変換するための漸次変化する参照信号とを比較する比較部と、比較部による比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持することで所定レベルのデジタルデータを取得するカウント部とを備えるものとする。つまり、画素信号についてのＡＤ変換の仕組みとしては、いわゆるシングルスロープ積分型あるいはランプ信号比較型と言われるＡＤ変換方式を採用する。
そして、本発明に係る仕組みにおいては、加算対象の画素としてどのような空間位置の画素が選択されるのかに応じて加算時の重付け値の比率を制御することで、画素アレイ部についての加算した各画素中心の空間位置を調整する加算空間位置調整部を設ける。好ましくは、加算空間位置調整部は、カウント部に供給するカウントクロックの周波数を同じに維持しつつ、カウント部における分周動作を“Ｌ１”倍に変更することで加算時の重付け値の比率を“Ｌ１”倍に設定する。
ここで、「加算対象の画素としてどのような空間位置の画素が選択されるのかに応じて加算時の重付け値の比率を制御することで、画素アレイ部についての加算した各画素中心の空間位置を調整する」とは、加算対象画素の各重付け値を均等にする単純加算に比べて、加算画像の解像度がより高解像度になるように加算後の画素中心の空間位置を調整することを意味する。そのために、好ましくは、加算空間位置調整部は、加算後の各画素中心の空間位置が均等に配置されるように、複数の画素の空間的な位置の選択動作と加算時の重付け値の比率を制御する。
また、画素がカラー画像を生成するための色フィルタが設けられているものである場合、加算空間位置調整部は、同色同士での加算がなされるように比較部における処理対象となる複数の画素の空間的な位置の選択動作を制御するとともに、加算した各色の各画素中心の空間位置が均等に配置されるように加算時の重付け値の比率を制御する。
重付け値の適正な設定によって加算後の各画素の空間位置を調整すると、最適状態では、加算後の画素位置が均等になるようにできる。その結果、単純加算による加算画像の場合、解像度低下を引き起こすケースがあるのに対して、確実に、解像度低下を防止する（少なくする）ようにできる。
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。
また、本発明は、固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラや撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
本発明によれば、加算対象画素の選択動作に連動して重付け値を適正に設定することができるので、解像度低下が小さくなるように、重付け値の適正設定によって加算後の画素位置を調整できる。その結果、高い解像度のある加算画像取得が可能となる。
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
＜固体撮像装置の全体概要＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。
固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やアナログ／デジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。
“列並列にＣＤＳ処理機能部やアナログ／デジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。
複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。
カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。
何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。
図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたカラムＡＤ回路２５を有するカラム処理部２６と、カラム処理部２６にＡＤ変換用の参照信号Ｖslopを供給する参照信号生成部２７と、デジタル演算部２９とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。
なお、参照信号Ｖslopは、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。
本実施形態のカラムＡＤ回路２５は、画素信号Ｓｏの基準レベルであるリセットレベルＳrst と信号レベルＳsig とを独立にデジタルデータに変換するＡＤ変換部と、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間で差分処理を実行することで、リセットレベルＳrst と信号レベルＳsig の差で示される信号成分のデジタルデータを取得する差分処理部の機能を備えている。
なお、カラム処理部２６の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。カラム処理部２６の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部２６の後段でＡＧＣを行なう場合にはデジタル増幅となる。ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。
駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部７としては、列アドレスや列走査を制御する水平デコーダ１２ａおよび水平駆動部１２ｂを有する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直デコーダ１４ａおよび垂直駆動部１４ｂを有する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。
なお、図中、通信・タイミング制御部２０の近傍に示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２３を設けるようにしてもよい。通信・タイミング制御部２０は、端子５ａを介して入力される入力クロック（マスタークロック）CLK0やクロック変換部２３で生成された高速クロックに基づいて内部クロックを生成する。
クロック変換部２３で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。
クロック変換部２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部２３は、通信・タイミング制御部２０から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。クロック変換部２３の逓倍回路としては、ｋ１を低速クロックCLK2の周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。
画素内アンプとしては、単位画素３の電荷生成部で生成・蓄積された信号電荷を電気信号として出力することができるものであればよく、様々な構成を採ることができるが、一般的には、フローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる（たとえば後述の図２を参照）。
あるいは、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。
なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタを、たとえばいわゆるベイヤー（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。
ベイヤー配列とする場合、同一行の画素には、Ｇ(Green)、Ｒ(Red)またはＢ(Blue)、Ｇのカラーフィルタが配置され、それらが２次元格子状に配列されることになる。
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。
水平走査回路１２は、カラム処理部２６からカウント値を水平信号線１８へ読み出す読出走査部の機能を持つ。水平信号線１８の後段（出力側）には、出力回路２８が設けられている。
なお、必要に応じて、出力回路２８の前段に、デジタル演算部２９を設けてもよい。ここで、「必要に応じて」とは、水平方向に関しての加算処理を要する場合を意味する。よって、デジタル演算部２９は、基本的には、水平方向について、複数列のデータを加算処理する機能を備えたものとする。また、水平信号線１８との結線態様に応じて、加算対象の複数列のデータを記憶するメモリを備えるようにする。たとえば、加算対象の複数列をそれぞれ個別の系統の水平信号線１８でデジタル演算部２９に伝達する結線態様とするときにはメモリが不要であるが、１つの系統の水平信号線１８で伝達するときには、被加算列のデータを保持しておくメモリが必要となる。
水平走査部１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、その信号を水平信号線１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。
水平走査部１２や垂直走査回路１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像装置として構成される。
これらの各機能部は、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１の一部をなすように構成される。
なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラム処理部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
水平走査部１２や垂直走査部１４は、たとえばデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、たとえば、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、画素リセットパルスRST 、転送パルスTRG 、垂直選択パルスVSELなど）が含まれる。
通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックとを備える。
たとえば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
この際、単位画素３を２次元マトリクス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。
また、通信・タイミング制御部２０では、端子５ａを介して入力されるマスタークロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査部１２、垂直走査部１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2とも言う。
垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素アレイ部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。
また、本実施形態においては、全ての単位画素３の情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、フレームレートをＮ倍、たとえば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行ない得る構成となっている。
水平走査回路１２や垂直走査回路１４では、水平デコーダ１２ａや通常フレームレート出モード時の順次走査だけでなく、高速フレームレートモード時に、加算読出動作や間引読出動作を可能とするべく、処理対象の行や列を任意に選択できるようにアドレスデコーダによって構成することが好ましい。
特に、カラー画像撮像用の色分離フィルタが画素アレイ部１０の各単位画素３に設けられる場合において、加算読出動作との関係においては、少なくとも、垂直走査回路１４に関しては、同色の単位画素３同士での加算処理を実現できるようにすることが好ましく、垂直方向の加算処理をＡＤ変換処理と並行して行なうようにするべく、少なくとも垂直走査回路１４については、任意の行制御線１５を選択できるようにする垂直デコーダ１４ａを具備していることが望ましい。
カラー画像撮像時に異なるカラーフィルタ要素を持つ画素同士の加算を行なうと混色を起こす。これに対して、たとえばベイヤー配列において奇数行同士および偶数行同士での画素加算を行なうなど、同色同士での加算演算を行なうと、画素加算に伴う混色が発生することはない。
ここで「垂直方向の加算処理をＡＤ変換処理と並行して行なう」とは、加算処理の対象となる複数行の内の最後の処理対象行についてのＡＤ変換処理結果として得られるカウンタ値が、加算処理の対象となる複数行の単位画素３の画素信号のＡＤ変換結果を加算した状態を示すことを意味する。特に、カウンタ部２５４にてＣＤＳ処理をＡＤ変換とともに実行する場合であれば、信号成分同士の加算結果を示すことを意味する。つまり、カラムＡＤ回路２５内でＡＤ変換処理とともに垂直方向の加算処理を実行することを意味する。
もちろん、原理的には、このことは必須ではなく、読出行を任意に選択可能な垂直デコーダ１４ａに代えて読出行を順番に選択していく単純な走査回路を使用し、垂直方向へ順次走査で読み出した後に、デジタル演算処理にて加算処理を実行してもよい。ただし、この場合、加算処理の対象となる複数行分のデータを保持しておく外部メモリ（複数行分のラインメモリ）が必要となる。
あるいは、加算処理の対象となる複数行のそれぞれについて独立して読み出してから加算処理をカラム処理部２６の外部でデジタル演算処理によって加算処理を実行することも考えられる。この場合、外部メモリ（複数行分のラインメモリ）は不要であるが、カラム処理部２６（カラムＡＤ回路２５）、参照信号生成部２７、水平走査回路１２、および垂直走査回路１４を、その複数行の系統だけ配する必要があり、回路規模が増える難点がある。たとえば２行分の加算処理を実行するようにする場合であれば、画素アレイ部１０を挟むようにして各々１対ずつを配することになる。
それに対して、カラムＡＤ回路２５内でＡＤ変換処理とともに垂直方向の加算処理を実行してしまえば、外部メモリや複数系統のカラム処理部２６などを配することが不要となる利点がある。この点に着目し、本実施形態では、カラムＡＤ回路２５内でＡＤ変換処理とともに垂直方向の加算処理を実行する仕組みを採用する。
一方、同色の単位画素３同士での水平方向の加算処理に関しては、出力回路２８側への読出列を任意に選択可能な水平デコーダ１２ａに代えて読出列を順番に選択していく単純な順次走査回路を使用し、水平方向へ順次走査で読み出した後に、デジタル演算処理にて加算対象の同色の単位画素３を選択して加算処理を実行してもよい。あるいは、水平デコーダ１２ａによって、加算対象の同色の単位画素３の成分が順番に送られるように読出行の選択順を適宜切り替えられるようにしつつ、水平方向へ選択順で読み出した後に、デジタル演算処理（たとえばデジタル演算部２９を利用する）にて、順番に送られてくる同色の単位画素３の成分を加算処理してもよい。
また、特許文献１（の第４や第５実施形態）に記載のように、読出対象列を切り替える選択スイッチを画素アレイ部１０とカラムＡＤ回路２５との間に選択スイッチを設けるとともに、カラム処理部２６（カラムＡＤ回路２５）、参照信号生成部２７、水平走査回路１２、および垂直走査回路１４を、画素アレイ部１０を挟むようにして各々１対ずつを配するようにして、たとえば奇数列同士（たとえば１列目と３列目）や偶数列同士（たとえば２列目と４列目）での画素加算を実現可能にする、あるいは画素加算する列の組み合わせを任意に切り替え可能にする構成を採ってもよい。
このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。
カラム処理部２６の各カラムＡＤ回路２５は、１列分の画素のアナログ信号Ｓｏを受けて、そのアナログ信号Ｓｏを処理する。たとえば、各カラムＡＤ回路２５は、アナログ信号を、たとえば低速クロックCLK2を用いて、たとえば１０ビットのデジタル信号に変換するＡＤＣ（Analog Digital Converter）回路を持つ。
カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムＡＤ回路２５を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、シングルスロープ積分型（あるいはランプ信号比較型）のＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
シングルスロープ積分型のＡＤ変換に当たっては、変換開始から参照信号Ｖslopと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号Ｖslopを供給するとともに、クロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号Ｖslopと比較することによって比較結果を示すパルス信号が得られるまでのクロック数をカウントすることでＡＤ変換を行なう。
また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベルもしくはリセットレベルと称する）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理（いわゆるＣＤＳ処理と等価）を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズと言われるノイズ信号成分を取り除くことができる。
＜参照信号生成部とカラムＡＤ回路との詳細＞
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac に同期して、階段状の鋸歯状波（ランプ波形；以下参照信号Ｖslopとも称する）を生成して、カラム処理部２６の個々のカラムＡＤ回路２５に、この生成した階段状の鋸歯状波の参照信号ＶslopをＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。
なお、この参照信号Ｖslopは、クロック変換部２３の逓倍回路で生成される逓倍クロック（高速クロック）を基準として生成することで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。
通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとの参照信号Ｖslopが基本的には同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、カウントクロックＣＫdac に同期して、単位時間ごとに１ずつカウント値を変化させ、そのカウント値を電流加算型のＤＡ変換回路で電圧信号に変換するようにする。
ここで、本実施形態のＤＡ変換回路２７ａは、通信・タイミング制御部２０の制御の元で参照信号Ｖslopの変化特性（具体的には傾き）を、電圧比較部２５２における比較処理の途中で変更可能になっている（具体的にはより大きくなるようにできる）。
参照信号Ｖslopの傾き調整は、たとえばカウントクロックＣＫdac の周波数（クロック周期）を変更する手法を採ることができる。たとえば、ＤＡ変換回路２７ａに供給するカウントクロックＣＫdac を、当初はカウントクロックＣＫ０と同じにしておくが、所定回数のカウントが完了したときカウントクロックＣＫ０に対して２倍速にし、さらに所定回数のカウントが完了したときカウントクロックＣＫ０に対して４倍速にするなど、カウントクロックＣＫ０に対して２＾ｍ倍速にするとよい。
なお、ここで示した参照信号Ｖslopの傾き変更手法は一例であって、このような手法に限定されない。たとえば、参照信号生成部２７に与えるカウントクロックＣＫdac の周期を一定にしつつ、カウンタ値をｘ、制御データＣＮ４に含まれている参照信号Ｖslopの傾き（変化率）βとしてｙ＝α（初期値）−β＊ｘによって算出される電位を出力するなど、制御データＣＮ４に含まれているランプ電圧の傾き（変化率）を指示する情報により、１つのカウントクロックＣＫdac ごとの電圧変化分ΔＳＬＰを調整するなど、任意の回路を用いることができる。参照信号Ｖslopの傾きの調整は、たとえばクロック周期を変える以外に、単位電流源の電流量を変えることによって、クロック当たりのΔＳＬＰを調整することでも実現できる。
カラムＡＤ回路２５は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号Ｖslopと、行制御線１５（Ｖ０，Ｖ１，…）ごとに単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）を経由し得られるアナログの画素信号を比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。
ここで、本実施形態では、列ごとに配された電圧比較部２５２にＤＡ変換回路２７ａから参照信号Ｖslopが共通に供給され、各電圧比較部２５２が処理を担当する画素信号電圧Ｖｘについて、共通の参照信号Ｖslopを使用して比較処理を行なうようになっている。
通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセットレベルＶrst と信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信・タイミング制御部２０から各カラムＡＤ回路２５のカウンタ部２５４には、カウンタ部２５４がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号ＣＮ５が入力されている。
電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号Ｖslopが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はカウンタ部２５４に供給される。
カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。
カウントクロックＣＫ０も、参照信号Ｖslopと同様に、クロック変換部２３の逓倍回路で生成される逓倍クロック（高速クロック）を使用することができ、この場合、端子５ａを介して入力されるマスタークロックCLK0を使用するよりも高分解能にできる。
ここで、カウンタ部２５４は、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている点に特徴を有する。
カウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部２５６の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で内部カウントを行なうようにすることができる。
ただし、本実施形態のカウンタ部２５４としては、カウント出力値がカウントクロックＣＫ０に同期せずに出力される非同期カウンタを使用するのが好ましい。基本的には、同期カウンタを使用することもできるが、同期カウンタの場合、全てのフリップフロップ（カウンタ基本要素）の動作がカウントクロックＣＫ０で制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましいのである。
ここで、本実施形態のカラム処理部２６（特にカラムＡＤ回路２５）と参照信号生成部２７とは、詳細は後述するが、加算読出動作を利用した高速フレームレートモード時に、各ビットについてのカウントクロックの周波数（カウント周期と称する）および／または各列のカラムＡＤ回路２５に供給する参照信号Ｖslopの傾きを適宜切り替えることで、行別に異なる重みを付けて垂直方向の加算処理を行なうようにし、これによって加算後の各色の垂直方向の空間位置がより高解像度の画像が得られるような間隔となるように調整する点に特徴を有する。なお、好ましくは、垂直方向だけでなく、水平方向についても、デジタル演算部２９にて重付け加算を行なうことで、加算後の各色の水平方向の空間位置がより高解像度の画像が得られるような間隔となるように調整する。
より詳しく言えば、加算処理時に、加算対象画素の重付けを不均等にする重付けデジタル加算処理を実行することで、加算後の画素中心が、加算時の垂直方向や水平方向の重心にならず、より大きな重付けを掛けた側にシフトするようにすることを特徴とする。
ここで、「加算対象画素の重付けを不均等にする」とは、垂直方向や水平方向のそれぞれにおいて、加算対象画素の内の少なくとも１画素は、他の画素と重付けが異なることを意味する。たとえば、２画素での加算処理の場合であれば、１対ｎ（ｎは１を超える値）とする。好ましくは、ｎは、２，３，４，…というように２以上の正の整数あるいは任意の値とし、さらに好ましくは、２，４，８，…というように２のべき乗とする。
また、デジタル加算処理時には、特に、処理時間やダイナミックレンジの観点から、好ましくは、加算処理の対象となる複数行については参照信号Ｖslopの傾きを同じ状態にしつつ、カウンタクロックの周波数を切り替える手法を採る。さらに好ましくは、各ビット用のフリップフロップの高速化対応を考慮して、カウンタ回路の全ビットのフリップフロップを高速動作させるのではなく、上位ビット側もしくは下位ビット側のフリップフロップのみを高速動作させる仕組みを採る。
カウンタ部２５４には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ値を保持する。
個々のカラムＡＤ回路２５の出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するｎビットのメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ２５８とを備える構成を採ることもできる。
データ記憶部２５６を備える構成を採る場合、スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ２５８は、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。
なお、カウンタ部２５４のカウント値を所定のタイミングでデータ記憶部２５６に保持させる仕組みは、両者間にスイッチ２５８を配する構成に限らず、たとえば、カウンタ部２５４とデータ記憶部２５６とを直接に接続しつつ、カウンタ部２５４の出力イネーブルをメモリ転送指示パルスＣＮ８で制御することで実現することもできるし、データ記憶部２５６のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＣＮ８を用いることでも実現できる。
データ記憶部２５６には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。
水平走査回路１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。
データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。
特に、データ記憶部２５６を備えた構成とすれば、カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができるため、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。
このような構成において、カラムＡＤ回路２５は、水平ブランキング期間に相当する画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からのランプ波形電圧と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２５２のコンパレート出力が反転する。たとえば、電圧比較部２５２は、電源電位などのＨレベルをインアクティブ状態として、画素信号電圧と参照信号Ｖslopとが一致したときに、Ｌレベル（アクティブ状態）へ遷移する。
カウンタ部２５４は、参照信号生成部２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレート出力の反転した情報がカウンタ部２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。
この後、カウンタ部２５４は、所定のタイミングで水平走査回路１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。
なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。
＜画素部＞
図２は、図１に示した固体撮像装置１に使用される単位画素３の構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。画素アレイ部１０内の単位画素（画素セル）３の構成は、通常のＣＭＯＳイメージセンサと同様であり、本実施形態では、ＣＭＯＳセンサとして汎用的な４ＴＲ構成のものや、３つのトランジスタからなる３ＴＲ構成のものを使用することができる。もちろん、これらの画素構成は一例であり、通常のＣＭＯＳイメージセンサのアレイ構成であれば、何れのものでも使用できる。
画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成（以下４ＴＲ構成とも言う）のものを使用することができる。
たとえば、図２に示す４ＴＲ構成の単位画素３は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２と、電荷生成部３２に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ（転送トランジスタ）３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。
この単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Floating Diffusion Amp）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。
読出選択用トランジスタ（第２の転送部）３４は、転送信号φTRG が供給される転送駆動バッファＢＦ１により転送配線（読出選択線ＴＸ）５５を介して駆動されるようになっている。リセットトランジスタ３６は、リセット信号φRST が供給されるリセット駆動バッファＢＦ２によりリセット配線（ＲＳＴ）５６を介して駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択信号φVSELが供給される選択駆動バッファＢＦ３により垂直選択線（ＳＥＬ）５２を介して駆動されるようになっている。各駆動バッファは、垂直走査部１４の垂直駆動部１４ｂによって駆動可能になっている。
画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源ＶRD（電源Ｖddと共通でもよい）にそれぞれ接続され、ゲート（リセットゲートＲＧ）には画素リセットパルスRST がリセット駆動バッファから入力される。
垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートＳＥＬＶという）が垂直選択線５２に接続されている。なおこのような接続構成に限らず、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインにそれぞれ接続され、垂直選択ゲートＳＥＬＶが垂直選択線５２に接続されるようにしてもよい。
垂直選択線５２には、垂直選択信号φVSELが印加される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが垂直選択用トランジスタ４０を介して電源Ｖddに、ソースは画素線５１に接続され、さらに垂直信号線５３（１９）に接続されるようになっている。
さらに垂直信号線５３は、その一端がカラム処理部２６側に延在するとともに、その経路において、読出電流源部２４が接続され、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。
具体的には、読出電流源部２４は、各垂直列に設けられたＮＭＯＳ型のトランジスタ（特に負荷ＭＯＳトランジスタという）２４２と、全垂直列に対して共用される電流生成部２４５およびゲートおよびドレインが共通に接続されソースがソース線２４８に接続されたＮＭＯＳ型のトランジスタ２４６を有する基準電流源部２４４とを備えている。
各負荷ＭＯＳトランジスタ２４２は、ドレインが対応する列の垂直信号線５３に接続され、ソースが接地線であるソース線２４８に共通に接続されている。これにより、各垂直列の負荷ＭＯＳトランジスタ２４２は基準電流源部２４４のトランジスタ２４６との間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源として機能するように接続されている。
ソース線２４８は、水平方向の端部（図１の左右の垂直列）で基板バイアスである接地（ＧＮＤ）に接続され、負荷ＭＯＳトランジスタ２４２の接地に対する動作電流（読出電流）が、チップの左右両端から供給されるような構成となっている。
電流生成部２４５には、必要時にのみ所定電流を出力するようにするための負荷制御信号SFLACTが、図示しない負荷制御部から供給されるようになっている。電流生成部２４５は、信号読出し時には、負荷制御信号SFLACTのアクティブ状態が入力されることで、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ２４２によって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ２４２は、選択行の増幅用トランジスタ４２とソースフォロアを組んで読出電流を増幅用トランジスタ４２に供給することで垂直信号線５３への信号出力をさせる。
このような４ＴＲ構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を電圧モードで、画素線５１を介して垂直信号線１９（５３）に出力する。
リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線１９には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線１９と接続され、垂直信号線１９には選択画素の信号が出力される。
＜電圧比較部とカウンタ部とのインタフェース例＞
図３は、電圧比較部２５２およびカウンタ部２５４周辺の接続インタフェース例を説明する図である。
各垂直信号線１９に対応する各列の電圧比較部２５２は、画素アレイ部１０から読み出された画素信号電圧Ｖｘと参照信号生成部２７から供給された参照信号Ｖslopとが一致したときに、コンパレート出力Compをインアクティブ状態（たとえばハイレベル）からアクティブ状態（たとえばローレベル）に反転する。
カウンタ部２５４は、電圧比較部２５２からのコンパレート出力Compに基づいてカウントクロックＣＫ０の出力を制御（ゲート）するゲート部５０２と、ゲート部５０２からのカウントクロックＣＩＮに基づいてカウント動作をするカウント実行部５０４を備える。
参照信号生成部２７には、傾き変更指示信号CHNGが、また、カウント実行部５０４には、カウントモード制御信号ＵＤＣ、リセット制御信号ＣＬＲ、データ保持制御パルスHLDC、およびカウントクロック制御信号ＴＨが、それぞれ通信・タイミング制御部２０から供給される。
なお、傾き変更指示信号CHNGとしては、ＤＡ変換回路２７ａがどのような形態で参照信号Ｖslopの傾きを変更する構成であるのかに適したものが使用される。一例としては、周波数（クロック周期）が適宜切り替えられるカウントクロックＣＫdac であってもよいし、参照信号Ｖslopの傾き（変化率）βとして制御データＣＮ４に含むようにしてもよい。
通信・タイミング制御部２０は、参照信号Ｖslopの傾きを変化させるタイミングと、カウンタ部２５４（カウント実行部５０４）のカウント周期を変化させるタイミングを独立に調整できるようになっており、電圧比較部２５２における処理対象となる複数の画素の空間的な位置の選択動作を垂直走査回路１４を制御することで制御するとともに、加算対象となる複数行に亘る処理において、分周速度の調整によって加算時の重付け値を制御することで、加算後の画素の空間位置を調整する加算空間位置調整部の機能を持つ。
たとえば、後述する第１実施形態の加算処理動作においては、加算対象となる複数行に亘る処理において、何れの行も参照信号Ｖslopの傾きを同じ状態にしつつ、重付け値に合わせてカウント周期（分周速度）を切り替える。一例として、前の行（被加算行）よりも後からの行（加算行）の方の重付けを大きくする場合であれば、上位ビット側のフリップフロップがより高速に分周動作をするようにカウント周期をより高速側となるように、カウントモード制御信号ＵＤＣ、リセット制御信号ＣＬＲ、データ保持制御パルスHLDC、およびカウントクロック制御信号ＴＨをカウンタ部２５４のカウント実行部５０４に発して、カウント実行部５０４における各ビット出力の分周動作をＬ倍に変更する。参照信号Ｖslopの傾きを同じにしたままで分周動作をＬ倍に変更すると、事実上、ＡＤ変換ゲインをＬ倍にしてＡＤ変換を実行することになる。その結果、Ｌ倍の重付けをして加算処理を実行できる。
また、後述する第２実施形態の加算処理動作においては、第１実施形態の加算処理動作に加えて、さらに、１つの行内の処理においても、信号レベルＳsig についての処理時には、電圧比較部２５２における比較処理過程で比較処理が完了する前に、傾き変更指示信号CHNGを参照信号生成部２７に発して参照信号Ｖslopの傾きをＪ倍に変更するとともに、カウントモード制御信号ＵＤＣ、リセット制御信号ＣＬＲ、データ保持制御パルスHLDC、およびカウントクロック制御信号ＴＨをカウンタ部２５４のカウント実行部５０４に発して、カウント実行部５０４における各ビット出力の分周動作をそれ以前に対してＫ倍（好ましくはＫ倍＝Ｊ倍）に変更する。
参照信号Ｖslopの傾きをＪ倍にし、分周動作をＫ倍に変更すると、事実上、ＡＤ変換処理時間を１／Ｊ倍に短縮させながらＡＤ変換ゲインをＫ／Ｊ倍にしてＡＤ変換を実行することになる。Ｋ倍＝Ｊ倍とすることで、事実上、ＡＤ変換処理時間を１／Ｊ倍に短縮させながら、ＡＤ変換ゲインを一定にすることができ、ＡＤ変換結果の線形性を崩すことがなくなる。
先の、第１実施形態の加算処理動作における加算行についてのＬ倍と組み合わせると、ＡＤ変換処理時間を１／Ｊ倍（＝１／Ｋ倍）に短縮させながら、２行分の画素信号Ｖsig1，Ｖsig2について、それぞれの線形性を崩すことなく、“Ｖsig1＋Ｋ・Ｖsig2”のＡＤ変換結果を取得することができる。
通信・タイミング制御部２０は、傾き変更指示信号CHNG、カウントモード制御信号ＵＤＣ、リセット制御信号ＣＬＲ、データ保持制御パルスHLDC、およびカウントクロック制御信号ＴＨのオン／オフタイミングを、外部の主制御部から供給されるデータDATAに従って決定する。
これらのオン／オフタイミングは、第１実施形態の加算処理動作においては、重付けの設定に応じて決定される。また、第２実施形態の加算処理動作においては、さらに、光ショットノイズと量子化ノイズとの関係に基づいてより高精度を求めるか高速性を求めるかといった目的に応じて決定される。
ゲート部５０２は、コンパレート出力がインアクティブ状態にあるときには入力されたカウントクロックＣＫ０をそのままカウントクロックＣＩＮとしてカウント実行部５０４に伝達するが、コンパレート出力がアクティブ状態に反転したときには、カウントクロックＣＫ０の伝達を停止する。
カウントクロックＣＫ０の伝達が停止されることにより、カウント実行部５０４は、カウンタの動作を停止し、その時点の画素信号電圧Ｖｘを反映したカウント値を保持する、すなわちカウント実行部５０４は、画素信号電圧Ｖｘをデジタルデータに変換して保持することになる。
＜カウンタ部＞
図４および図５は、カウンタ部２５４のカウント実行部５０４の一構成例を示す図である。ここでは、１２ビットに対応した構成で示している。
各垂直信号線１９に対応する各列のカウント実行部５０４は、基本構成としては、Ｄ型のフリップフロップ（ＦＦ）を縦続接続し、前段のカウント出力を後段のクロック端子CKに入力する非同期カウンタの構成を採っている。
また、本実施形態の特徴点として、フリップフロップのそれぞれは、自身の反転出力ＮＱをＤ入力端子に戻す際に、反転出力ＮＱに対するホールド機能のオン／オフをフリップフロップの別に制御可能な構成を採る。加えて、段間には、カウントモードをアップカウントとダウンカウントの何れかに切り替える機能部と、カウントクロックを前段のカウント出力に基づくパルスとするのかゲート部５０２からのカウントクロックＣＩＮとするのかを切り替える機能部とを有する。
具体的には、カウント実行部５０４は、先ず、フリップフロップ（ＦＦ）５１０_00 〜５１０_11 を有する。またカウント実行部５０４は、フリップフロップ５１０（_00 〜_11 ）の反転出力端ＮＱ（図ではＱの上にバーを付して示す）とＤ入力端との間に、反転出力端ＮＱのデータを保持可能なデータ保持部（ＨＯＬＤ）５１２（_00 〜_11 ）を有する。各データ保持部５１２（_00 〜_11 ）は、各別のデータ保持制御パルスHLDC（00〜11）によって制御されるようになっている。データ保持部５１２は、フリップフロップ５１０の入力の状態を問わずカウント出力を保持する機能を持ち、たとえば排他的論理和で実現できる。
たとえば、データ保持部５１２は、データ保持制御パルスHLDCがアクティブＨ（Ｈ：ハイレベル）のときに入力データ（フリップフロップ５１０の反転出力ＮＱ）を保持し、インアクティブＬ（Ｌ：ローレベル）のときには保持動作を解除して、入力データ（フリップフロップ５１０の反転出力ＮＱ）をそのままフリップフロップ５１０のＤ入力端に伝達する。
各フリップフロップ５１０のリセット端Ｒには、リセット制御信号ＣＬＲが共通に入力されるようになっている。フリップフロップ５１０は、たとえば、リセット制御信号ＣＬＲがアクティブＨのときには非反転出力ＱをＬレベルに、反転出力端ＮＱをＨレベルにセットする。
また、カウント実行部５０４は、各フリップフロップ５１０の段間に、カウントモードをアップカウントとダウンカウントの何れか一方に切り替えるカウントモード切替部（Ｕ／Ｄ）５１４（_00 〜_10 ）を有する。カウントモード切替部５１４は、前段のフリップフロップ５１０の反転出力端ＮＱのデータをそのまま出力するのか反転して出力するのかを、カウントモード制御信号ＵＤＣに基づいて切り替える。このカウントモード切替部５１４は、たとえば排他的論理和で実現できる。
たとえば、カウントモード切替部５１４は、カウントモード制御信号ＵＤＣがハイレベルのときにはカウント実行部５０４がアップカウント動作をし、ローレベルのときにはカウント実行部５０４がダウンカウント動作をするように、フリップフロップ５１０の反転出力端ＮＱのデータの反転／非反転を切り替える。
また、カウント実行部５０４は、各フリップフロップ５１０の段間において、カウントモード切替部５１４の後段に、カウントモード切替部５１４の出力パルスとゲート部５０２からのカウントクロックＣＩＮとをカウントクロック制御信号ＴＨ（00〜10）に基づいて切り替えて後段のフリップフロップ５１０のクロック端CKに供給するカウントクロック切替部（ＳＥＬ）５１６（00〜10）を有する。
各カウントクロック切替部５１６（_00 〜_10 ）は、各別のカウントクロック制御信号ＴＨ（00〜10）によって制御されるようになっている。カウントクロック制御信号ＴＨ（00〜10）は、前段側が先にアクティブになり、順次遅れた所定のタイミングで後段側がアクティブになるようになっている（詳細は後述する）。
たとえば、カウントクロック切替部５１６は、カウントクロック制御信号ＴＨがインアクティブＬのときにはカウントモード切替部５１４の出力を伝達し、カウントクロック制御信号ＴＨがアクティブＨに切り替わるとゲート部５０２からのカウントクロックＣＩＮを伝達する。
ここで、カウントクロック切替部５１６は、ゲート部５０２からのカウントクロックＣＩＮの取込み形態として、図４に示す第１例では、カラム別に、前段のフリップフロップ５１０に入力されるクロックパルスを取り扱うように配線しているのに対して、図５に示す第２例では、各段用のカウントクロック線５１７（_00 〜_11 ）を設けて、ゲート部５０２からのカウントクロックＣＩＮを、各カラムに対して共通かつ各フリップフロップ５１０の段間にも配線しておき、そのカウントクロック線５１７から取り込むようにしている。
図４に示す第１例では、カウントクロックＣＩＮの配線の引回しが図５に示す第２例よりも少なくて済むが、カウントクロックＣＩＮを順次上位ビット側のフリップフロップ５１０に伝達する際、下位側のフリップフロップ５１０のデータ出力自体は無効なものとして取り扱われるものの、実際には動作したままとなっている。
これに対して、図５に示す第２例では、カウントクロックＣＩＮの配線の引回しが図４に示す第１例よりも多くなるが、たとえばクロック停止部（STOP）５１８（_00 〜_10 ）をゲート部５０２と各段用のカウントクロック線５１７（_00 〜_10 ）との間に設けてフリップフロップ５１０へのカウントクロック供給をカウントクロック制御信号ＴＨ（_00 〜_10 ）に基づき停止可能に構成するなど、切替え後には前段側（下位ビット側）のフリップフロップ５１０へのカウント動作を停止させることができるので低消費電力化を図ることができる利点がある。
第１例および第２例の何れの構成を採っても、カウント実行部５０４としては、非同期バイナリカウンタとして動作するようになっており、また、カウントクロック切替部５１６をカウントクロック制御信号ＴＨに基づいて動作させることで、各段のフリップフロップ５１０それぞれのクロック入力を後段側（上位ビット側）のフリップフロップ５１０のクロック入力に伝達する機能を持つ。換言すれば、下位ビット出力に使用されていたより高速のクロックを順次所定のタイミングで後段側（上位ビット側）に伝達していくことで、カウントクロックＣＩＮに対する上位ビット出力の分周動作を順次高速にしていくようになっている。たとえば、切替え前にカウントクロックＣＩＮに対して１／４分周動作をしていたものを、切替え後にはカウントクロックＣＩＮに対して１／２分周動作をするように変更することができる。
カウントクロックの切替え後には、それまでのクロックより高速のクロックでカウント動作（分周動作）をすることになるので、参照信号Ｖslopの傾きとの関係を調整することで、ＡＤ変換の線形性を保持しつつ高速なＡＤ変換が可能となる。この点については、後で詳しく説明する。
＜固体撮像装置の動作；基本動作＞
図６は、図１に示した固体撮像装置１のカラムＡＤ回路２５における基本動作である信号取得差分処理を説明するためのタイミングチャートである。
画素アレイ部１０の各単位画素３で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降するランプ波形状の参照信号Ｖslopと単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号Ｖslopの生成時点から、画素信号における基準成分や信号成分に応じた電気信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応した画素信号レベルのカウント値を得る手法を採る。
つまり、垂直信号線１９に読み出したアナログの画素信号電圧Ｖｘを、列ごとに配置されたカラムＡＤ回路２５の電圧比較部２５２で参照信号Ｖslopと比較する。このとき、電圧比較部２５２と同様に列ごとに配置されたカウンタ部２５４を動作させておき、参照信号Ｖslopのある電位とカウンタ部２５４とを１対１の対応を取りながら変化させることで、垂直信号線１９の画素信号電圧Ｖｘをデジタルデータに変換する。ここで、参照信号Ｖslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期（クロック）で量子化しながらカウンタ部２５４で数えることで、デジタルデータに変換する。参照信号Ｖslopがある時間Δｔの間にΔＶ変化するとして、Δｔの周期でカウンタ部２５４を動作させると参照信号ＶslopがＮ×ΔＶ変化したときのカウンタ値はＮとなる。
ここで、垂直信号線１９から出力される画素信号Ｓｏ（画素信号電圧Ｖｘ）は、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。１回目の処理を基準レベル（リセットレベルＳrst ・事実上リセットレベルＶrst と等価）について行なう場合、２回目の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。以下具体的に説明する。
１回目の処理時、つまりリセットレベルＳrst についてのＡＤ変換期間Ｔrst においては、先ず通信・タイミング制御部２０は、リセット制御信号ＣＬＲをアクティブＨにして、カウンタ部２５４の各フリップフロップ５１０の非反転出力端Ｑから出力されるカウント値を初期値“０”にリセットさせるとともに、カウンタ部２５４をダウンカウントモードに設定する（ｔ１）。このとき、通信・タイミング制御部２０は、データ保持制御パルスHLDCをアクティブＨに、またカウントモード制御信号ＵＤＣをローレベル（つまりダウンカウントモード）にしておく。
またこのとき、単位画素３では、読出対象行Ｖｎの垂直選択信号φVSELをアクティブＨにして画素信号Ｓｏの垂直信号線１９への出力を許可し、ほぼ同時にリセット信号φRST をアクティブＨにしてフローティングディフュージョン３８をリセット電位にする（ｔ１〜ｔ２）。このリセット電位が画素信号Ｓｏとして垂直信号線１９に出力される。これにより、画素信号電圧Ｖｘとしては、リセットレベルＳrst が垂直信号線１９に現れるようになる。なお、このとき、単位画素３ごとの画素内アンプ（画素信号生成部５）のばらつきにより、収束するリセットレベルＳrst の電位はばらつく。
そして、読出対象行Ｖｎの単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）への１回目の読出しが安定した後、つまり、リセットレベルＳrst が収束したら、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号Ｖslop生成用の制御データＣＮ４を供給する。ここでは、カウンタ部２５４におけるカウント動作開始と同時に参照信号Ｖslopが変化し始めるようにするべく、制御データＣＮ４としてはデータ保持制御パルスHLDCを使用し、このデータ保持制御パルスHLDCをインアクティブＬにする（ｔ１０）。
これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧である参照信号Ｖslopとして、初期電圧SLP_iniを始点とする、全体として鋸歯状（RAMP状）に時間変化させた階段状もしくは線形状の電圧波形を入力する。電圧比較部２５２は、この参照信号Ｖslopと画素アレイ部１０から供給される垂直信号線１９の画素信号電圧Ｖｘとを比較する。
電圧比較部２５２の入力端子RAMPへの参照信号Ｖslopの入力と同時に、電圧比較部２５２における比較時間を、参照信号生成部２７から発せられる参照信号Ｖslopに同期して、行ごとに配置されたカウンタ部２５４で計測する。実際には、参照信号Ｖslopの生成のためにデータ保持制御パルスHLDCがインアクティブＬにされており、これによってデータ保持部５１２の保持動作が解除されるので、カウンタ部２５４は、１回目のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。
電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号Ｖslopと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレート出力をＨレベルからＬレベルへ反転させる。つまり、リセットレベルＶrst に応じた電圧信号（リセットレベルＳrst ）と参照信号Ｖslopとを比較して、リセットレベルＶrst の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。
この結果を受けて、カウンタ部２５４は、コンパレート出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、リセットレベルＶrst の大きさに対応したデジタル値Ｄrst を示す（符号を加味すれば−Ｄrst を示す）カウント値を得る。
通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると、データ保持制御パルスHLDCをアクティブＨにする（ｔ１４）。これにより、参照信号生成部２７は、ランプ状の参照信号Ｖslopの生成を停止し（ｔ１４）、初期電圧SLP_iniに戻る。
１回目の処理時は、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウンタ部２５４でカウント動作を行なっているので、単位画素３のリセットレベルＶrst を読み出してリセットレベルＶrst のＡＤ変換を実施することになる。
このリセットレベルＶrst 内には、単位画素３ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセットレベルＶrst のばらつきは一般に小さく、またリセットレベルＳrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧ＶｘにおけるリセットレベルＶrst の出力値はおおよそ既知である。
したがって、１回目のリセットレベルＶrst の読出しおよびＡＤ変換時には、参照信号Ｖslopを調整することにより、ダウンカウント期間（比較期間）を短くすることが可能である。たとえば、リセットレベルＳrst についての比較処理の最長期間（つまりリセット成分用のＡＤ変換期間）を、７ビット分のカウント期間（１２８クロック）にして、リセットレベルＳrst （リセットレベルＶrst ）の比較を行なう。
続いての２回目の処理時、つまり信号レベルＳsig についてのＡＤ変換期間Ｔsig においては、リセットレベルＶrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、１回目の読出しと同様の動作を行なう。すなわち、先ず通信・タイミング制御部２０は、カウントモード制御信号ＵＤＣをハイレベルにしてカウンタ部２５４をアップカウントモードに設定する（ｔ１６）。
またこのとき、単位画素３では、読出対象行Ｖｎの垂直選択信号φVSELをアクティブＨにしたままで転送信号φTRG をアクティブＨにして垂直信号線１９に信号レベルＳsig を読み出す（ｔ１８〜ｔ１９）。
そして、読出対象行Ｖｎの単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）への２回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号Ｖslop生成用の制御データＣＮ４を供給する。ここでも、カウンタ部２５４におけるカウント動作開始と同時に参照信号Ｖslopが変化し始めるようにするべく、制御データＣＮ４としてはデータ保持制御パルスHLDCを使用し、このデータ保持制御パルスHLDCをインアクティブＬにする（ｔ２０）。
これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧である参照信号Ｖslopとして、初期電圧SLP_iniを始点とし１回目と同じ傾きを持った全体として鋸歯状（RAMP状）に時間変化させた階段状もしくは線形状の電圧波形を入力する。電圧比較部２５２は、この参照信号Ｖslopと画素アレイ部１０から供給される垂直信号線１９の画素信号電圧Ｖｘとを比較する。
電圧比較部２５２の入力端子RAMPへの参照信号Ｖslopの入力と同時に、電圧比較部２５２における比較時間を、参照信号生成部２７から発せられる参照信号Ｖslopに同期して、行ごとに配置されたカウンタ部２５４で計測する。ここでも、実際には、参照信号Ｖslopの生成のためにデータ保持制御パルスHLDCがインアクティブＬにされており、これによってデータ保持部５１２の保持動作が解除されるので、カウンタ部２５４は、２回目のカウント動作として、１回目の読出しおよびＡＤ変換時に取得された画素信号電圧ＶｘのリセットレベルＳrst のデジタル値Ｄrst （ここでは負の値となっている）から、１回目とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。
電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号Ｖslopと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレート出力をＨレベルからＬレベルへ反転させる（ｔ２２）。つまり、信号成分Ｖsig に応じた電圧信号（画素信号電圧Ｖｘの信号レベルＳsig ）と参照信号Ｖslopとを比較して、信号成分Ｖsig の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。
この結果を受けて、カウンタ部２５４は、コンパレート出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ２２）。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、画素信号電圧Ｖｘにおける信号レベルＳsig に対応したカウント値を得る。
所定のアップカウント期間を経過すると、単位画素３では、読出対象行Ｖｎの垂直選択信号φVSELをインアクティブＬにして画素信号Ｓｏの垂直信号線１９への出力を禁止し、次の読出対象行Ｖｎ＋１について、垂直選択信号φVSELをアクティブＨにする（ｔ２６）。このとき、通信・タイミング制御部２０は、次の読出対象行Ｖｎ＋１についての処理に備える。たとえば、カウントモード制御信号ＵＤＣをローレベルにしてカウンタ部２５４をダウンカウントモードに設定する。
この２回目の処理時は、画素信号電圧Ｖｘにおける信号レベルＳsig を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３の信号成分Ｖsig を読み出して信号レベルＳsig のＡＤ変換を実施することになる。
ここで、信号レベルＳsig は、リセットレベルＳrst に信号成分Ｖsig を加えたレベルであるので、信号レベルＳsig のＡＤ変換結果のカウント値は、基本的には“Ｄrst ＋Ｄsig ”であるが、アップカウントの開始点を、リセットレベルＳrst のＡＤ変換結果である“−Ｄrst ”としているので、実際に保持されるカウント値は、“−Ｄrst ＋（Ｄsig ＋Ｄrst ） ＝Ｄsig ”となる。
リセットレベルＳrst についてのＡＤ変換期間Ｔrst と信号レベルＳsig についてのＡＤ変換期間Ｔsig の１digit 当たりの電圧値（変換係数）をα［Ｖ／digit ］として、ＡＤ変換結果のカウント値Ｄsig を電圧値に変換すると、信号成分Ｖsig の電圧値はα・Ｄsig となる。
たとえば、図６では、画素信号電圧Ｖｘ部分に括弧書きでデジタル値を示すように、垂直信号線１９の画素信号電圧ＶｘのリセットレベルＳrst が“１０”であり、信号成分Ｖsig が“６０”であり、信号レベルＳsig がデジタル値で“７０”の場合を示している。
リセットレベルＳrst についてのＡＤ変換期間Ｔrst では、カウンタ値Ｄrst が“−１０”になったとき、参照信号Ｖslopと画素信号電圧Ｖｘが一致（クロス）し、電圧比較部２５２のコンパレート出力がアクティブＬに反転することで、カウンタ部２５４はダウンカウント動作を停止する。したがって、リセットレベルＳrst のＡＤ変換結果は“−１０”となり、この値は、次の画素信号読出し期間である信号レベルＳsig についてのＡＤ変換期間Ｔsig まで保持される。
次に、信号レベルＳsig についてのＡＤ変換期間Ｔsig では、単位画素３から信号レベルＶsig を読み出して、カウンタ部２５４でアップカウントを開始する。参照信号ＶslopがＡＤ変換期間Ｔrst のときの画素信号電圧Ｖｘの電位になったときに（図中点Ｐ）にカウンタ値はゼロとなり、参照信号Ｖslopと画素信号電圧Ｖｘの信号レベルＳsig が一致したときに、電圧比較部２５２のコンパレート出力がアクティブＬに反転することで、カウンタ部２５４はアップカウント動作を停止する。
このとき、カウンタ部２５４が実際にアップカウントした回数は“７０”であるが、カウンタ部２５４は負の値の“−１０”からアップカウントを開始しているので、実際のカウンタ値は、“−１０＋７０＝６０”となり、信号成分Ｖsig のデジタル値Ｄsig ＝６０と等しくなる。
つまり、本実施形態においては、カウンタ部２５４におけるカウント動作を、１回目の処理時にはダウンカウント、２回目の処理時にはアップカウントとしているので、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント値“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント値“Ｄrst ＋Ｄsig ”との間での差分処理（減算処理）が自動的に行なわれ、この差分処理結果に応じたカウント値Ｄsig がカウンタ部２５４に保持される。この差分処理結果に応じたカウンタ部２５４に保持されるカウント値Ｄsig は信号成分Ｖsig に応じたものとなる。
上述のようにして、リセットレベルＳrst （＝事実上リセット成分Ｖrst ）と信号レベルＳsig についての２回に亘る比較処理とその比較処理と連動したダウンカウント動作およびアップカウント動作によって、“（２回目の比較期間のカウント値）−（１回目の比較期間のカウント値）”の減算処理の結果に応じたカウント値が保持される。このとき、実際には、カラムＡＤ回路２５のオフセット成分も加味する必要がある。
したがって、（２回目の比較期間のカウント値）−（１回目の比較期間のカウント値）＝（リセットレベルＳrst ＋信号成分Ｖsig ＋カラムＡＤ回路２５のオフセット成分）−（リセットレベルＳrst ＋カラムＡＤ回路２５のオフセット成分）＝（信号成分Ｖsig ）であり、以上２回の読出動作とカウンタ部２５４内での自動的な差分処理により、単位画素３ごとのばらつきを含んだリセット成分Ｖrst に加えて、カラムＡＤ回路２５ごとのオフセット成分も除去されるため、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみのＡＤ変換結果を取得することができる。
よって、本実施形態のカラムＡＤ回路２５は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ処理機能部としても動作することとなる。
ここで、２回目の処理時は、入射光量に応じた信号成分Ｖsig を読み出してＡＤ変換を行なうので、光量の大小を広い範囲で判定するために、アップカウント期間（ｔ２０〜ｔ２４；比較期間）を広く取り、電圧比較部２５２に供給する参照信号Ｖslopを大きく変化させる必要がある。
そこで本実施形態では、信号レベルＳsig についての比較処理の最長期間を、たとえば１２ビット分のカウント期間（４０９６クロック）にして、信号レベルＳsig の比較を行なう。つまり、リセットレベルＳrst （リセットレベルＶrst ／基準成分）についての比較処理の最長期間（リセット成分用のＡＤ変換期間）を、信号レベルＳsig についての比較処理の最長期間（つまり信号成分用のＡＤ変換期間）よりも短くする。リセットレベルＳrst と信号レベルＳsig の双方の比較処理の最長期間すなわちＡＤ変換期間の最大値を同じにするのではなく、リセットレベルＳrst についての比較処理の最長期間を信号レベルＳsig についての比較処理の最長期間よりも短くすることで、２回に亘るトータルのＡＤ変換期間が短くなるように工夫する。
この場合、１回目と２回目との比較ビット数が異なるが、通信・タイミング制御部２０から制御データを参照信号生成部２７に供給して、この制御データに基づいて参照信号生成部２７にて参照信号Ｖslopを生成するようにすることで、参照信号Ｖslopの傾きすなわち参照信号Ｖslopの変化率を１回目と２回目とで同じにする。デジタル制御で参照信号Ｖslopを生成すれば、参照信号Ｖslopの傾きを１回目と２回目とで同じにすることが容易である。これにより、ＡＤ変換の精度を等しくできるため、アップダウンカウンタによる差分処理結果が正しく得られる。
また、本実施形態のカラムＡＤ回路２５では、カウンタ部２５４の後段にデータ記憶部２５６を備えており、カウンタ部２５４の動作前に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１のカウント結果をデータ記憶部２５６に転送することができる。
つまり、ＡＤ変換期間終了後、カウンタ部２５４内のデータをデータ記憶部２５６へと退避し、カラムＡＤ回路２５は次の行Ｖｘ＋１のＡＤ変換を開始する。データ記憶部２５６内のデータは、その裏で水平走査回路１２により順に選択され、出力回路２８を用いて読み出すことができる。
データ記憶部２５６を備えない構成では、２回目の読出処理、すなわちＡＤ変換処理が完了した後でなければ画素データをカラム処理部２６の外部に出力することができないので、読出処理には制限があるのに対して、データ記憶部２５６を備えることで、１回目の読出処理（ＡＤ変換処理）に先立って前回の減算処理結果を示すカウント値をデータ記憶部２５６に転送しているので、読出処理には制限がない。
カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができるため、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。
このように、本実施形態の固体撮像装置１では、アップカウントとダウンカウントとを切り替えて動作させるようにしているが、この際、１つのカウンタそのものがモード切替えで対応可能なアップダウンカウンタを用いつつ、その処理モードを切り替えて２回に亘ってカウント処理を行なうようにした。また、行列状に単位画素３が配列された構成において、カラムＡＤ回路２５を垂直列ごとに設けた列並列カラムＡＤ回路で構成した。
このため、基準レベル（リセットレベルＳrst ）と信号レベルＳsig との減算処理が２回目のカウント結果として垂直列ごとに直接に取得することができ、リセットレベルＳrst と信号レベルＳsig のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、ＡＤ変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。
加えて、基準成分に対応する信号レベル（リセットレベルＳrst ）のデジタルデータと信号成分に対応する信号レベルＳsig のデジタルデータとの差を取るための特別な減算器が不要になる。個別のアップカウンタとダウンカウンタとを組み合わせて構成することもできるが、この場合、たとえば一方（前例ではダウンカウンタ）のカウント値を他方（前例ではアップカウンタ）にロードさせてからカウント動作を開始するようにする、あるいは、それぞれのカウント値をデジタル演算処理で減算するなどのための機能要素が必要になる。
たとえば、リセットレベルＳrst についてのＡＤ変換期間Ｔrst ではダウンカウントして単位画素３のリセットレベルＳrst のＡＤ変換結果を保持し、信号レベルＳsig についてのＡＤ変換期間Ｔsig ではアップカウントすることで、リセットレベルＳrst からの信号成分Ｖsig についてのＡＤ変換結果を取得することが可能となり、実質的に、信号成分Ｖsig についてのＡＤ変換とＣＤＳ処理の機能を同時に実現することになる。また、カウンタ部２５４内に保持されたカウント値が示す画素データは正の信号電圧を示すので、負の信号電圧を正の信号電圧にする補数演算などが不要となり、既存のシステムとの親和性が高い。
また、カウンタ部２５４の後段にデータ記憶部２５６を設けることで、データ記憶部２５６から水平信号線１８および出力回路２８を経た外部への信号出力動作と、現行Ｈｘの読出しおよびカウンタ部２５４のカウント動作とを並行して行なうことができ、より効率のよい信号出力が可能となる。画素信号電圧Ｖｘの信号成分Ｖsig をデジタルデータに変換した値Ｄsig はデータ記憶部２５６に保持された後、水平走査回路１２によって順次外部に読み出されていく。このように、列ごとに、電荷生成部３２で生成された信号電荷がアナログ電気信号さらにデジタルデータまで並列に処理することで、その後の転送はデジタルデータであることから、高速演算が可能であり、高速処理を実現することができる。
＜ＡＤ変換＋加算処理；基本動作＞
図７は、ＡＤ変換処理動作と並行して実行される垂直方向に関しての加算処理を説明するためのタイミングチャートである。なお、説明を簡潔にするため、カラムＡＤ回路２５のオフセット成分については無視して説明する。
図７における各タイミングや信号は、処理対象行を問わず、図６に示した１行分のタイミングや信号と同じタイミングや信号で示す。そして、説明中においては、そのタイミングや信号に、処理対象行を参照子で示すことで区別する。後述の類似のタイミングチャートにおいても同様である。
ＡＤ変換処理動作と並行して実行される垂直方向に関しての加算処理は、画素アレイ部１０の全ての単位画素３から画素情報を読み出す通常フレームレートモードに比べて、単位画素３の露光時間を１／２に設定することによって高フレームレート化を図る高速フレームレートモードの動作時に実行されることになる。
カウンタ部２５４は、ある行の単位画素３を処理対象として、信号レベルＳsig についてＮビットでＡＤ変換処理を実行した後も、そのＡＤ変換結果を示すカウント値をカウンタ部２５４内に保持することができる。本例では、このカウンタ部２５４のデータ保持特性を利用して、複数の行間で単位画素３のＡＤ変換値を加算する処理をカウンタ部２５４において実現する。
ここで、加算処理の対象となる複数の行は、２行以上であればよく、３行以上の任意の複数であってもよい。また、各行の関係としては、隣り合う行同士での加算に限らず、幾つかの行ごととすることもできる。たとえば、典型的には、画素アレイ部１０がカラー画像撮像用のものであれば、色分離フィルタの色配列と整合するように、つまり同色成分同士を加算するように、適切な行を処理対象とする。たとえば、ベイヤー配列の場合であれば、奇数行同士、偶数行同士での加算処理を行なう。
なお、水平方向の加算処理に関しても同様であり、加算処理の対象となる複数の列は、２列以上であればよく、３列以上の任意の複数であってもよい。また、各列の関係としては、隣り合う列同士での加算に限らず、幾つかの列ごととすることもできる。たとえば、典型的には、画素アレイ部１０がカラー画像撮像用のものであれば、色分離フィルタの色配列と整合するように、つまり同色成分同士を加算するように、適切な列を処理対象とする。たとえば、ベイヤー配列の場合であれば、奇数列同士、偶数列同士での加算処理を行なう。
以下の説明においては、任意のIv行と任意のJv行の２行間での加算処理（２行単位での加算演算）をカラムＡＤ回路２５のアップ／ダウンカウント機能を持つカウンタ部２５４にて実行し、その後に、任意のIh列と任意のJh列の２列間での加算処理（２列単位での加算演算）をデジタル演算部２９で実行する、つまり行、列それぞれが所定の関係を持つ２行２列の加算演算を実行するものとして説明する。また、Iv行を被加算行とし先にＡＤ変換処理を実行してから、Jv行のＡＤ変換処理を実行するものとする。
信号取得差分処理の基本動作説明から理解されるように、Iv行の単位画素３の信号を読み出してＡＤ変換処理を実行する場合は、先ず、読出対象行Ivの垂直選択信号φVSEL _IvをアクティブＨにして画素信号Ｓｏの垂直信号線１９への出力を許可する。このとき、データ保持制御パルスHLDC00〜HLDC11は全て当初はアクティブＨで（ t1_Iv〜t10_Iv）、比較処理およびカウント処理時にはインアクティブＬにするし（t10_Iv〜t14_Iv）、図示していないがカウントクロック制御信号ＴＨ00〜ＴＨ10は全てインアクティブＬである（ t1_Iv〜t26_Iv）。
ここで、Iv行目のリセット成分をＶrst_Iv、リセットレベルをＳrst_Iv，Iv行目の信号成分をＶsig_Iv、信号レベルをＳsig_Ivとすると、比較処理およびカウント処理によって（ t1_Iv〜t26_Iv）、カウンタ部２５４には、（２回目の比較時間のカウント値）−（１回目の比較時間のカウント値）＝“（Ｓrst_Iv＋Ｖsig_Iv）−Ｓrst_Iv＝Ｖsig_Iv”のデジタル値Ｄsig_Ivが保持される（t26_Iv）。
このIv行目のＡＤ変換期間が終了した後、カウンタ部２５４をリセットしないで、引き続きJv行目の単位画素３の信号の読出動作とＡＤ変換処理動作に移行し、Iv行目と同様の読出動作を繰り返す。このため、先ず、先の読出対象行Ivの垂直選択信号φVSEL _IvをインアクティブＬにするとともに、新たな読出対象行Jvの垂直選択信号φVSEL _JvをアクティブＨにして画素信号Ｓｏの垂直信号線１９への出力を許可する（ t1_Jv＝t26_Iv）。
このとき、データ保持制御パルスHLDC00〜HLDC11は全て当初はアクティブＨで（ t1_Jv〜t10_Jv）、比較処理およびカウント処理時にはインアクティブＬにするし（t10_Jv〜t14_Jv）、図示していないがカウントクロック制御信号ＴＨ00〜ＴＨ10は全てインアクティブＬである（ t1_Jv〜t26_Jv）。
ここで、Jv行目のリセット成分をＶrst_Jv、リセットレベルをＳrst_Jv，Jv行目の信号成分をＶsig_Jv、信号レベルをＳsig_Jvとすると、比較処理およびカウント処理によって（ t1_Jv〜t26_Jv）、Jv行目のＡＤ変換終了時にカウンタ部２５４に保持されるデジタル値は、“Ｖsig_Iv＋（Ｓrst_Jv＋Ｖsig_Jv）−Ｓrst_Jv＝Ｖsig_Iv＋Ｖsig_Jv”となる。つまり、垂直方向のIv行とJv行の２行分の信号成分Ｖsig_Iv，Ｖsig_Jvの加算結果をＡＤ変換したカウンタ値がカウンタ部２５４に保持される（t26_Jv）。
たとえば、図７中の画素信号電圧Ｖｘ部分に括弧書きでデジタル値で示すように、Iv，Jv行目のリセットレベルＳrst_Iv，Ｓrst_Jvが何れも“１０”、信号成分Ｖsig_Iv，Ｖsig_Jvが何れも“６０”、信号レベルＳsig_Iv，Ｓsig_Jvが何れも“７０”であるものとする。
この場合、Iv行目の信号レベルＳsig_Iv（信号成分Ｖsig_Iv）のＡＤ変換においては、リセットレベルＳrst_IvについてのＡＤ変換において取得したカウント値“Ｄrst_Iv”（＝−１０）を始点としてアップカウントを行なうことで、処理後にカウンタ部２５４に保持されるカウント値Ｄsig_Ivは“−１０＋７０＝６０”となる。
この後、Jv行目のＡＤ変換においては、Iv行目についてのＡＤ変換において取得したカウント値“Ｄsig_Iv”（＝６０）を始点として先ずリセットレベルＳrst_Jvに関してダウンカウントを行なうことでカウンタ部２５４に保持される値Ｄrst_Jvは“６０−１０＝５０”となる。さらに、このカウント値“Ｄrst_Jv”（＝５０）を始点として信号レベルＳsig_Jvに関してアップカウントを行なうことで、処理後にカウンタ部２５４に保持されるカウント値ADD は“５０＋７０＝１２０”となり、Iv行目の信号成分Ｖsig_Ivのデジタル値Ｄsig_IvとJv行目の信号成分Ｖsig_Jvのデジタル値Ｄsig_Jvとを加算した値を表わす。
なお、前例では、カラムＡＤ回路２５内でデジタル加算処理を実行するに当たり、アップカウントとダウンカウントとを切り替えて動作させるようにしているが、この際、１つのカウンタそのものがモード切替えで対応可能なものを使用することで、単位画素３の信号成分Ｖsig からリセット成分Ｖrst を除去するデジタルＣＤＳ処理と加算処理を自動的に行なうことができる利点がある。個別のアップカウンタとダウンカウンタとを組み合わせて構成することもできるが、この場合、たとえば一方のカウント値を他方にロードさせてからカウント動作を開始するようにする、あるいは、それぞれのカウント値をデジタル演算処理で減算や加算するなどのための機能要素が必要になる。
カウンタ部２５４は、ＡＤ変換処理の後に、そのカウンタ値を、データ記憶部２５６を介して水平信号線１８に送る。これにより、デジタル演算部２９には、垂直方向のIv行とJv行の２行分の信号成分Ｖsig_Iv，Ｖsig_Jvの加算結果を示すデジタルデータが列ごとに順次供給される。
同様の動作を繰り返すことにより、垂直方向（センサ面縦（列）方向）において画素情報を１／２に間引いた画像を得ることができる。その結果、フレームレートを全ての画素情報を読み出す通常フレームレートモード時に比べて２倍に高速化できる。
デジタル演算部２９は、カラム処理部２６から送られた、垂直方向のIv行とJv行の２行分の信号成分Ｖsig_Iv，Ｖsig_Jvの加算結果を示すデジタルデータ（以下行加算データADD とも称する）を処理対象として、Ih列の行加算データADD_IhとJh列の行加算データADD_Jhとを加算することで、最終的に、２行２列分の加算結果のデジタルデータを取得する。
一例として、カウンタ部２５４では奇数行とそれに隣接する偶数行についての加算処理を実行し、デジタル演算部２９では、奇数列とそれに隣接する偶数列についての加算処理を実行するものとする。この場合、デジタル演算部２９は、偶数列、奇数列の行加算データをデータ記憶部２５６からから読み出して加算することで、２列間における画素の加算演算を実行する。
その結果、垂直方向の奇数行Ivにおける水平方向の奇数列Ihとそれに隣接する偶数列Jhの２列分の信号成分Ｖsig_IvIh，Ｖsig_IvJhと、奇数行Ivに隣接する偶数行Jvにおける水平方向の奇数列Ihとそれに隣接する偶数列Jhの２列分の信号成分Ｖsig_JvIh，Ｖsig_JvJhとを加算した結果のデジタルデータがデジタル演算部２９にて取得される。つまり隣接する２行２列の４画素の加算演算を実行することになる。
単位画素３から垂直信号線１９を経由して出力される画素信号電圧Ｖｘを、カラムＡＤ回路２５でデジタル値に変換するとともに、このデジタル値を垂直方向（列方向）における複数の単位画素３間（前例では２行の単位画素３）間で加算することにより、次のような作用効果を得ることができる。
たとえば、画素情報数の観点からは、画素情報について垂直方向で１／２に間引き読み出し（飛ばし読み出し）を行なったのと同じことになるが、垂直方向における２画素間で画素情報を加算しているため、１つの画素情報についての情報量の点では２倍となる。したがって、フレームレートをたとえば２倍に向上するべく、単位画素３の露光時間を１／２に設定したとしても、ＡＤ変換の際にデジタル値を２行分の単位画素間で加算することで、１つの画素情報についての情報量が２倍になるため、通常フレームレートモード時に比べて感度が低下することはない。
換言すれば、単位画素３の露光時間を短縮したとしても、結果として１つの画素情報の情報量が減ることはないため、感度低下を招くことなく、高フレームレート化を実現できる。しかも、カラムＡＤ回路２５にアップ／ダウンカウンタを内蔵するなどしてアップカウントとダウンカウントとを切り替えて動作させ加算処理を行なうようにしているため、画素アレイ部１０やカラム処理部２６などを同一の半導体領域に収容したチップの外部のメモリ装置を使用したり、あるいは列並列ＡＤＣとして追加回路を使ったりしなくても、高精度の加算演算を実現できる。
なお、前例では、２行間での画素加算を例に挙げて説明したが、２行加算に限らず、複数行に亘って画素加算を行なうこともできる。このとき、加算する行数をＭ行とすると、画像データ量を１／Ｍに圧縮することができる。
また、画像データ量を１／Ｍに圧縮するに際して、データ出力レートを変更することによってフレームレートをＭ倍にするようにしたが、特許文献１の段落６８〜７１，８７などに記載のように、様々な変形態様を採ることができる点は同様である。ここでは、その詳細については説明を割愛する。
＜デジタル加算処理の問題点について＞
図８は、前述のカウンタ部２５４における垂直方向のデジタル加算処理とデジタル演算部２９における水平方向のデジタル加算処理による問題点を説明する図である。この図では、垂直方向および水平方向の加算動作における画素配置の状態を示している。
前述のようにしてデジタル加算処理を実行すると、加算後のイメージ（画像）における画素の空間的な中心は、加算対象画素の中間位置となる。そして、この関係が、順次繰り返されて、加算後の画像における画素位置が決定されることとなる。
加算対象画素の行順や列順が、１，２，３，４，…というように前後しない場合であれば、このことは問題とならないが、たとえば１，３，２，４，…というように行順や列順が前後する場合には問題が生じる。現実的には、白黒撮像時においては順序を前後させて加算処理するケースは希であるので殆ど問題が生じないと考えられるが、単板方式でのカラー撮像時において同色同士を加算する場合には、色分離フィルタの色配列に合わせてその順序を決めなければならず、ほぼ確実に問題が生じる。
たとえば、色分離フィルタとして、図８（Ａ）に示すようなＲ，Ｇ，Ｂ（ＧはＲ行のＧｒとＢ行のＧｂで区別して示す）の色フィルタを有するベイヤー配列を用いた場合を考える。
ここで、２行２列の加算処理を実行する場合、垂直選択信号φVSEL は、下から１行目、３行目、２行目、４行目、５行目、７行目、６行目、８行目…の順に指定する。そうすると、カラム処理部２６に読み出される順に並び変えたイメージ図（図８（Ｂ））に示すように、奇数行同士や偶数行同士の同色の行が２行ごとにカラム処理部２６へ供給される。
カラム処理部２６の各列に配された各カラムＡＤ回路２５は、縦に同じ色が入力されるとき加算演算を行なう。たとえば、１行目と３行目のＲ成分やＧｒ成分の各画素信号の加算、２行目と４行目のＧｂ成分やＢ成分の各画素信号の加算、５行目と７行目のＲ成分やＧｒ成分の各画素信号の加算、６行目と８行目のＧｂ成分やＢ成分の各画素信号の加算、…を順次実行する。つまり、垂直方向に同じ色成分が２画素分カラムＡＤ回路２５に入力されると、カラムＡＤ回路２５は、その同色成分同士の加算演算を行なう。
その加算演算後のイメージ図は、図８（Ｃ）に示すようになり、加算対象の２行分の中心となる行が、すなわち加算時の垂直方向の重心が加算後の画素中心となる。たとえば、１行目と３行目の加算では２行目、２行目と４行目の加算では３行目、５行目と７行目の加算では６行目、６行目と８行目の加算では７行目、がそれぞれの中心位置となる。
デジタル演算部２９では、このような状態のイメージを対象として、行加算データADD を順次取り込み、水平方向に同じ色が入力されるとき加算演算を行なう。たとえば、１列目と３列目のＲ成分やＧｂ成分の各画素信号の加算、２列目と４列目のＧｒ成分やＢ成分の各画素信号の加算、５列目と７列目のＲ成分やＧｂ成分の各画素信号の加算、６列目と８列目のＧｒ成分やＢ成分の各画素信号の加算、…を順次実行する。つまり、水平方向に同じ色成分が２画素分デジタル演算部２９に入力されると、デジタル演算部２９は、その同色成分同士の加算演算を行なう。
その加算演算後のイメージ図は、水平方向に関しては、加算対象の２列分の中心となる列、すなわち加算時の水平方向の重心が加算後の画素中心となる。たとえば、１列目と３列目の加算では２列目、２列目と４列目の加算では３列目、５列目と７列目の加算では６列目、６列目と８列目の加算では７列目、がそれぞれの中心位置となる。
図８（Ｃ）に示した垂直方向に関しての加算後の中心と組み合わせると、図８（Ｄ）の右側に示すように、それぞれの色で、２×２の枠の中心が加算後の空間的な色の位置となる。たとえば、４行４列を１つの組み合わせとして、オペレータｎ（ｎは０または正の整数）に従って、Ｒ画素の中心は“２＋４ｎ”行目かつ“２＋４ｎ”列目、Ｇｒ画素の中心は“２＋４ｎ”行目かつ“３＋４ｎ”列目、Ｇｂ画素の中心は“３＋４ｎ”行目かつ“２＋４ｎ”列目、Ｂ画素の中心は“３＋４ｎ”行目かつ“３＋４ｎ”列目となる。
この場合、図８（Ｄ）の左側に示す元の画素位置との比較から分かるように、加算前には各色の空間位置は等間隔であるのに対して、加算後の各色の空間位置は、４行４列ごとにその中心に纏まってしまい、他の４行４列分との関係を加味すると、等間隔にはならない。このような状態では、加算後の画像は、解像度に問題を生じてしまう。具体的には、高解像度の加算画像を得ることはできない。
＜＜加算画像の解像度改善手法；第１実施形態＞＞
図９〜図１１は、カウンタ部２５４における垂直方向のデジタル加算処理とデジタル演算部２９における水平方向のデジタル加算処理において、解像度低下の問題を解消する手法の第１実施形態の一例を説明する図である。
ここで、図９および図１０は、第１実施形態の解像度改善手法における、ＡＤ変換処理動作と並行して実行される垂直方向に関しての重付け加算処理を説明するためのタイミングチャートである。なお、説明を簡潔にするため、カラムＡＤ回路２５のオフセット成分については無視して説明する。また、図１１は、第１実施形態の解像度改善手法においてカウントクロック切替部５１６を動作させたときの効果を説明する図である。
図９および図１０に示した例は、２画素での加算処理とし、重付け関係を１対２とした場合（２倍重付け加算と称する）で示している。図９に示す第１例は、加算対象となる２行の内の始めの行IvのＡＤ変換処理時の重付けを“１”とし次行JvのＡＤ変換処理時の重付けを“２”とする１対２の２倍重付け加算の場合である。一方、図１０に示す第２例は、加算対象となる２行の内の始めの行IvのＡＤ変換処理時の重付けを“２”とし次行JvのＡＤ変換処理時の重付けを“１”とする２対１の２倍重付け加算の場合である。
ここで、カウンタ部２５４における垂直方向の加算処理時に重付けを“２”にするつまりＡＤ変換ゲインを２倍にする場合、その手法としては、参照信号Ｖslopの傾きを小さく（本例では１／２に）する第１の手法、カウンタの分周速度を高速（本例では２倍）にする第２の手法、あるいは、参照信号Ｖslopの傾き調整とカウンタの分周速度調整とを組み合わせる第３の手法の何れかを採ることができる。
参照信号Ｖslopの傾きを小さくする第１の手法の場合、その傾きを任意に変化させ得るものの、ＡＤ変換期間が長くなる、換言すれば、決められたＡＤ変換期間では変換可能な電圧幅（つまりダイナミックレンジ）が狭くなるので、ＡＤ変換処理の高速性や広ダイナミックレンジを要求される場合には難点がある。
それに対して、カウンタの分周速度を高速にする第２の手法では、ＡＤ変換期間やダイナミックレンジに影響を与えることなく重付けを設定することができる。ただし、カウンタ部２５４に供給するカウントクロックＣＫ０そのものを変化させる場合にはそのクロック周波数を任意に変化させ得るものの、本実施形態で採用するように、カウントクロックＣＫ０のクロック周波数を変化させずにカウンタ部２５４の分周速度をビット単位で変化させる仕組みを採る場合には、重付け値としては２のべき乗に制限されてしまう。
一方、参照信号Ｖslopの傾き調整とカウンタの分周速度調整とを組み合わせる第３の手法では、それぞれの長所を取りいれることができ、カウントクロックＣＫ０のクロック周波数を変化させずにカウンタ部２５４の分周速度をビット単位で変化させる仕組みを採る場合においても、ＡＤ変換期間やダイナミックレンジに悪影響を与えることなく、かつ任意の重付け値を設定することができる。
＜垂直方向の重付け加算＞
図９に示すように、先ず、加算対象となる２行の内の始めの行Ivの信号を読み出してＡＤ変換処理を実行する場合は、読出対象行Ivの垂直選択信号φVSEL _IvをアクティブＨにして画素信号Ｓｏの垂直信号線１９への出力を許可する。このとき、データ保持制御パルスHLDC00〜HLDC11は全て当初はアクティブＨで（ t1_Iv〜t10_Iv）、比較処理およびカウント処理時にはインアクティブＬにするし（t10_Iv〜t14_Iv）、カウントクロック制御信号ＴＨ00〜ＴＨ10は全てインアクティブＬである（ t1_Iv〜t26_Iv）。これにより、比較処理およびカウント処理によって（ t1_Iv〜t26_Iv）、カウンタ部２５４には、“Ｖsig_Iv”のデジタル値Ｄsig_Ivが保持される（t26_Iv）。この点は、図７に示したのと同じである。
次に、加算対象となる２行の内の次行Jvの信号を読み出してＡＤ変換処理を実行するべく、読出対象行Jvの垂直選択信号φVSEL _JvをアクティブＨにして画素信号Ｓｏの垂直信号線１９への出力を許可する。このとき、カウンタ部２５４をリセットしないで、引き続きJv行目の単位画素３の信号の読出動作とＡＤ変換処理動作に移行する（ t1_Jv＝t26_Iv）。この点も、図７に示したのと同じである。
一方、本実施形態の特徴点として、次行Jvについての処理時には（ t1_Jv〜t26_Jv）、参照信号Ｖslopを始めの行Ivについての処理時（ t1_Iv〜t26_Iv）と同じ傾きで変化させつつ、データ保持部５１２_00 へのデータ保持制御パルスHLDC00を全期間アクティブＨにする一方（ t1_Jv〜t26_Jv）、残りのデータ保持部５１２_01〜５１２_10へのデータ保持制御パルスHLDC01〜HLDC10を、当初はアクティブＨで（ t1_Jv〜t10_Jv）、比較処理およびカウント処理時にはインアクティブＬにする（t10_Jv〜t14_Jv）。また、カウントクロック制御信号ＴＨ00をアクティブＨ、残りのカウントクロック制御信号ＴＨ01〜ＴＨ11を全てインアクティブＬにする（ t1_Iv〜t26_Iv）。
これにより、先ず、データ保持制御パルスHLDC00がアクティブＨになることで、最下位ビットのフリップフロップ５１０_00 に記録されたデータが保持される。事実上、次行Jvについての処理時には（ t1_Jv〜t26_Jv）、この最下位ビット出力が無効化される。このため、次行Jvについての処理時には低分解能処理となる。
また、次行Jvについての処理時に（ t1_Jv〜t26_Jv）、カウントクロック制御信号ＴＨ00がアクティブＨになると、最下位ビット（０ビット目）のフリップフロップ５１０_00 の入力クロックが２段目（１ビット目）のフリップフロップ５１０_01 のクロック端へ伝達される。カウンタ部２５４は、最下位ビットのクロック周期が次のビットに伝達されることで、最下位ビットを除く残りの上位ビット出力の分周動作が２倍となり、以前よりも量子化ステップを粗くしつつ２倍のスピードでカウントアップを行なう。
たとえば、図１１は、カウントクロック制御信号ＴＨ00と参照信号Ｖslopの傾き（およびその傾きに応じたゲイン）と分周速度を切り替えたときの各ビットのフリップフロップ５１０の出力を示している。カウントクロック制御信号ＴＨ00がアクティブＨに切り替わることで、最下位ビットのフリップフロップ５１０_00 に供給されていたカウントクロックＣＩＮが２段目のフリップフロップ５１０_01 に伝達され、切替え後は、上位ビットでは切替え前よりも高速で動作するようになる。ただし、以前の最下位ビット出力は無効になるので、以前よりも量子化ステップは粗くなる。
たとえば、カウントクロック制御信号ＴＨ00の切替え前の１段目のフリップフロップ５１０_00 のカウント出力Ｄ00が１００ＭＨｚの周期である場合、２段目のフリップフロップ５１０_01 のカウント出力Ｄ01が５０ＭＨｚの周期になっている。これに対して、カウントクロック制御信号ＴＨ00がＨレベルに切り替わると、２段目のフリップフロップ５１０_01 のカウント出力Ｄ01が１００ＭＨｚの周期となり、上位ビットでは２倍の速度で分周動作をするようになる。
このとき、参照信号Ｖslopの傾きは、始めの行Ivについての処理時（ t1_Iv〜t26_Iv）と次行Jvについての処理時（ t1_Jv〜t26_Jv）とで共通であるので、カウンタ値と電圧値の関係は、始めの行Ivについての処理時にはΔＶ／ΔｔとなりＡＤ変換処理のトータルゲインは“１”であるのに対して、次行Jvについての処理時には２ΔＶ／ΔｔとなりＡＤ変換処理のトータルゲインは“２”となる。
すなわち、本実施形態では、次行Jvについての処理時には（ t1_Jv〜t26_Jv）は、参照信号Ｖslopの傾きを始めの行Ivに対して変化させることなく、カウンタの分周速度のみをＫ倍（前例では２倍）にしている。したがって、次行Jvの信号成分Ｖsig_JvについてのＡＤ変換処理においては、始めの行Ivの信号成分Ｖsig_IvについてのＡＤ変換処理に対して２倍のゲインが掛かってＡＤ変換されることになる。
したがって、始めの行IvのＡＤ変換処理の１digit 当たりの電圧値（変換係数）をα［Ｖ／digit ］、カウンタ部２５４における高速化度合い（カウンタ部２５４でのゲインに相当する）をＬｖとすると、次行JvのＡＤ変換処理時における１digit 当たりの電圧値（変換係数）はＬｖ×αとなる。前例で言えば、Ｌｖ＝２であり、２αとなる。
よって、Jv行目のＡＤ変換終了時にカウンタ部２５４に保持されるデジタル値、すなわち重付けデジタル加算処理の最終的なカウンタ値は、“α×Ｖsig_Iv＋２α×Ｖsig_Jv”を示すこととなる。
たとえば、図９中の画素信号電圧Ｖｘ部分に括弧書きでデジタル値で示すように、Iv，Jv行目の信号成分Ｖsig_Iv，Ｖsig_Jvが何れも“６０”であり、リセットレベルＳrst_Iv，Ｓrst_Jvが何れも“１０”であるものとする。
この場合、Iv行目の信号レベルＳsig_Iv（信号成分Ｖsig_Iv）のＡＤ変換においては、リセットレベルＳrst_IvについてのＡＤ変換において取得したカウント値“−Ｄrst_Iv”（＝−１０）を始点としてアップカウントを行なうことで、処理後にカウンタ部２５４に保持されるカウント値は“−１０＋７０＝６０＝Ｄsig_Iv”となる。
この後、Jv行目のＡＤ変換においては、Iv行目についてのＡＤ変換において取得したカウント値“６０＝Ｄsig_Iv”を始点として先ずリセットレベルＳrst_Jvに関してダウンカウントを行なうことでカウンタ部２５４に保持される値は“Ｄsig_Iv−２・Ｄrst_Jv＝５０−２×１０＝４０”となる。さらに、このカウント値“４０”を始点として信号レベルＳsig_Jvに関してアップカウントを行なうことで、処理後にカウンタ部２５４に保持されるカウント値“４０＋２×７０＝１８０”となる。このカウント値は、Iv行目の信号成分Ｖsig_Ivのデジタル値Ｄsig_Ivに、Jv行目の信号成分Ｖsig_Jvのデジタル値Ｄsig_Jvの２倍を加算した値“Ｄsig_Iv＋２・Ｄsig_Jv”を表わす。
図９に示す第１例では、次行Jvについての処理時にカウンタの分周動作をＬｖ（＝２）倍にすることで、加算結果として“Ｄsig_Iv＋Ｌｖ・Ｄsig_Iv”を取得する事例で説明したが、図１０に示す第２例のように、始めの行Ivについての処理時にカウンタの分周動作を次行Jvについての処理時に対してＬｖ（＝２）倍にすれば、加算結果として“Ｌｖ・Ｄsig_Iv＋Ｄsig_Iv”を取得することができる。
前例では、カウント部における上位ビット側の分周動作のみをＬ倍に変更して、下位ビット側のデータを無効なものとして取り扱うことで、大元のカウントクロックＣＩＮの周波数を同じに維持して、カウンタ部での消費電力の増大が起きないようにしていたが、このことは必須ではない。
カウンタ部での消費電力の増大が許容される場合には、カウントクロック切替部５１６による切替えを行なわずに、クロック変換部２３による逓倍機能で生成される高速クロックを利用して、大元のカウントクロックＣＩＮそのものを高周波数に変更するようにして、カウント実行部５０４の全体を高速に分周動作させるようにしてもよい。こうすれば、切替え後にも全てのビットデータを有効なものとして取り扱うことができるので、ＡＤ変換精度に低下の問題を起こすことなく垂直方向の加算処理をカラムＡＤ回路２５内で実現できる。
また、フリップフロップ５１０をより高速にカウント動作（分周動作）をするように制御するに当たって、フリップフロップ出力のビットの重付け関係を一定にしたまま、下位ビット出力を無効にしつつ、残りの上位ビット出力の分周動作を高速にするように回路を構成して制御していたが、これは、一例であって、フリップフロップ５１０の分周動作を高速にするものであればよく、様々な変形が可能である。
たとえば、各段のフリップフロップ５１０に与えるカウントクロック供給形態を変更するためのカウントクロック切替部５１６を取り除きつつ、ビット出力を、順次下位側へシフトする切替手段を設けるようにしてもよい。この場合、後段側のフリップフロップ５１０のデータ出力を無効なものとして取り扱えばよい。この場合でも、ＡＤ変換データとしては、下位ビットデータを無効なものとして取り扱う点には相違ない。ただし、この場合、切替え時点の各ビットのカウント値を、前段側へロードするための回路が必要になる。したがって、前例で示したカウントクロック切替用のカウントクロック切替部５１６を利用する構成に比べると回路構成が複雑になる。しかしながら、切替え後には後段側のフリップフロップ５１０へのカウントクロック供給を停止するなどしてカウント動作を停止させることができるので低消費電力化を図ることができる利点がある。
また、カウンタ部２５４として非同期カウンタを用いた場合への適用例を具体的に示したが、同期カウンタを用いた場合でも、同様の思想を適用することは可能である。たとえば、同期カウンタを用いる場合には、各フリップフロップ５１０は、共通のカウントクロックを使用して動作するようにしておき、かつ各フリップフロップ５１０は、自分の値が反転するのを自分よりも下位ビットが全て“１”（アップカウントのとき）もしくは全て“０”（ダウンカウントのとき）のときとなるようにするゲート回路を必要とする。
このようなものについて、フリップフロップ５１０の分周動作を高速にするには、より下位ビット側のゲート回路出力を取り込むようにする切替回路を設けるとよい。ただし、非同期カウンタにおけるカウントクロック切替用のカウントクロック切替部５１６に比べると回路構成が複雑になる。
あるいは、非同期カウンタを用いた場合の変形例で説明したように、切替え時点の各ビットのカウント値を、下位側へロードするための回路を設けつつ、ビット出力を、順次下位側へシフトする切替手段を設けるようにしてもよい。
＜水平方向の２倍重付け加算と最終的な加算画像＞
図１２〜図１４は、第１実施形態の解像度改善手法における、垂直方向および水平方向の加算動作時の画素配置の状態を示す図である。図８と同様に、２行２列の加算処理を実行する場合の例として、Ｒ，Ｇ，Ｂ（ＧはＲ行のＧｒとＢ行のＧｂで区別して示す）の色フィルタを色分離フィルタとして有するベイヤー配列を用いた場合で示している。
ここで、図１２は図８（Ａ）と同じ行順や列順で取り込みつつ図９を適用する事例であり、図１３は図８（Ａ）と同じ行順や列順で取り込みつつ図９と図１０とを組み合わせた事例であり、図１４は図９を適用しつつ取り込みの行順や列順を図８（Ａ）とは異なるものとする事例である。
水平方向の２倍重付け加算処理に当たっては、垂直方向に関するＬｖ倍重付け加算処理がなされたものをデジタル演算部２９に転送して、デジタル演算部２９にて、水平方向に関する加算処理を実行する。この加算処理を実行すること自体は、図８で示した処理と相違ない。
ここで、本実施形態では、垂直方向に関するＬｖ（＝２）倍重付け加算加算処理の場合と同様にＬｈ倍重付け加算を行なう。具体的には、次列Jhについての加算データADD_Jhに関しては、最初の列Ihの加算データADD_Ihに対してＬｈ倍の重付けをして加算する。典型的には、Ｌｈ＝Ｌｖとする。前例に従うと、たとえば２倍にする。
［１対２の２倍重付け加算の例］
図８（Ａ）と同じ行順や列順で取り込みつつ図９を適用する事例の場合、先ず垂直方向に関する加算処理においては、図１２（Ａ）（図８（Ａ）と同じである）に示すように、垂直選択信号φVSEL は、下から１行目、３行目、２行目、４行目、５行目、７行目、６行目、８行目…の順に指定する。
カラム処理部２６の各列に配された各カラムＡＤ回路２５は、カラム処理部２６に読み出される順に並び変えたイメージ図（図１２（Ｂ））に示すように、奇数行同士や偶数行同士の縦に同じ色の行が２行分入力されるときに加算演算を行なう。
このときには、図９での説明から分かるように、カウンタ部２５４の分周動作は、始めの行Ivについての処理時に対して次行Jvについての処理時の方が２倍に高速化されており、始めの行Iv（１行目、２行目、５行目、６行目）の重付けを“１”とし、図中右側に“×２”で示すように次行Jv（３行目、４行目、７行目、８行目）の重付けを“２”として加算処理を実行する。
たとえば、１行目のＲ成分と３行目のＲ成分の２倍との加算や１行目のＧｒ成分と３行目のＧｒ成分の２倍との加算、２行目のＧｂ成分と４行目のＧｂ成分の２倍との加算や２行目のＢ成分と４行目のＢ成分の２倍との加算、５行目のＲ成分と７行目のＲ成分の２倍との加算や５行目のＧｒ成分と７行目のＧｒ成分の２倍との加算、６行目のＧｂ成分と８行目のＧｂ成分の２倍との加算や６行目のＢ成分と８行目のＢ成分の２倍との加算、…を順次実行する。つまり、垂直方向に同じ色成分が２画素分カラムＡＤ回路２５に入力されると、カラムＡＤ回路２５は、その同色成分同士について、次行Jv側を始めの行Ivに対して２倍にして加算演算を行なう。
その加算演算後のイメージ図は、図１２（Ｃ）に示すようになり、加算後の画素中心は、加算対象の２行分の中心となる行すなわち加算時の垂直方向の重心ではなく、より大きな重付けを掛けた次行Jv側にシフトする。具体的には、加算時の垂直方向の重心ではなく、始めの行Ivと次行Jvとの空間距離を２：１で内分した位置が加算後の中心となり、大きな重付けを掛けた次行Jv側に１／３行分だけシフトする（図１２（Ｅ）を参照）。
たとえば、１行目と３行目の２倍重付け加算では２行目に対して１／３行分だけ３行目側にシフトし、２行目と４行目の２倍重付け加算では３行目に対して１／３行分だけ４行目側にシフトし、５行目と７行目の２倍重付け加算では６行目に対して１／３行分だけ７行目側にシフトし、６行目と８行目の２倍重付け加算では７行目に対して１／３行分だけ８行目側にシフトした位置、がそれぞれの中心位置となる。
デジタル演算部２９では、このような状態のイメージを対象として、行加算データADD を順次取り込み、水平方向に同じ色が入力されるとき加算演算を行なう。たとえば、１列目のＲ成分と３列目のＲ成分の２倍との加算や１列目のＧｒ成分と３列目のＧｒ成分の２倍との加算、２列目のＧｂ成分と４列目のＧｂ成分の２倍との加算や２列目のＢ成分と４列目のＢ成分の２倍との加算、５列目のＲ成分と７列目のＲ成分の２倍との加算や５列目のＧｒ成分と７列目のＧｒ成分の２倍との加算、６列目のＧｂ成分と８列目のＧｂ成分の２倍との加算や６列目のＢ成分と８列目のＢ成分の２倍との加算、…を順次実行する。
つまり、水平方向に同じ色成分の加算データが２列分、デジタル演算部２９に入力されると、デジタル演算部２９は、その同色成分同士について、次列Jh側を始めの列Ihに対して２倍にして加算演算を行なう。
その加算演算後のイメージ図は、水平方向に関しては、加算後の画素中心は、加算対象の２列分の中心となる列すなわち加算時の水平方向の重心ではなく、より大きな重付けを掛けた次列Jh側にシフトする。具体的には、加算時の水平方向の重心ではなく、始めの列Ihと次列Jhとの空間距離を２：１で内分した位置が加算後の中心となり、大きな重付けを掛けた次列Jh側に１／３列分だけシフトする（図１２（Ｆ）を参照）。
たとえば、１列目と３列目の２倍重付け加算では２列目に対して１／３列分だけ３列目側にシフトし、２列目と４列目の２倍重付け加算では３列目に対して１／３列分だけ４列目側にシフトし、５列目と７列目の２倍重付け加算では６列目に対して１／３列分だけ７列目側にシフトし、６列目と８列目の２倍重付け加算では７列目に対して１／３列分だけ８列目側にシフトした位置、がそれぞれの中心位置となる。
図１２（Ｃ）に示した垂直方向に関しての加算後の中心と組み合わせると、図１２（Ｄ）の右側に示すように、それぞれの色で、始めの行Ivと次行Jvとの空間距離を２：１で内分した位置かつ始めの列Ihと次列Jhとの空間距離を２：１で内分した位置が加算後の中心となる。
この場合、図１２（Ｄ）の左側に示す元の画素位置との比較から分かるように、図８（Ｄ）の右側に示した状態とは異なるものの、加算後の各色の空間位置は等間隔にはならない。
［１対２と２対１を組み合わせた２倍重付け加算の例］
図８（Ａ）と同じ行順や列順で取り込みつつ、図９と図１０とを組み合わせた事例の場合、１対２の２倍重付け加算（図９の態様）と２対１の２倍重付け加算（図１０の態様）とを交互に繰り返す。シフト方向を加味した重付け加算が実現できる。
たとえば、垂直方向に関する加算処理においては、図１３（Ａ）（図１２（Ａ）と同じである）に示すように、垂直選択信号φVSEL は、下から１行目、３行目、２行目、４行目、５行目、７行目、６行目、８行目…の順に指定する。
カラム処理部２６の各列に配された各カラムＡＤ回路２５は、カラム処理部２６に読み出される順に並び変えたイメージ図（図１３（Ｂ））に示すように、奇数行同士や偶数行同士の縦に同じ色の行が２行分入力されるときに加算演算を行なう。
このときには、始めの加算処理時には図９に示す１対２の２倍重付け加算を行ない、次の加算処理時には図１０に示す２対１の２倍重付け加算を行なう。こうすることで、カウンタ部２５４の分周動作は始めの加算処理時における次行Jvについての処理時に対して始めの行Ivについての処理時の方が２倍に高速化され、図中右側に“×２”で示すように始めの行Iv（１行目、５行目）の重付けを“２”とし、次行Jv（３行目、７行目）の重付けを“１”として加算処理を実行することになる。そして、次の加算処理時のカウンタ部２５４の分周動作は、始めの行Ivについての処理時に対して次行Jvについての処理時の方が２倍に高速化され、始めの行Iv（２行目、６行目）の重付けを“１”とし、図中右側に“×２”で示すように次行Jv（４行目、８行目）の重付けを“２”として加算処理を実行することになる。１行目、４行目、５行目、８行目については２倍の重付けで加算処理を実行するのである。
たとえば、１行目のＲ成分の２倍と３行目のＲ成分との加算や１行目のＧｒ成分の２倍と３行目のＧｒ成分との加算、２行目のＧｂ成分と４行目のＧｂ成分の２倍との加算や２行目のＢ成分と４行目のＢ成分の２倍との加算、５行目のＲ成分の２倍と７行目のＲ成分との加算や５行目のＧｒ成分の２倍と７行目のＧｒ成分との加算、６行目のＧｂ成分と８行目のＧｂ成分の２倍との加算や６行目のＢ成分と８行目のＢ成分の２倍との加算、…を順次実行する。
つまり、垂直方向に同じ色成分が２画素分、カラムＡＤ回路２５に入力されると、カラムＡＤ回路２５は、その同色成分同士について、始めの加算処理時には始めの行Iv側を次行Jvに対して２倍にして加算演算を行なうが、次の加算処理時には次行Jv側を始めの行Ivに対して２倍にして加算演算を行ない、このような処理を繰り返す。
その加算演算後のイメージ図は、図１３（Ｃ）に示すようになり、加算後の画素中心は、加算対象の２行分の中心となる行すなわち加算時の垂直方向の重心ではなく、より大きな重付けを掛けた次行Jv側にシフトする。具体的には、加算時の垂直方向の重心ではなく、始めの行Ivと次行Jvとの空間距離を２：１で内分した位置が加算後の中心となり、大きな重付けを掛けた次行Jv側に１／３行分だけシフトする（図１３（Ｅ）を参照）。この点は、図１２（Ｃ）の場合と同様であるが、本例では重付けによるシフト方向が交互に異なるものとなるので、加算後の画素中心は、図１２（Ｃ）とは異なる。
たとえば、１行目と３行目の２対１の２倍重付け加算では２行目に対して１／３行分だけ１行目側にシフトし、２行目と４行目の１対２の２倍重付け加算では３行目に対して１／３行分だけ４行目側にシフトし、５行目と７行目の２対１の２倍重付け加算では６行目に対して１／３行分だけ５行目側にシフトし、６行目と８行目の１対２の２倍重付け加算では７行目に対して１／３行分だけ８行目側にシフトした位置、がそれぞれの中心位置となる。
デジタル演算部２９では、このような状態のイメージを対象として、行加算データADD を順次取り込み、水平方向に同じ色が入力されるとき加算演算を行なう。このとき、垂直方向に関する処理と同じように、２対１の２倍重付け加算と１対２の２倍重付け加算とを交互に実行する。
すなわち、始めの加算処理時には、図中下側に“×２”で示すように始めの列Ih（１列目、５列目）の重付けを“２”とし、次列Jh（３列目、７列目）の重付けを“１”として加算処理を実行することになる。そして、次の加算処理時には、始めの列Ih（２列目、６列目）の重付けを“１”とし、図中下側に“×２”で示すように次列Jh（４列目、８列目）の重付けを“２”として加算処理を実行することになる。１列目、４列目、５列目、８列目については２倍の重付けで加算処理を実行するのである。
たとえば、１列目のＲ成分の２倍と３列目のＲ成分との加算や１列目のＧｒ成分の２倍と３列目のＧｒ成分との加算、２列目のＧｂ成分と４列目のＧｂ成分の２倍との加算や２列目のＢ成分と４列目のＢ成分の２倍との加算、５列目のＲ成分の２倍と７列目のＲ成分との加算や５列目のＧｒ成分の２倍と７列目のＧｒ成分との加算、６列目のＧｂ成分と８列目のＧｂ成分の２倍との加算や６列目のＢ成分と８列目のＢ成分の２倍との加算、…を順次実行する。
つまり、水平方向に同じ色成分の加算データが２列分、デジタル演算部２９に入力されると、デジタル演算部２９は、その同色成分同士について、始めの加算処理時には始めの列Ih側を次列Jhに対して２倍にして加算演算を行なうが、次の加算処理時には次列Jh側を始めの列Ihに対して２倍にして加算演算を行ない、このような処理を繰り返す。
その加算演算後のイメージ図は、水平方向に関しては、加算後の画素中心は、加算対象の２列分の中心となる列すなわち加算時の水平方向の重心ではなく、より大きな重付けを掛けた次列Jh側にシフトする。具体的には、加算時の水平方向の重心ではなく、始めの列Ihと次列Jhとの空間距離を２：１で内分した位置が加算後の中心となり、大きな重付けを掛けた次列Jh側に１／３列分だけシフトする（図１３（Ｆ）を参照）。この点は、図１２（Ｄ）の場合と同様であるが、本例では重付けによるシフト方向が交互に異なるものとなるので、加算後の画素中心は、図１２（Ｄ）とは異なる。
たとえば、１列目と３列目の２対１の２倍重付け加算では２列目に対して１／３列分だけ１列目側にシフトし、２列目と４列目の１対２の２倍重付け加算では３列目に対して１／３列分だけ４列目側にシフトし、５列目と７列目の２対１の２倍重付け加算では６列目に対して１／３列分だけ５列目側にシフトし、６列目と８列目の１対２の２倍重付け加算では７列目に対して１／３列分だけ８列目側にシフトした位置、がそれぞれの中心位置となる。
図１３（Ｃ）に示した垂直方向に関しての加算後の中心と組み合わせると、図１３（Ｄ）の右側に示すように、それぞれの色で、始めの行Ivと次行Jvとの空間距離を２：１で内分した位置かつ始めの列Ihと次列Jhとの空間距離を２：１で内分した位置が加算後の中心となる。本例では、図８（Ａ）と同じ行順で読み出しつつ、加算処理時の重付けによるシフト方向を交互に異なるようにしたことで、加算後の画素中心は、単純加算の場合よりも等間隔に配置される。その結果、重付け値が均等な単純な加算処理に比べて、高解像度の信号（デジタルデータ）を取得することができる。
［取込み順切替えと１対２の２倍重付け加算の例］
図９で示した１対２の２倍重付け加算を適用しつつ、取り込みの行順や列順を図８（Ａ）とは異なるものとする事例の場合、取込み順の交互切替によって、行の並びや列の並びの空間的な関係においては、実質的に、１対２の２倍重付け加算と２対１の２倍重付け加算とを交互に繰り返すようにする。シフト方向を加味した重付け加算が実現できる。
たとえば、垂直方向に関する加算処理においては、図１４（Ａ）に示すように、垂直選択信号φVSEL は、下から３行目、１行目、２行目、４行目、７行目、５行目、６行目、８行目…の順に指定する。
カラム処理部２６の各列に配された各カラムＡＤ回路２５は、カラム処理部２６に読み出される順に並び変えたイメージ図（図１４（Ｂ））に示すように、奇数行同士や偶数行同士の縦に同じ色の行が２行分入力されるときに加算演算を行なう。このときには、図９に示すタイミングで動作させるので、何れの加算動作時にも、カウンタ部２５４の分周動作は始めの行Ivについての処理時に対して次行Jvについての処理時の方が２倍に高速化され、始めの行Iv（３行目、２行目、７行目、６行目）の重付けを“１”とし、図中右側に“×２”で示すように次行Jv（１行目、４行目、５行目、８行目）の重付けを“２”として加算処理を実行することになる。
加算処理対象となる行Iv，Jvは、予め垂直走査回路１４による制御によって、行の並びの空間的な関係において、実質的に１対２の２倍重付け加算と２対１の２倍重付け加算とを交互に繰り返すように切り替えられる。１行目、４行目、５行目、８行目については２倍の重付けで加算処理を実行する点では、図１３の事例と同じこととなる。その結果、加算演算後のイメージ図は、図１４（Ｃ）に示すように、図１３（Ｃ）に示した状態と同じになる。
デジタル演算部２９では、このような状態のイメージを対象として、行加算データADD を順次取り込み、水平方向に同じ色が入力されるとき加算演算を行なう。このとき、垂直方向に関する処理と同じように、左から３列目、１列目、２列目、４列目、７列目、５列目、６列目、８列目…の順に、加算データを取り込み、１対２の２倍重付け加算を実行する。
何れの加算動作時にも、始めの列Ih（３列目、２列目、７列目、６列目）の重付けを“１”とし、図中下側に“×２”で示すように次列Jh（１列目、４列目、５列目、８列目）の重付けを“２”として加算処理を実行することになる。
加算処理対象となる列Ih，Jhは、予め水平走査回路１２による制御によって、列の並びの空間的な関係において、実質的に１対２の２倍重付け加算と２対１の２倍重付け加算とを交互に繰り返すように切り替えられる。１列目、４列目、５列目、８列目については２倍の重付けで加算処理を実行する点では、図１３の事例と同じこととなる。その結果、加算演算後のイメージ図は、図１４（Ｄ）に示すように、図１３（Ｄ）に示した状態と同じになる。
本例では、何れの加算処理時にも、カウンタ部２５４に対する重付けに関する制御（具体的にはカウントクロック制御信号ＴＨの制御）は図９に示す１対２の２倍重付け加算が実行されるようにするが、取り込みの行順や列順の交互切替えを行なうことで、行の並びや列の並びの空間的な関係において、実質的に、１対２の２倍重付け加算と２対１の２倍重付け加算とを交互に繰り返すようにした。その結果、図１３に示した事例と同様に、加算後の画素中心は、単純加算の場合よりも等間隔に配置される。その結果、重付け値が均等な単純な加算処理に比べて、高解像度の信号（デジタルデータ）を取得することができる。
以上の説明から理解されるように、単に重付け加算を適用するだけでは、加算後の画素位置を確実に均等にできるとは限らないのである。重付け加算後の画素中心がより等間隔に配置されるようにするには、加算対象画素の選択を如何様にするかと重付け値をどのような値に設定するかを考慮しなければならない。
また、カラー撮像時には、それらは色分離フィルタの色配列の影響も受ける。換言すれば、混色が生じない加算処理にしつつ、空間距離関係に関して元の色分離フィルタの配置態様と同じ状態とするには、加算対象画素の選択と重付け値の関係にある程度の制限が生じると考えられる。
［重付け値の変形例］
前述の具体的な説明では、ベイヤー配列時の２行２列の２倍重付け加算処理について説明したが、これは一例に過ぎず、重付け値の側面、加算対象の行や列の空間的な取込み位置の側面、加算対象の行数や列数の側面、などから様々な変形が可能である。
たとえば、重付け値の側面からは、２倍に限らず、２のべき乗の範囲で、さらに大きくすることができ、４，８，…というように設定することができる。たとえば、前述の説明では、ＡＤ変換処理時にカウンタ部２５４の分周動作を２倍に高速化させる事例を示したが、これに限らず、フリップフロップ５１０をより高速にカウント動作（分周動作）をするように制御し、この際には、量子化ステップをさらに粗くすることができる。
たとえば、カウント実行部５０４を図４，図５に示した構成とする場合、カウントクロック制御信号ＴＨ00，ＴＨ01をアクティブＨにしてカウンタ部２５４の２ビット目以降の分周動作を４倍に高速化させることができる。こうすることで、たとえばIv行目の信号成分Ｖsig_Ivのデジタル値Ｄsig_Ivに、Jv行目の信号成分Ｖsig_Jvのデジタル値Ｄsig_Jvの４倍を加算したデジタルデータ“Ｄsig_Iv＋４・Ｄsig_Iv”を得ることができる。
さらに、カウントクロック制御信号ＴＨ02もアクティブＨにしてカウンタ部２５４の３ビット目以降の分周動作を８倍に高速化させることができる。こうすることで、Iv行目の信号成分Ｖsig_Ivのデジタル値Ｄsig_Ivに、Jv行目の信号成分Ｖsig_Jvのデジタル値Ｄsig_Jvの８倍を加算したデジタルデータ“Ｄsig_Iv＋８・Ｄsig_Iv”を得ることができる。
以下同様にして、カウントクロック制御信号ＴＨ0T（Ｔ＝Ｓ−１）もアクティブＨにすれば、カウンタ部２５４のＳビット目以降の分周動作を２＾Ｓ倍に高速化させることで、ゲインを２＾Ｓ倍にできる。こうすることで、Iv行目の信号成分Ｖsig_Ivのデジタル値Ｄsig_Ivに、Jv行目の信号成分Ｖsig_Jvのデジタル値Ｄsig_Jvの２＾Ｓ倍を加算したデジタルデータ“Ｄsig_Iv＋２＾Ｓ・Ｄsig_Iv”を得ることができる。
カウンタの分周動作を、Ｌ１（＝２）倍、Ｌ２（＝４）倍、Ｌ３（＝８）倍、…というように複数段階で高速分周動作（高速化）させる際に、下位ビット出力を順次無効にして残りの上位ビット出力の分周動作のみを高速化させることで量子化ステップを粗くするようにすれば、上位ビット出力を制御する大元のカウントクロックは元のカウントクロックＣＩＮと同じ速度にしておいてもよくなる。重付けされるJv行目の信号成分Ｖsig_JvのＡＤ変換の分解能は低減するが、実質的には、カウンタ全体としては、元のカウントクロックＣＩＮに基づいて動作する点に変わりがなく、消費電力の増加は起きない。
このように、重付け値の掛け方はカウントクロック制御信号ＴＨの設定を変えることにより、２倍，４倍、８倍、…と２のべき乗で可変することが可能であり、加算後の画素の空間位置が、より高解像度の画像が得られるような間隔となるように、つまり加算後の画素位置がより完全に均等となる重付け値となるように調整することが可能である。
図１５は、任意の整数の重付け値を設定する仕組みの一例を説明する図である。
重付け値の側面において、２のべき乗に限らず、任意の値とすることもできる。この場合、参照信号Ｖslopの傾きを一定にしたままとする場合、カウンタ部２５４に供給するカウントクロックＣＫ０そのものを、より高速のクロックに変化させるとよい。
また、カウントクロックＣＫ０のクロック周波数を変化させずにカウントクロック制御信号ＴＨの設定を変えることでカウンタ部２５４の分周速度をビット単位で変化させる仕組みを採りつつ任意の整数とする場合、傾き変更指示信号CHNGの設定を変えることで参照信号Ｖslopの傾きも調整する。この際には、参照信号Ｖslopの傾き設定値とカウンタ部２５４における分周速度の設定値と、設定しようとする重付け値Ｇとの関係は、図１５に示すように、２つに大別することができる。
具体的には、設定しようとする重付け値をＧとしたとき、２＾（ｎ＋１）＞Ｇ＞２＾ｎを満たすようにカウンタ部２５４の分周速度を２＾ｎ倍に設定し、参照信号Ｖslopの傾きを２＾ｎ／Ｇに設定する第１の手法と、２＾ｎ＞Ｇ＞２＾（ｎ−１）を満たすようにカウンタ部２５４の分周速度を２＾ｎ倍に設定し、参照信号Ｖslopの傾きを２＾ｎ／Ｇに設定する第２の手法が考えられる。何れにしても、分周速度を高速にすることでのＡＤ変換ゲイン２＾ｎと参照信号Ｖslopの傾きを変化させることでのＡＤ変換ゲインＧ／２＾ｎ（傾きの倍率の逆数）との積がＧとなるようにするのである。
たとえば、重付け値を“３”にする場合、第１の手法では、分周速度を２倍に設定しつつ参照信号Ｖslopの傾きを２／３倍に設定するし、第２の手法では分周速度を４倍に設定しつつ参照信号Ｖslopの傾きを４／３倍に設定する。図からも分かるように、第２の手法の方が、カウンタ部２５４に設定する分周速度の倍率が大きく、その分だけ参照信号Ｖslopを傾きを大きくでき、分解能が低下するものの、ＡＤ変換期間を短くできる利点がある。一方、第１の手法の方が、カウンタ部２５４に設定する分周速度の倍率が小さく、ＡＤ変換期間が長くなるものの、分解能の低下を抑えられる利点がある。
このように、カウントクロック制御信号ＴＨの設定と傾き変更指示信号CHNGの設定をそれぞれ変えることで、２のべき乗以外で、任意の値で可変することが可能であり、加算後の画素の空間位置が、より高解像度の画像が得られるような間隔となるように、加算後の画素位置がより完全に均等となる重付け値となるように調整することが可能である。このように２のべき乗以外の任意の値で重付け値を可変して加算後の空間位置の調整を可能とすることで、２のべき乗での重付け値の調整では加算後の画素位置が完全に均等となる重付け値を設定できない場合にでも、加算後の画素位置が完全に均等となる重付け値を設定できるようになる効果が得られる。
たとえば、図１５Ａは、重付け値を“３”とした「３対１加算＋１対３加算」の事例であり、図１５Ｂは、重付け値を“４”とした「４対１加算＋１対４加算」の事例である。２のべき乗での重付け値の調整と２のべき乗以外での任意の値での調整とを任意に設定することで、加算後の画素の空間位置の調整の自由度が増え、加算後の各画素の空間位置が均等になるような加算時の重付け値の比率を見つけることができる。
＜加算画像の解像度改善手法；第２実施形態＞
図１６〜図１９は、カウンタ部２５４における垂直方向のデジタル加算処理とデジタル演算部２９における水平方向のデジタル加算処理において、解像度低下の問題を解消する手法の第２実施形態を説明する図である。
ここで、図１６は、シングルスロープ積分型ＡＤ変換方式の問題点、特に、アナログの画素信号電圧Ｖｘとデジタルデータに変換するための参照信号Ｖslopとを比較する処理期間が、ＡＤ変換性能、特に変換処理速度に与える影響と、比較処理期間を短くする手法の一例を説明する図である。
図１７は、第２実施形態の一例を説明する、ＡＤ変換処理動作と並行して実行される垂直方向に関しての加算処理を説明するためのタイミングチャートである。図１８は、第２実施形態の解像度改善手法においてカウントクロック切替部５１６を動作させたときの効果を説明する図である。図１９は、参照信号Ｖslopの傾き変更制御とカウンタの分周速度制御との関係を示した図である。
第２実施形態は、第１実施形態の加算処理動作に加えて、１つの行内の処理においても、信号レベルＳsig についての処理時には、電圧比較部２５２における比較処理過程で比較処理が完了する前に、参照信号Ｖslopの傾きとカウンタ部２５４の分周速度を、その行内でのＡＤ変換ゲインが一定となるように連動して変化させる、すなわちその行の画素についての重付け値を一定に維持する点に特徴を有する。こうすることで、高速に高い解像度の加算画像を取得できるようにする。
具体的には、傾き変更指示信号CHNGを参照信号生成部２７に発して参照信号Ｖslopの傾きをＪ倍に変更するとともに、カウントモード制御信号ＵＤＣ、リセット制御信号ＣＬＲ、データ保持制御パルスHLDC、およびカウントクロック制御信号ＴＨをカウンタ部２５４のカウント実行部５０４に発して、カウント実行部５０４における各ビット出力の分周動作をＫ倍（好ましくはＫ倍＝Ｊ倍）に変更する。
なお、参照信号Ｖslopの傾きをＪ倍に変化させるのと同時に、フリップフロップ５１０がＫ倍（好ましくはＪ倍）速でカウント動作（分周動作）をするように制御していたが、誤差（ばらつき）の許容範囲を満たす限りにおいて、「同時」であることや、各倍率がＪ倍で同じであることは、多少の誤差が許容される。この点は、一般的な技術において、誤差（ばらつき）の許容範囲を満たす限りにおいて、制御対象の設定値にも誤差が認められることと相違ない。
しかしながら、本来は（原理的には）、倍率が等しいことや変更タイミングが同時であることが、信号成分Ｖsig についてのＡＤ変換処理において、信号レベルＳsig と参照信号Ｖslopとが一致する前に参照信号Ｖslopを変化させた場合においても、補正演算をすることなく信号成分Ｖsig を忠実に反映したデジタルデータＤsig を取得する上で必要である。
本実施形態のカラム処理部２６（特にカラムＡＤ回路２５）においては、リセットレベル（リセット電位）および信号レベル（信号電位）のそれぞれについてシングルスロープ積分型のＡＤ変換処理を実行し、その際に、リセット電位についてはアップカウントおよびダウンカウントの内の一方のモード（前例ではダウンカウント）で処理し、信号電位についてはアップカウントおよびダウンカウントの内の他方のモード（前例ではアップカウント）で処理することで、２回目のカウント処理結果においては、自動的に、両者の差分結果のデジタルデータが得られるようにしている。
本実施形態で採用しているシングルスロープ積分型のＡＤ変換方式では、ＡＤ変換の分解能、つまり１ＬＳＢの大きさは、参照信号Ｖslopを変化させている間のカウンタ部２５４のカウントスピード（つまりカウントクロックの周波数）と、参照信号Ｖslopの傾きによって決定される。
たとえば、カウンタ部２５４が１カウントを行なうのに必要な時間をカウントサイクルとすると、その間に参照信号Ｖslopが変化した量がＡＤ変換の分解能（１ＬＳＢの幅）ということになる。１ＬＳＢの幅が小さい（狭い）ときにはＡＤ変換の分解能が高く、１ＬＳＢの幅が大きい（広い）ときにはＡＤ変換の分解能が低い。
よって、たとえば、カウントスピードの側面では、スピードが速いほどカウントサイクルが短くなり、参照信号Ｖslopの傾きが同じ場合、その間に参照信号Ｖslopが変化する量、すなわち１ＬＳＢの幅は小さく、ＡＤ変換の分解能が高くなる。また、参照信号Ｖslopの傾きが同じ場合、カウントスピードが速いほど参照信号Ｖslopと垂直信号線１９上の信号電圧とが一致する時点までの計数値が進むので、大きなデジタルデータが得られるようになり、ＡＤ変換のゲインが高くなる。このことは、カウントスピードを変えることがＡＤ変換ゲインを調整することと等価であり、読出ゲインを制御していることと等価であることを意味する。
また、参照信号Ｖslopの傾きの側面では、カウントスピードが同じ場合、傾きが緩やかなほど、その間に参照信号Ｖslopが変化する量、すなわち１ＬＳＢの幅は小さく、ＡＤ変換の分解能が高くなる。また、カウントスピードが同じ場合、傾きが緩やかなほど参照信号Ｖslopと垂直信号線１９上の信号電圧とが一致する時点が遅くなるので、大きなデジタルデータが得られるようになり、ＡＤ変換のゲインが高くなる。
つまり、カウントスピードを同じにした状態で、参照信号Ｖslopの傾きを変えて１ＬＳＢの幅を制御すれば、参照信号Ｖslopと垂直信号線１９上の画素信号電圧Ｖｘとが一致する時点が調整されることになり、その結果、垂直信号線１９上の画素信号電圧Ｖｘが同じであっても、一致する時点の計数値、すなわち信号電圧のデジタルデータが調整されることになる。このことは、参照信号Ｖslopの傾きを変えることがＡＤ変換ゲインを調整することと等価であり、読出ゲインを制御していることと等価であることを意味する。
これらの点を利用して、第１実施形態では、加算処理時に、分周速度をより高速に設定することで（重付け値によってはさらに参照信号Ｖslopも変化させて）重付け加算を実行するようにしていた。
このとき、さらなる高速化や高精度化を求めるには、カラムＡＤ回路２５の高速化が必要となる。このカラムＡＤ回路２５において、高速化のためには、参照信号Ｖslopの傾きを調整しないものとすれば、カウンタ部２５４の速度向上が必要となる。カウンタの速度を速めるためにはカウントクロックを高速にする必要がある。しかしながら、高速クロックをカラムＡＤ回路２５に通させなければならないことや、各列の全てのカラムＡＤ回路２５が高速にカウント動作することで消費電力が増加するなどの問題が発生してしまう。
これらの問題を解消しつつＡＤ変換処理の高速化を図るには、カウントクロックを高速にすることなく、参照信号Ｖslop側を調整してＡＤ変換の階調を可変にすることでカウント時間を圧縮し高速化を図ることが考えられる。
たとえば、単位画素３から出力される光強度に対する光信号出力（センサ出力：sensor output ）には、図１６（Ａ）に示すように、光粒子に対応する信号成分（signal response ）の他に、画素信号生成部５が持つ背景ノイズ成分（sensor noise floor）や光ショットノイズ（photon shot noise ）と言われるノイズ成分が載ることが知られている。
センサ出力をＡＤ変換する場合には、背景ノイズ以下のレベルをＡＤ変換しても信号成分がこの背景ノイズに埋もれてしまうので意味がないので、少なくとも背景ノイズレベル以上がＡＤ変換の有効範囲となる。
光ショットノイズは、光信号に応じた光電子に対して１／２乗で変化する。したがって、信号量が少ない場合には光ショットノイズが少なく高分解能でＡＤ変換することで光信号を高精度にＡＤ変換できるが、信号量が多くなると光ショットノイズも相当に多くなり高分解能でＡＤ変換しても、光ショットノイズの分があるために、必ずしも光信号を高精度にＡＤ変換できることにはならない。
このことは、光ショットノイズが多くなる光信号の強い領域では、光ショットノイズの分を除いた分についての信号成分に関しての分解能があれば十分であり、その限りにおいてＡＤ変換の分解能を低下させても（換言すれば量子化ステップを粗くしても）、ＡＤ変換結果の精度としては、何ら不都合はないことを意味する。このことを利用して、信号量が多くなってくるとＡＤ変換の精度を調整すれば、換言すれば、分解能や量子化ステップを調整する手法を採れば、信号の大きさに応じてＡＤ変換の高速化を図ることができると考えられる。
たとえば、図１６（Ｂ）に示すように、センサ出力（信号成分Ｖsig に対応する光電子数：単位は「ａ．ｕ．」）がレベル０〜レベル１までの間は量子化ステップを１ＬＳＢにし、レベル１〜レベル２までの間は量子化ステップを２ＬＳＢにし、以後、同様にして、段階的に、レベルがアップするほど量子化ステップを粗くする、つまり分解能を低下させるようにする。
このことは、センサ出力レベルがアップするほど、カウンタ部２５４のカウント実行部５０４を構成するフリップフロップ５１０の下位ビット側の出力を、センサ出力レベル順に無視し、上位ビット側のフリップフロップ５１０のみを動作させることができることを意味する。
一方、センサ出力レベルに応じて段階的に分解能を変化させるには、前述の説明から理解されるように、図１６（Ｃ）に示すように、参照信号Ｖslopの傾きを、段階的により急になるように変更していき、単位時間当たりの電圧の変化すなわち１カウント当たりの電圧差（ｍＶ／digit ）を変化させるようにすればよい。
ただし、このままでは、ＡＤ変換ゲインが小さくなるので、センサ出力に対するＡＤ変換結果の線形性が崩れてしまう。たとえば、リセットレベルＳrst についてのＡＤ変換期間Ｔrst と信号レベルＳsig についてのＡＤ変換期間Ｔsig における変化点以前の１digit 当たりの電圧値（変換係数）をα［Ｖ／digit ］とすると、変化点以降における１digit 当たりの電圧値（変換係数）はα／Ｊとなる。このため、ＡＤ変換結果のカウント値Ｄをそのまま電圧値に変換すると、変化点のカウント値をｍとしたとき、“α・ｍ＋（Ｄ−ｍ）・α／Ｊ”となり、センサ出力の大きさが不正確となる。
これを避けるには、参照信号Ｖslopの傾きの変化度合いを相殺するようにカウントクロックを高速にすることでゲイン補正を加える、つまりカウンタ値と電圧値の関係ΔＶ／Δｔを一定に保つようにすることが考えられる。このとき、単純にカウントクロックを高速にすることは、前述のような問題を招くので、事実上は採用できない。
したがって、実際には、大元のカウントクロックは変更せずに、参照信号Ｖslopの傾きを変えた箇所から、参照信号Ｖslopの傾きに応じて、ＡＤ変換結果のカウンタ値に対してたとえば、“α・ｍ＋（Ｄ−ｍ）・α／Ｊ・Ｊ”というように自動的に補正を加える仕組みを採り入れると、“α・ｍ＋（Ｄ−ｍ）・α＝α・Ｄ”となり、センサ出力の大きさが正確に得られる。ここで、第２実施形態においては、自動的に補正を加える仕組みとして、カウンタ部２５４の分周速度を変更する仕組みを採用する。以下、加算の順序が図１３と同じであるものとして具体的に説明する。
リセットレベルＳrst についてのＡＤ変換期間Ｔrst においては、単位画素３のリセットレベルＳrst_Iv，Ｓrst_Jvが読み出され、カウンタ部２５４は、そのリセットレベルＳrst_Iv，Ｓrst_Jvをダウンカウントする。このとき、カウントクロック制御信号ＴＨ00〜ＴＨ10は全てインアクティブＬである。
次に、信号レベルＳsig についてのＡＤ変換期間Ｔsig においては、最初は参照信号ＶslopをＡＤ変換期間Ｔrst と同じ傾きで変化させつつ、カウンタ部２５４では、各デジタル値Ｄrst_Iv，Ｄrst_Jvからアップカウントを開始する。このとき、データ保持制御パルスHLDC00〜HLDC11は全てインアクティブＬであるし、カウントクロック制御信号ＴＨ00〜ＴＨ10は全てインアクティブＬである。
そして、点Ｒ（t21_Iv）で参照信号Ｖslopの傾きをＪ倍（たとえば２倍）に変化させるとともに、フリップフロップ５１０の分周動作をそれ以前に対してＫ（好ましくはＫ＝Ｊ）倍に高速化させる。
たとえば、加算対象の始めの行Ivについての処理時には、点Ｒ_Iv （t21_Iv）で参照信号Ｖslopの傾きを２倍に変化させるのと同時に、データ保持部５１２_00 へのデータ保持制御パルスHLDC00をアクティブＨに切り替えるとともに、カウントクロック切替部５１６_00 へのカウントクロック制御信号ＴＨ00をアクティブＨに切り替える。
このとき、ある列の垂直信号線１９におけるIv行の画素信号電圧Ｖｘ_Iv はカウンタ値ｍ０_Iv にデジタル変換される。カウンタ部２５４が実際にアップカウントした回数は、期間“t21_Iv−t20_Iv”とカウントクロックの周期で決まるし、負の値Ｄrst_Ivからアップカウントを開始しているので点Ｒ_Iv （t21_Iv）でのカウンタ値ｍ０_Iv が決まる。
またこのとき、データ保持制御パルスHLDC00がアクティブＨになることで、最下位ビットのフリップフロップ５１０_00 に記録されたデータが保持される。事実上、点Ｒ_Iv （t21_Iv）以降は、この最下位ビット出力が無効化される。点Ｒ_Iv （t21_Iv）以降では最下位ビット出力が無効化されるので、点Ｒ_Iv （t21_Iv）以降は低分解能期間Ｔsig_L1Ivとなる。
また、同時に、カウントクロック制御信号ＴＨ00がアクティブＨになると、最下位ビット（０ビット目）のフリップフロップ５１０_00 の入力クロックが２段目（１ビット目）のフリップフロップ５１０_01 のクロック端へ伝達される。カウンタ部２５４は、最下位ビットのクロック周期が次のビットに伝達されることで、最下位ビットを除く残りの上位ビット出力の分周動作が２倍となり、以前よりも量子化ステップを粗くしつつ２倍のスピードでカウントアップを開始する。
たとえば、図１８は、カウントクロック制御信号ＴＨ00と参照信号Ｖslopの傾きが変化したときの各ビットのフリップフロップ５１０の出力を示している。カウントクロック制御信号ＴＨ00が点Ｒ_Iv （t21_Iv）にてアクティブＨに切り替わることで、最下位ビットのフリップフロップ５１０_00 に供給されていたカウントクロックＣＩＮが２段目のフリップフロップ５１０_01 に伝達され、切替え後は、上位ビットでは切替え前よりも高速で動作するようになる。ただし、以前の最下位ビット出力は無効になるので、以前よりも量子化ステップは粗くなる。
たとえば、カウントクロック制御信号ＴＨ00の切替え前の１段目のフリップフロップ５１０_00 のカウント出力Ｄ00が１００ＭＨｚの周期である場合、２段目のフリップフロップ５１０_01 のカウント出力Ｄ01が５０ＭＨｚの周期になっている。これに対して、カウントクロック制御信号ＴＨ00がＨレベルに切り替わると、２段目のフリップフロップ５１０_01 のカウント出力Ｄ01が１００Ｈｚの周期となり、上位ビットでは２倍の速度で分周動作をするようになる。
さらに、画素信号電圧Ｖｘ_Iv に関しては、点Ｒ_Iv （t21_Iv）以降の低分解能期間Ｔsig_L1Ivで、信号レベルＳsig_Ivが参照信号Ｖslopと一致した時点（t22_Iv）で、カウンタ部２５４がその時点のカウント値ｚ０_Iv を保持してストップする。
このとき、参照信号Ｖslopの傾きが点Ｒ_Iv （t21_Iv）以前の傾きに対して２倍になっており、カウンタ部２５４のフリップフロップ５１０の上位ビットも２倍の速度で分周動作をするので、カウンタ値と電圧値の関係は、２ΔＶ／２Δｔ＝ΔＶ／Δｔとなり、カウンタ値と電圧値の関係ΔＶ／Δｔは一定に保たれることで、センサ出力に対するＡＤ変換結果の線形性を維持できる。最終カウント値ｚ０_Iv そのものが、自動的に、信号成分Ｖsig を忠実に反映したデジタルデータＤsig となる。外部回路で補正する必要はない。
このIv行目のＡＤ変換期間が終了した後、カウンタ部２５４をリセットしないで、引き続きJv行目の単位画素３の信号の読出動作とＡＤ変換処理動作に移行し、Iv行目と同様の読出動作を繰り返す。
このときには、参照信号Ｖslopの傾きはIv行目の処理時と同じになるようにする。また、データ保持制御パルスHLDC_00 およびカウントクロック制御信号ＴＨ_00 をアクティブＨにしたままとする。こうすることで、参照信号Ｖslopの傾きがIv行目と同じになっており、カウンタ部２５４のフリップフロップ５１０の上位ビットは２倍の速度で分周動作をするので、カウンタ値と電圧値の関係は、２ΔＶ／Δｔとなり、Jv行目の処理を開始した当初は、画素信号電圧Ｖｘ_Jv はIv行目の処理に比べて２倍のゲインが掛かって処理される。
そして、点Ｒ（t21_Jv）で参照信号Ｖslopの傾きを２倍に変化させるのと同時に、データ保持部５１２_01 へのデータ保持制御パルスHLDC01をアクティブＨに切り替えるとともに、カウントクロック切替部５１６_01 へのカウントクロック制御信号ＴＨ01をアクティブＨに切り替える。
このとき、Jv行の画素信号電圧Ｖｘ_Jv はカウンタ値ｍ０_Jv にデジタル変換される。カウンタ部２５４が実際にアップカウントした回数は、期間“t21_Jv−t20_Jv”とカウントクロックの周期で決まるし、負の値Ｄrst_Jvからアップカウントを開始しているので、点Ｒ_Jv （t21_Jv）でのカウンタ値ｍ０_Jv が決まる。
またこのとき、データ保持制御パルスHLDC00，HLDC01がアクティブＨであることで、最下位ビット（０ビット目）および２段目（１ビット目）のフリップフロップ５１０_00 ，５１０_01 のデータが保持される。事実上、点Ｒ_Jv （t21_Jv）以降は、最下位ビット（０ビット目）および２段目（１ビット目）の出力が無効化される。点Ｒ_Jv （t21_Jv）以降では０，１ビットの各出力が無効化されるので、点Ｒ_Jv （t21_Jv）以降はさらに低分解能期間Ｔsig_L1Jvとなる。
また、同時に、カウントクロック制御信号ＴＨ01がアクティブＨになると、１ビット目のフリップフロップ５１０_01 の入力クロックが３段目（２ビット目）のフリップフロップ５１０_02 のクロック端へ伝達される。カウンタ部２５４は、クロック周期が次のビットに伝達されることで、０ビット目および１ビット目を除く残りの上位ビット出力の分周動作がそれ以前の２倍に対してさらに２倍の４倍となり、以前よりもさらに量子化ステップを粗くしつつ４倍のスピードでカウントアップを開始する。
さらに、画素信号電圧Ｖｘ_Jv に関しては、点Ｒ_Jv （t21_Jv）以降の低分解能期間Ｔsig_L1Jvで、信号レベルＳsig_Jvが参照信号Ｖslopと一致した時点（t22_Jv）で、カウンタ部２５４がその時点のカウント値ｚ０_Jv を保持してストップする。
このとき、参照信号Ｖslopの傾きが点Ｒ_Jv （t21_Jv）以前の傾きに対して２倍になっており、カウンタ部２５４のフリップフロップ５１０の上位ビットは４倍の速度で分周動作をするので、カウンタ値と電圧値の関係は、２ΔＶ／２Δｔ＝ΔＶ／Δｔとなり、カウンタ値と電圧値の関係ΔＶ／Δｔは一定に保たれることで、センサ出力に対するＡＤ変換結果の線形性を維持できる。最終カウント値ｚ０_Jv そのものが、自動的に、信号成分Ｖsig を忠実に反映したデジタルデータＤsig となる。外部回路で補正する必要はない。
このJv行目のＡＤ変換期間が終了した後、カウンタ部２５４をリセットしないで、引き続きJv行目の単位画素３の信号の読出動作とＡＤ変換処理動作に移行し、Jv行目と同様の読出動作を繰り返す。
このときには、参照信号Ｖslopの傾きがIv行目の点Ｒ_Iv （t21_Iv）以降と同じように２倍になっており、一方、カウンタ部２５４のフリップフロップ５１０の上位ビットは４倍の速度で分周動作をするので、カウンタ値と電圧値の関係は、４ΔＶ／２Δｔ＝２ΔＶ／Δｔとなり、カウンタ値と電圧値の関係は点Ｒ_Jv （t21_Jv）以前と同じに保たれることで画素信号電圧Ｖｘ_Jv はIv行目の処理に比べて２倍のゲインが掛かって処理される。
その結果として、たとえば、リセットレベルＳrst についてのＡＤ変換期間Ｔrst と信号レベルＳsig についてのＡＤ変換期間Ｔsig における変化点Ｒ以前の１digit 当たりの電圧値（変換係数）をα［Ｖ／digit ］とすると、最終的にカウンタ部２５４が保持するカウンタ値は、“αＶsig_Iv＋２α×Ｖsig_Jv”を示すこととなり、重付け加算が実行されたこととなる。
たとえば、図１７中の画素信号電圧Ｖｘ部分に括弧書きでデジタル値で示すように、Iv，Jv行目の信号成分Ｖsig_Iv，Ｖsig_Jvが何れも“６０”であり、リセットレベルＳrst_Iv，Ｓrst_Jvが何れも“１０”であるものとして２倍重付け加算を実行すると、各タイミングでカウンタ部２５４に保持されるカウンタ値は、図９の場合と同じようになる。
すなわち、Iv行目の信号レベルＳsig_Iv（信号成分Ｖsig_Iv）のＡＤ変換においては、リセットレベルＳrst_IvについてのＡＤ変換において取得したカウント値“−Ｄrst_Iv”（＝−１０）を始点としてアップカウントを行なうことで、処理後にカウンタ部２５４に保持されるカウント値は“−１０＋７０＝６０＝Ｄsig_Iv”となる。
この後、Jv行目のＡＤ変換においては、Iv行目についてのＡＤ変換において取得したカウント値“６０＝Ｄsig_Iv”を始点として先ずリセットレベルＳrst_Jvに関してダウンカウントを行なうことでカウンタ部２５４に保持される値は“５０−２×１０＝４０”となる。さらに、このカウント値“４０”を始点として信号レベルＳsig_Jvに関してアップカウントを行なうことで、処理後にカウンタ部２５４に保持されるカウント値“４０＋２×７０＝１８０”となる。このカウント値は、Iv行目の信号成分Ｖsig_Ivのデジタル値Ｄsig_Ivに、Jv行目の信号成分Ｖsig_Jvのデジタル値Ｄsig_Jvの２倍を加算した値“Ｄsig_Iv＋２・Ｄsig_Jv”を表わす。
このことから分かるように、ＡＤ変換処理における行内処理の途中で、参照信号Ｖslopの傾きを変化させても、その傾き変化を相殺するように分周速度を変化させると、最終的なカウンタ値ｚ、すなわち信号成分Ｖsig のデジタルデータＤsig は、その影響を受けることなく、信号成分Ｖsig が同じであれば、最終的なカウンタ値ｚ（＝Ｄsig ）は一致する。最終的なカウンタ値ｚに対して、単位画素３の別に補正する必要はなく、当然に、変化点のカウンタ値ｍを保持する機能部も不要である。
変化点Ｒ以降では参照信号Ｖslopの傾きをそれ以前よりも大きくしているので、その分だけＡＤ変換期間を短縮でき、加算画像を高速に取得することができる。
なお、前述の説明では、ある行についてのＡＤ変換処理における行内処理の途中で、参照信号Ｖslopの傾きを２倍にするとともにカウンタ部２５４の分周動作をそれ以前よりも２倍に高速化させる事例を示したが、これに限らず、センサ出力レベルの上昇に合わせて、参照信号Ｖslopの傾きをさらに数段階で変化させるとともにフリップフロップ５１０をより高速にカウント動作（分周動作）をするように制御し、この際には、量子化ステップをさらに粗くすることができる。
たとえば、カウント実行部５０４を図４，図５に示した構成とする場合、Iv行目の処理であれば、図１９に示すように、参照信号Ｖslopの傾きを４倍にするとともにカウントクロック制御信号ＴＨ01もアクティブＨにしてカウンタ部２５４の２ビット目以降の分周動作を４倍に高速化させることができる。さらに、参照信号Ｖslopの傾きを８倍にするとともにカウントクロック制御信号ＴＨ02もアクティブＨにしてカウンタ部２５４の３ビット目以降の分周動作を８倍に高速化させることができる。
以下同様にして、参照信号Ｖslopの傾きを２＾Ｓ（Ｓは正の整数；“＾”はべき乗を示す）倍にするとともにカウントクロック制御信号ＴＨ0T（Ｔ＝Ｓ−１）もアクティブＨにしてカウンタ部２５４のＳビット目以降の分周動作を２＾Ｓ倍に高速化させることができる。
このように、信号成分Ｖsig の大きさ（換言すれば光ショットノイズの大きさ）に合わせて、参照信号Ｖslopの傾きをＪ１（＝２）倍、Ｊ２（＝４）倍、Ｊ３（＝８）倍、…というように数段階で変化させる（順次より急にしていく）と、参照信号Ｖslopがフルスイングする時間が一層短縮され、ＡＤ変換をより高速に行なうことができる。
また、参照信号Ｖslopの傾き変化に合わせてカウンタの分周動作を、Ｋ１（＝２）倍、Ｋ２（＝４）倍、Ｋ３（＝８）倍、…というように複数段階で高速分周動作となるように変化させ下位ビットデータを無効にしていくと、参照信号Ｖslopの変化点のカウンタ値に関わらず、また、信号成分Ｖsig に応じた正しいカウント値を最終出力として取得できる。より多くの下位ビットデータを無効に取り扱うことになるので量子化ステップがさらに粗くなりＡＤ変換時の分解能が一層低下することになるが、光ショットノイズとの関係で、ＡＤ変換結果は、実質的には精度低下が問題となることはないと考えてよい。
参照信号Ｖslopの傾きを急に（大きく）して比較処理に要する時間を短縮するので、カウンタの動作回数を減らすことが可能となるため高速なＡＤ変換が可能となる、つまりＡＤ変換時間を短縮できる。また逆にＡＤ変換時間を同じとした場合は、カウンタ動作を減らすことができるので低消費電力化が可能となる。
また、カウンタの分周動作を複数段階で高速化させる際に、下位ビット出力を順次無効にして残りの上位ビット出力の分周動作のみを高速化させることで量子化ステップを粗くするようにすれば、上位ビット出力を制御する大元のカウントクロックは元のカウントクロックＣＩＮと同じ速度にしておいてもよくなる。ＡＤ変換の分解能は低減するが、実質的には、カウンタ全体としては、元のカウントクロックＣＩＮに基づいて動作する点に変わりがなく、消費電力の増加は起きない。また、光ショットノイズを利用して信号成分Ｖsig が大きくなるほど量子化ステップを粗くしてＡＤ変換精度を低下させるので、実質的なＡＤ変換精度は著しく損なうことはない。
なお、参照信号Ｖslopの傾きを変化させる点Ｒは可変であり、光ショットノイズと量子化ノイズとの関係に基づいて、より高精度を求めるか高速性を求めるかで目的に応じてモード切替を行なうようにすればよい。
また、前例では、参照信号Ｖslopの傾きを２＾Ｓ倍にするに当たり、Ｓを１，２，３と１ずつ変化させる事例で示したが、これに限らず、たとえば、２，４，…など、その変化ステップは任意である。これに関しても、光ショットノイズと量子化ノイズとの関係に基づいて、より高精度を求めるか高速性を求めるかで目的に応じてモード切替を行なうようにすればよい。
重付け加算を行なう際、光ショットノイズを利用し、ＡＤ変換精度を著しく損なうことなくカウンタの動作回数を減らすことが可能となるため、重付け加算処理の際にも高速なＡＤ変換が可能となる。また逆に同じＡＤ変換時間を同じとした場合はカウンタの動作減らすことができるので低消費電力化が可能となる。
＜加算画像の解像度改善手法；第３実施形態＞
図２０は、カウンタ部２５４における垂直方向のデジタル加算処理とデジタル演算部２９における水平方向のデジタル加算処理において、解像度低下の問題を解消する手法の第３実施形態を説明する図である。
第３実施形態では、２行２列の重付け加算処理ではなく、３行３列の重付け加算処理とする場合の事例である。なお、列方向に関しての３列の重付け加算処理は必須ではない。
ここで、３画素での加算処理の場合、たとえば、３画素全ての重付けを異なるものとしてもよいし、何れか１つのみを他の２画素と異なるものとしてもよい。後者の場合、たとえば、１対ｎ対１（ｎは１を超える値）とする。好ましくは、ｎは、２，３，４，…というように２以上の正の整数もしくは任意の値とし、さらに好ましくは、２，４，８，…というように２のべき乗とする。これらの重付け値の設定手法は、２画素間での重付け加算時と同様である。
たとえば、図２０に示すように、カラムＡＤ回路２５によって垂直方向に３行単位で加算処理を行なう垂直方向の重付け加算処理と、デジタル演算部２９による、３列単位で重付け加算演算を行なう水平方向の重付け加算処理とを組み合わせることにより、３行３列の重付け加算処理を実現することが可能となる。
この３行３列の重付け加算処理の利用形態としては、たとえば、処理対象画素信号の全ての係数を同じにすれば、図２０（Ａ）に示すような平滑化フィルタ処理となってしまうのに対して、周辺画素の係数よりも中央画素の係数が大きくなるように重付け値を設定すれば、図２０（Ｂ）に示すように、中央画素を強調する重付け加算処理を実現することができる。
たとえば、１対２対１の重付け加算が可能となり、インターレス読み出しをするときに加算後の重心の位置をより強調することが可能となりより解像度の高い画像を得ることが可能になる。
ここで、このような１対２対１の重付け加算と、加算後の空間位置を変化させる点との関係は以下の通りである。すなわち、１対２対１の重付け加算は、１対１対１の単純な加算と同様、加算後の空間位置は変化しないが、その加算後の中心位置をより強調するという面で、加算後の空間位置を変化させると同様、より高い解像度を得ることができる。
＜撮像装置＞
図２１は、前述の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。この撮像装置８は、可視光カラー画像を得る撮像装置になっている。
前述した固体撮像装置１の仕組みは固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置としても、重付け加算によって加算後の空間位置を変化させることでより高解像度が得られる仕組みを実現できるようになる。
この際、重付けを設定するためのカウンタの分周速度の高速化の制御、あるいは参照信号Ｖslopの傾きの制御は、外部の主制御部において、モード切替指示を通信・タイミング制御部２０に対するデータ設定で任意に指定できるようにする。
具体的には、撮像装置８は、蛍光灯などの照明装置８０１の下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる撮影レンズ８０２と、光学ローパスフィルタ８０４と、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色フィルタ群８１２と、画素アレイ部１０と、画素アレイ部１０を駆動する駆動制御部７と、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施すカラム処理部２６と、カラム処理部２６に参照信号Ｖslopを供給する参照信号生成部２７と、カラム処理部２６から出力された撮像信号を処理するカメラ信号処理部８１０を備えている。
光学ローパスフィルタ８０４は、折返し歪みを防ぐために、ナイキスト周波数以上の高周波成分を遮断するためのものである。また、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。この点は、一般的な撮像装置と同様である。
カラム処理部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００とを有する。
撮像信号処理部８２０は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部２６のＡＤ変換機能部から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備した信号分離部８２２と、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう色信号処理部８３０とを有する。
また撮像信号処理部８２０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう輝度信号処理部８４０と、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成するエンコーダ部８６０とを有する。
色信号処理部８３０は、図示を割愛するが、たとえば、ホワイトバランスアンプ、ガンマ補正部、色差マトリクス部などを有する。ホワイトバランスアンプは、図示しないホワイトバランスコントローラから供給されるゲイン信号に基づき、信号分離部８２２の原色分離機能部から供給される原色信号のゲインを調整（ホワイトバランス調整）し、ガンマ補正部および輝度信号処理部８４０に供給する。
ガンマ補正部は、ホワイトバランスが調整された原色信号に基づいて、忠実な色再現のためのガンマ（γ）補正を行ない、ガンマ補正された各色用の出力信号Ｒ，Ｇ，Ｂを色差マトリクス部に入力する。色差マトリクス部は、色差マトリクス処理を行なって得た色差信号Ｒ−Ｙ，Ｂ−Ｙをエンコーダ部８６０に入力する。
輝度信号処理部８４０は、図示を割愛するが、たとえば、信号分離部８２２の原色分離機能部から供給される原色信号に基づいて比較的周波数が高い成分までをも含む輝度信号ＹＨを生成する高周波輝度信号生成部と、ホワイトバランスアンプから供給されるホワイトバランスが調整された原色信号に基づいて比較的周波数が低い成分のみを含む輝度信号ＹＬを生成する低周波輝度信号生成部と、２種類の輝度信号ＹＨ，ＹＬに基づいて輝度信号Ｙを生成しエンコーダ部８６０に供給する輝度信号生成部とを有する。
エンコーダ部８６０は、色信号副搬送波に対応するデジタル信号で色差信号Ｒ−Ｙ，Ｂ−Ｙをデジタル変調した後、輝度信号処理部８４０にて生成された輝度信号Ｙと合成して、デジタル映像信号ＶＤ（＝Ｙ＋Ｓ＋Ｃ；Ｓは同期信号、Ｃはクロマ信号）に変換する。
エンコーダ部８６０から出力されたデジタル映像信号ＶＤは、さらに後段の図示を割愛したカメラ信号出力部に供給され、モニター出力や記録メディアへのデータ記録などに供される。この際、必要に応じて、ＤＡ変換によってデジタル映像信号ＶＤがアナログ映像信号Ｖに変換される。
本実施形態のカメラ制御部９００は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすマイクロプロセッサ（microprocessor）９０２と、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるＲＡＭ（Random Access Memory）９０６と、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。
なお、上記において“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。
また、半導体製のメモリ素子により構成することに限らず、磁気ディスクや光ディスクなどの媒体を利用して構成してもよい。たとえば、ハードディスク装置を不揮発性の記憶部として利用できる。また、ＣＤ−ＲＯＭなどの記録媒体から情報を読み出す構成を採ることでも不揮発性の記憶部として利用できる。
カメラ制御部９００は、システム全体を制御するものであり、特に前述のＡＤ変換処理の高速化との関係においては、参照信号生成部２７における参照信号Ｖslopの傾き変化制御やカウンタ部２５４における分周速度制御のための各種の制御パルスのオン／オフタイミングを調整する機能を有している。
ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、各種の制御パルスのオン／オフタイミングを設定するためのプログラムが格納されている。
ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。
また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。
記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）、並びに参照信号生成部２７における参照信号Ｖslopの傾き変化制御やカウンタ部２５４における分周速度制御のための各種の制御パルスのオン／オフタイミングなど、様々な設定値などのデータを登録するなどのために利用される。
メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。
なお、このような撮像装置８は、駆動制御部７およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。
また、図では、画素アレイ部１０や駆動制御部７やカラム処理部２６や参照信号生成部２７やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。
ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラム処理部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。
または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。
また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部２００に相当するカメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。
このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができ、全ての係数が均等な単純加算に比べて加算後の空間位置を変化させるように重付け加算を行なうことで、より高解像度が得られる仕組みを実現できるようになる。
たとえば、上述した処理をコンピュータに実行させるプログラムは、フラッシュメモリ、ＩＣカード、あるいはミニチュアーカードなどの不揮発性の半導体メモリカードなどの記録媒体９２４を通じて配布される。さらに、サーバなどからインターネットなどの通信網を経由して前記プログラムをダウンロードして取得したり、あるいは更新してもよい。
記録媒体９２４の一例としてのＩＣカードやミニチュアーカードなどの半導体メモリには、上記実施形態で説明した固体撮像装置１（特に参照信号Ｖslopの傾き変化とカウンタ分周速度変化とを連動させた制御を行なうＡＤ変換高速化処理に関わる機能）における処理の一部または全ての機能を格納することができる。したがって、プログラムや当該プログラムを格納した記憶媒体を提供することができる。たとえば、参照信号Ｖslopの傾き変化とカウンタ分周速度変化とを連動させた制御を行なうＡＤ変換高速化処理用のプログラム、すなわちＲＡＭ９０６などにインストールされるソフトウェアは、固体撮像装置１について説明したＡＤ変換高速化処理と同様に、ＡＤ変換処理の高速化を実現するための制御パルス設定機能をソフトウェアとして備える。
ソフトウェアは、ＲＡＭ９０６に読み出された後にマイクロプロセッサ９０２により実行される。たとえばマイクロプロセッサ９０２は、記録媒体の一例であるＲＯＭ９０４およびＲＡＭ９０６に格納されたプログラムに基づいて制御パルス設定処理を実行することにより、加算対象の行や列の選択動作とカウンタ分周速度調整や参照信号Ｖslopの傾き調整（変化）とを連動させた制御を行なうことで、全ての係数が均等な単純加算に比べて、より高解像度の画像が得られるように加算後の画素の空間位置を変化させる機能をソフトウェア的に実現することができる。
本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。 図１に示した固体撮像装置に使用される単位画素の構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。 電圧比較部およびカウンタ部周辺の接続インタフェース例を説明する図である。 カウント実行部の第１の構成例を示す図である。 カウント実行部の第２の構成例を示す図である。 図１に示した固体撮像装置のカラムＡＤ回路における基本動作である信号取得加算処理を説明するためのタイミングチャートである。 ＡＤ変換処理動作と並行して実行される垂直方向に関しての加算処理を説明するためのタイミングチャートである。 前述のカウンタ部における垂直方向のデジタル加算処理とデジタル演算部における水平方向のデジタル加算処理による問題点を説明する図である。 第１実施形態の解像度改善手法における、ＡＤ変換処理動作と並行して実行される垂直方向に関しての重付け加算処理を説明するためのタイミングチャート（第１例）である。 第１実施形態の解像度改善手法における、ＡＤ変換処理動作と並行して実行される垂直方向に関しての重付け加算処理を説明するためのタイミングチャート（第２例）である。 第１実施形態の解像度改善手法においてカウントクロック切替部を動作させたときの効果を説明する図である。 第１実施形態の解像度改善手法における、垂直方向および水平方向の加算動作時の画素配置の状態を示す図（第１例）である。 第１実施形態の解像度改善手法における、垂直方向および水平方向の加算動作時の画素配置の状態を示す図（第２例）である。 第１実施形態の解像度改善手法における、垂直方向および水平方向の加算動作時の画素配置の状態を示す図（第３例）である。 任意の整数の重付け値を設定する仕組みの一例を説明する図である。 重付け値を“３”とした「３対１加算＋１対３加算」を示す図である。 重付け値を“４”とした「４対１加算＋１対４加算」を示す図である。 シングルスロープ積分型ＡＤ変換方式の比較処理期間を短くする手法の一例を説明する図である。 第２実施形態の一例を説明する、ＡＤ変換処理動作と並行して実行される垂直方向に関しての加算処理を説明するためのタイミングチャートである。 第２実施形態の解像度改善手法においてカウントクロック切替部を動作させたときの効果を説明する図である。 参照信号の傾き変更制御とカウンタの分周速度制御との関係を示した図である。 カウンタ部における垂直方向のデジタル加算処理とデジタル演算部２９における水平方向のデジタル加算処理において、解像度低下の問題を解消する手法の第３実施形態を説明する図である。 固体撮像装置と同様の仕組みを利用した撮像装置の概略構成を示す図である。
符号の説明
１…固体撮像装置、１０…画素アレイ部、１２…水平走査回路、１４…垂直走査回路、１５…行制御線、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２４…読出電流源部、２５…カラムＡＤ回路、２５２…電圧比較部、２５４…カウンタ部、２５６…データ記憶部、２５８…スイッチ、２６…カラム処理部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、２９…デジタル演算部、３…単位画素、３２…電荷生成部、５０２…ゲート部、５０４…カウント実行部、５１０…フリップフロップ、５１２…データ保持部、５１４…カウントモード切替部、５１６…カウントクロック切替部、７…駆動制御部、８…撮像装置、９００…カメラ制御部

Claims (12)

  1. 画素が２次元状に配列された画素アレイ部の複数の画素から得られるアナログの画素信号を順次処理対象として、当該画素信号の所定レベルと、当該所定レベルをデジタルデータに変換するための漸次変化する参照信号とを比較する比較部と、
    前記比較部での前記所定レベルについての比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持することで、前記複数の画素信号を加算した画素中心の画素値を示すデジタルデータを取得するカウント部と、
    加算対象の画素としてどのような空間位置の画素が選択されるのかに応じて加算時の重付け値の比率を制御することで、前記画素アレイ部についての加算した各画素中心の空間位置を調整する加算空間位置調整部と、
    を備え、
    前記加算空間位置調整部は、前記カウント部に供給するカウントクロックの周波数を同じに維持しつつ、前記カウント部における分周動作を“Ｌ１”倍に変更することで前記加算時の重付け値の比率を“Ｌ１”倍に設定する
    固体撮像装置。
  2. 画素が２次元状に配列された画素アレイ部の複数の画素から得られるアナログの画素信号を順次処理対象として、当該画素信号の所定レベルと、当該所定レベルをデジタルデータに変換するための漸次変化する参照信号とを比較する比較部と、
    前記比較部での前記所定レベルについての比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持することで、前記複数の画素信号を加算した画素中心の画素値を示すデジタルデータを取得するカウント部と、
    加算対象の画素としてどのような空間位置の画素が選択されるのかに応じて加算時の重付け値の比率を制御することで、前記画素アレイ部についての加算した各画素中心の空間位置を調整する加算空間位置調整部と、
    を備えた固体撮像装置。
  3. 前記加算空間位置調整部は、加算した各画素中心の空間位置が均等に配置されるように、複数の画素の空間的な位置の選択動作と加算時の重付け値の比率を制御する
    ことを特徴とする請求項１または２に記載の固体撮像装置。
  4. 前記画素はカラー画像を生成するための色フィルタが設けられており、
    前記加算空間位置調整部は、同色同士での加算がなされるように前記比較部における処理対象となる複数の画素の空間的な位置の選択動作を制御するとともに、加算した各色の各画素中心の空間位置が均等に配置されるように加算時の重付け値の比率を制御する
    請求項３に記載の固体撮像装置。
  5. 前記加算空間位置調整部は、前記比較部が使用する前記参照信号の傾きを“１／Ｌ２”倍に変更することで前記加算時の重付け値の比率を“Ｌ２”倍に設定する
    ことを特徴とする請求項２に記載の固体撮像装置。
  6. 前記加算空間位置調整部は、ある画素についての前記所定レベルについての前記比較部における比較処理が完了する前に、前記参照信号の傾きをＪ倍に変更するとともに、前記カウント部における分周動作をＪ倍に変更することで、当該画素についての重付け値を一定に維持する
    請求項１または５に記載の固体撮像装置。
  7. 前記加算空間位置調整部は、前記参照信号の傾きがＪ倍に変更されると同時に前記カウント部における各ビット出力の分周動作がＪ倍に変更されるように制御する
    請求項６に記載の固体撮像装置。
  8. 前記カウント部は、非同期カウンタであり、各ビットの段間には、入力されるクロック信号を切り替えるカウントクロック切替部を具備し、
    前記加算空間位置調整部は、前記分周動作を変更するときには、各ビットに入力されるクロック信号を、より上位ビットのクロック信号として伝達するように前記カウントクロック切替部を制御する
    請求項１に記載の固体撮像装置。
  9. 前記カウンタ部は、ある画素についての前記画素信号における第１の所定レベルについての処理時には、ダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、前記比較部における前記比較処理が完了した時点のカウント値を保持し、同一画素についての前記画素信号における第２の所定レベルについての処理時には、前記保持しておいたカウント値を始点として、ダウンカウントモードおよびアップカウントモードの他方のモードでカウント処理を行ない、前記比較部における前記比較処理が完了した時点のカウント値を保持する
    請求項１または２に記載の固体撮像装置。
  10. 前記カウンタ部は、ある画素についての前記画素信号における第２の所定レベルについての比較処理が完了した時点のカウント値を保持し、次の画素についての前記画素信号の前記第１の所定レベルおよび前記第２の所定レベルの比較処理時には、前記保持しておいたカウント値を始点として、前記ある画素の画素信号に関するカウントモードの切替えと同じ状態で処理することによって、前記複数の画素信号を加算した値を示すデジタルデータを取得する
    請求項９に記載の固体撮像装置。
  11. 画素が２次元状に配列された画素アレイ部の複数の画素から得られるアナログの画素信号を順次処理対象として、当該画素信号の所定レベルと、当該所定レベルをデジタルデータに変換するための漸次変化する参照信号とを比較する比較部と、
    前記比較部での前記所定レベルについての比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持することで、前記複数の画素信号を加算した画素中心の画素値を示すデジタルデータを取得するカウント部と、
    加算対象の画素としてどのような空間位置の画素が選択されるのかに応じて、加算時の重付け値の比率を制御することで、前記画素アレイ部についての加算した各画素中心の空間位置を調整する加算空間位置調整部と、
    前記加算空間位置調整部を制御するための制御信号の生成を制御する制御部と、
    を備え、
    前記加算空間位置調整部は、前記カウント部に供給するカウントクロックの周波数を同じに維持しつつ、前記カウント部における分周動作を“Ｌ１”倍に変更することで前記加算時の重付け値の比率を“Ｌ１”倍に設定する
    撮像装置。
  12. 画素が２次元状に配列された画素アレイ部の複数の画素から得られるアナログの画素信号を順次処理対象として、当該画素信号の所定レベルと、当該所定レベルをデジタルデータに変換するための漸次変化する参照信号とを比較する比較部と、
    前記比較部での前記所定レベルについての比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持することで、前記複数の画素信号を加算した画素中心の画素値を示すデジタルデータを取得するカウント部と、
    加算対象の画素としてどのような空間位置の画素が選択されるのかに応じて、加算時の重付け値の比率を制御することで、前記画素アレイ部についての加算した各画素中心の空間位置を調整する加算空間位置調整部と、
    前記加算空間位置調整部を制御するための制御信号の生成を制御する制御部と
    を備えた撮像装置。
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