CN101227551B

CN101227551B - 固态成像器件和成像装置

Info

Publication number: CN101227551B
Application number: CN2008100018724A
Authority: CN
Inventors: 松本静德; 久松康秋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-01-17
Filing date: 2008-01-17
Publication date: 2013-11-20
Anticipated expiration: 2028-01-17
Also published as: KR101439227B1; CN101227551A; JP4952758B2; JP4786631B2; TW200845735A; KR20080067963A; TWI364980B; JP2008199581A; JP2009284553A

Abstract

本发明提供了固态成像器件和成像装置。固态成像器件包括：比较器，用于顺序地对从多个像素中获得的模拟像素信号的预定电平和逐渐变化的、并用于将所述预定电平转换成数字数据的参考信号进行比较；计数器，用于与比较器中的针对所述预定电平的比较处理相并行地执行计数处理，并保持比较处理完成时的计数值，以获得指示通过将所述多个像素信号相加而获得的值的数字数据；以及加法空间位置调节单元，用于控制用于选择将在比较器中处理的所述多个像素的空间位置的选择操作，并控制加法期间的权重比率，从而调节加法之后的像素的空间位置。

Description

固态成像器件和成像装置

技术领域

本发明涉及固态成像器件和成像装置，该成像器件和成像装置是用于检测物理量分布的半导体器件的示例。更具体而言，本发明涉及这样一种机构，该机构配置有多个对来自外部的诸如光或放射线之类的电磁波输入具有敏感性的单位元件，该机构读出经单位元件转换为电信号的物理量分布作为模拟电信号，将该模拟电信号转换为数字数据，并将该数字数据输出到外部。

背景技术

近年来，作为固态成像器件的示例，金属氧化物半导体(MOS)成像传感器和互补金属氧化物半导体(CMOS)成像传感器已经在吸引人们的注意，它们能够解决电荷耦合器件(CCD)成像传感器的各种缺点。

例如，CMOS成像传感器具有针对每一像素的放大电路，例如浮动扩散(floating diffusion)放大器，并且当CMOS成像传感器读出像素信号时，作为地址控制的一个示例，经常使用所谓的列并行输出类型或列类型的方法，其中，像素阵列单元中的一行被选择，并且所述一行像素被同时逐行地访问，即，一行的所有像素被同时且并行地从像素阵列单元读出。

此外，固态成像器件可以采用这样的方法，即，从像素阵列单元读出的模拟像素信号被模数转换器(A/D转换器)转换成数字数据，并且该数字数据被输出到外部。

这与列并行输出类型的成像传感器相同，并且已经构想出各种类型的信号输出电路。已经提出作为最先进类型中的一个类型的方法，其中，针对每一列来提供A/D转换器，并且像素信号被输出到外部作为数字数据(例如，参考日本专利申请公布No.2005-278135)。

此外，作为A/D转换方法，考虑到电路规模、处理速度和分辨率已经设想出各种方法。其中一种A/D转换方法是所谓的单斜率积分或斜坡信号比较A/D转换方法。在这种方法中，对模拟单位信号和用于数字信号转换的参考信号进行比较，并且与该比较操作相并行地执行计数操作。基于在比较操作完成时的计数值，来获得单位信号的数字信号。在上述专利文献中也采用了这种方法。

发明内容

已经考虑用于诸如数码相机之类的固态成像器件中的加法处理的操作，所述成像器件用作将光转换为电信号从而作为图像信号输出的器件。作为一个示例，所述加法处理用于根据情况来减少像素数目，例如，使得当捕获静止图像时读出所有像素，而当捕获运动图像时对像素进行添加或薄化从而进行高速读出。

由于CMOS成像传感器将像素信号按每一像素来转换为电信号，所以很容易将这种加法处理功能结合于此。在上述专利文献中公开的固态成像器件也采用这种加法处理系统。

但是，通过执行加法对象像素的系数统一的简单加法处理，由于加法之后的像素空间位置的关系使得无法总是获得高分辨率的加法图像。一般地，原因在于加法之后的像素空间位置没有按等间隔排列。

本发明是鉴于上述情形而提出的，并且提供了能够获得高分辨率的加法图像的机制。

根据本发明一个实施例的固态成像器件包括：比较器和计数器。比较器首先对从像素获得的模拟像素信号的预定电平(例如，复位电平或信号电平)与逐渐变化的、且用于将该预定电平转换为数字数据的参考信号进行比较。计数器与比较器的比较处理相并行地执行计数处理，并通过保持比较处理完成时的计数值来获得所述预定电平的数字数据。换而言之，作为针对像素信号的A/D转换机制，采用了所谓的单斜率积分型或斜坡信号比较型A/D转换系统。

在根据本发明实施例的机制中，提供了加法空间位置调节单元。加法空间位置调节单元通过控制用于选择将由处理器处理的多个像素的空间位置的选择操作和加法期间的权重比率来调节加法之后的像素空间位置。

短语“通过控制加法期间的权重比率来调节加法之后的像素空间位置”指的是：加法之后的像素空间位置被调节成使得加法图像的分辨率高于执行加法对象像素的每个权重值都统一的简单加法的情况。出于这个目的，优选地，加法空间位置调节单元对加法期间的权重比率进行控制，从而使得加法之后的每个像素的空间位置按等间隔排列。

如果像素设有用于生成彩色图像的色彩滤波器，则加法空间位置调节单元就对用于选择将由比较器处理的多个像素的空间位置的选择操作进行控制，从而使得具有相同色彩的像素被相加，并且加法空间位置调节单元对加法期间的权重比率进行控制，从而使得每个像素的空间位置按等间隔排列。

如果通过设置适当的权重值来调节加法之后的每个像素的空间位置，则加法之后的像素位置可以按最佳状态的等间隔来排列。其结果是，可以确定地防止分辨率降低，或者降低分辨率降低的可能性，而在通过简单加法处理来对像素进行加法的情况下，分辨率有时候会降低。

固态成像器件可以是具有成像功能的单片型或者模块型，该单片型或模块型固态成像器件将成像单元、信号处理器或光学系统一起封装在其中。

此外，本发明不仅适用于固态成像器件，还适用于成像装置。在这种情况下，成像装置可以获得与固态成像器件的情况相似的优点。成像装置例如可以是具有成像功能的相机或移动设备。另外，“成像”不仅仅用于通过相机来捕获正常图像，在广义上还包括指纹检测。

在以下对实施例的详细描述中，将参考附图来详细给出本发明的这些和其它特征和方面。

附图说明

图1是根据本发明一个实施例的CMOS固态成像器件的示意图；

图2是示出在图1所示的固态成像器件中使用的单位像素的配置示例以及驱动单元、驱动控制线和像素晶体管之间的导线连接的示图；

图3是示出关于电压比较器和计数器部分的连接接口的示例的示图；

图4是示出计数执行单元的第一配置示例的示图；

图5是示出计数执行单元的第二配置示例的示图；

图6是示出信号获取加法处理的时序图，该信号获取加法处理是图1所示的固态成像器件的列A/D电路的基本操作；

图7是示出与A/D转换处理操作并行执行的、垂直方向上的加法处理的时序图；

图8A到8D是示出由计数器执行的垂直方向上的数字加法处理和由数字算术单元执行的水平方向上的数字加法处理的缺点的示图；

图9是示出在第一实施例的分辨率改善方法中与A/D转换处理操作并行执行的、垂直方向上的加权加法处理的时序图(第一示例)；

图10是示出在第一实施例的分辨率改善方法中与A/D转换处理操作并行执行的、垂直方向上的加权加法处理的时序图(第二示例)；

图11是示出当在第一实施例的分辨率改善方法中操作计数时钟开关时的效果的示图；

图12A到12F是示出在第一实施例的分辨率改善方法中、在垂直方向和水平方向上的加法操作过程中的像素排列的示图(第一示例)；

图13A到13F是示出在第一实施例的分辨率改善方法中、在垂直方向和水平方向上的加法操作过程中的像素排列的示图(第二示例)；

图14A到14F是示出在第一实施例的分辨率改善方法中、在垂直方向和水平方向上的加法操作过程中的像素排列的示图(第三示例)；

图15是示出用于设置任意整数的权重值的机制的示例的示图；

图16A到16F是示出权重值被设置成“3”时的“比率为3∶1的加法+比率为1∶3的加法”的情况的示图；

图17A到17F是示出权重值被设置成“4”时的“比率为4∶1的加法+比率为1∶4的加法”的情况的示图；

图18A到18C是示出用于缩短单斜率积分A/D转换系统的比较处理时段的方法的示例的示图；

图19是示出与A/D转换处理并行执行的、垂直方向上的加法处理的时序图，其说明了第二实施例的示例；

图20是示出当在第二实施例的分辨率改善方法中操作计数时钟开关时的效果的示图；

图21是示出参考信号的斜率变化控制和计数器的频分速度控制之间的关系的示图；

图22A和22B是示出用于解决在由计数器执行的垂直方向上的数字加法处理中和在由数字算术单元执行的水平方向上的数字加法处理中的分辨率降低的方法的第三实施例的示图；以及

图23是示出利用与固态成像器件相似的机制的成像装置的示意性配置的示图。

具体实施方式

以下将参考附图来详细描述本发明的实施例。在以下示例中，考虑使用CMOS固态成像器件作为器件的情况，该成像器件是X-Y地址类型固态成像器件的一个示例。此外，该CMOS固态成像器件中的每一像素都由NMOS形成。

但是，这是一个示例，并且所述器件并不限于MOS成像器件。稍后将描述的所有实施例都可以适用于检测物理量分布的所有半导体器件，这些器件包括排列成行或矩阵形状的多个单位元件，该单位元件对从外部输入的光或电磁波具有敏感性。

[固态成像器件的概要]

图1是根据本发明一个实施例的CMOS固态成像器件(CMOS成像传感器)的示意图。

固态成像器件1具有像素单元，其中包括光接收元件(电荷发生器的示例)的多个像素被配置成行和列(即，二维矩阵形状)，该光接收元件输出与入射光量相对应的信号。从每个像素输出的信号充当电压信号。固态成像器件1还包括以列并行方式放置的相关双采样(CDS)处理功能单元和模数转换器(ADC)。

短语“以列并行方式放置CDS处理功能单元和ADC”指的是在垂直列中、基本与垂直信号线(列信号线的示例)19相平行地提供多个CDS处理功能单元和ADC。

当在平面图中观看所述设备时，多个功能单元可以仅被放置在像素阵列单元10的列方向上的一端的那一侧(在图的下面部分中的输出侧)上。可替代地，所述功能单元可以分开来放置在像素阵列单元10的列方向上的一端的那一侧(图的下面部分中的输出侧)和与所述一端相对的另一侧(在图的上面部分)上。在后一种情况下，优选的是用于在行方向上执行读出扫描(水平扫描)的水平扫描仪被放置在像素阵列单元10的两侧上，从而使得可以独立地操作水平扫描仪。

例如，以列并行方式放置CDS处理功能单元和ADC的典型示例是列类型的，其中，针对每个垂直列将CDS处理功能单元和ADC放置在设在成像单元的输出侧、称为列区域的部分中，并且顺序地将信号读出到输出侧。可替代地，不仅仅是列类型的，而且可以将一个CDS处理功能单元和一个ADC分配给多条(例如，2条)相邻垂直信号线19(垂直列)，或者将一个CDS功能单元和一个ADC每N条线地分配给N(N是正整数；两条线之间存在(N-1)条线)条垂直信号线19(垂直列)。

因为除了列类型外部的任何形式都具有由多条垂直信号线19(垂直列)共用一个CDS处理功能单元和一个ADC的结构，所以提供了切换电路(开关)，用于将来自像素阵列单元10的多个列的像素信号提供给一个CDS处理功能单元和一个ADC。取决于随后阶段的处理，可能需要用于存储输出信号的存储器。

在任何一种情况下，通过将一个CDS处理功能单元和一个ADC分配给多条垂直信号线19(垂直列)，在以像素列为单元读取像素信号之后，可以对该像素信号执行信号处理。因此，与在每个单位像素中执行类似的信号处理的情况相比，可以更加简化每个单位像素的配置，并因此，可以实现多像素、更小型、且更便宜的图像传感器。

另外，可以由按列并行方式放置的多个信号处理器来并行且同时地处理单一行内的像素信号。因此，与由在输出电路中或在所述器件外部的一个CDS功能单元和一个ADC来执行处理的情况相比，可以以较低的速度来操作信号处理器，这在功耗、带宽性能、噪声等方面将更加有利。换而言之，当功耗和带宽性能被类似地设置时，整个传感器可以以更高速度来操作。

列类型配置可以以低速度进行操作，并且在功耗、带宽性能和噪声方面具有优势，并且具有不需要切换电路(开关)的优点。以下实施例对列类型进行描述，除非另有说明。

如图1所示，根据本发明一个实施例的固态成像器件1包括：像素阵列单元10，其中多个单位像素3被布置成行和列，单位像素3也称为像素单元或成像单元；设在像素阵列单元10外部的驱动控制器7；读出电流源24，用于向像素阵列单元10中的单位像素3提供用于读出像素信号的工作电流(读出电流)；列处理器26，包括布置在每个垂直列中的列A/D电路25；参考信号发生器27，用于向列处理器26提供用于A/D转换的参考信号Vslop；以及输出单元29。这些功能单元设在同一个半导体基底上。

任何具有以预定斜率来线性改变的波形的信号都可以被用作参考信号Vslop，并且可以采用具有平滑斜坡形状的、平滑地改变的波形的信号，或者具有阶梯形状(stepped-shaped)、顺序地改变其电平的波形的信号。

本实施例中的列A/D电路25具有以下功能，包括：A/D转换器功能，其独立地将充当像素信号So的基本电平的复位电平Srst和信号电平Ssig转换为数字数据；以及差分处理器功能，其在复位电平Srst的A/D转换结果和信号电平Ssig的A/D转换结果之间执行差分处理，并获得由复位电平Srst和信号电平Ssig之差指示的信号分量的数字数据。

如果有必要，可以在列处理器26的前一级或后一级、在与放置列处理器26的区域相同的半导体区域中放置具有信号放大功能的自动增益控制(AGC)电路。在AGC处于列处理器26的前一级的情况下，执行的是模拟放大，而在AGC处于列处理器26的后一级的情况下，执行的是数字放大。由于当n比特的数字数据被简单地放大时，音调(tone)很可能会被破坏，因此优选的是以模拟形式来放大数据，然后再进行数字化转换。

驱动控制器7包括用于顺序地从像素阵列单元10读取信号的控制电路功能。例如，驱动控制器7包括：水平扫描电路(列扫描电路)12，水平扫描电路12具有水平译码器12a和水平驱动单元12b，其控制列寻址或列扫描；垂直扫描电路(行扫描电路)14，垂直扫描电路14具有垂直译码器14a和垂直驱动单元14b，其控制行寻址或行扫描；以及通信/定时控制器20，其具有生成内部时钟的功能。

可以在图1中的通信/定时控制器20的附近布置时钟转换器23，时钟转换器23是生成时钟频率快于输入时钟频率的脉冲的高速时钟发生器的一个示例。通信/定时控制器20基于通过端子5a输入的输入时钟(主时钟)CLK0或者在时钟转换器23中生成的高速时钟来生成内部时钟。

使用基于在时钟转换器23中生成的高速时钟的信号使得能够以高速度来进行A/D转换处理。高速时钟的使用还使得可以执行需要快速计算的运动提取或压缩。还可以将从列处理器26输出的并行数据转换为串行数据，并输出到器件的外部作为视频数据D1。利用这种配置，可以以比经A/D转换后的数字数据的比特数少的端子数来实现高速操作。

时钟转换器23具有嵌入式乘法器电路，用于生成时钟频率高于输入时钟频率的脉冲。时钟转换器23从通信/定时控制器20接收低速时钟CLK2，并生成频率至少是低速时钟CLK2的两倍的时钟。如果k1是低速时钟CLK2的频率的倍数，则可以提供k1乘法器电路用于时钟转换器23，并且可以使用各种已知电路作为乘法器电路。

在图1中，为了简化说明，并没有示出所有的行和列。但是，实际上，在每一行或每一列中都放置了几十到上千个单位像素3，用以形成像素阵列单元10。一般来说，每一个单位像素3都包括充当光接收元件(电荷发生器)的光电二极管，和具有放大半导体元件(例如，晶体管)的像素内放大器。

像素内放大器可以是能够输出在单位像素3内的电荷发生器中生成和聚积的信号电荷的放大器，并且对于该像素内放大器，可以采用各种结构。一般使用的是浮动扩散放大器结构。作为一个示例，浮动扩散放大器包括用于单个电荷发生器的四个晶体管，该晶体管一般而言用在CMOS类型传感器中。所述四个晶体管是：读出选择晶体管，其是电荷读出单元(传送门(transfer gate)/读出门)的一个示例；复位晶体管，其是复位门的一个示例；垂直选择晶体管；以及具有源极跟随结构的放大晶体管，其是用于检测浮动扩散中的电位改变的检测元件的示例(例如，参考稍后将描述的图2)。

可替代地，可以使用具有三个晶体管的浮动扩散放大器，所述三个晶体管是：与漏极线(DRN，drain line)相连接的放大晶体管，用于放大与电荷发生器所生成的信号电荷相对应的信号电压；复位晶体管，用于复位电荷发生器；以及读出选择晶体管(传送门)，其由垂直移位寄存器通过传送线(TRF，transfer line)来扫描。

在固态成像器件1中，可以通过使用色彩分离滤波器来使像素阵列单元10执行彩色成像。更具体而言，色彩分离滤波器(其由具有多个色彩的色彩滤波器的组合构成)的任何一个色彩滤波器都可以例如按所谓的拜尔排列(Bayer arrangement)来被布置在像素阵列单元10内的每个电荷发生器(例如，光电二极管)的用于接收电磁波(在本实施例中是光)的光接收表面上，从而使得可以进行彩色成像。

如果按拜尔排列来排列色彩滤波器，则如图8A-D和图12A-F-图14A-F所示，G(绿色)和R(红色)色彩滤波器或B(蓝色)和G(绿色)色彩滤波器被布置在同一行上，从而使得它们被排列成二维格子形状。

单位像素3分别通过用于选择行的行控制线15来与垂直扫描电路14相连接，并且通过垂直信号线19与列处理器26相连接，在列处理器26中，在每一个垂直列中都布置了列A/D电路25。行控制线15将从垂直扫描电路14输入的所有线都指示给像素。

水平扫描电路12具有读出扫描仪的功能，用于从列处理器26读出计数值并输出到水平信号线18。在水平信号线18的后一级(输出侧)提供了输出电路28。

如果有必要，可以在输出电路28的前一级提供数字算术单元29。短语“如果有必要”指的是在水平方向上需要加法处理的情况。因此，数字算术单元29主要具有在水平方向上对多个列的数据执行加法处理的功能。另外，取决于与水平信号线18的导线连接，来提供用于存储多个加法对象列的数据的存储器。例如，在多个加法对象列通过各个系统的水平信号线18来传输到数字算术单元29的导线连接的情况下，不需要所述存储器，而如果多个加法对象列通过一个系统的水平信号线18来传输，则需要所述存储器用以存储该加法对象列的数据。

水平扫描电路12与低速时钟CLK2相同步地、顺序地选择列处理器26中的列A/D电路25，并将信号导引至水平信号线(水平输出线)18。例如，水平扫描电路12具有：水平译码器12a，用于在水平方向上限定读出列(选择列处理器26中的各个列A/D电路25)；以及水平驱动单元12b，用于根据由水平译码器12a限定的读取地址来将列处理器26的每个信号导引至水平信号线18。水平信号线18被布置成例如使得比特数n(n是正整数)由列A/D电路25来处理，例如，如果是10(＝n)比特，则与比特数相对应地布置10条线。

通过使用与半导体集成电路制造技术相类似的技术，驱动控制器7的每个元件(例如，水平扫描电路12和垂直扫描电路14)与像素阵列单元10被集成在由单晶硅等构成的半导体区域上，从而形成作为半导体系统的一个示例的固态成像器件。

那些各个功能单元形成了本实施例的固态成像器件1的一部分，作为所谓的“单片型”(设在同一个半导体基底上)，其包括通过使用与半导体集成电路制造技术相类似的技术来集成在由单晶硅等构成的半导体区域上的每个功能单元，并且形成作为CMOS成像传感器，其是半导体系统的一个示例。

固态成像器件1可以是单片型的，其中，各个元件集成在同一半导体基底上，或者，尽管没有示出，但是固态成像器件1也可以是具有成像功能的模块型的，其中除了封装有诸如像素阵列单元10、驱动控制器7和列处理器26之类的各种信号处理器之外，还封装有诸如拍摄透镜、光学低通滤波器、或者红外光截止滤波器之类的光学系统。

水平扫描电路12和垂直扫描电路14例如包括译码器，并且响应于从通信/定时控制器20提供的控制信号CN2和CN1而开始移位操作(扫描)。因此，行控制线15包括用于驱动单位像素3的各种脉冲信号(例如，像素复位脉冲RST、传送脉冲TRG和垂直选择脉冲VSEL)。

虽然没有示出，但是通信/定时控制器20具有：定时发生器TG(读出地址控制装置的示例)功能模块，该模块提供每个单元的操作所必需的时钟和预定定时脉冲信号；以及通信接口功能模块，该模块通过端子5a接收从外部主控制器提供的主时钟CLK0，还通过端子5b接收从外部主控制器提供的、用于指示操作模式等的数据DATA，并向外部主控制器输出包括固态成像器件1的信息的数据。

例如，通信/定时控制器20向水平译码器12a输出水平地址信号，并向垂直译码器14a输出垂直地址信号。每个译码器接收所述信号，并选择相应行或列。

此时，由于单位像素3被布置成二维矩阵，所以优选的是通过以下过程来实现像素信号和像素数据的高速读取：执行(垂直)扫描读取，其中，由像素信号发生器5生成的模拟像素信号和通过垂直信号线19在列方向上的输出被以行为单位(列并行方式)来访问和读取；然后，执行(水平)扫描读取，其中，像素信号(在本示例中为数字化的像素数据)在行方向(垂直列的排列方向)上被访问，并被读出到输出侧。当然，通过直接指定将被读出的单位像素3的地址，不仅仅可以实现扫描读取，而且可以实现随机访问，从而使得可以读取仅与必要的单位像素3有关的信息。

通信/定时控制器20向所述器件中的每个单元，例如，向水平扫描电路12、垂直扫描电路14和列处理器26提供频率与通过端子5a输入的主时钟CLK0相同的时钟CLK1、通过将时钟CLK1除以2而得到的时钟、或者通过进一步分割时钟CLK1而得到的低速时钟。以下，通过除以2得到的时钟或者频率比所获得的时钟更低的所有时钟被统称为低速时钟CLK2。

垂直扫描电路14选择像素阵列单元10的一行，并向所选择的行提供必要的脉冲。例如，垂直扫描电路14具有：垂直译码器14a，用于在垂直方向上限定读出行(选择像素阵列单元10的一行)；和垂直驱动单元14b，用于向在由垂直译码器14a限定的读取地址(在行方向上)上的单位像素3的控制线15提供脉冲以进行驱动。除了限定读出行之外，垂直译码器14a还选择用于电子快门的行。

在本实施例中，可以根据每种操作模式来选择性地执行A/D转换操作，所述操作模式是：用于读出所有单位像素3的信息的渐进(progressive)扫描的正常帧模式，和将帧速率增加N倍(例如正常帧模式的速度的两倍)的高速帧模式。

除了在正常帧速率模式下由水平译码器12a执行顺序扫描之外，优选的是水平扫描电路12或垂直扫描电路14包括一种地址译码器，该地址译码器任意地选择待处理的行和列，从而使得可以在高速帧速率模式下执行累加读出操作或抽取(decimation)读出操作。

具体而言，在像素阵列单元10中的每一个单位像素3上提供有用于拍摄彩色图像的色彩分离滤波器的情况下，关于所述累加读出操作，优选的是可以至少在垂直扫描电路14中对具有相同色彩的单位像素3实现加法处理。为了在垂直方向上、与A/D转换处理并行地执行该加法处理，优选的是至少在垂直扫描电路14中提供用于选择任意控制线15的垂直译码器14a。

当拍摄彩色图像时，如果对具有不同色彩滤波成分的像素执行所述加法处理，则会发生色彩混合。另一方面，如果对具有相同色彩的像素(例如，在拜尔排列中的奇数行或者偶数行中的像素)执行所述加法处理，则不会发生色彩混合。

短语“在垂直方向上与A/D转换处理并行地执行加法处理”指的是通过对多个加法处理对象行中的最后一个加法处理对象行执行A/D转换处理而得到的计数器值示出了这样一种状态，即，对用于加法处理的多个处理对象行中的单位像素3的像素信号执行A/D转换处理的结果被添加。具体而言，如果在计数器254中与A/D转换一起执行CDS处理，则该计数器值示出像素信号分量的加法结果。换而言之，所述短语指的是在列A/D电路25中与A/D转换处理一起来执行在垂直方向上的加法处理。

当然，这在原理上并不是必须的。可以通过使用用于顺序地选择读出行的简单的扫描电路，而不是使用能够任意地选择读出行的垂直译码器14a，在读出行被通过顺序扫描、在垂直方向上读出之后，再通过数字算术处理来执行加法处理。但是，在这种情况下，需要用于存储多个加法对象行的数据的外部存储器(用于多个行的线路存储器)。

可替代地，还可以构想到，多个加法对象行被单独地读出，并且在列处理器26外部，通过数字算术处理来对它们执行加法处理。在这种情况下，并不需要外部存储器(用于多个行的线路存储器)，但是，存在这样一个缺点，即，电路规模变得很大，原因在于需要在多个行的每一个系统中布置列处理器26(列A/D电路25)、参考信号发生器27、水平扫描电路12和垂直扫描电路14。例如，如果对两行执行加法处理，则布置了如上的两个电路，其间是像素阵列单元10。

与上述情况相反，如果与列A/D电路25中的A/D转换处理并行地执行在垂直方向上的加法处理，则存在这样一个优点，即，不需要外部存储器或多个系统列处理器26。基于这一点，本实施例采用了这样的机制，即，与列A/D电路25中的A/D转换处理一起执行在垂直方向上的加法处理。

另一方面，通过使用用于顺序选择读出列的简单的顺序扫描电路，而不是使用能够任意地选择读出列到外部电路28的水平译码器12a，可以在水平方向上通过顺序扫描读出之后，在数字算术处理中、通过选择具有相同色彩的加法目标单位像素3来执行对具有相同色彩的单位像素3的、在水平方向上的加法处理。可替代地，在水平译码器12a适当地切换选择读出行的顺序、以使得具有相同色彩的加法目标单位像素3的分量被顺序地传送的同时，在根据所选择的顺序、在水平方向上读出之后，可以通过数字算术处理(例如，使用数字算术单元29)对经顺序传送的、具有相同色彩的单位像素的分量执行加法处理。

此外，如日本专利申请公布No.2005-278135所述，具体而言，在其第四和第五实施例中，可以采用这样一种配置，其中，可以实现例如奇数列(例如，第一列和第三列)或者偶数列(例如，第二列和第四列)中的像素的加法，或者其中，可以通过在像素阵列单元10和列A/D电路25之间放置用于切换读出对象列的选择开关，并且通过排列列处理器26(列A/D电路25)、参考信号发生器27、水平扫描电路12和垂直扫描电路14的每一对以使得将像素阵列单元10夹在中间，从而任意地切换用于像素加法的列的组合。

在具有这种配置的固态成像器件1中，从单位像素3输出的像素信号通过垂直信号线19、按每一垂直列地被提供给列处理器26中的列A/D电路25。

列处理器26中的每一个列A/D电路25接收在一行中的像素模拟信号So，并对该模拟信号So进行处理。例如，每一个列A/D电路25都具有模数转换器(ADC)电路，该ADC电路例如使用低速时钟CLK2来将模拟信号转换成例如10比特的数字信号。

在列处理器26中执行的A/D转换处理采用这样的方法，即，通过使用布置在每一列中的列A/D电路25、来对针对每行并行存储的模拟信号对于每一行并行地执行A/D转换。在这种情况下，使用的是单斜率积分(或斜坡信号比较)A/D转换技术。由于这种技术可以实现具有简单结构的AD转换器，所以即使并行放置AD转换器，也不会增加电路规模。

为了执行单斜率积分A/D转换，基于从转换开始直到与参考信号Vslop和处理对象信号电压相匹配的时段来将处理对象模拟信号转换成数字信号。原则上，斜坡形状的参考信号Vslop被提供给比较器(电压比较器)，并且与此同时，利用时钟信号来开始计数。在时钟计数过程中执行AD转换，直到获得脉冲信号为止，所述脉冲信号指示通过垂直信号线19输入的模拟像素信号与参考信号Vslop之间的比较结果。

此外，此时，通过引入适当的电路，针对通过垂直信号线19来输入的、电压模式的像素信号，可以利用A/D转换来执行用于去除紧跟像素复位之后的信号电平(称为噪声电平或复位电平)与对应于光量的真实信号电平Vsig之间的差值的操作。这个操作等效于所谓的CDS处理。通过这种方式，就可以去除诸如固定模式噪声(FPN，fixed pattern noise)或复位噪声之类的噪声信号分量。

[参考信号发生器和列A/D电路的详细内容]

参考信号发生器27包括数模转换器(DAC)27a。与计数时钟CKdac相同步地，参考信号发生器27根据来自通信/定时控制器20的用控制数据CN4表示的初始值来生成阶梯状的锯齿波形或斜坡波形的信号(下文中，也称为参考信号Vslop)，然后将所生成的阶梯状锯齿波形参考信号Vslop作为参考电压或者用于A/D转换的ADC参考信号来提供给列处理器26中的每一个列A/D电路25。虽然并没有示出，但是优选的是提供噪声抑制滤波器。

与基于通过端子5a输入的主时钟CLK0来生成参考信号Vslop的情况相比，基于由时钟转换器23中的乘法器电路生成的倍乘时钟(高速时钟)来生成的参考信号Vslop可以变得更快。

从通信/定时控制器20提供给参考信号发生器27的DA转换器27a的控制数据CN4包含这样的信息，该信息使数字数据关于时间的变化率一致，从而使得用于每一个比较处理的参考信号Vslop基本具有相同的变化率。更具体而言，与计数时钟CKdac相同步地，每单位时间改变一个计数值，并且该计数值被电流加法型的DA转换器转换为电压信号。

在通信/定时控制器20的控制之下，本实施例的DA转换器27a可以改变(或者，具体而言是使得变大)在电压比较器252的比较处理过程中的参考信号Vslop的变化特性(具体而言是斜率)。

通过采用改变计数时钟CKdac的频率(时钟周期)的方法，可以调节参考信号的斜率。例如，虽然将被提供给DA转换器27a的计数时钟CKdac的频率最初被设置成与计数时钟CK0的频率相等，但是优选的是，一旦达到预定计数，就使得计数时钟CKdac的频率变为计数时钟CK0的频率的2^m倍。具体而言，当达到第一预定计数时，使得计数时钟CKdac的频率变为计数时钟CK0的频率的2倍，并且当达到第二预定计数时，使得计数时钟CKdac的频率变为计数时钟CK0的频率的4倍。

上述方法仅仅是一个示例，并且斜率改变并不限于这种方法。例如，通过下述两种方法可以使用任意电路，在一种方法中，在保持提供给参考信号发生器27的计数时钟CKdac的周期恒定的同时，通过y＝α-β*x(其中，x是计数器值，α是初始值，而β是包含在控制数据CN4中的参考信号Vslop的斜率(变化率))来计算得到的电位被输出，或者，在另一种方法中，根据包含在控制数据CN4中的、指示斜坡电压的斜率(变化率)的信息，来调节每一个计数时钟CKdac的电压变化ΔSLP。除了改变时钟周期之外，还可以通过改变单位电流源的电流量来调节每一时钟的ΔSLP，从而实现对参考信号Vslop的斜率的调节。

列A/D电路25包括电压比较器252和计数器254，并具有n比特A/D转换功能。电压比较器252对由参考信号发生器27中的D/A转换器27a生成的参考信号Vslop与通过垂直信号线19(H0，H1，…)、从每条行控制线15(V0，V1，…)的单位像素3提供的模拟像素信号进行比较。计数器254计算时间，直到电压比较器252完成比较处理为止，并存储得到的计数。

在本实施例中，参考信号Vslop被共同地从DA转换器27a提供给布置在各行中的电压比较器252，并且通过在将由每个电压比较器252处理的像素信号电压Vx上使用共同的参考信号Vslop来执行比较处理。

通信/定时控制器20具有这样的控制功能，即，取决于电压比较器252是对复位电平Vrst还是对像素信号的信号分量Vsig执行比较操作来切换计数器254的计数处理模式。控制信号CN5被从通信/定时控制器20提供给每个列A/D电路25中的计数器254，以指导计数器254执行向下计数模式或者向上计数模式。

由参考信号发生器27生成的阶梯状参考信号Vslop被共同地输入到一个电压比较器252的一个输入端子RAMP和其它电压比较器252的其它输入端子RAMP。电压比较器252的另一个输入端子与相应垂直列的垂直信号线19相连接，并且来自像素阵列单元10的像素信号电压被各自地输入。电压比较器252的输出信号被提供给计数器254。

计数时钟CK0被从通信/定时控制器20共同地输入到一个计数器254的时钟端子CK以及其它计数器254的其它时钟端子CK。

类似于参考信号Vslop，由时钟转换器23的乘法器电路生成的倍乘时钟(高速时钟)也可以用作计数时钟CK0。在这种情况下，与使用通过端子5a输入的主时钟CLK0的情况相比，可以实现更高的分辨率。

计数器254具有这样的特征，其中，无论是哪种计数模式，通过使用共同的向上/向下计数器(U/D CNT)、通过在向下计数操作和向上计数操作之间切换(具体而言，交替地)，就可以执行所述计数处理。

虽然并没有示出计数器254的配置，但是通过将配置有锁存器的数据存储单元256的导线设置修改成同步计数器，就可以实现计数器254，并且通过接收单个计数时钟CK0来执行内部计数。

但是，优选的是使用异步计数器来作为本实施例中的计数器254，该计数器输出与计数时钟CK0不相同步的计数输出值。基本上，在使用同步计数器的情况下，所有触发器(换而言之，所有计数器基本元件)的操作都受到计数时钟CK0的限制。因此，如果需要更高频率的操作，则优选的是使用适合高速操作的异步计数器，原因在于工作极限频率仅仅由第一触发器的极限频率来确定。

虽然稍后将描述详细内容，但是本实施例中的列处理器26(特别地，列A/D电路25)和参考信号发生器27具有如下的特性特征：在使用累加读出操作的高速帧速率模式中，每个比特的计数时钟的频率(称为计数周期)和/或提供给每行的列A/D电路25的参考信号Vslop的斜率被适当地改变，从而在向每行赋予不同权重的情况下执行垂直方向上的加法处理，并因此，可以按适当的间隔来调节加法之后的、垂直方向上的每种色彩的空间位置，从而获得具有高分辨率的图像。优选地，由数字算术单元29不仅在垂直方向上、而且在水平方向上执行加权加法，从而可以按适当的间隔来调节加法之后的、水平方向上的每个色彩的空间位置，以获得具有高分辨率的图像。

更具体而言，在加法处理过程中，通过执行加权数字加法处理以改变加法对象像素的权重，加法之后的像素中心不是变为垂直方向上或水平方向上的形心(centroid)，而是移到被赋予更大权重的一侧。

短语“改变加法对象像素的权重”指的是，在垂直方向和水平方向中的每一个方向上，加法对象像素中的至少一个像素具有不同于其它像素的权重。例如，如果对两个像素执行加法处理，则各自的权重可以被设置成1∶n的比率(n大于1)。优选地，n是大于2的正整数，或者诸如2、3、4、…等的任意值，更优选地，n是2的乘方，例如2、4、8、…。

此外，在数字加法处理过程中，特别是在处理时间或者动态范围方面，优选的是采用这样的方法，其中，在对多个加法对象行进行处理的情况下、在保持参考信号Vslop的斜率相同的同时，对计数器时钟的频率进行切换。考虑加速每个比特的触发器，更优选的是采用这样的方法，其中，仅使处于高位比特或处于低位比特的触发器进行高速操作，而不是使所有比特的触发器都进行高速操作。

控制脉冲通过控制线12c从水平扫描电路12输入到计数器254。计数器254具有用于保持计数结果的锁存功能，并因此保持计数器值，直到通过控制线12c接收到作为指令的控制脉冲为止。

在列A/D电路25的每个输出侧，来自计数器254的输出例如可以连接到水平信号线18。可替代地，如图所示，在计数器254的后级可以设置充当n比特存储器、用于存储保持在计数器254中的计数结果的数据存储单元256，以及布置在计数器254和数据存储单元256之间的开关258。

如果采用包括数据存储单元256的配置，则按预定定时从通信/定时控制器20向开关258以及在其它垂直列中的其它开关258共同提供充当控制脉冲的存储器传送指令脉冲CN8。在接收到存储器传送指令脉冲CN8之后，开关258将相应计数器254的计数值传送给数据存储单元256。数据存储单元256保持/存储传送过来的计数值。

按预定定时将计数器254的计数值存储到数据存储单元256的机制并不限于在它们之间布置开关258的配置。例如，所述机制可以通过采用下述两种配置来实现：在一种配置中，计数器254直接与数据存储单元256相连接，并且由存储器传送指令脉冲CN8来控制计数器254的输出使能；或者，在另一种配置中，存储器传送指令脉冲CN8被用作锁存时钟，用以确定数据存储器256的数据获取定时。

数据存储单元256通过控制线12c从水平扫描电路12接收控制脉冲。数据存储器256存储从计数器254获取的计数值，直到通过控制线12c接收到作为指令的控制脉冲为止。

水平扫描电路12具有作为读出扫描单元的功能，并且与管理列处理器26中的每个电压比较器252和计数器254的处理相并行地读出存储在每个数据存储单元256中的计数值。

数据存储单元256的输出与水平信号线18相连接。水平信号线18具有n比特宽度(即，列A/D电路25的比特宽度)的信号线，并且通过与各条输出线路相对应的n个传感电路(未示出)而与输出电路28相连接。

特别地，如果在所述配置中包括数据存储单元256，则计数器254所存储的计数结果可以被传送到数据存储单元256。因此，计数器254的计数操作(即，A/D转换处理)和向水平信号线18读出计数结果的操作可以被单独地控制，从而使得实现流水线操作，其中，可以相互并行地执行A/D转换处理和向外部的信号读出操作。

在这样的配置中，列A/D电路25在与水平消隐时段相对应的像素信号读出时段中执行计数操作，并按预定定时读出计数结果。更具体而言，首先，电压比较器252对从参考信号发生器27提供的斜坡波形电压与通过垂直信号线19输入的像素信号电压进行比较，并且当这两个电压变为彼此相等时，电压比较器252的比较器输出被反转。例如，当像素信号电压和参考信号Vslop变为彼此相等时，电压比较器252将设置成禁用的、H电平的源电位转变为L电平(有效状态)。

计数器254与从参考信号发生器27提供的斜坡波形电压相同步地开始向下计数模式或向上计数模式的计数操作，并且当接收到比较器输出反转的信息时，计数器254停止计数操作，并锁存(保持/存储)计数值作为此时的像素数据，从而完成A/D转换。

其后，基于按预定定时、通过控制线12c从水平扫描电路12输入的水平选择信号CH(i)执行的移位操作，计数器254顺序地将所存储/保持的像素数据输出到列处理器26的外部，或者通过输出端子5c输出到具有像素阵列单元10的芯片的外部。

在形成固态成像器件1的元件中还可以包含其它各种信号处理电路，尽管它们由于不与本实施例直接相关而没有被示出。

[像素单元]

图2示出了在图1所示的固态成像器件1中使用的单位像素3的配置示例，以及驱动单元、驱动控制线和像素晶体管之间的导线连接。像素阵列单元10中的每个单位像素(像素单元)3的结构类似于通用CMOS图像传感器的像素单元的结构。在本实施例中，可以使用通常在CMOS传感器中使用的4TR结构或者包括三个晶体管的3TR结构。当然，这些像素结构仅仅是示例，并且可以使用任何结构，只要该结构是在通用CMOS图像传感器中使用的阵列结构即可。

作为像素内放大器，例如，可以使用浮动扩散放大器。作为一个示例，针对每一个电荷发生器，可以使用在CMOS传感器中通常使用的、具有四个晶体管的像素内放大器(下文中称为“4TR结构”)。4TR结构包括：作为电荷读出单元(传送门/读出门)的一个示例的读出选择晶体管、作为复位门的一个示例的复位晶体管、垂直选择晶体管、以及作为用于检测浮动扩散的电位变化的检测器的一个示例的源极跟随放大晶体管。

例如，如图2所示具有4TR结构的单位像素3包括电荷发生器32和与其连接的四个晶体管。具体而言，电荷发生器32具有：用于聚积电荷的电荷聚积功能；以及用于接收光并将所接收的光转换为电荷的光电转换功能。所述四个晶体管包括：读出选择晶体管(传送晶体管)34，其是电荷读出单元(传送门/读出门)的一个示例；复位晶体管36，其是复位门的一个示例；垂直选择晶体管40；以及源极跟随放大晶体管42，其是用于检测浮动扩散38的电位变化的检测器的一个示例。

单位像素3包括浮动扩散放大器(FDA)像素信号发生器5，其包括浮动扩散38。浮动扩散是具有电荷聚积功能的电荷注入单元的一个示例，并且是具有寄生电容的扩散层。

读出选择晶体管(第二传送单元)34由传送驱动缓冲器BF1通过传送线(读出选择线TX)55来驱动，提供给传送驱动缓冲器BF1的是传送信号φTRG。复位晶体管36由复位驱动缓冲器BF2通过复位线(RST)56来驱动，提供给复位驱动缓冲器BF2的是φRST。垂直选择晶体管40由选择驱动缓冲器BF3通过垂直选择线(SEL)52来驱动，提供给选择驱动缓冲器BF3的是垂直选择信号φVSEL。每一个驱动缓冲器都可以由垂直扫描电路14中的垂直驱动电路14b来驱动。

像素信号发生器5中的复位晶体管36的源极与浮动扩散38相连接，复位晶体管36的漏极与电源VRD(可以与电源Vdd共用)相连接，并且来自复位驱动缓冲器BF2的像素复位脉冲RST被输入到栅极(传送门)。

作为一个示例，垂直选择晶体管40的漏极与放大晶体管42的源极相连接，其源极与像素线51相连接，而其栅极(特别地，称为“垂直选择门SELV”)与垂直选择线52相连接。但是，导线配置并不限于上述情况，垂直选择晶体管40的漏极可以连接到电源Vdd，其源极可以连接到放大晶体管42的漏极，而垂直选择门SELV可以连接到垂直选择线52。

垂直选择信号φVSEL被施加给垂直选择线52。放大晶体管42的栅极与浮动扩散38相连接，其漏极通过垂直选择晶体管40而与电源Vdd相连接，而其源极与像素线51和垂直信号线53(19)相连接。

此外，垂直信号线53的一端延伸至列处理器26，并且垂直信号线53在去往列处理器26的路径上与读出电流源24相连接，从而形成源极跟随配置，其中，在垂直信号线53和放大晶体管42之间提供基本恒定的工作电流(读出电流)。

具体而言，读出电流源24包括布置在每一垂直列中的NMOS晶体管(特别地，称为“负载MOS晶体管”)242以及参考电流源244，该参考电流源244包括电流发生器245和NMOS晶体管246，其中，电流发生器245由所有的垂直列所共享，而NMOS晶体管246的栅极和漏极被连接在一起，而其源极与源极线248相连接。

每一个负载NMOS晶体管242的漏极都与布置成列的相应的垂直信号线53相连接，并且其源极与充当地线的源极线248连接在一起。因此，布置在每个垂直列中的负载MOS晶体管242的栅极与NMOS晶体管246的栅极相连接，从而形成电流镜像电路，该电路充当垂直信号线19的电流源。

源极线248的水平方向上的末端(图1的左右垂直列)与作为基底偏置的地(GND)相连接。从芯片的左右两端提供负载MOS晶体管242的对地工作电流(读出电流)。

用于允许电流发生器245仅在必要时输出预定电流的负载控制信号SFLACT被从未示出的负载控制器提供给电流发生器245。当读出信号时，已经接收到有效的负载控制信号SFLACT的电流发生器245使用与放大晶体管42相连接的负载MOS晶体管242持续地允许预定的恒定电流流过。换而言之，负载MOS晶体管242通过与布置在所选择的行中的放大晶体管42一起形成源极跟随器来向放大晶体管42提供读出电流，从而向垂直信号线53输出信号。

在上述的4TR结构中，由于浮动扩散38与放大晶体管42的栅极相连接，所以放大晶体管42通过像素线51向垂直信号线53(19)输出电压模式的、与浮动扩散38的电位(下文中称为“FD电位”)相对应的信号。

复位晶体管36对浮动扩散38进行复位。读出选择晶体管(传送晶体管)34将电荷发生器32所生成的信号电荷传送给浮动扩散38。许多像素连接到垂直信号线19，并且为了选择像素，仅仅接通在所选择的像素中的垂直选择晶体管40。因此，仅仅所选择的像素与垂直信号线19相连接，并且所选择的像素的信号被输出到垂直信号线19。

[电压比较器和计数器之间的接口示例]

图3是示出关于电压比较器252和计数器254的连接接口的示例的示图。

当从像素阵列单元10读出的像素信号电压Vx与从参考信号发生器27提供的参考信号Vslop相匹配时，在与垂直信号线19相对应的每一列中的电压比较器252将比较器输出Comp从禁用状态(例如，高电平)反转到有效状态(例如，低电平)。

计数器254包括门502和计数执行单元504，其中，门502用于基于来自电压比较器252的比较器输出Comp来控制(门控)计数时钟CK0的输出，而计数执行单元504用于基于来自门502的计数时钟CIN来执行计数操作。

通信/定时控制器20向参考信号发生器27提供斜率变化指令信号CHNG，并向计数执行单元504分别提供计数模式控制信号UDC、复位控制信号CLR、数据保持控制脉冲HLDC、以及计数时钟控制信号TH。

适于这样一种配置的信号(DA转换电路27a根据该配置来改变参考信号Vslop的斜率)被使用作为斜率变化指令信号CHNG。作为一个示例，斜率变化指令信号CHNG可以是能够适当地切换频率(时钟周期)的计数时钟CKdac，或者可以包含在作为参考信号Vslop的斜率(变化率)β的控制数据CN4中。

通信/定时控制器20可以独立地调节改变参考信号Vslop的斜率的定时以及改变计数器254(计数执行单元504)的计数周期的定时。通信/定时控制器20还具有下述加法空间位置调节单元的功能：所述单元通过控制垂直扫描电路14来控制用于选择将由电压比较器252处理的多个像素的空间位置的选择操作，并且在将被相加的多行的处理过程中、通过调节频分速度来控制加法中的权重值，从而调节加法之后的像素的空间位置。

例如，在稍后将描述的第一实施例的加法处理操作中，在用于多个加法对象行的处理中，每行的参考信号Vslop的斜率被保持相等，从而根据权重值来切换计数周期(频分速度)。作为一个示例，在对后一行(加法行)施加比前一行(加法目标行)大的权重的情况下，为了通过使高位比特触发器以高速度来操作频分操作从而使计数周期变快，向计数器254中的计数执行单元504提供计数模式控制信号UDC、复位控制信号CLR、数据保持控制脉冲HLDC、以及计数时钟控制信号TH，从而将每个比特输出的频分操作的速度变为L倍。如果频分操作的速度被变为速度的L倍，同时保持参考信号Vslop的斜率相等，则事实上，以L倍大的A/D转换增益来执行A/D转换。其结果是，可以以L倍大的权重来执行加法处理。

此外，除了在第一实施例中的加法处理操作之外，在稍后将描述的第二实施例中的加法处理操作中，即使在一行的处理过程中，在处理信号电平Ssig时、在电压比较器252所执行的比较处理中的比较完成之前，也向参考信号发生器27提供斜率变化指令信号CHNG，以将参考信号Vslop的斜率改变为J倍大。同时，计数模式控制信号UDC、复位控制信号CLR、数据保持控制脉冲HLDC、以及计数时钟控制信号TH被提供给计数器254中的计数执行单元504，从而使得计数执行单元504中的每个比特输出的频分操作被改变为之前的操作的频分速度的K倍(优选地，K倍＝J倍)。

如果参考信号Vslop的斜率被设置成J倍大，并且频分操作速度被改变成K倍，则事实上，A/D转换处理的周期被缩短成1/J倍，并且A/D转换被以K/J倍大的A/D转换增益来执行。通过设置K倍＝J倍，事实上，A/D转换处理的周期可以被缩短为1/J倍，并且A/D转换增益可以被保持在恒定值，从而使得A/D转换结果的线性度不会受损。

如果在第一实施例的加法处理操作中的L倍加权行被与上述加法处理相组合，则对于对应于两行的像素信号Vsig1和Vsig2，可以在不损坏各自的线性度的情况下，获得A/D转换结果“Vsig1+K·Vsig2”，同时将A/D转换处理的周期减少到1/J倍(＝1/K倍)。

通信/定时控制器20根据从外部主控制器提供的数据DATA来确定斜率变化指令信号CHNG、计数模式控制信号UDC、复位控制信号CLR、数据保持控制脉冲HLDC、以及计数时钟控制信号TH的开/关(on/off)定时。

这些开/关定时是根据第一实施例的加法处理操作中的权重设置来确定的。在第二实施例的加法处理操作中，这些开/关定时是基于光子散粒噪声(photon shot noise)和量化噪声(quantization noise)、根据是要实现更高精确度的目的还是实现更快速度的目的来确定的。

当比较器输出为禁用状态时，门502将输入计数时钟CK0毫无改变地作为计数时钟CIN来传送到计数执行单元504，但是，当比较器输出反转为有效状态时，门502停止传送计数时钟CK0。

当计数时钟CK0被停止时，计数执行单元504停止计数器的操作，并保持反映当时的像素信号电压Vx的计数值，即，计数执行单元504将该像素信号电压Vx转换为数字数据，并保持该数字数据。

[计数器]

图4和图5是各自示出计数器254中的计数执行单元504的配置示例的示图。这里，示出了支持12比特的配置。

在与每条垂直信号线19相对应的每个列中的计数执行单元504基本上具有异步计数器配置，其中，D型触发器(FF)被级联，并且前一级的计数输出被输入到后一级的时钟端子CK。

此外，本实施例的特性特征是这样的配置，其中，当触发器将自身的反相输出NQ返回到D输入端子时，每个触发器可以分别地控制对反相输出NQ的保持功能的开/关操作。另外，在级与级之间，提供了在向上计数和向下计数之间切换计数模式的功能单元，以及在基于前一级的计数输出的脉冲和来自门502的计数时钟CIN之间切换计数时钟的功能单元。

具体而言，首先，计数执行单元504具有触发器(FF)510_00到510_11(下文中，统一用510表示)。计数执行单元504具有在触发器510的反相输出端子NQ与D输入端子之间的、能够保持反相输出端子NQ(图中用上方带一横的Q表示)的数据的数据保持单元(HOLD)512_00到512_11(下文中，统一用512表示)。每一个数据保持单元512都受到其它数据保持控制脉冲HLDC(00到11)的控制。数据保持单元512具有无论触发器510的输入状态如何都保持计数输出的功能，例如，其可以通过异或来实现。

例如，当数据保持控制脉冲HLDC处在有效H(H：高电平)时，数据保持单元512保持输入数据(触发器510的反相输出NQ)，而当数据保持控制脉冲HLDC处在禁用L(L：低电平)时，数据保持单元512释放保持操作，以将输入数据(触发器510的反相输出NQ)如其原样地传送给触发器510的D输入端子。

复位控制信号CLR被共同地输入到每个触发器510的复位端子R。当复位控制信号CLR处在有效H时，触发器510例如将正相输出Q设置成L电平，而将反相输出端子NQ设置为H电平。

此外，计数执行单元504包括在每个触发器510的级间的计数模式开关(U/D)514_00到514_10(下文中，统一用514表示)，用于将计数模式切换成向上计数或向下计数的计数模式。计数模式开关514响应于计数模式控制信号UDC来切换以下模式：前一级的触发器510的反相输出端子NQ的数据是如其原样地输出还是反转之后再输出。计数模式开关514例如可以通过异或来实现。

例如，计数模式开关514在触发器510的反相输出端子NQ的数据的反相和正相之间切换，从而使得计数执行单元504当计数模式控制信号UDC处在高电平时进行向上计数操作，而当信号UDC处在低电平时进行向下计数操作。

此外，计数执行单元504包括在每个触发器510的级间的、且在计数模式开关514的后一级的计数时钟开关(SEL)516_00到516_10(下文中，统一用516来表示)。计数时钟开关(SEL)516分别响应于计数时钟控制信号TH_00到TH_10(下文中，统称为TH)而切换计数模式开关514的输出脉冲和来自门502的计数时钟CIN，并且将它们提供给后一级的触发器510的时钟端子CK。

每个计数时钟开关516都受到其它计数时钟控制信号TH的控制。前级的计数时钟控制信号TH首先变为有效，而后级的信号TH按经预定延时的定时来顺序地变为有效(稍后将描述细节)。

例如，计数时钟开关516当计数时钟控制信号TH处在禁用L时传送计数模式开关514的输出，而当计数时钟控制信号TH被切换到有效H时传送来自门502的计数时钟CIN。

计数时钟开关516按以下方式来采用来自门502的计数时钟CIN。在图4所示的第一示例中，连线被设置成使得针对每一列来处理输入到前一级的触发器510的时钟脉冲。另一方面，在图5所示的第二示例中，在每个触发器510的级间且共同地对每一列提供计数时钟线517_00到517_11(下文中，统称为517)且进行连线，并且从计数时钟线517获取来自门502的计数时钟CIN。

在图4所示的第一示例中，与图5的第二示例相比，计数时钟CIN所需要的导线连线更少。但是，当计数时钟CIN被顺序地传送到高位比特触发器510时，低位比特触发器510仍然进行操作，即使从其输出的数据被处理成无效也是如此。

另一方面，在图5所示的第二示例中，虽然计数时钟CIN需要比图4所示的第一示例更多的导线连线，但是存在实现更低功耗的优点。这是因为，例如通过在各级的门502和计数时钟线517之间提供时钟停止单元(STOP)518(_00到_10)，以响应于计数时钟控制信号TH来停止向触发器510提供计数时钟，就可以在切换之后停止用于前一级的触发器510的计数操作。

第一示例和第二示例的两种配置都可以用于允许计数执行单元504作为异步二进制计数器来进行操作，并且计数执行单元504具有这样的功能，即，通过允许计数时钟开关516响应于计数时钟控制信号TH来进行操作，从而将每一级触发器510的每个时钟输入传送给后一级(低位比特方)的触发器510的时钟输入。换而言之，用于低位比特输出的高速时钟被按预定定时顺序地传送到后级方(高位比特方)，从而顺序地使得用于计数时钟CIN的高位比特输出的频分操作变得更快。例如，在切换之前的用于计数时钟CIN的1/4频分操作可以改变为切换之后的用于计数时钟CIN的1/2频分操作。

在计数时钟被切换之后，由于利用比以前更快的时钟来执行计数操作(频分操作)，所以可以以更高的速度来执行A/D转换，同时通过调节与参考信号Vslop的斜率的关系来保持A/D转换的线性度。稍后将对此进行更详细的描述。

[固态成像器件的操作：基本操作]

图6是示出信号获取差分处理的时序图，所述处理是图1所示的固态成像器件1的列A/D电路25中的基本操作。

由像素阵列单元10的每个单位像素3检测得到的模拟像素信号是根据以下操作来被转换为数字信号的。例如，执行搜索以找到这样一个点，在该点处，斜坡波形的、按预定斜率降低的参考信号Vslop与来自单位像素3的像素信号的参考分量或信号分量的每个电压相匹配。计数时钟计算从生成用于比较处理的参考信号Vslop的点到与所述参考分量或所述信号分量相对应的电信号和所述参考信号相匹配的点的时段。其结果是，获得了与所述参考分量和信号分量的每个值相对应的计数值。

换而言之，布置在每列中的列A/D电路25的电压比较器252对读出到垂直信号线19的模拟像素信号电压Vx与参考信号Vslop进行比较。这时，类似于电压比较器252地布置在每列中的计数器254进行操作，参考信号Vslop的特定电位和计数器254被变为一一对应的关系，像素信号电压Vx被转换为数字数据。在本说明书中，参考信号Vslop的变化是将电压的变化转换为时间的变化。计数器254通过按特定周期(时钟)进行量化来计算时间，从而将时间转换为数字数据。如果假设参考信号Vslop在时段Δt内改变ΔV并且计数器254以Δt的周期进行操作，则当参考信号Vslop改变N×ΔV时，计数值变为N。

从垂直信号线19输出的像素信号So(像素信号电压Vx)在时间顺序上具有在作为参考电平的复位电平Srst之后出现的信号电平Ssig，复位电平Srst包含像素信号的噪声。如果对参考电平(复位电平Srst，事实上等同于复位电平Vrst)执行第一操作，则对通过将信号分量Vsig与复位电平Srst相加而得到的信号电平Ssig执行第二操作。以下将具体地描述这个操作。

在第一操作中，即，在复位电平Srst的A/D转换时段Trst中，通信/定时控制器20首先将复位控制信号CLR设置成有效H，并将从计数器254中的每个触发器510的正相输出端子Q输出的计数值复位为“0”，并且还将计数器254设置成向下计数模式(t1)。这时，通信/定时控制器20将数据保持控制脉冲HLDC设置成有效H，并将计数模式控制信号UDC设置成低电平(即，向下计数模式)。

这时，在单位像素3中，读出对象行Vn的垂直选择信号φVSEL被设置成有效H，并且允许将像素信号So输出到垂直信号线19，并且几乎同时地，复位信号φRST被设置成有效H，并且浮动扩散38被设置成复位电位(t1到t2)。所述复位电位被作为像素信号So来输出到垂直信号线19。因此，复位电平Srst在垂直信号线19中呈现作为像素信号电压Vx。这时，由于每个单位像素3的像素内放大器(像素信号发生器5)的变化，使得将收敛的复位电平Srst的电位发生变化。

在用于从读出对象行Vn中的单位像素3向相应的垂直信号线19(H0，H1，…)读出像素信号的第一读出操作稳定化之后，即，在复位电平Srst收敛之后，通信/定时控制器20向参考信号发生器27提供用于生成参考信号Vslop的控制数据CN4。这里，为了使参考信号Vslop与计数器254的计数操作相同步地开始变化，使用数据保持控制脉冲HLDC作为控制数据CN4，并且将数据保持控制脉冲HLDC设置成禁用L(t10)。

响应于上述操作，参考信号发生器27向电压比较器252的一个输入端子RAMP输入阶梯状或线性形状的电压波形，作为充当比较电压的参考信号Vslop，所述电压波形在整体上随时间按锯齿波形(斜坡状)变化，并且从初始电压SLP_ini开始。电压比较器252对参考信号Vslop与从像素阵列单元10提供的垂直信号线19的像素信号电平Vx进行比较。

在参考信号Vslop被输入到电压比较器252的输入端子RAMP的同时，与从参考信号发生器27提供的参考信号Vslop相同步地，布置在每行中的计数器254对电压比较器252中的比较时段进行测量。事实上，数据保持控制脉冲HLDC被设置成禁用L以生成参考信号Vslop，这释放了数据保持单元512的保持操作，因此，作为第一计数操作，计数器254从初始值0开始向下计数。更具体而言，启动了在负方向上的计数操作。

电压比较器252对来自参考信号发生器27的斜坡参考信号Vslop与通过垂直信号线19输入的像素信号电压Vx进行比较，并且当这两个电压变为彼此相等时，电压比较器252将比较器输出从H电平反转到L电平。换而言之，电压比较器对与复位电平Vrst相对应的电压信号(复位电平Srst)与参考信号Vslop进行比较，并且与复位电平Vrst的电平相对应地生成具有时间轴方向上的大小的有效低(L)脉冲信号，并将所生成的脉冲信号提供给计数器254。

其结果是，计数器254几乎在比较器输出反转的同时停止计数操作，并且锁存(保持/存储)当时的计数值作为像素数据，从而完成A/D转换。换而言之，通过电压比较器252中的比较操作而获得的、具有时间轴上的大小的有效低(L)脉冲信号的宽度通过计数时钟CK0来计数，计数值示出了与复位电平Vrst相对应的数字值Drst(加上符号，则为-Drst)。

在预定的向下计数时段终止之后，通信/定时控制器20将数据保持控制脉冲HLDC设置成有效H(t14)。因此，通信/定时控制器20停止斜坡状参考信号Vslop的生成，并返回到初始电压SLP_ini。

由于在第一操作中，电压比较器252检测像素信号电压Vx中的复位电平Vrst，并且计数器254执行计数操作，所以单位像素3的复位电平Vrst被读出，从而对该复位电平Vrst执行A/D转换。

复位电平Vrst包含因单位像素3而异的偏移噪声。但是，复位电平Vrst的差异通常很小，并且一般而言，复位电平Vrst对于所有像素都是相同的。因此，任意垂直信号线19的像素信号电压Vx的复位电平Vrst的输出值基本上都是已知的。

因此，在第一读出操作和复位电平Vrst的A/D转换中，可以通过调节参考信号Vslop来缩短向下计数时段(比较时段)。例如，通过将比较操作的最长时段(即，复位分量的AD转换时段)设置成7比特的计数时段(128个时钟)，来对复位电平Srst(复位电平Vrst)执行比较操作。

在随后的第二操作中，即，在信号电平Ssig的A/D转换时段Tsig中，除了复位电平Vrst之外，还读出响应于每一个单位像素3的入射光量的信号分量Vsig，并且执行与第一读取操作类似的操作。更具体而言，通信/定时控制器20首先将计数模式控制信号UDC设置成高电平，并将计数器254设置成向上计数模式(t16)。

这时，在单位像素3中，在将读出对象行Vn中的垂直选择信号φVSEL保持为有效H的同时，传送信号φTRG被设置成有效H，并且信号电平Ssig被读出到垂直信号线19(t18到t19)。

在从读出对象行Vn中的单位像素3向垂直信号线19(H0，H1，…)的第二读出稳定化之后，通信/定时控制器20向参考信号发生器27提供用于生成参考信号Vslop的控制数据CN4。此外，在这种情况下，为了使参考信号Vslop与计数器254的计数操作同时开始变化，数据保持控制脉冲HLDC被使用作为控制数据CN4，并且被设置成禁用L(t20)。

响应于上述操作，参考信号发生器27向电压比较器252的一个输入端子RAMP输入阶梯状或线性形状的电压波形，作为充当比较电压的参考信号Vslop，所述电压波形随时间按锯齿波形(斜坡状)变化，并且从初始电压SLP_ini开始。电压比较器252对参考信号Vslop与从像素阵列单元10提供的、垂直信号线19的像素信号电压Vx进行比较。

在参考信号Vslop被输入到电压比较器252的输入端子RAMP的同时，与从参考信号发生器27提供的参考信号Vslop相同步地，布置在每行中的计数器254对电压比较器252中的比较时段进行测量。事实上，在这种情况下同样地，数据保持控制脉冲HLDC被设置成禁用L以生成参考信号Vslop，这释放了数据保持单元512的保持操作，因此，作为第二计数操作，与第一操作相反地，计数器254从通过第一读取和A/D转换操作来获得的、像素信号电压Vx的复位电平Srst的数字值Drst(这里为负值)开始向上计数。换而言之，启动了正方向上的计数操作。

电压比较器252对从参考信号发生器27提供的斜坡参考信号Vslop与通过垂直信号线19输入的像素信号电压Vx进行比较，并且当这两个电压变为彼此相等时，电压比较器252将比较器输出从H电平反转到L电平(t22)。换而言之，电压比较器252对与复位电平Vrst相对应的电压信号(像素信号电压Vx的信号电平Ssig)与参考信号Vslop进行比较，并且与信号分量Ssig的电平相对应地生成具有时间轴方向上的大小的有效低(L)脉冲信号，并将所生成的脉冲信号提供给计数器254。

其结果是，计数器254几乎在比较器输出反转的同时停止计数操作，并且锁存(保持/存储)当时的计数值作为像素数据，从而完成A/D转换。换而言之，通过电压比较器252中的比较操作而获得的、具有时间轴上的大小的有效低(L)脉冲信号的宽度被通过计数时钟CK0来计数，并获得了与像素信号电压Vx中的信号电平Ssig相对应的计数值。

在预定的向上计数时段终止之后，在单位像素3中，读出对象行Vn中的垂直选择信号φVSEL被设置成禁用L，向垂直信号线19的像素信号So的输出被停止，并且针对下一行的读出对象行Vn+1，垂直选择信号φVSEL被设置成有效H电平(t26)。这时，通信/定时控制器20准备开始处理下一个读出对象行Vn+1。例如，计数模式控制信号UDC被设置成低电平，并且计数器254处在向下计数模式。

在第二操作中，由于计数操作是通过由电压比较器252来检测像素信号电压Vx的信号电平Ssig来执行的，所以单位像素3的信号分量Vsig被读出，从而对该信号电平Ssig执行A/D转换。

由于信号电平Ssig是通过将信号分量Vsig与复位电平Srst相加来获得的电平，所以信号电平Ssig的A/D转换所得到的计数值大体上是“Drst+Dsig”。但是，由于向上计数是从复位电平Srst的AD转换结果“-Drst”开始的，所以实际保持的计数值变为“-Drst+(Dsig+Drst)＝Dsig”。

如果假设针对复位电平Srst的A/D转换时段Trst和针对信号电平Ssig的A/D转换时段Tsig的每一数字(digit)的电压值(转换系数)被设置成α[V/digit]，则信号分量Vsig的电压值变为α·Dsig。

例如，如图6所示(该图在像素信号电压Vx的位置处的括号中指示了数字值)，在垂直信号线19中的像素信号电压Vx的复位电平Srst是10，信号分量Vsig是60，而信号电平Ssig是70(数字值)。

在对复位电平Srst的A/D转换时段中，当计数器值Drst变为-10时，参考信号Vslop和像素信号电压Vx相匹配(交叉)，并且来自电压比较器252的比较器输出被反转成有效L电平，从而使得计数器254停止向下计数操作。因此，复位电平Srst的A/D转换结果变为-10，并且这个值被保持，直到对信号电平Ssig的A/D转换时段Tsig为止，A/D转换时段Tsig是用于读出下一个像素信号的时段。

接下来，在对信号电平Ssig的A/D转换时段Tsig中，信号电平Vsig被从单位像素3读出，从而使得计数器254开始向上计数。当在A/D转换时段Trst中参考信号Vslop变为与像素信号电压Vx的电位相等时(图中的P点)，计数器值变为0，并且当参考信号Vslop和像素信号电压Vx的信号电平Ssig彼此相等时，来自电压比较器252的比较器输出被反转成有效L，从而使得计数器254停止向上计数操作。

这时，由计数器254计数的向上计数的实际计数值是70，但是计数器254是从负值-10开始向上计数的，所以实际计数器值是“-10+70＝60”，因此，该值变为与信号分量Vsig的数字值Dsig＝60相等。

换而言之，在本实施例中，计数器254对第一操作执行向下计数，而对第二操作执行向上计数。因此，在计数器254中，在作为复位电平Srst的A/D转换时段的计数值“-Drst”和作为信号电平Ssig的A/D转换时段的计数值“Drst+Dsig”之间自动地执行差分处理(相减处理)，并且与差分处理的结果相对应的计数值Dsig被保持在计数器254中。与差分处理的结果相对应、且保持在计数器254中的计数值Dsig对应于信号分量Vsig。

如上所述，通过对复位电平Srst(事实上，＝复位分量Vrst)和对信号电平Ssig执行两个比较处理，以及与比较处理一起进行的向下计数操作和向上计数操作，与相减结果“(第二比较时段中的计数值)-(第一比较时段中的计数值)”相对应的计数值被保持。这时，在实践中必须考虑列A/D电路25的偏移分量。

因此，实现了等式(第二比较时段中的计数值)-(第一比较时段中的计数值)＝(复位电平Srst+信号分量Vsig+列A/D电路25的偏移分量)-(复位电平Srst+列A/D电路25的偏移分量)＝(信号分量Vsig)。通过执行以上两个读出处理和计数器254中的自动差分处理，除了包含随每个单位像素3而异的差异的复位分量Vrst之外，还可以消除每个列A/D电路25的偏移分量。因此，可以获得仅仅与每个单位像素3的入射光量相对应的信号分量Vsig的A/D转换结果。

因此，本实施例的列A/D电路25不仅作为用于将模拟像素信号转换为数字像素信号的数字转换单元来进行操作，而且还作为CDS处理功能单元来进行操作。

在第二操作中，A/D转换是通过读出与入射光量相对应的信号分量Vsig来执行的。因此，为了判断大范围内的光量的大小，有必要将向上计数时段(t20到t24：比较时段)设置成很长，从而使得可以在很大程度上改变提供给电压比较器252的参考信号Vslop。

因此，在本实施例中，例如将用于信号电平Ssig的比较处理的最长时段设置成12比特计数时段(4096个时钟)，并且对该信号电平Ssig执行比较。换而言之，用于复位电平Srst(复位电平Vrst/参考信号)的比较处理的最长时段(用于复位分量的A/D转换时段)被设置成比用于信号电平Ssig的比较处理的最长时段(即，用于信号分量的A/D转换时段)短。复位电平Srst的比较处理的最长时段被设置成比信号电平Ssig的比较处理的最长时段短，而不是将用于复位电平Srst和用于信号电平Ssig的两个比较处理的最长时段设置成相等，即，A/D转换时段的最大值相等。因此，缩短了两个A/D转换时段的总长度。

在这种情况下，尽管第一次和第二次之间的比较比特数不同，但是通信/定时控制器20都向参考信号发生器27提供控制数据，并且参考信号发生器27基于该控制数据来生成参考信号Vslop。因此，使得第一次和第二次之间的参考信号Vslop的斜率，即，参考信号Vslop的变化率相同。如果在数字控制之下生成参考信号Vslop，则很容易使得第一次和第二次之间的参考信号Vslop的斜率相同。通过这种方式，可以使得A/D转换的精确度相等，并且可以正确地获得由向上/向下计数器执行的相减处理结果。

本实施例的列A/D电路25在计数器254的后级具有数据存储单元256。在计数器254的操作之前，基于来自通信/定时控制器20的存储器传送指令脉冲CN8，通过对前一行Hx-1的处理而获得的计数结果被传送到数据存储单元256。

换而言之，在A/D转换时段结束之后，在计数器254中的数据被保存在数据存储单元256中，并且列A/D电路25开始对下一行Vx+1的A/D转换处理。在A/D转换处理之后，保存在数据存储单元256中的数据被水平扫描电路12顺序地选择，并且可以通过输出电路28来读出。

在不提供数据存储单元256的配置中，由于仅在第二读出处理之后，即，在A/D转换处理完成之后才向列处理器26的外部输出像素数据，所以，存在对读出处理的限制。另一方面，通过设置数据存储单元256，可以在第一读出处理(A/D转换处理)之前将指示上一次相减处理结果的计数值传送到数据存储单元256，并因此，不存在对读出处理的限制。

此外，由于保持在计数器254中的计数结果可以被传送到数据存储单元256，所以可以独立地控制计数器254的计数操作(即，A/D转换)和用于将计数结果读出到水平信号线18的读出操作。因此，可以实现这样的流水线操作，即，并行地执行A/D转换处理和用于将信号读出到外部的读出操作。

如上所述，在本实施例的固态成像器件1中，可以切换向上计数和向下计数。在这种情况下，使用能够由自身来切换计数模式的向上/向下计数器来执行两次计数处理，同时切换处理模式。其中单位像素3被排列成行和列的结构配置有列并行列A/D电路，其中，针对每一垂直列来布置列A/D电路25。

因此，可以直接获得通过每个垂直列的第二计数处理而得到的、参考电平(复位电平Srst)和信号电平Ssig之间的相减处理的结果。用于存储复位电平Srst和信号电平Ssig的计数结果的存储器设备是利用计数器的锁存功能来实现的。因此，需要用于与计数器分立地存储经AD转换的数据的非专用存储器。

另外，不必再准备专门用于计算与参考分量相对应的信号电平(复位电平Srst)的数字数据和与信号分量相对应的信号电平的数字数据之差的减法器。所述配置可以通过组合各个向上计数器和向下计数器来实现。但是，在这种情况下，可能必须有这样的功能元件，例如，用以在将一个计数器(在上述示例中是向下计数器)的计数值载入另一个计数器(在上述示例中是向上计数器)之后启动计数操作的功能元件，或者，用以通过数字计算处理来相减每个计数值的功能元件。

例如，可以在对复位电平Srst的A/D转换时段中执行向下计数，从而保持单位像素3的复位电平Srst的A/D转换结果，并且可以在对信号电平Ssig的A/D转换时段Tsig中执行向上计数，从而根据复位电平Srst来获得信号分量Vsig的A/D转换结果。事实上，也就是，同时实现了对信号分量Vsig的A/D转换功能和CDS处理功能。此外，由于用保持在计数器254中的计数值来指示的像素数据显示了正信号电压，所以不必执行将负信号电压变为正信号电压的互补计算，这与现有系统是高度兼容的。

此外，通过在计数器254的后级提供数据存储单元256，可以通过水平信号线18和输出电路28来执行从数据存储单元256向外部的信号输出操作，并且可以并行地执行当前行Hx的读出操作和计数器254的计数操作，从而实现更有效的信号输出。通过将像素信号电压Vx的信号分量Vsig转换为数字数据而获得的计数值Dsig被存储在数据存储单元256中，然后通过水平扫描电路12来顺序地读出到外部。通过这种方式，由于电荷发生器32所生成的信号电荷被处理成模拟电信号，并进一步地、针对每一行来并行地被处理成数字数据，其后，作为数字数据来被传送，所以高速计算是可能的，并且可以实现高速处理。

[A/D转换+加法处理：基本操作]

图7是示出与A/D转换处理操作并行执行的、在垂直方向上的加法处理的时序图。为了简化说明，忽略了列A/D电路的偏移分量。

无论是否为处理对象行，图7中的每个定时和信号都用与图6所示的一行的定时和信号相同的定时和信号来表示。在本说明书中，通过利用处理对象行的标号来标记，从而区分定时或信号。稍后将描述的相似时序图也是相同的情况。

与A/D转换处理并行执行的、垂直方向上的加法处理是在高速帧模式下执行的，高速帧模式是通过将单位像素的曝光时段设置为正常帧模式下的1/2倍来实现的，在正常帧模式下，像素信息是从像素阵列单元10中的所有单位像素3读出的。

即使在对信号电平Ssig执行了n位的A/D转换处理之后，计数器254也可以保持指示特定行中的单位像素3的A/D转换结果的计数值。在本实施例中，通过利用计数器254的这个数据保持特性，在计数器254中实现了对多行中的单位像素3的A/D转换值的加法处理。

将经受加法处理的多行可以是两行或更多行，或者是大于3的任意多行。多行之间的可接受关系不仅仅是相邻行，而且也可以是相隔多行。例如，一般地，如果像素阵列单元10用于彩色图像捕获，则为了与色彩分离滤波器的色彩排列相匹配，即，使相同的色彩分量将被相加，选择合适的行。例如，如果色彩排列为拜尔排列，则对奇数行或者对偶数行执行加法处理。

水平方向上的加法处理也是相同的情况。将经受加法处理的多列可以是两列或更多列，或者可以是大于3的任意多列。多列之间的可接受关系不仅仅是相邻列，而且可以是相隔多列。例如，一般地，如果像素阵列单元10用于彩色图像捕获，则为了与色彩分离滤波器的色彩排列相匹配，即，使相同的色彩分量将被相加，选择合适的列作为对象。例如，如果色彩排列是拜尔排列，则对奇数列或者偶数列执行加法处理。

描述是基于以下假设来进行的：由列A/D电路25中的具有向上/向下计数功能的计数器254执行任意行Iv和任意行Jv这两行之间的加法处理(以两行为单元的加法处理)，之后，由数字算术单元29执行任意列Ih和任意列Jh这两列之间的加法处理(以两列为单元的加法处理)。换而言之，描述是通过以下假设来进行的：加法处理是对具有预定关系的两行和两列执行的。此外，还假设行Iv是加法目标行，并且首先执行对该行的A/D转换，然后再对行Jv执行A/D转换。

正如可以从所述信号获取差分处理的基本操作描述中了解到的，在读出行Iv中的单位像素3的信号并且执行A/D转换处理的情况下，首先，读出对象行Iv的垂直选择信号φVSEL_Iv被设置成有效H，并且允许将像素信号So输出到垂直信号线19。这时，所有的数据保持控制脉冲HLDC00到HLDC11最初都被设置成有效H(t1_Iv到t10_v)，并且在比较处理和计数处理的过程中(t10_Iv到t14_Iv)被设置成禁用L，并且尽管没有示出，但是所有的计数时钟信号TH00到TH11也都被设置成禁用L(t1_v到t26_Iv)。

假设行Iv的复位分量是Vrst_Iv，而其复位电平是Srst_Iv，并且行Iv的信号分量是Vsig_Iv，而其信号电平是Ssig_v。通过对它们执行比较处理和计数处理(t1_Iv到t26_v)，计数器254保持通过以下等式来获得的数字值Dsig_Iv(t26_Iv)：(第二比较时段中的计数值)-(第一比较时段中的计数值)＝“(Srst_Iv+Vsig_Iv)-Srst_Iv＝Vsig_Iv”。

在对行Iv的A/D转换时段结束之后，在没有对计数器254进行复位的情况下，就接连地执行了对行Jv中的单位像素3的信号的读出操作和A/D转换处理，并且重复与行Iv的处理相似的读出操作。因此，首先，前一读出对象行Iv的垂直选择信号φVSEL_Iv被设置成禁用L，然后下一个读出对象行Jv的垂直选择信号φVSEL_Iv被设置成有效H，并且允许将像素信号So输出到垂直信号线19(t1_Jv＝t26_Iv)。

这时，所有的数据保持控制脉冲HLDC00到HLDC11最初都被设置成有效H(t1_Jv到t10_Jv)，并且在比较处理和计数处理的过程中(t10_Jv到t14_Jv)被设置成禁用L，并且尽管没有示出，但是所有的计数时钟信号TH00到TH11也都被设置成禁用L(t1_Jv到t26_Jv)。

假设行Jv的复位分量是Vrst_Jv，而其复位电平是Srst_Jv，并且行Jv的信号分量是Vsig_Jv，而其信号电平是Ssig_Jv。通过对它们执行比较处理和计数处理(t1_Jv到t26_Jv)，在对行Jv的A/D转换之后，计数器254保持通过以下等式来获得的数字值：“Vsig_Iv+(Srst_Jv+Vsig_Jv)-Srst_Jv＝Vsig_Iv+Vsig_Jv”。换而言之，通过在垂直方向上将行Iv和Jv的两个信号分量Vsig_Iv和Vsig_Jv相加而获得的计数值被保持在计数器254中。(t26_Jv)。

例如，如图7所示，其中，数字值在像素信号电压Vx的曲线图上的括号中示出，假设行Iv中的复位电平Srst_Iv和行Jv中的Srst_Iv都是10，信号分量Vsig_Iv和Vsig_Jv都是60，并且信号电平Ssig_Iv和Ssig_Jv都是70。

在这种情况下，在对行Iv中的信号电平Ssig_Iv(信号分量的A/D转换中，通过从作为起始点的、通过对复位电平Srst_Iv的A/D转换而获得的计数值Drst_Iv(＝-10)开始执行向上计数，处理之后保持在计数器254中的计数值Dsig_Iv变为“-10+70＝60”。

之后，在对行Jv的A/D转换中，使用通过对行Iv的A/D转换而获得的计数值Dsig_Iv(＝60)作为起始点，首先对复位电平Srst_Jv执行向下计数，于是保持在计数器254中的值Drst_Jv变为“60-10＝50”。此外，还使用计数值Drst_Jv(50)作为起始点来对信号电平Ssig_Jv执行向上计数，于是处理之后保持在计数器254中的计数值ADD变为“50+70＝120”。这个值表示行Iv中的信号分量Vsig_Iv的值与Jv中的信号分量Vsig_Jv的加法结果。

在之前的示例中，数字加法处理是在列A/D电路25中通过切换向上计数和向下计数来执行的。这时，如果使用能够由自身来切换计数模式的计数器，则存在这样的优点，即，可以自动地执行用于从单位像素3的信号分量Vsig中消除复位分量Vrst的CDS处理以及加法处理。这样的配置可以通过组合独立的向上计数器和向下计数器来实现，但是，在这种情况下，可能需要这样的功能元件，例如，用以在将一个计数器(在以上示例中为向下计数器)的计数值载入另一个计数器(在以上示例中为向上计数器)之后启动计数操作的功能元件，或者，用以通过数字计算处理来对每个计数值进行相减或相加的功能元件。

在A/D转换处理之后，计数器254通过数据存储单元256将计数值传送到水平信号线18。通过这种方式，指示通过相加垂直方向上的两行Iv和Jv的信号分量Vsig_Iv和Vsig_Jv而获得的加法结果的数字数据被顺序地提供给数字算术单元29。

通过重复类似于上述的操作，可以获得这样的图像，在该图像中，垂直方向上(传感器表面上的垂直(列)方向)的像素信息被抽取成1/2。其结果是，可以将帧速率增加至正常帧速率模式下的2倍，在正常帧速率模式下，所有的像素信息都被读出。

数字算术单元29将从列处理器26提供的、指示在垂直方向上的两行Iv和Jv的信号分量Vsig_Iv和Vsig_Jv的加法结果的数字数据(下文中，也可以称为行加法数据ADD)与列Ih中的行加法数据ADD_Ih和列Jh中的行加法数据ADD_Jh相加，并最终获得指示两行和两列的加法结果的数字数据。

作为一个示例，假设计数器254执行奇数行和与其相邻的偶数行的加法处理，并且数字算术单元29执行奇数列和与其相邻的偶数列的加法处理。在这种情况下，数字算术单元29从数据存储单元256读出偶数列和奇数列的行加法数据，并将它们相加，从而执行两列之间的加法操作。

其结果是，数字算术单元29获得了这样的数字数据，该数字数据指示通过将奇数行Iv上的、水平方向上的奇数列Ih和与其相邻的偶数列Jh这两列的信号分量Vsig_IvIh和Vsig_IvJh加上与奇数行Iv相邻的偶数行Jv上的、水平方向上的奇数列Ih和与其相邻的偶数列Jh这两列的信号分量Vsig_JvIh和Vsig_JvJh而获得的加法结果。换而言之，执行的是对排列在相邻两行和两列中的四个像素的加法操作。

通过垂直信号线19从单位像素3输出的像素信号电压Vx被列A/D电路25转换成数字值，并且在垂直方向(列方向)上的多个单位像素3(在之前的示例中是排列在两行中的单位像素3)之间的数字值被相加。利用上述操作，可以获得以下效果。

例如，从像素信息量的角度来看，其与垂直方向上的像素信息被按1/2间隔抽取读出(跳读)的情况相同。但是，由于垂直方向上的两个像素之间的像素信息被相加，所以一条像素信息的信息量被加倍。因此，即使单位像素3的曝光时段被设置成1/2倍，从而将帧速率例如变为2倍高，在A/D转换过程中两行单位像素之间的数字值也被相加，并且一条像素信息的信息量也被加倍。因此，与正常帧速率模式的操作相比，灵敏度没有降低。

换而言之，用于单位像素3的缩短的曝光时间不会导致减少一条像素信息的信息量。因此，可以在不降低灵敏度的情况下实现更高的帧速率。此外，由于加法处理是由设有嵌入式向上/向下计数器的列A/D电路25通过切换向上计数模式和向下计数模式来操作的，所以可以实现更高精确度的加法处理，而无需使用与在同一半导体区域上安装有像素阵列单元10和列处理器26的芯片相分离的外部存储设备，或者使用作为列并行ADC的额外电路设备。

在以上示例中，以在两行之间执行的像素加法为例进行说明，但是，本发明并不限于这种两行相加的处理，而是还可以执行多行相加的处理。在这种情况下，如果将被相加的行的数目是M，则图像数据量可以被压缩至1/M。

此外，当图像数据量被压缩至1/M时，通过改变数据输出率来将帧速率增加至M倍。与上述专利文献的段落68到71、87所公开的技术相类似地，可以进行各种修改。这里省略对其的详细描述。

[数字加法处理的缺点]

图8A到8D是示出由计数器254执行的垂直方向上的数字加法处理以及由数字算术单元29执行的水平方向上的数字加法处理的缺点的示图。该示图示出了在垂直方向上和水平方向上执行的加法处理中的像素排列。

如果执行如上所述的数字加法处理，则加法之后的图像中的像素的空间上的中心是加法对象像素的中间位置。这个关系被顺序地累加，于是加法之后的图像中的像素位置被确定。

如果加法对象像素的行顺序或列顺序是按顺序的，例如，1，2，3，4，…，则不存在问题，但是如果，例如行顺序或列顺序不是按顺序的，例如1，3，2，4，…，则存在问题。事实上，当拍摄单色图像时，在大多数情况下都不会有问题，原因在于极少改变用以执行加法处理的加法对象像素的顺序。但是，当使用单片型成像器件来捕获彩色图像时，在对具有相同色彩的加法对象像素进行相加的情况下，很可能发生问题，原因在于加法对象像素的顺序必须根据色彩分离滤波器的色彩排列来确定。

例如，假设使用拜尔排列滤波器作为色彩分离滤波器，该滤波器具有如图8A所示的R、G、B色彩滤波器(在行R中G是Gr，在行B中G是Gb)。

当对两行和两列执行加法处理时，垂直选择信号φVSEL以从下往上数的第一行、第三行、第二行、第四行、第五行、第七行、第六行、第八行…的顺序来指定所述行。因此，如示意图所示(图8B)，其中，按将由列处理器26读出的顺序来重新排列像素，具有相同色彩的两行(即，奇数行和偶数行)被提供给列处理器26。

当在垂直方向上输入相同色彩时，布置在列处理器26的每个垂直列中的每个列A/D电路25执行加法操作。例如，列A/D电路25顺序地对以下信号执行加法操作：在第一行和第三行中具有R分量和Gr分量的每个像素信号；在第二行和第四行中具有Gb分量和B分量的每个像素信号；在第五行和第七行中具有R分量和Gr分量的每个像素信号；以及在第六行和第八行中具有Gb分量和B分量的每个像素信号。换而言之，当垂直方向上的两个像素的相同色彩分量被输入到列A/D电路25时，列A/D电路25对该相同色彩分量执行加法操作。

加法操作之后的示意图在图8C中示出。两个加法对象行的中心行，即，加法过程中的垂直方向上的形心变为加法之后的像素的中心。例如，每个中心位置是：第一行和第三行的加法之后的第二行；第二行和第四行加法之后的第三行；第五行和第七行加法之后的第六行；以及第六行和第八行加法之后的第七行。

数字算术单元29以这种图像为目标顺序地获得行加法数据ADD，并且当在水平方向上输入相同色彩时，执行加法操作。例如，数字算术单元29顺序地对以下信号执行加法操作：在第一列和第三列中具有R分量和Gb分量的每个像素信号；在第二列和第四列中具有Gr分量和B分量的每个像素信号；在第五列和第七列中具有R分量和Gb分量的每个像素信号；以及在第六列和第八列中具有Gr分量和B分量的每个像素信号。换而言之，当水平方向上的两个像素的相同色彩分量被输入到数字算术单元29时，数字算术单元29对该相同色彩分量执行加法操作。

在加法操作之后的示意图中，在水平方向上，两个加法对象列的中心列，即，在加法过程中的水平方向上的形心变为加法之后的像素中心。例如，每个中心位置是：第一列和第三列加法之后的第二列；第二列和第四列加法之后的第三列；第五列和第七列加法之后的第六列；以及第六列和第八列加法之后的第七列。

如果如图8C所示的关于垂直方向上的加法之后的中心像素被组合成如图8D的右侧所示，则由每种色彩形成的2×2格子的中心变为加法之后的色彩的空间位置。例如，假设四行和四列为一个组合，则根据算子n(n为0或正整数)，像素R的中心是“2+4n”行和“2+4n”列，像素Gr的中心是“2+4n”行和“3+4n”列，像素Gb的中心是“3+4n”行和“2+4n”列，而像素B的中心是“3+4n”行和“3+4n”列。

在这种情况下，正如从与图8D的左侧所示的像素的原始位置的比较中可以了解到的，加法前每种色彩的空间位置以等间隔来排列，而加法之后每种色彩的空间位置按四行和四列地、在其中心处成组，并且考虑其它四行和四列的组合，像素不再等间隔地排列。这导致了加法之后图像分辨率方面的问题。具体而言，很难获得具有高分辨率的加法图像。

[用于加法图像的分辨率改善方法：第一实施例]

图9到11是示出用于解决由计数器254执行的垂直方向上的数字加法处理中和由数字算术单元29执行的水平方向上的数字加法处理中的分辨率降低的方法的第一实施例的示例的示图。

图9和10是示出在第一实施例的分辨率改善方法中，与A/D转换处理并行执行的、关于垂直方向上的加权加法处理的时序图。为了简化说明，忽略了列A/D电路的偏移分量。图11是示出在第一实施例的分辨率改善方法中操作计数时钟开关516时的效果的示图。

在图9和图10中示出的示例是针对两个像素的加法处理，并且该两个像素之间的加权比率被设置成1∶2(称为2倍加权加法)。图9所示的第一示例是比率为1∶2的2倍加权加法的情况，其中，在两个加法对象行中，A/D转换处理过程中对第一行Iv的权重被设置成1，而A/D转换处理过程中对下一行Jv的权重被设置成2。另一方面，图10所示的第二示例是比率为2∶1的2倍加权加法的情况，其中，在两个加法对象行中，A/D转换处理过程中对第一行Iv的权重被设置成2，而A/D转换处理中对下一行Jv的权重被设置成1。

如果在由计数器254执行的垂直方向上的加法处理过程中权重被设置成2，即，如果A/D转换增益被加倍，则可以采用以下任意一种方法：用于减小参考信号Vslop的斜率的第一方法(在本示例中减小到斜率的1/2倍)；用于加快计数器的频分速度的第二方法(在本示例中加快至2倍)；以及用于组合参考信号Vslop的斜率调节和计数器的频分速度调节的第三方法。

在用于减小参考信号Vslop的斜率的第一方法中，虽然可以任意地改变斜率，但是A/D转换时段会变得更长。换而言之，由于在预定长度的A/D转换时段中可转变的电压宽度(即，动态范围)变窄，所以如果需要A/D转换处理以高速度或者宽动态范围来进行操作，则存在难点。

与第一方法相反，在加快计数器的频分速度的第二方法中，可以在不对A/D转换时段或者动态范围产生影响的情况下设置权重。但是，如果提供给计数器254的计数时钟CK0本身被改变，则该时钟频率可以被任意地改变，但是，如在本实施例中所采用的，如果采用在不改变计数时钟CK0的时钟频率的情况下以比特为单位地改变计数器254的频分速度的机制，则权重值仅限于2的乘方。

另一方面，在用于组合参考信号Vslop的斜率调节和计数器的频分速度调节的第三方法中，可以结合所述调节的各自的优点。即使采用在不改变计数时钟CK0的时钟频率的情况下以比特为单位地改变计数器254的频分速度的机制，也可以在不对A/D转换时段或动态范围产生影响的情况下设置任意的权重值。

[垂直方向上的加权加法]

如图9所示，在两个加法对象行中的第一行Iv的信号被读出并且对其执行A/D转换处理的情况下，首先，读出对象行Iv的垂直选择信号φVSEL_Iv被设置成有效H，并且允许将像素信号So输出到垂直信号线19。这时，所有的数据保持控制脉冲HLDC00到HLDC11最初都被设置成有效H(t1_Iv到t10_Iv)，并且在比较处理和计数处理过程中(t10_Iv到t14_Iv)被设置成禁用L，此外，所有的计数时钟控制信号TH00到TH11都被设置成禁用L(t1_Iv到t26_Iv)。因此，通过比较处理和计数处理(t1_Iv到t26_Iv)，计数器254保持Vsig_Iv的数字值Dsig_Iv(t26_Iv)。这与图7所示的处理相同。

接下来，为了读出所述两个加法对象行中的下一行Jv的信号以执行A/D转换处理，读出对象行Jv的垂直选择信号φVSEL_Jv被设置成有效H，并且允许将像素信号So输出到垂直信号线19。这时，在没有对计数器254进行复位的情况下，行Jv中的单位像素3的信号的读出操作和A/D转换处理(t1_Jv＝t26_Iv)被接连地执行。这也与图7所示的处理相同。

另一方面，本实施例的特性特征如下所述。当对下一行Jv进行处理(t1_Jv到t26_Jv)，同时与对第一行Iv的处理(t1_Iv到t26_Iv)相同地改变参考信号Vslop的斜率时，在整个时段中(t1_Jv到t26_Jv)，到数据保持单元512_00的数据保持控制脉冲HLDC00被设置成有效H。同时，到其余数据保持单元512_01到512_10的数据保持控制脉冲HLDC01到HLDC10最初被设置成有效H(t1_Jv到t10_Jv)并且在比较处理和计数处理的过程中(t10_Jv到t14_Jv)被设置成禁用L。此外，计数时钟控制信号TH00被设置成有效H，并且其余的所有计数时钟控制信号TH01到TH11都被设置成禁用L(t1_Iv到t26_Iv)。

通过这种方式，数据保持控制脉冲HLDC00首先变为有效H，并且记录在最低有效位触发器510_00中的数据被保持。事实上，当对下一行Jv进行处理时(t1_Jv到t26_Jv)，最低有效位输出变为无效。因此，对下一行Jv的处理变为低分辨率处理。

当对下一行Jv进行处理时(t1_Jv到t26_Jv)，如果计数时钟控制信号TH00变为有效H，则最低有效位(0位)触发器510_00的输入时钟被传送到第二级(1位)触发器510_01的时钟端子。通过向下一位传送最低有效位时钟周期，除了最低有效位之外的其余高位比特输出的频分操作的速度被加快两倍，计数器254计数快了两倍，同时执行比以前粗的量化步长(quantization step)。

例如，图11示出了当改变计数时钟控制信号TH00、参考信号Vslop的斜率(以及根据该斜率的增益)和频分速度时来自触发器510的各比特输出。当计数时钟控制信号TH00被切换成有效H时，提供给最低有效位触发器510_00的计数时钟CIN被传送到第二级触发器510_01，因此，在切换之后，高位比特触发器可以比切换前更快地操作。但是，由于之前的最低有效位输出变为无效，所以量化执行得比以前粗。

例如，如果在计数时钟控制信号TH00被切换之前，第一级触发器510_00的计数输出D00的周期是100MHz，则第二级触发器510_01的计数输出D01的周期为50MHz。同时，当计数时钟控制信号TH00被切换成H电平时，第二级触发器510_01的计数输出D01的周期是100MHz，因此以2倍快的速度来操作高位比特触发器510中的频分操作。

这时，在对第一行Iv的处理中(t1_Iv到t26_Iv)和对下一行Jv的处理中(t1_Jv到t26_Jv)，参考信号Vslop的斜率是相同的。因此，在对第一行Iv的处理过程中，计数器值和电压值之间的关系是ΔV/Δt，并且A/D转换处理的总增益变为1，另一方面，在对下一行Jv的处理过程中，计数器值和电压值之间的关系是2ΔV/Δt，并且A/D转换处理的总增益变为2。

更具体而言，在本实施例中，当对下一行Jv进行处理时(t1_Jv到t26_Jv)，在参考信号Vslop的斜率相对于第一行Iv的处理没有改变的情况下，计数器的频分速度仅仅改变成K倍(在之前的示例中为2倍)。因此，与对第一行Iv的信号分量Vsig_Iv的A/D转换处理相比，对下一行Jv的信号分量Vsig_Jv的A/D转换处理被施加了2倍增益。

因此，假设在对第一行Iv的A/D转换中的每一数字的电压值(转换系数)为α[V/digit]，并且计数器254中的速度的增大程度(对应于计数器254中的增益)是Lv，则在对下一行Jv的A/D转换中的每一数字的电压值(转换系数)变为Lv×α。在之前的示例中，Lv＝2，并且电压值是2α。

因此，在对行Jv的A/D转换完成之后将保持在计数器254中的数字值，即，加权数字加法处理的最终计数器值变为“α×Vsig_Iv+2α×Vsig_Jv”。

例如，如图9中的像素信号电压Vx的曲线图上的括号中的数字值所示，假设在行Iv和行Jv中的信号分量Vsig_Iv和Vsig_Jv都为60，并且其复位电平Srst_Iv和Srst_Jv都是10。

在这种情况下，在对行Iv中的信号电平Ssig_Iv(信号分量Ssig_Iv)的A/D转换中，通过从作为起始点的、通过对复位电平Srst_Iv的A/D转换而得到的计数值“-Drst_Iv”(-10)开始执行向上计数，处理之后计数值“-10+70＝60＝Dsig_Iv”将被保持在计数器254中。

其后，在对行Jv的A/D转换中，通过对行Iv的A/D转换而得到的计数值“60＝Dsig_Iv”被使用作为起始点，并且首先对复位电平Srst_Jv执行向下计数，并且将保持在计数器254中的值变为“Dsig_Iv-2·Drst_Jv＝50-2×10＝40”。此外，从作为起始点的计数值40开始对信号电平Ssig_Jv执行向上计数，并且处理之后将存储在计数器254中的计数值变为“40+2×70＝180”。该计数值表示通过将行Jv中的数字值Dsig_Jv的2倍与行Iv中的数字值Dsig_Iv相加而得到的值“Dsig_Iv+2·Dsig_Jv”。

在图9所示的第一示例中，加法结果“Dsig_Iv+Lv·Dsig_Iv”是通过将频分操作变为对下一行Jv的处理中的速度的Lv(＝2)倍来获得的。但是，作为图10所示的第二示例，当对第一行Iv进行处理时，如果将计数器的频分操作变为对下一行Jv的处理的频分操作的Lv(＝2)倍时，则可以获得“Lv·Dsig_Iv+Dsig_Iv”作为加法结果。

在之前的示例中，仅仅计数器中高位比特侧的频分操作被改变为L倍，而低位比特侧的数据被视为无效，从而保持相同速度的初始计数时钟CIN的频率，并且避免计数器的功耗的增加，这并不是必须的。

如果计数器的功耗的增加是可接受的，则取代由计数时钟开关516来执行切换操作，通过使用由时钟转换器23的乘法功能生成的高速时钟，初始计数时钟CIN自身也可以改变为高频率，从而使得整个计数执行单元504可以以高速度来执行频分操作。通过这种方式，由于可以使用所有的比特数据作为有效数据，所以不会降低A/D转换精确度，并且可以在列A/D电路25内实现垂直方向上的加法处理。

此外，为了对触发器510进行控制以执行高速计数操作(频分操作)，所述电路被配置成受控，从而使得在保持触发器输出比特的加权关系恒定并且低位比特输出无效的同时，以高速度执行其余高位比特输出的频分操作。但是，这仅仅是一个示例，并且只要可以增加触发器510的频分操作的速度，任何配置都可以，并且还可以进行各种修改。

例如，在忽略用于改变提供给每级的触发器510的计数时钟的供应模式的计数时钟开关516的同时，可以提供用于将比特输出顺序地移位到低位侧的触发器510的切换装置。在这种情况下，来自后一级的触发器510的数据输出可以被视为无效。作为A/D转换数据，这种情况还将低位比特数据视为无效。但是，在这种情况下，需要用于将切换时的每个比特的计数值载入前级侧的电路。因此，与如之前的示例所示的、使用计数时钟开关516来切换计数时钟的结构相比，这种情况的电路结构将更复杂。但是，这种情况具有这样的优点，即，由于可以例如通过在切换操作之后停止向后一级的触发器510提供计数时钟来停止计数操作，所以可以实现低功耗。

此外，虽然已经具体地描述了使用异步计数器作为计数器254的情况的应用示例，但是相同的思想也可以适用于使用同步计数器的情况。例如，如果使用同步计数器，则通过使用共同的计数时钟来使每个触发器510进行操作，并且每个触发器510需要在低位比特的值为1(向上计数)或者所有低位比特的值都为0(向下计数)的时候允许将每个触发器510的值反转的门电路。

在这样的结构中，为了加快触发器510的频分操作的速度，可以提供切换电路用以获取在更低位比特侧的门电路输出。但是，与使用计数时钟开关516来切换异步计数器的计数时钟的结构相比，这种情况的电路结构将更加复杂。

可替代地，如在使用异步计数器的修改示例中所述的，可以配置成使得提供用于将切换时的每个比特的计数值载入低位侧的电路，以及提供用于将比特输出移位至低位侧的切换装置。

[水平方向上的2倍加权加法和最终的加法图像]

图12A-F到图14A-F是示出在第一实施例的分辨率改善方法中，在垂直方向上和水平方向上的加法操作过程中的像素排列的示图。与图8A到8D相似，作为对两行和两列执行加法处理的一个示例，其示出了使用具有R、G、B(在行R中G用Gr来表示，而在行B中G用Gb来表示，以相互区分)色彩滤波器的拜尔排列滤波器作为色彩分离滤波器的情况。

图12A到12F示出了这样的情况，其中，按与图8A所示相同的行顺序和列顺序来获取像素，并且对该像素应用图9所示的2倍加权加法。图13A到13F示出了这样的情况，其中，按与图8A所示相同的行顺序和列顺序来获取像素，并且对该像素应用图9所示的2倍加权加法和图10所示的2倍加权加法的组合。图14A到14F示出了这样的情况，其中，获取像素的顺序与图8A所示的顺序不同，并且对该像素应用如图9所示的2倍加权加法。

对于水平方向上的2倍加权加法处理，在垂直方向上利用Lv倍权重来相加的像素被传送给数字算术单元29，并且数字算术单元29执行水平方向上的加法处理。加法处理的执行与图8A到8D所示的处理相同。

类似于Lv倍(＝2)加权加法处理，在本实施例中，执行的是Lh倍加权加法。具体而言，下一列Jh的加法数据ADD_Jh是通过对第一列Ih的加法数据ADD_Ih加权Lh倍来获得的。一般地，设置成Lh＝Lv。根据之前的示例，例如，设置成2倍权重。

[比率为1∶2的2倍加权加法的示例]

在按与图8A所示相同的行顺序和列顺序来获取像素并且对该像素应用图9所示的2倍加权加法的情况下，首先，如图12A(与图8A相同)所示，垂直选择信号φVSEL按从下往上数的第一行、第三行、第二行、第四行、第五行、第七行、第六行和第八行…等的顺序来指定所述行。

如该示意图(图12B)所示(其中，按将由列处理器26读出的顺序来重新排列像素)，当在垂直方向上输入奇数行或者偶数行的两个相同色彩行时，布置在列处理器26的每个垂直列中的每个列A/D电路25执行加法操作。

这时，正如从图9的描述中可以了解到的，对于下一行Jv的计数器254的频分操作是对于第一行Iv的处理的2倍快，并且加法处理是通过下述方式来执行的：将第一行Iv(第一行、第二行、第五行和第六行)的权重设置为1，而将下一行Jv(第三行、第四行、第七行和第八行)的权重设置为2，如图右侧的“×2”所示。

例如，对以下信号顺序地执行加法处理：第一行中的R分量和第三行中的2倍R分量以及第一行中的Gr分量和第三行中的2倍Gr分量；第二行中的Gb分量以及第四行中的2倍Gb分量以及第二行中的B分量和第四行中的2倍B分量；第五行中的R分量和第七行中的2倍R分量以及第五行中的Gr分量和第七行中的2倍Gr分量；第六行中的Gb分量和第八行中的2倍Gb分量以及第六行中的B分量和第八行中的2倍B分量…等等。换而言之，当垂直方向上的两个像素的相同色彩分量被输入到列A/D电路25时，列A/D电路25通过使下一行Jv的分量变为第一行Iv的分量的2倍来对该相同色彩分量执行加法操作。

加法操作之后的示意图在图12C中示出。加法之后的像素中心移动到被施加更大权重的下一行Jv侧，而不是在两个加法对象行之间的中间行，即，加法过程中的垂直方向上的形心。具体而言，不是加法过程中的垂直方向上的形心，而是通过以2∶1的比率来在内部划分第一行Iv和下一行Jv之间的空间距离而获得的位置变为了加法之后的中心，并且该中心向被施加了更大权重的下一行Jv侧移动了1/3行(参考图12E)。

例如，每个中心位于：在对第一行和第三行的2倍加权加法之后，从第二行向第三行移动1/3行的位置；在对第二行和第四行的2倍加权加法之后，从第三行向第四行移动1/3行的位置；在对第五行和第七行的2倍加权加法之后，从第六行向第七行移动1/3行的位置；以及，在对第六行和第八行的2倍加权加法之后，从第七行向第八行移动1/3行的位置。

数字算术单元29顺序地获取行加法数据ADD，并且当在水平方向上输入相同色彩时，对处于上述状态的图像执行加法操作。例如，数字算术单元29对以下信号顺序地执行加法操作：第一列中的R分量和第三列中的2倍R分量以及第一列中的Gr分量和第三列中的2倍Gr分量；第二列中的Gb分量和第四列中的2倍Gb分量以及第二列中的B分量和第四列中的2倍B分量；第五列中的R分量和第七列中的2倍R分量以及第五列中的Gr分量和第七列中的2倍Gr分量；第六列中的Gb分量和第八列中的2倍Gb分量以及第六列中的B分量和第八列中的2倍B分量，…等等。

换而言之，当水平方向上的相同色彩分量的两列加法数据被输入到数字算术单元29时，数字算术单元29通过使下一列Jv的分量变为第一列Iv的2倍来对该相同色彩分量执行加法操作。

在加法操作之后的示意图中，加法之后的像素中心移动到被施加更大权重的下一列Jh侧，而不是两个加法对象列的中间列，即，加法过程中的水平方向上的形心。具体而言，不是加法过程中的水平方向上的形心，而是通过以2∶1的比率来在内部划分第一列Ih和下一列Jh之间的空间距离而得到的位置变为了加法之后的中心，并且该中心向被施加了更大权重的下一列Jh侧移动了1/3列(参考图12F)。

例如，每个中心位于：在对第一列和第三列的2倍加权加法之后，从第二列向第三列移动1/3列的位置；在对第二列和第四列的2倍加权加法之后，从第三列向第四列移动1/3列的位置；在对第五列和第七列的2倍加权加法之后，从第六列向第七列移动1/3列的位置；以及，在对第六列和第八列的2倍加权加法之后，从第七列向第八列移动1/3列的位置。

如果图12C所示的、垂直方向上的加法之后的中心被组合，则加法之后的中心是通过以2∶1的比率来内部划分第一行Iv和下一行Jv之间的空间距离和通过以2∶1的比率来在内部划分第一列Ih和下一列Jh之间的空间距离而得到的位置，如图12D右侧所示。

在这种情况下，正如从与图12D左侧所示的像素的原始位置的比较中可以了解到的，尽管其与图8D的右侧所示的状态不同，但是每个色彩的空间位置也不是等间隔地排列。

[比率1∶2和比率2∶1的组合2倍加权加法的示例]

在以与图8A所示相同的行顺序和列顺序来获取像素，并通过组合图9所示的操作和图10所示的操作来对该像素应用2倍加权加法的情况下，交替地重复比率1∶2的2倍加权加法(图9的模式)和比率2∶1的2倍加权加法(图10的模式)。这实现了考虑到移动方向的加权加法。

例如，如图13A所示(与图12A相同)，垂直选择信号φVSEL按从下往上数的第一行、第三行、第二行、第四行、第五行、第七行、第六行和第八行的顺序来指定所述行。

如该示意图(图13B)所示(其中，按将由列处理器26读出的顺序来重新排列像素)，当在垂直方向上输入奇数行或者偶数行的两个相同色彩行时，布置在列处理器26的每个垂直列中的每个列A/D电路25执行加法操作。

这时，对第一加法处理执行图9所示的比率1∶2的2倍加权加法，而对下一个加法处理执行图10所示的比率2∶1的2倍加权加法。通过这种方式，在第一加法处理中，计数器254对第一行Iv执行对下一行Jv的处理的2倍的频分操作，并且通过将第一行Iv(第一行和第五行)的权重设置为2(如图右侧“×2”所示)而将下一行Jv(第三行和第七行)的权重设置为1来执行加法操作。在下一个加法处理中，计数器254对下一行Jv执行对第一行Iv的处理的2倍的频分操作，并且通过将第一行Iv(第二行和第六行)的权重设置为1而将下一行Jv(第四行和第八行)的权重设置为2(如图右侧“×2”所示)来执行加法操作。通过将权重加倍来执行对第一行、第四行、第五行和第八行的加法处理。

例如，对以下信号顺序地执行加法操作：第一行中的2倍R分量和第三行中的R分量以及第一行中的2倍Gr分量和第三行中的Gr分量；第二行中的Gb分量以及第四行中的2倍Gb分量以及第二行中的B分量和第四行中的2倍B分量；第五行中的2倍R分量和第七行中的R分量以及第五行中的2倍Gr分量和第七行中的Gr分量；第六行中的Gb分量和第八行中的2倍Gb分量以及第六行中的B分量和第八行中的2倍B分量…等等。

换而言之，当垂直方向上的两个像素的相同色彩分量被输入到列A/D电路25时，在第一加法操作中，列A/D电路25通过使第一行Iv的分量为下一行Jv的分量的2倍来执行加法操作，而在下一个加法处理中，列A/D电路25通过使下一行Jv的分量为第一行Iv的分量的2倍来执行加法操作，并重复这些操作。

加法操作之后的示意图如图13C所示，加法之后的像素中心移动到被施加更大权重的下一行Jv侧，而不是两个加法对象行的中间行，即，在加法过程中的垂直方向上的形心。具体而言，不是加法过程中的垂直方向上的形心，而是通过以2∶1的比率在内部划分第一行Iv和下一行Jv之间的空间距离而获得的位置变为了加法之后的中心，并且该中心向被施加更大权重的下一行Jv侧移动了1/3行(参考图13E)。这与图12C的情况相同。但是，在这种情况下由于加权使得移动方向交替地变化，所以加法之后的像素中心与图12C的情况不同。

例如，每个中心位于：在以2∶1的比率对第一行和第三行执行2倍加权加法之后，从第二行向第一行移动1/3行的位置；在以1∶2的比率对第二行和第四行执行2倍加权加法之后，从第三行向第四行移动1/3行的位置；在以2∶1的比率对第五行和第七行执行2倍加权加法之后，从第六行向第五行移动1/3行的位置；以及在以1∶2的比率对第六行和第八行执行2倍加权加法之后，从第七行向第八行移动1/3行的位置。

数字算术单元29顺序地获取行加法数据ADD，并且当在水平方向上输入相同色彩时，对处于上述状态的图像执行加法操作。这时，与垂直方向上的处理相似，交替地执行比率为2∶1的2倍加权加法和比率为1∶2的2倍加权加法。

更具体而言，通过将第一列Ih(第一列和第五列)的权重设置为2(如图下方“×2”所示)而将下一列Jh(第三列和第七列)的权重设置为1来执行第一加法处理。通过将第一列Ih(第二列和第六列)的权重设置为1而将下一列Jh(第四列和第八列)的权重设置为2(如图下方“×2”所示)来执行下一个加法处理。通过将权重加倍来执行对第一列、第四列、第五列和第八列的加法处理。

例如，数字算术单元29顺序地对以下信号执行加法处理：第一列中的2倍R分量和第三列中的R分量以及第一列中的2倍Gr分量和第三列中的Gr分量；第二列中的Gb分量以及第四列中的2倍Gb分量以及第二列中的B分量和第四列中的2倍B分量；第五列中的2倍R分量和第七列中的R分量以及第五列中的2倍Gr分量和第七列中的Gr分量；第六列中的Gb分量和第八列中的2倍Gb分量以及第六列中的B分量和第八列中的2倍B分量…等等。

换而言之，当水平方向上的两个像素的相同色彩分量被输入到数字算术单元29时，在第一加法操作中，数字算术单元29通过使第一列Ih的分量为下一列Jh的分量的2倍来执行加法操作，而在下一个加法处理中，数字算术单元29通过使下一列Jh的分量为第一列Ih的分量的2倍来执行加法操作，并重复这些操作。

在加法操作之后的示意图中，加法之后的像素中心在水平方向上移动到被施加更大权重的下一列Jh侧，而不是两个加法对象列的中间列，即，在加法过程中的水平方向上的形心。具体而言，不是加法过程中的水平方向上的形心，而是通过以2∶1的比率在内部划分第一列Ih和下一列Jh之间的空间距离而获得的位置变为了加法之后的中心，并且该中心向被施加更大权重的下一列Jh侧移动了1/3列(参考图13F)。这与图12D的情况相同，但是，在本示例中由于移动方向通过加权而交替地变化，所以加法之后的像素中心与图12D的情况不同。

例如，每个中心位于：在以2∶1的比率对第一列和第三列执行2倍加权加法之后，从第二列向第一列移动1/3列的位置；在以1∶2的比率对第二列和第四列执行2倍加权加法之后，从第三列向第四列移动1/3列的位置；在以2∶1的比率对第五列和第七列执行2倍加权加法之后，从第六列向第五列移动1/3列的位置；以及在以1∶2的比率对第六列和第八列执行2倍加权加法之后，从第七列向第八列移动1/3列的位置。

如果图13C所示的垂直方向上的加法之后的中心与上述情况相组合，则每种色彩的加法之后的中心是通过在内部划分以下空间距离来获得的位置：按比率2∶1的第一行Iv和下一行Jv之间的空间距离，以及按比率2∶1的在第一列Ih和下一列Jh之间的空间距离，如图13D右侧所示。在本示例中，按与图8A所示相同的行顺序来读出像素，并且在加法处理过程中由于加权使得移动方向交替地变化。因此，与执行简单加法的情况相比，加法之后的像素中心以更加等间隔排列。其结果是，与执行简单加法处理的情况相比可以获得更高分辨率的信号(数字数据)，在简单加法处理中统一地施加权重值。

[切换获取顺序和比率为1∶2的2倍加权加法的示例]

在应用图9所示的比率为1∶2的2倍加权加法并且获取行或列的顺序与图8A所示的情况不同的情况下，通过交替地切换获取顺序，关于行排列和列排列的空间关系，事实上交替地重复比率为1∶2的2倍加权加法和比率为2∶1的2倍加权加法。这实现了考虑到移动方向的加权加法。

例如，如图14A所示，在垂直方向上的加法处理中，垂直选择信号φVSEL按从下往上数的第三行、第一行、第二行、第四行、第七行、第五行、第六行和第八行的顺序来指定所述行。

如该示意图(图14B)所示(其中，按将由列处理器26读出的顺序来重新排列像素)，当在垂直方向上输入奇数行或者偶数行的两个相同色彩行时，布置在列处理器26的每个垂直列中的每个列A/D电路25执行加法操作。这时，由于列A/D电路25按图9所示的定时来操作，所以在每个加法操作中，计数器254对下一行Jv执行对第一行Iv的操作的2倍的频分操作。通过将第一行Iv(第三行、第二行、第七行和第六行)的权重设置为1而将下一行Jv(第一行、第四行、第五行和第八行)的权重设置成2(如图右侧的“×2”所示)来执行加法处理。

预先在垂直扫描电路14的控制之下，关于行排列的空间关系，事实上，对将经受加法的行Iv和Jv进行切换，以重复地通过比率为1∶2的2倍加权加法和比率为2∶1的2倍加权加法来交替地进行加法处理。在通过将第一行、第四行、第五行和第八行的权重加倍来执行加法处理方面，所述处理与图13A到13F所示的情况相同。其结果是，如图14C所示，加法操作之后的示意图变为与图13C所示相同的示图。

数字算术单元29顺序地获取行加法数据ADD，并且当在水平方向上输入相同色彩时，对处于上述状态的图像执行加法操作。这时，与垂直方向上的处理相似，数字算术单元29按从左往右数的第三列、第一列、第二列、第四列、第七列、第五列、第六列和第八列…等的顺序来获取加法数据，并执行比率为1∶2的2倍加权加法。

在每个加法操作中，通过将第一列Ih(第三列、第二列、第七列和第六列)的权重设置为1、而将下一列Jh(第一列、第四列、第五列和第八列)的权重设置为2(如图下方的“×2”所示)，来执行加法处理。

预先在水平扫描电路12的控制之下，关于列排列的空间关系，事实上，对将经受加法的列Ih和Jh进行切换，以重复地通过比率为1∶2的2倍加权加法和比率为2∶1的2倍加权加法来交替地进行加法处理。在通过将第一列、第四列、第五列和第八列的权重加倍来执行加法处理方面，所述处理与图13A到13F所示的情况相同。其结果是，如图14D所示，加法操作之后的示意图变为与图13D所示相同的示图。

在本示例中，在每个加法处理时，作为对计数器254的加权控制(具体而言，是对计数时钟控制信号TH的控制)，执行的是图9所示的比率为1∶2的2倍加权加法，并且事实上，通过交替地切换获取行的顺序或者获取列的顺序，关于行排列和列排列中的空间关系，来交替地重复比率为1∶2的2倍加权加法和比率为2∶1的2倍加权加法。其结果是，与图13A-F所示的情况相似，与执行简单加法的情况相比，加法之后的像素中心更加等间隔地排列。结果，与执行简单加法的情况相比，可以获得更高分辨率的信号(数字数据)，在执行简单加法的情况下，统一地施加权重值。

正如从以上描述中可以了解到的，并不总是可以通过简单地应用加权加法来确定地将加法之后的像素位置排列成等间隔。为了在加权加法之后更加等间隔地排列像素中心，应当考虑如何选择加法对象像素以及使用什么值作为权重值。

此外，当获取彩色图像时，图像可能受到色彩分离滤波器的色彩排列的影响。换而言之，为了在不发生色彩混合的情况下执行加法处理，并且使空间距离关系与色彩分离滤波器的原始色彩排列相同，可以想象到将存在对加法对象像素和权重值的选择之间的关系的一定程度的限制。

[权重值的修改示例]

在上述的详细描述中，描述了针对拜尔排列中的两行和两列的2倍加权加法。但是，这仅仅是一个示例，并且可以在权重值、获取加法对象行和列的空间位置、以及加法对象行和列的数目方面进行各种修改。

例如，在权重值方面，并不限于2倍，而可以使用更大的数字，例如2的乘方中的4、8…。例如，在上述描述中，示出了计数器254在A/D转换处理中以2倍速度来执行频分操作的情况，但是本发明并不限于此，也可以对触发器510进行控制以执行更高速的计数操作(频分操作)。在这种情况下，可以执行更粗的量化步长。

例如，如果按图4和图5所示来配置计数执行单元504，则通过将计数时钟控制信号TH00和TH01设置成有效H，可以将2比特之后的计数器254的频分操作加快至4倍。这允许通过将行Iv中的信号分量Vsig_Iv的数字值Dsig_Iv加上行Jv中的信号分量Vsig_Jv的数字值Dsig_Jv的4倍来例如获得数字数据“Dsig_Iv+4·Dsig_Jv”。

此外，通过将计数时钟控制信号TH01设置成有效H，3比特之后的计数器254的频分操作可以加快至8倍。这允许通过将行Jv中的信号分量Vsig_Jv的数字值Dsig_Jv的8倍加上行Iv中的信号分量Vsig_Iv的数字值Dsig_Iv来获得数字数据“Dsig_Iv+8·Dsig_Jv”。

类似地，如果计数时钟控制信号TH0T(T＝S-1)被设置成有效H，则S比特之后的计数器254的频分操作可以加快至2^S倍，从而使得可以将增益增大至2^S倍。这允许通过将行Iv中的信号分量Vsig_Iv的数字值Dsig_Iv加上行Jv中的信号分量Vsig_Jv的数字值Dsig_Jv的2^S倍来获得数字数据“Dsig_Iv+2^S·Dsig_Jv”。

当通过几个阶段，例如L1倍(＝2)、L2倍(＝4)、L3倍(＝8)…等，使得计数器的频分操作变为高速频分操作(更快)时，如果顺序地使得低位比特输出变为无效，并且仅仅以较高速度来执行其余高位比特输出的频分操作从而执行更粗的量化步长，则用于控制高位比特输出的初始计数时钟可以被保持在与计数时钟CIN相同的速度处。尽管用于加权对象行中的信号分量Vsig_Jv的A/D转换的分辨率被降低，但是在计数器操作方面，由于整个计数器根据原始计数时钟CIN来进行操作，所以不存在实质上的差异，并因此不会增加功耗。

如上所述，通过改变计数时钟控制信号TH的设置可以施加诸如2倍、4倍、8倍…等的2的乘方的权重值，并且可以对该权重值进行调节，从而使得对加法之后的像素的空间位置进行排列以获得更高分辨率的图像，即，可以更加完全地按等间隔排列加法之后的像素位置。

图15是示出用于将权重值设置成任意整数的机制的示图。

在设置权重值方面，不仅仅可以使用2的乘方也可以使用任意值。在这种情况下，如果参考信号Vslop的斜率保持恒定，则实质上将提供给计数器254的计数时钟CK0改变为更高速时钟是有利的。

此外，当采用这样的机制(其中，在不改变计数时钟CK0的时钟频率的情况下，改变计数时钟控制信号TH的设置从而以比特为单位来改变计数器254的频分速度并且将权重值设置成任意整数)时，通过改变斜率变化指令信号CHNG的设置来调节参考信号Vslop的斜率。这时，在参考信号Vslop的斜率的设置值、计数器254的频分速度的设置值、和将设置的权重值G之间存在两种关系，如图15所示。

具体而言，假设将设置的权重值为G，则可以想到的方法是：第一方法，其中，计数器254的频分速度被设置成2^n倍，而参考信号Vslop的斜率被设置成2^n/G，以满足方程式“2^(n+1)＞G＞2^n”；以及第二方法，其中，计数器254的频分速度被设置成2^n倍，而参考信号Vslop的斜率被设置成2^n/G，以满足方程式“2^n＞G＞2^(n-1)”。在任意一种方法中，乘积G都将通过下述方式来获得：将通过加快频分速度而获得的A/D转换增益2^n乘以通过改变参考信号Vslop的斜率而获得的A/D转换增益G/2^n(斜率的倍乘系数的倒数)。

例如，如果权重值被设置成3，则在第一方法中，频分速度被设置为所述速度的2倍，并且参考信号Vslop的斜率被设置为所述斜率的2/3倍，而在第二方法中，频分速度被设置成所述速度的4倍，并且参考信号Vslop的斜率被设置成所述斜率的4/3倍。正如从图中可以了解到的，在第二方法中，将设置用于计数器254的频分速度的倍乘系数更大，从而使得参考信号Vslop的斜率可以增大相差量，因而存在这样一个优点，即，即使分辨率被降低，也可以缩短A/D转换时段。另一方面，在第一方法中，虽然将设置用于计数器254的频分速度的倍乘系数较小，并且A/D转换时段变为更长，但是不会降低分辨率。

如上所述，通过改变计数时钟控制信号TH的设置和斜率变化指令信号CHNG的设置，可以使用除了2的乘方之外的任意值来改变权重值。因此，可以对权重值进行调节，从而使得加法之后的像素的空间位置按更完全的等间隔排列，从而获得更高分辨率的图像。如上所述，即使在利用2的乘方来调节权重值的情况下，加法之后的像素位置无法按完全等间隔排列，则通过使用任意值来设置权重值，也可以将该权重值设置成使得加法之后的像素位置按完全等间隔排列。

例如，图16A到16F示出了权重值被设置为3时“比率为3∶1的加法+比率为1∶3的加法”的情况，而图17A到17F示出了权重值被设置为4时“比率为4∶1的加法+比率为1∶4的加法”的情况。任意地设置利用2的乘方的权重值的调节和利用除了2的乘方之外的任意值的调节增加了加法之后的像素空间位置的调节灵活性，并使得可以找到允许等间隔地排列加法之后的像素空间位置的权重值的比率。

[用于加法图像的分辨率改善方法：第二实施例]

图18A到21是示出用于解决在由计数器254执行的垂直方向上的数字加法处理中和在由数字算术单元29执行的水平方向上的数字加法处理中的分辨率恶化问题的方法的第二实施例的示图。

图18A到18C是示出单斜率积分A/D转换系统的缺点的示图。更具体而言，该示图说明了由比较处理时段(其中，模拟像素信号电压Vx被与用于数字数据转换的参考信号Vslop进行比较)施加给A/D转换性能的影响，特别地是施加给转换处理速度的影响，并且还示出了用于缩短比较处理时段的方法的示例。

图19是用于示出与A/D转换处理并行地执行的、在垂直方向上的加法处理的时序图，该图说明了第二实施例的示例。图20是示出当利用第二实施例的分辨率改善方法来操作计数时钟开关516时的效果的示图。图21是示出在参考信号Vslop的斜率变化控制和计数器的频分速度控制之间的关系的示图。

除了第一实施例的加法处理操作之外，第二实施例具有这样的特性特征，即，即使对一行进行处理，当对信号电平Ssig进行处理时，在电压比较器252的比较处理时段中、在该比较处理完成之前，也使得参考信号Vslop的斜率和计数器254的频分速度相互关联地进行变化，从而在所述行中将A/D转换增益保持在恒定值，即，针对所述行中的像素的权重值被保持在恒定值。这使得可以以高速度来获得更高分辨率的加法图像。

具体而言，斜率变化指令信号CHNG被提供给参考信号发生器27，以将参考信号Vslop的斜率改变为所述斜率的J倍，并且计数模式控制信号UDC、复位控制信号CLR、数据保持控制脉冲HLDC、以及计数时钟控制信号TH被提供给计数器254的计数执行单元504，从而使得计数执行单元504中的每个比特输出的频分操作改变为K倍(优选地，K倍＝J倍)。

在将参考信号Vslop的斜率改变为J倍的同时，触发器510受到控制从而进行K倍速度(优选地，J倍速度)的计数操作(频分操作)，然而，只要误差(变化)在可允许范围内，就不必要严格地“同时”或者精确的J倍倍乘系数。这与允许对设置值中的误差进行控制以使得该误差(变化)在可允许范围内的常用技术相同。

但是，基本上(原则上)，在对信号分量Vsig的A/D转换处理中，倍乘系数和变化定时有必要维持相同，以获得无需校正操作的、真实地反映信号分量Vsig的数字数据Dsig，即使在信号电平Ssig和参考信号Vslop相互匹配之前参考信号Vslop被改变也是如此。

本实施例中的列处理器26(特别地，列A/D电路25)对每个复位电平(复位电位)和信号电平(信号电位)执行单斜率积分A/D转换处理。这时，复位电位被利用向上计数模式或向下计数模式中的任意一种模式(在之前的示例中为向下计数模式)来进行处理，而信号电位被利用向上计数模式或向下计数模式中的另一个模式(在之前的示例中为向上计数模式)来进行处理，从而可以从第二处理的计数处理结果中自动地获得两个处理之间的差值结果的数字数据。

在本实施例所采用的单斜率积分A/D转换系统中，A/D转换的分辨率，即1LSB的大小是由在改变参考信号Vslop的时段中的计数器254的计数速度(即，计数时钟的频率)和该参考信号Vslop的斜率来确定的。

例如，假设计数器254计数一次所需要的时段是计数周期，则参考信号Vslop在该计数周期中的变化量成为了A/D转换的分辨率(1LSB的宽度)。当1LSB的宽度很小(很窄)时，A/D转换的分辨率很高，而当1LSB的宽度很大(很宽)时，A/D转换的分辨率很低。

因此，例如，在计数速度方面，速度越快，则计数周期变为越短。如果参考信号Vslop的斜率相同，则计数周期中的参考信号Vslop的变化量，即，1LSB的宽度很小，从而使得A/D转换的分辨率很高。当参考信号Vslop的斜率相同时，如果计数速度加快，则计数值提高到参考信号Vslop和垂直信号线19上的信号电压相匹配的点，从而使得可以获得很大的数字数据，并且A/D转换增益变为很高。这意味着计数速度的变化等效于调节A/D转换增益和控制读出增益。

此外，在参考信号Vslop的斜率方面，当计数速度相同时，斜率越大，则在该时段中的参考信号Vslop的变化量越小，即，1LSB的宽度越小，并且A/D转换的分辨率变为越高。此外，当计数速度相同时，斜率越大，参考信号Vslop和垂直信号线19上的信号电压相匹配所需要的时间越长，从而使得可以获得很大的数字数据，并且A/D转换增益变高。

换而言之，当计数速度相同时，参考信号Vslop的斜率被改变以控制1LSB的宽度，从而调节参考信号Vslop和垂直信号线19上的像素信号电压Vx相匹配的时间。其结果是，即使垂直信号线19上的像素信号电压Vx相同，也可以调节匹配时刻的计数值，即，信号电压的数字值。这意味着，参考信号Vslop的斜率的变化等效于调节A/D转换增益和控制读出增益。

利用上述这点，在第一实施例中，加法处理过程中的频分速度被设置成更高速度(参考信号Vslop取决于加权值而进一步改变)，并执行加权加法。

这时，为了在处理中实现更高速度或更高精确度，有必要使列A/D电路25的速度更快。在列A/D电路25中，为了实现更快速度，如果不对参考信号Vslop的斜率进行调节，则计数器254需要更快地操作。为了增加计数器的速度，需要加快计数时钟的速度。但是，可能发生功耗增加等的问题，原因在于必须通过列A/D电路25来传递高速时钟，并且每个列中的所有列A/D电路25都以高速度来执行计数操作。

为了实现高速A/D转换处理，同时解决这些问题，可以想到：在不加快计数时钟的速度的情况下，通过调节参考信号Vslop侧来使得A/D转换的等级可变，从而压缩计数时间并实现高速处理。

例如，如图18A所示，已知的是，对于与从单位像素3输出的光强度相关的光信号输出(传感器输出)，除了与光粒子(light particle)相对应的信号分量(信号响应)之外，还将诸如像素信号发生器5中的背景噪声(传感器噪声本底)之类的噪声分量与光散粒噪声(光子散粒噪声)相加。

当对传感器输出进行A/D转换时，如果在传感器噪声本底的电平以下的传感器输出被A/D转换，则其毫无意义，原因在于传感器输出的信号分量埋没在传感器噪声本底之下。因此，对于A/D转换来说，至少超过传感器噪声本底电平的传感器输出才处在有效范围中。

光子散粒噪声相对于与光信号相对应的光电子按1/2次幂变化。因此，当信号量很小时，几乎没有光子散粒噪声，从而可以通过以高分辨率来执行A/D转换而精确地对光信号进行A/D转换。但是，当信号量变大时，光子散粒噪声量也不可忽视地变大，从而使得即使以高分辨率来对光信号进行A/D转换，也由于光子散粒噪声量而使得无法总是精确地对光信号进行A/D转换。

在光信号量很大且包含许多光子散粒噪声的区域中，使分辨率足以用于去除了光子散粒噪声的信号分量就足够了。出于这个原因，如果降低那个区域中的A/D转换分辨率(换而言之，如果量化步长变得更粗)，则关于A/D转换结果的精确度不存在问题。利用上述这点，可以想到，当信号量变大时，通过调节A/D转换的精确度，换而言之，通过采用调节分辨率或者量化步长的方法，可以根据该信号量来使A/D转换的速度变得更快。

例如，如图18B所示，当传感器输出(对应于信号分量Vsig的光电子数目：单位是“a.u.”)介于电平0到电平l之间时，量化步长被设置为1LSB，而当传感器输出介于电平1到电平2之间时，量化补长被设置为2LSB，类似地，根据越来越大的电平，逐渐地使量化步长变得更粗，即，使得分辨率降低。

这意味着，如果传感器输出电平向上变化，则按传感器输出电平的顺序来忽略构成计数器254中的计数执行单元504的低位比特触发器510的输出，并且仅可以操作高位比特触发器510。

另一方面，如从以上描述中可以了解到的，为了根据传感器输出电平来逐渐地改变分辨率，而逐渐地将参考信号Vslop的斜率变为陡峭斜率，并且如图18C所示，每单位时间的电压变化，即，每一个计数的电压差(mV/digit)被改变。

但是，在上述情况中，因为A/D转换增益变得很小，所以A/D转换结果相对于传感器输出的线性度恶化。例如，如果在对复位电平Srst的A/D转换时段中和在对信号电平Ssig的A/D转换时段中、在变化点之前的每一数字的电压值(转换系数)为α[V/digit]，则变化点之后的每一数字的电压值(转换系数)变为α/J。因此，如果A/D转换结果的计数值D被如其原样地转换成电压值，则如果在变化点处的计数值为“m”，则其变为“α·m+(D-m)·α/J”，这使得传感器输出的大小并不精确。

为了避免这种情况，可以想到：通过加快计数时钟来添加增益校正，从而抵消参考信号Vslop的斜率的变化程度，即，保持计数值和电压值之间的关系ΔV/Δt在恒定值处。这时，由于可能发生上述问题，所以实际上无法采用简单地加快计数时钟的技术。

因此，如果采用这样的机制(其中，实际上并没有改变初始计数时钟，并且从改变斜率的点开始、根据参考信号Vslop的斜率来自动地将A/D转换结果的计数器值例如校正为“α·m+(D-m)·α/J·J”)，则计数值变为“α·m+(D-m)·α＝α·D”，从而使得可以精确地获得传感器输出的大小。在第二实施例中，采用了用于改变计数器254的频分速度的机制来作为自动校正的机制。以下将进行详细描述，其中，假设加法顺序与图13A-F所示的处理相同。

在对复位电平Srst的A/D转换期间，单位像素3的复位电平Srst_Iv和Srst_Jv被读出，并且计数器254对复位电平Srst_Iv和Srst_Jv进行向下计数。这时，所有的计数时钟控制信号TH00到TH11都被设置成禁用L。

接下来，在对信号电平Ssig的A/D转换期间，起初参考信号Vslop以与A/D转换时段Trst相同的斜率来变化，并且计数器254从每个数字值Drst_Iv和Drst_Jv开始向上计数。这时，所有的数据保持控制脉冲HLDC00到HLDC11都被设置成禁用L，并且所有的计数时钟控制信号TH00到TH11都被设置成禁用L。

在点R(t21_Iv)处，参考信号Vslop的斜率变为所述斜率的J倍(例如，2倍)，并且使得在R点之前的触发器510的频分操作变为K倍(优选地，K＝J)。

例如，在对第一加法对象行Iv的处理过程中，在点R_Iv(t21_Iv)处参考信号Vslop的斜率变为2倍，同时，到数据保持单元512_00的数据保持控制脉冲HLDC00被切换成有效H，并且到计数时钟开关516_00的计数时钟控制信号TH00被切换成有效H。

这时，在某列的垂直信号线19上的行Iv中的像素信号电压Vx_Iv被数字化转换成计数器值m0_Iv。计数器254所执行的向上计数的实际数目由“t21_Iv-t20_Iv”之间的时段和计数时钟的周期来确定，并且自从从负值Drst_Iv开始向上计数开始，就确定了在点R_Iv(t21_Iv)处的计数器值m0_Iv。

此外，这时，由于数据保持控制脉冲HLDC00被设置成有效H，所以记录在最低有效位触发器510_00中的数据被保持。实质上，在点R_Iv(t21_Iv)之后，最低有效位输出就被使得无效了。由于在点R_Iv(t21_Iv)之后最低有效位输出被使得无效，所以点R_Iv(t21_Iv)之后的时段变为低分辨率时段Tsig_L1Iv。

此外，这时，如果计数时钟控制信号TH00被切换成有效H，则最低有效位(0位)触发器510_00的输入时钟被传送到第二级(1位)触发器510_01的时钟端子。通过将最低有效位的时钟周期传送到下一位，除了最低有效位之外的其余较高位输出的频分操作以2倍的速度来执行，计数器254开始以2倍速度开始计数，同时使得量化步长变得比以前粗。

例如，图20是示出当计数时钟控制信号TH00和参考信号Vslop的斜率变化时每个比特触发器510的输出的示图。在点R_Iv(t21_Iv)处计数时钟控制信号TH00切换成有效H使得提供给最低有效位触发器510_00的计数时钟CIN被传送到第二级触发器510_01，从而使得切换之后较低位比特触发器510以高速度进行操作。但是，由于最低有效位输出变为无效，所以量化步长变得比以前粗。

例如，如果在计数时钟控制信号TH00被切换之前，第一级触发器510_00的计数输出D00的周期是100MHz，则第二级触发器510_01的计数输出D01的周期是50MHz。对照上述情况，当计数时钟控制信号TH00被切换成H电平时，第二级触发器510_01的计数输出D01的周期是100Hz，因此较高位比特触发器510中的频分操作以2倍的速度进行操作。

此外，对于像素信号电压Vx_Iv，在点R_v(t21_v)之后的低分辨率时段TsigL_LlIv中，当信号电平Ssig_Iv和参考信号Vslop相互匹配时(t22_Iv)，计数器254停止操作，同时保持匹配时的计数值z0_Iv。

这时，参考信号Vslop的斜率变为点R_Iv(t21_Iv)之前的斜率的2倍，并且计数器254中的较高位比特触发器510也以2倍速度执行频分操作。因此，计数器值和电压值之间的关系变为2ΔV/2Δt＝ΔV/Δt，并且计数器值和电压值之间的关系ΔV/Δt得以稳定，这使得保持A/D转换结果相对于传感器输出的线性度。最终的计数值z0_Iv本身自动地变为真实反映信号分量Vsig的数字数据Dsig，因此，不需要外部电路的校正。

在对行Iv的A/D转换时段结束之后，在没有对计数器254进行复位的情况下，接连执行对行Jv中的单位像素3的信号的读出操作和A/D转换处理，并且重复与对行Iv的处理相似的读出操作。

这时，使参考信号Vslop的斜率与对行Iv的处理的参考信号Vslop的斜率相同。数据保持控制脉冲HLDC_00和计数时钟控制信号TH_00被保持在有效H。通过这种方式，参考信号Vslop的斜率与对行Iv的处理相同，并且计数器254中的较高位比特触发器510执行2倍速度的频分操作，从而使得计数器值和电压值之间的关系变为2ΔV/Δt。因此，在对行Jv的处理的开始，以对行Iv的处理的2倍增益来处理像素信号电压Vx_Jv。

在点R(t21_Jv)处将参考信号Vslop的斜率改变为2倍的同时，到数据保持单元512_01的数据保持控制脉冲HLDC01被切换成有效H，并且到计数时钟开关516_01的计数时钟控制信号TH01被切换成有效H。

这时，行Jv中的像素信号电压Vx_Jv被数字化转换为计数器值m0_Jv。由计数器254执行的向上计数的实际数目由“t21_Jv-t20_Jv”之间的时段和计数时钟的周期来确定，并且自从从负值Drst_Jv开始向上计数开始，就确定了在点R_Jv(t21_Jv)处的计数器值m0_Jv。

此外，这时，由于数据保持控制脉冲HLDC00和HLDC01处于有效H，所以最低有效位(0位)触发器510_00和第二级(1位)触发器510_01的数据被保持。事实上，在点R_Jv(t21_Jv)之后，最低有效位(0位)输出和第二级(1位)输出就被使得无效了。由于在点R_Jv(t21_Jv)之后0位输出和1位输出中的每一个都被使得无效，所以点R_Jv(t21_Jv)之后的时段变为又一个低分辨率时段Tsig_L1Iv。

此外，同时，如果计数时钟控制信号TH01变为有效H，则1位触发器510_01的输入时钟被传送到第三级(2位)触发器510_02的时钟端子。通过将时钟周期传送到下一比特，除了0位输出和1位输出之外的其余更高位比特输出的频分操作都按执行2倍速度的前一操作的2倍速度来执行，即，4倍速度，从而使得计数器254开始以4倍速度开始计数，同时使得量化步长变得更粗。

此外，对于像素信号电压Vx_Jv，在点R_Jv(t21_Jv)之后的低分辨率时段Tsig_L1Jv中，当信号电平Ssig_Jv和参考信号Vslop相匹配时(t22_Jv)，计数器254停止操作，同时保持匹配时的计数值z0_Jv。

这时，参考信号Vslop的斜率变为点R_Jv(t21_Jv)之前的斜率的两倍，并且计数器254中的更高位比特触发器510也以4倍速度执行频分操作。因此，计数器值和电压值之间的关系变为2ΔV/2Δt＝ΔV/Δt，并且计数器值和电压值之间的关系ΔV/Δt得以稳定，从而使得可以保持A/D转换结果相对于传感器输出的线性度。最终计数值z0_Jv自身自动地变为真实反映信号分量Vsig的数字数据Dsig，因此，不必通过外部电路来进行校正。

在对行Jv的A/D转换时段结束之后，在没有对计数器254进行复位的情况下，接连执行对行Jv中的单位像素3的信号的读出操作和A/D转换处理，并且重复与对行Jv的操作相似的读出操作。

这时，与在行Iv中的点R_Iv(t21_Iv)之后的情况相似，参考信号Vslop的斜率变为2倍，另一方面，计数器254中的更高位比特触发器510以4倍速度执行频分操作。因此，计数器值和电压值之间的关系变为4ΔV/2Δt＝2ΔV/Δt，并且与之前的情况一样，计数器值和电压值之间的关系得以稳定，从而使得以对行Iv的处理的2倍增益来处理像素信号电压Vx_Jv。

其结果是，例如，如果在对复位电平Srst的A/D转换时段Trst中和在对信号电平Ssig的A/D转换时段Tsig中、在变化点R之前的每一数字的电压值(转换系数)是α[V/digit]，则将保持在计数器254中的最终计数值是“αVsig_Iv+2α×Vsig_Jv”，并且加权加法完成。

例如，如图19中的像素信号电压Vx的曲线图上的括号中的数字值所示，假设行Iv和行Jv中的信号分量Vsig_Iv和Vsig_Jv都是60，并且行Iv和行Jv中的复位电平Srst_Iv和Srst_Jv都是10，则执行2倍加权加法。在每个定时处将保持的计数器值变为与图9所示的情况相似。

更具体而言，在对行Iv中的信号电平Ssig_Iv(信号分量Vsig_Iv)的A/D转换中，通过从作为起始点的、通过对复位电平Srst_Iv的A/D转换而得到的计数值“-Drst_Iv”(＝-10)开始执行向上计数，处理之后将保持在计数器254中的计数值变为“-10+70＝60＝Dsig_Iv”。

其后，在对行Jv的A/D转换中，以通过在行Iv中的A/D转换而得到的计数值“60＝Dsig_Iv”作为起始点来执行对复位电平Srst_Jv的向下计数，将保持在计数器254中的计数值变为“50-2×10＝40”。此外，以这个计数值40作为起始点来执行对信号电平Ssig_Jv的向上计数，并且处理之后的将保持在计数器254中的计数值变为“40+2×70＝180”。这个计数值表示通过将行Iv中的信号分量Vsig_Iv的数字值Dsig_Iv加上行Jv中的信号分量Vsig_Jv的数字值Dsig_Jv的2倍而得到的“Dsig_Iv+2·Dsig_Jv”。

正如可以从上述描述中了解到的，即使在行的A/D转换处理过程中改变参考信号Vslop的斜率，如果改变频分速度从而抵消斜率的变化，最终的计数器值z，即，信号分量Vsig的数字数据Dsig也不会受斜率变化的影响，并且如果信号分量Vsig相同，则最终计数器值z(＝Dsig)匹配。因此，不必校正最终的计数器值，并且当然不必具有用于保持变化点处的计数器值m的功能单元了。

由于变化点R之后参考信号Vslop的斜率被设置成更大，所以可以将A/D转换时段缩短差异量，从而使得可以以更高速度来获得加法图像。

在以上描述中，说明的是在对某行的A/D转换处理过程中、参考信号Vslop的斜率被设置成2倍而计数器254的频分操作的速度增加为2倍的情况。但是，并不限于这种情况，也可能存在这种情况，其中，根据传感器输出电平的上升、通过若干级来改变参考信号Vslop的斜率，并且触发器510受到控制从而以更高速度来执行计数操作(频分操作)。在这种情况下，量化步长变得更粗。

例如，如果计数执行单元504被配置成如图4和5所示，则在对行Iv的处理中，参考信号Vslop的斜率被设置成4倍大，并且计数时钟控制信号TH01被设置成有效H，从而使得可以以4倍快的速度来操作计数器254的2比特之后的频分操作，如图19所示。此外，如果参考信号Vslop的斜率被设置成8倍大，并且计数时钟控制信号TH02被设置成有效H，则使得可以以8倍快的速度来操作计数器254的3比特之后的频分操作。

类似地，参考信号Vslop的斜率被设置成2^S倍(S是正整数，“^”是乘方)，并且计数时钟控制信号TH0T(T＝S-1)被设置成有效H，从而使得可以以2^S倍快的速度来操作计数器254的S比特之后的频分操作。

如上所述，如果根据信号分量Vsig的大小(换而言之，光子散粒噪声的大小)、通过若干阶段来改变参考信号Vslop的斜率(逐渐地变为陡峭斜率)，例如J1倍(＝2倍)、J2倍(＝4倍)、J3倍(＝8倍)…等，则参考信号Vslop的整个摆动时段被进一步缩短，从而使得能够以更高速度来执行A/D转换。

此外，计数器的频分操作变为根据参考信号Vslop的斜率的变化、通过若干阶段来以更高速度进行操作，例如，K1倍(＝2倍)、K2倍(＝4倍)、K3倍(＝8倍)等，并且使得较低位数据无效，从而获得与信号分量Vsig相对应的精确的计数值作为最终输出，而不管参考信号Vslop的变化点处的计数器值为多少。由于更低位比特数据被视为无效，所以量化步长变为更粗并且A/D转换期间的分辨率进一步降低，但是与光子散粒噪声有关，更低的精确度实质上不会导致A/D转换结果的问题。

由于通过将参考信号Vslop的斜率设置为更加陡峭(更大)缩短了比较处理所需要的时间，所以可以减少计数器操作的次数，从而可以实现高速A/D转换，即，可以缩短A/D转换时段。作为对比，如果A/D转换时段相同，则可以减少计数器操作的次数，从而可以实现更低的功耗。

此外，当通过若干阶段来使计数器的频分操作更快时，如果顺序地使较低位比特输出无效，并且仅仅使其余较高位比特输出的频分操作以高速进行操作，从而执行更粗的量化步长，则可以将控制较高位比特输出的初始计数时钟保持在与计数时钟CIN相同的速度处。虽然A/D转换的分辨率被降低，但是整个计数器实质上根据原始计数时钟CIN来进行操作，因此功耗没有增加。此外，通过使用光子散粒噪声，随着信号分量Vsig变为更大，量化步长变得更粗，从而降低A/D转换精确度，因此实质上没有严重地破坏A/D转换精确度。

参考信号Vslop的斜率变化的点R是可变的，并且基于光子散粒噪声和量化噪声之间的关系、取决于要求更高精确度还是要求更快速度的目的来执行模式切换。

此外，在之前的示例中，当参考信号Vslop的斜率被设置为2^S倍时，该示例示出了将S改变1的情况，例如1、2、3，但是，本发明并不限于这种情况，而可以是任何变化步长，例如，2、4等等。在这种关系下，基于光子散粒噪声和量化噪声之间的关系，取决于要求更高精确度还是更快速度的目的来执行模式切换。

当执行加权加法时，通过使用光子散粒噪声，可以在不会严重地破坏A/D转换精确度的情况下减少计数器操作的次数，从而可以在加权加法处理过程中实现高速A/D转换。相反，如果A/D转换时段相同，则可以减少计数器操作的次数，从而可以实现更低的功耗。

[用于加法图像的分辨率改善方法：第三实施例]

图20是示出用于解决在由计数器254执行的垂直方向上的数字加法处理中和在由数字算术单元29执行的水平方向上的数字加法处理中的分辨率恶化的方法的第三实施例的示图。

在第三实施例中，不是针对两行和两列的加权加法处理的情况，而是针对三行和三列的加权加法处理的情况。针对垂直方向上的三列的加权加法处理并不是绝对必要的。

当对三个像素执行加法处理时，例如，针对三个像素的权重可以相互不同，或者仅仅针对一个像素的权重与针对其它两个像素的权重不同。在后一种情况下，例如，它们之间的关系被设置成1∶n∶1(n是大于1的值)的比率。优选地，n是正整数或大于2的任意值，例如2、3、4…等，并且更优选地，n是2的乘方，例如2、4、8…等。设置这些权重值的方法与针对两个像素的加权加法相类似。

例如，如图22A和22B所示，针对三行和三列的加权加法可以通过组合以下的加权加法处理来实现：垂直方向上的加权加法处理，其中，由列A/D电路25在垂直方向上、以三行为单位来执行加法处理；和水平方向上的加权加法处理，其中，由数字算术单元29以三列为单位来执行加法处理。

作为针对三行和三列的加权加法处理的用法，例如，如果所有处理对象像素信号的系数都被设置成相同值，则将是如图22A所示的平滑滤波处理，但是如果权重值被设置成使得中心像素的系数大于外围像素的系数，则可以实现如图22B所示的加强中心像素的加权加法处理。

在这种情况下，例如，比率为1∶2∶1的加权加法是可以的，并且当通过隔行扫描来读出像素时可以加强加法之后的形心位置，从而可以获得具有高分辨率的图像。

比率为1∶2∶1的加权加法与加法之后的空间位置发生变化的点之间的关系如下所述。更具体而言，在比率为1∶2∶1的加权加法中，与比率为1∶1∶1的加权加法相似，加法之后的空间位置没有变化，但是在加法之后加强了中心位置的方面，与加法之后空间位置发生变化的处理一样可以获得高分辨率的图像。

[成像装置]

图23示出了成像装置的示意性配置，该成像装置是利用与上述固态成像器件1相似的机制的物理信息获取设备的示例。成像装置8是用于捕获可视光彩色图像的成像装置。

上述固态成像器件1的机制不仅仅适用于固态成像器件，而且也适用于成像装置。在这种情况下，作为成像装置，可以实现通过改变加权加法之后的空间位置来获得高分辨率的机制。

这时，通过将数据设置成外部主控制器数据，可以任意地指定加快计数器的频分速度以设置权重的控制、或者对参考信号Vslop的斜率的控制，所述数据指示了对通信/定时控制器20的切换模式。

具体而言，成像装置8包括：拍摄透镜802、光学低通滤波器804、色彩滤波器组812、像素阵列单元10、驱动控制器7、列处理器26、参考信号发生器27和相机信号处理器810。拍摄透镜802将承载有位于照明设备(例如，荧光)之下的物体Z的图像的光L导向成像装置侧，并生成物体Z的图像。色彩滤波器组812例如具有按拜尔排列来排列的R、G、B色彩滤波器。驱动控制器7对像素阵列单元10进行驱动。列处理器26对从像素阵列单元10输出的像素信号执行CDS处理或者A/D转换处理。参考信号发生器27向列处理器26提供参考信号Vslop。相机信号处理器810对从列处理器26输出的图像信号执行处理。

光学低通滤波器804用于阻隔高于耐奎斯特(Nyquist)频率的频率分量，以避免折叠失真(aliasing)。此外，光学低通滤波器804还可以设有用于减少红外光分量的红外截止滤波器805。这与通用成像装置相同。

设在列处理器26的后级的相机信号处理器810具有成像信号处理器820和相机控制器900，相机控制器900充当用于控制整个成像装置8的主控制器。

成像信号处理器820具有信号分离器822和色彩信号处理器830。信号分离器822具有原色分离功能，用于当使用不同于原色滤波器的色彩滤波器时，将从列处理器26中的A/D转换功能单元提供的数字成像信号分离成R(红色)、G(绿色)和B(蓝色)的原色信号。色彩信号处理器830用于对基于通过信号分离器822来分离的原色信号R、G、B的色彩信号C执行信号处理。

此外，成像信号处理器820具有：亮度信号处理器840，用于对基于通过信号分离器822来分离的原色信号R、G、B的亮度信号Y执行信号处理；以及编码器860，用于基于亮度信号Y/色彩信号C来生成视频信号VD。

虽然没有示出，但是色彩信号处理器830例如具有白平衡放大器、γ校正单元、色差矩阵单元。白平衡放大器基于从未示出的白平衡控制器提供的增益信号来调节从信号分离器822中的原色分离功能单元提供的原色信号的增益(白平衡调节)，并将调节后的增益提供给γ校正单元和亮度信号处理器840。

基于经过白平衡调节的原色信号来执行γ校正，以用于再现正确的色彩，并且经过γ校正的每种色彩R、G、B的输出信号被输入到色差矩阵单元。色差矩阵单元执行色差矩阵处理，并将所获得的色差信号R-Y、B-Y输入到编码器860。

虽然没有示出，但是亮度信号处理器840例如具有高频亮度信号发生器、低频亮度信号发生器和亮度信号发生器。高频亮度信号发生器根据从信号分离器822中的原色分离功能单元提供的原色信号来生成包含相对较高频率分量的亮度信号YH。低频亮度信号发生器根据从白平衡放大器提供的经过白平衡调节的原色信号来生成仅包含相对较低频率分量的亮度信号YL。亮度信号发生器根据两种亮度信号YH、YL来生成亮度信号Y，并将该亮度信号Y提供给编码器860。

编码器860使用与色彩信号子载波相对应的数字信号来对色差信号R-Y、B-Y进行调制，并将它们和由亮度信号处理器840生成的亮度信号Y相组合，然后将它们转换成数字视频信号VD(＝Y+S+C；S是同步信号，C是色度信号)。

从编码器860输出的数字视频信号VD被提供给未示出的在随后级的相机信号输出单元，然后被用作监视器输出或者记录在记录介质中的数据。这时，如有必要，通过D/A转换来将数字视频信号VD转换成模拟视频信号V。

本实施例中的相机控制器900具有：微处理器902，其是以中央处理单元(CPU)为代表的、电子计算机的中央核心，其中，由计算机执行的操作和控制功能被集成在超小型集成电路上；只读存储器(ROM)904，充当专用于读出的存储器；随机存取存储器(RAM)906，其是易失性存储器的一个示例，并且按需而可读可写；以及其它未示出的外围构件。微处理器902、ROM904和RAM906还统称为微计算机。

以上，“易失性存储器”指的是当装置的电源被切断时就擦除存储器内容的存储器设备。另一方面，“非易失性存储器”指的是即使装置的主电源被切断也可以保持存储器内容的存储器设备。不仅可以使用非易失性半导体存储器设备来作为存储器设备，而且可以使用任何可以保持存储器内容的存储器设备。可替代地，除了非易失性半导体存储器之外，还可以使用通过提供备份电源来配置成非易失的存储器。

此外，所述存储器并不限于用半导体存储设备来形成，而且可以使用诸如磁盘、光盘之类的介质来构成。例如，可以使用硬盘驱动器来作为非易失性存储器。此外，可以使用从诸如CD-ROM之类的记录介质读出信息的配置来作为非易失性存储器。

相机控制器900对整个系统进行控制。特别地，在用于实现高速A/D转换处理的上述处理中，相机控制器900具有用于调整各种控制脉冲的开/关定时的功能，所述各种控制脉冲用于控制参考信号发生器27中的参考信号Vslop的斜率变化和用于控制计数器254中的频分速度。

在ROM 904中，存储了相机控制器900的控制程序，特别地，在本示例中，存储了用于通过相机控制器900来设置各种控制脉冲的开/关定时的程序。

在RAM 906中，存储了用于通过相机控制器900来执行各种处理的数据。

此外，相机控制器900被配置成可以插入或移除诸如存储卡之类的记录介质924，并且被配置成可连接到诸如互联网之类的通信网络。例如，除了微处理器902、ROM 904和RAM 906之外，相机控制器900还具有存储器读出单元907和通信I/F(接口)908。

记录介质924用于存储数据和各种设置值，所述数据例如是致使微处理902执行软件处理的程序数据，所述设置值例如是基于从亮度信号处理器840提供的亮度系统信号的、测光数据(photometric data)DL的通量范围和曝光控制处理(包括电子快门控制)、以及用于参考信号发生器27中的参考信号Vslop的斜率变化的控制和用于计数器254中的频分速度的控制的各种控制脉冲的开/关定时。

存储器读出单元907将从记录介质924读出的数据存储(安装)到RAM906。通信I/F908用于连接并传递在诸如互联网之类的通信网络之间的通信数据。

在这种成像装置8中，在与像素阵列单元10相分离的模块中示出驱动控制器7和列处理器26。但是，很显然，如以上关于固态成像器件1的描述所述，可以使用单片固态成像器件1，其中，驱动控制器7和列处理器26被集成在同一半导体基底上，在该半导体基底上还安装有像素阵列单元10。

在图中，除了像素阵列单元10、驱动控制器7、列处理器26、参考信号发生器27和相机信号处理器810之外，所述成像装置8还具有包括拍摄透镜802、光学低通滤波器804或红外截止滤波器805的光学系统，优选地，该成像装置8形成具有成像功能并包括这些构件的模块封装。

上述固态成像器件1可以提供为封装有成像功能的模块，如图所示，其包括像素阵列单元10(成像单元)以及与像素阵列单元10一侧紧密关联的、包括设有A/D转换功能和差值(CDS)处理功能的列处理器26的信号处理器(除了在列处理器26的后级的相机信号处理单元之外)。可以通过在模块形式的固态成像器件1的后级提供相机信号处理器810作为其余信号处理器来构成整个成像装置8。

可替代地，虽然没有示出，但是还可以通过在具有成像功能的模块形式的固态成像器件1中提供相机信号处理器810来构成整个成像装置8，其中，像素阵列单元10和诸如拍摄透镜802之类的光学系统被封装在一起。

此外，作为固态成像器件1中的一个模块，可以包括与相机信号处理器200相对应的相机信号处理器810。在这种情况下，事实上，可以将固态成像器件1和成像装置8视为相同。

这种成像装置8被提供作为用于执行“成像”的移动设备，例如，具有成像功能的相机或移动设备。在本说明书中，“成像”不仅指通过相机来捕获正常图像，在广义上讲还指指纹检测。

如上配置的成像装置8包括上述固态成像器件1的所有功能，并且基本配置和操作被使得与上述固态成像器件1相同。因此，在成像装置8中，由于可以执行加权加法从而改变加法之后的像素的空间位置，所以可以实现用于获得比执行所有系数都统一的简单加法的情况更高的分辨率的机制。

例如，使用诸如闪存、IC卡、或者非易失性半导体存储卡(例如小型卡)之类的记录介质924来分配致使计算机执行上述处理的程序。此外，可以通过诸如互联网之类的通信网络来从服务器下载或更新所述程序。

可以将实施例所描述的固态成像器件1的处理的一部分或全部功能(特别是与实现高速A/D转换的处理相关的功能，在该高速A/D转换中，相互结合地执行参考信号Vslop的斜率变化控制和计数器频分操作的速度变化控制)存储在作为记录介质924的示例的IC卡或诸如小型卡之类的半导体存储器中。因此，可以提供所述程序或者其中存储有所述程序的记录介质。例如，用于实现高速A/D转换(其中，相互结合地执行参考信号Vslop的斜率变化控制和计数器频分操作的速度变化控制)的程序，即，将安装在RAM906等中的软件具有作为软件的用于实现高速A/D转换的控制脉冲设置功能，其与实现在对固态成像器件1的描述中说明的高速A/D转换的处理相似。

所述软件通过RAM906来读出并且通过微处理器902来执行。例如，微处理器902基于存储在ROM904和RAM906(记录介质的示例)中的程序来执行控制脉冲设置处理，从而控制选择加法对象行和列的操作、彼此关联的计数器频分速度的调节和参考信号Vslop的斜率调节(变化)。因此可以作为软件来实现这样的功能，即，改变加法之后的像素的空间位置，从而与执行所有系数都统一的简单加法的情况相比，可以获得更高分辨率的图像。

根据本发明的一个实施例，由于可以与选择加法对象像素的选择操作相结合来适当地设置权重值，所以可以通过设置合适的权重值来调节加法之后的像素位置，从而最小化分辨率恶化。其结果是，可以获得高分辨率的加法图像。

本领域技术人员应当了解，在所附权利要求或其等同物的范围内，根据设计要求和其它因素可以进行各种修改、组合、子组合和变化。

Claims

1.一种固态成像器件，包括：

比较器，用于顺序地对从多个像素中获得的模拟像素信号的预定电平和逐渐变化的、并用于将所述预定电平转换成数字数据的参考信号进行比较；

计数器，用于与在所述比较器中的针对所述预定电平的比较处理相并行地执行计数处理，并保持完成所述比较处理时的计数值，以获得指示通过将所述多个像素信号相加而获得的值的数字数据；以及

加法空间位置调节单元，用于控制用于选择将在所述比较器中处理的所述多个像素的空间位置的选择操作，并控制加法期间的权重比率，从而调节加法之后的像素的空间位置，其中，通过以权重比率来在内部划分所述多个像素之间的空间距离而获得的位置变为了加法之后的像素中心，

其中，所述加法空间位置调节单元对所述加法期间的权重比率进行控制，从而使得加法之后的每个像素的空间位置按等间隔排列。

2.如权利要求1所述的固态成像器件，其中：

所述像素设有色彩滤波器，用以生成彩色图像，并且

所述加法空间位置调节单元对所述用于选择将在所述比较器中处理的所述多个像素的空间位置的选择操作进行控制，从而使得将具有相同色彩的像素相加，并且对所述加法期间的权重比率进行控制，从而使得每个像素的空间位置按等间隔排列。

3.如权利要求1所述的固态成像器件，其中，所述加法空间位置调节单元将在所述比较器中使用的所述参考信号的斜率改变为“1/L2”倍，从而将所述加法期间的权重比率设置为“L2”倍。

4.如权利要求1所述的固态成像器件，其中，所述加法空间位置调节单元将所述计数器中的频分操作的速度改变为“L1”倍，从而将所述加法期间的权重比率设置为“L1”倍。

5.如权利要求3和4中任意一个所述的固态成像器件，其中，在所述比较器中的、针对某个像素的所述预定电平的比较处理完成之前，所述加法空间位置调节单元将所述参考信号的斜率改变为J倍，并将所述计数器中的频分操作的速度改变为J倍，从而将所述某个像素的权重值保持在恒定值。

6.如权利要求5所述的固态成像器件，其中，所述加法空间位置调节单元进行控制以将所述计数器中的每个比特输出的频分操作的速度改变为J倍，同时将所述参考信号的斜率改变为J倍。

7.根据权利要求4到6中的任意一个所述的固态成像器件，其中：

所述计数器是异步计数器，并且具有布置在每个比特级之间的计数时钟开关，该计数时钟开关用于切换输入时钟信号，并且

当所述频分操作的速度被改变时，所述加法空间位置调节单元对所述计数时钟开关进行控制以传送时钟信号，从而将该时钟信号作为更高位比特时钟信号来输入到每个比特。

8.如权利要求1所述的固态成像器件，其中：在对某个像素的像素信号的第一预定电平进行处理的过程中，所述计数器以向下计数模式或向上计数模式中的任意一种模式来执行计数处理，并保持所述比较器中的比较处理完成时的计数值，而在对同一像素的像素信号的第二预定电平进行处理的过程中，所述计数器使用所保持的计数值作为起始点、以向下计数模式或向上计数模式中的另一种模式来执行计数处理，并保持所述比较器中的比较处理完成时的计数值。

9.如权利要求8所述的固态成像器件，其中，所述计数器保持针对所述某个像素的像素信号的第二预定电平的比较处理完成时的计数值，并且当对下一像素的所述像素信号的第一预定电平和第二预定电平进行比较时，所述计数器通过使用保持在该计数器中的所述计数值作为起始点、以与针对所述某个像素的像素信号的计数模式切换相同的方式来执行计数处理，从而获得指示通过将所述多个像素信号相加而获得的值的数字数据。

10.如权利要求1所述的固态成像器件，其中，多个所述比较器针对将由每个比较器处理的所述像素信号、利用共同的所述参考信号来并行地执行比较处理。

11.一种成像装置，包括：

计数器，用于与在所述比较器中的、针对所述预定电平的比较处理相并行地执行计数处理，并保持完成所述比较处理时的计数值，以获得指示通过将所述多个像素信号相加而获得的值的数字数据；

加法空间位置调节单元，用于控制用于选择将在所述比较器中处理的所述多个像素的空间位置的选择操作，并控制加法期间的权重比率，从而调节加法之后的像素的空间位置，其中，通过以权重比率来在内部划分所述多个像素之间的空间距离而获得的位置变为了加法之后的像素中心；以及

控制器，用于控制下述控制信号的生成，所述控制信号用于控制所述加法空间位置调节单元，