CN1770831A - 数据处理方法、数据处理设备、半导体装置和电子设备 - Google Patents

Abstract

在具有设置在同一芯片上的AD转换器的固态成像设备中，在减少电路规模和传输信号线的数目的同时实现有效的乘积和操作。比较第n行读出期间的像素信号和用于数字化该像素数据的基准信号，当正在执行比较处理时，以向下计数模式和向上计数模式之一执行计数操作，然后存储当结束比较处理时的计数值。此后，通过使用第n行计数结果作为初始值，比较第(n+1)行读出期间的像素信号和基准信号，而且以向下计数模式和向上计数模式之一执行计数操作，然后，存储在结束比较处理时的计数值。

Description

数据处理方法、数据处理设备、半导体装置和电子设备

相关申请的交叉引用

本申请包含涉及于2004年7月16日在日本专利局提交的日本专利申请JP2004-209886的主题，其全部内容在此合并作为参考。

技术领域

本发明涉及数据处理方法、数据处理设备、用于检测物理量分布的、其中排列多个单元元件的半导体装置和电子设备。具体地说，本发明涉及适用于半导体装置(例如，固态成像设备和其它电子设备)的数字信号处理技术，所述半导体设备用于检测物理量分布，其中排列了多个对从外部源输入的、诸如光或辐射之类的电磁波敏感的单元元件，并且由所述单元元件通过将电磁波转换为电子信号而获得的、作为电信号的物理量分布可以被选择性地通过寻址控制而读出。具体地说，本发明涉及用于在处理多种类型的要被处理的信号时，获得所计算的数字数据的技术。

背景技术

用于检测物理量分布的半导体装置被应用在各种各样的领域中，在所述半导体装置中，以行或矩阵排列多个单元元件(例如，像素)，所述单元元件对从外部源输入的、诸如光或辐射之类的电磁波敏感。

在视频设备领域中，使用CCD(电荷耦合器件)、MOS(金属氧化物半导体)或CMOS(互补型金属氧化物半导体)固态成像设备，检测作为物理量的光(电磁波的一个实例)。这样的成像设备读取通过使用单元元件(固态成像设备中的像素)来将光转换成电信号而获得的、作为电信号的物理量分布。

固态成像设备包括放大固态成像设备。放大固态成像设备具有多个像素，所述像素由放大固态成像器件形成，所述放大固态成像器件(APS；有效像素传感器/也称为“增益单元”)在用于根据在电荷发生器中产生的信号电荷产生像素信号的像素信号发生器中具有放大驱动晶体管。例如，许多CMOS固态成像设备具有这样的配置。

在这类的放大固态成像设备中，为了将像素信号读出至外部源，对其中排列多个单元像素的像素部分执行寻址控制，以便选择性地从单独的单元像素中读取该信号。也就是说，该放大固态成像设备是寻址控制固态成像设备的一个实例。

例如，在放大固态成像设备中，使用MOS结构的有源器件(MOS晶体管)来形成像素，以便使像素自身具有放大功能，该放大固态成像设备是具有以矩阵排列的单元像素的X-Y地址固态成像装置的一个类型。也就是说，在作为光电转换器件的光电二极管中所存储的信号电荷(光电子)通过有源器件被放大，并且所放大的信号电荷被读出作为图像信息。

在该类型的X-Y地址固态成像装置中，例如，以二维矩阵排列多个像素晶体管以形成像素部分，启动在每一线(行)或每一像素中的、根据入射光的信号电荷的累积，并且通过寻址，从各个像素中顺序读取基于所累积的信号电荷的电流或电压信号。在MOS(包括CMOS)固态成像装置中，主要使用用于同时访问在一行中的像素，且从多个行的多个单元的像素部分中读取像素信号的地址控制方法。

如果需要，在模拟数字转换器(AD转换器)中，将从像素部分中读取的模拟像素信号转换为数字数据。相应地，已经提出了各种各样的AD转换机制。在一些已知机制中，根据用于同时访问在一行中的像素，以及从像素部分中读取数据的方法，采用所谓的列并行系统，在该系统中，为每一垂直列设置AD转换器和用于执行除AD转换之外的信号处理的信号处理器。

对从像素输出的像素信号执行各种类型的处理，以便产生高质量的图像，或使用用于特定应用的像素信号。这些类型的处理主要包括用于在模拟域中处理像素信号并且然后将该像素信号转换为数字信号的第一处理方法，以及用于将模拟像素信号转换为数字数据，并且然后对该数字数据执行计算(数字计算)的第二处理方法。

例如，作为第一处理方法，公开了用于检测边缘的以下机制。用于检测光的来自多个像素的电流被同时输出至输出总线，并且被增加到输出总线上或被从输出总线减去。然后，将所得到的电流转换为在时间轴上具有幅值的脉宽信号，并且通过在计数器电路中对脉宽信号的脉宽的时钟数目进行计数来对该脉宽信号进行AD转换，所述计数器电路彼此并行地垂直排列，从而将该加法/减法结果转换为数字数据。同样，还公开了用于通过在模拟域中产生在不同时间点获得的像素信号之间的差值，以及通过将该差值转换为数字数据(例如，二进制值)来检测运动部分的机制。

以下机制在相关技术中是已知的。通过使用在像素内的电容作为像素内存储器，由光电二极管所检测到的信号电荷被临时存储在像素内存储器中，并且然后被读取，从而实现电子快门(electronic shutter)。

以下机制在相关技术中是已知的。通过使用在像素内的电容作为像素内存储器，先前帧信号被存储并且被加至像素中的当前帧信号中，从而增加动态范围，执行边缘处理，或检测运动部分。

作为第二处理方法，用于通过将在不同时间点捕获的多个模拟视频信号转换为数字数据来检测运动部分的机制在相关技术中是已知的。

根据执行计算处理的电路结构，用于执行在装置外部(在芯片外部)的计算处理的方法(芯片外方法)在相关技术中是已知的。

用于在成像传感器上提供诸如加法/减法功能之类的各种处理功能的方法(上述技术被称为“芯片内方法”(on-chip method))在相关技术中是已知的。特别是，可以认为所谓的“列并行系统”结构适合于芯片内方法，在该结构中，为了从像素部分读取像素信号，在每一垂直列中设置信号处理器。

然而，在上述已知机制中，由于在处理和电路结构方面既具有优点也具有缺点，所以AD转换和计算处理的组合并不充分。例如，在模拟域中对信号执行加法/减法，并且然后将所得到的信号数字化的机制并不总是有效率的。

此外，一些已知AD转换功能具有通过执行减法处理来消除噪声分量的相关二次采样功能。然而，这样的功能仅仅执行在一个像素信号中的信号分量和复位分量之间的差值处理。也就是说，在该功能中，获得在从同一单元元件(例如像素)输出的信号中的、具有不同物理属性的信号分量和复位分量之间的差值，并且在该功能中，不处理多个具有相同物理属性的信号(例如像素信号)。因此，这样的处理不是在用于产生高质量图像或用于使用用于特定应用的像素信号的多个像素之间执行的计算。为了产生高质量图像或使用用于特定应用的像素信号，需要在AD转换之后执行某一数字计算。

因此，考虑到上述情况，本发明的一个目的是提供能够有效率地执行AD转换和计算处理的更简单的机制。

发明内容

本发明提供一种数据处理方法，包括：通过将多个信号中的第一信号的数字数据作为用于计数操作的初始值，比较对应于所述多个信号中的第二信号的数字数据的电信号和用于获得第二信号的数字数据的基准信号，在正在执行比较处理时以向下计数模式和向上计数模式之一执行计数操作，并在结束比较处理时存储计数值。

本发明还提供一种数据处理设备，包括：比较器，用于比较对应于多个信号之一的电信号和用于将该信号的电信号转换为数字数据的基准信号；以及计数器，用于当正在执行比较器的比较处理时，以向下计数模式和向上计数模式之一来执行计数操作，以及用于当结束比较器的比较处理时存储计数值。

本发明还提供一种具有以预定顺序排列的单元元件的半导体装置，每一单元元件包括：用于产生对应于所施加电磁波的电荷的电荷发生器；以及用于根据由电荷发生器产生的电荷来产生模拟单元信号的单元信号发生器，该半导体装置包括：比较器，比较对应于单元信号的电信号和用于将单元信号的电信号转换为数字数据的基准信号；以及计数器，在正在执行比较器的比较处理时，以向下计数模式和向上计数模式之一执行计数操作，并且在结束比较器的比较处理时存储计数值。

本发明还提供一种电子设备，包括：用于产生用于将要被处理的模拟信号转换为数字数据的基准信号的基准信号发生器；用于比较模拟信号和由基准信号发生器产生的基准信号的比较器；用于当正在执行比较器的比较处理时，以向下计数模式和向上计数模式之一执行计数操作，以及用于当结束比较器的比较处理时存储计数值的计数器；以及用于控制计数器的计数操作的模式的控制器。

附图说明

图1是图解作为本发明的半导体装置的第一实施例的CMOS固态成像设备的示意图。

图2是图解图1中所示的第一实施例的固态成像设备的列AD电路中的基本操作的时序图。

图3是图解图1中所示的第一实施例的固态成像设备的列AD电路中的空间差值处理操作的时序图。

图4是图解根据本发明的第二实施例的CMOS固态成像设备的示意图。

图5是图解在第二实施例的固态成像设备的列AD电路中的基本操作的时序图。

图6是图解了图4中所示的第二实施例的固态成像设备的列AD电路中的空间差值处理操作的时序图。

图7是图解与帧速率相关的空间差值处理的时序图。

图8A、8B和8C图解了在第一或第二实施例的配置中的空间差值处理的使用模式的第一实例(边缘检测)。

图9图解了在第一或第二实施例所示配置中的空间差值处理的使用模式的第一实例(边缘检测)。

图10A和10B图解了在第一或第二实施例的配置中的空间差值处理的使用模式的第二实例(图形匹配)。

图11是图解根据本发明的第三实施例的CMOS固态成像设备的示意图。

图12是图解在第三实施例的固态成像设备的列AD电路中的空间差值处理的时序图。

图13A和13B图解了在第三实施例的配置中的空间差值处理的使用模式。

图14是图解根据本发明的第四实施例的CMOS固态成像设备的示意图。

图15图解了在第四实施例的固态成像设备中所使用的基准信号发生器的DA转换电路的功能。

图16是图解在第四实施例的固态成像设备的列AD电路中的空间差值处理操作的时序图。

图17A至17F图解了在第四实施例的配置中的空间差值处理的使用模式。

图18是图解根据本发明的第五实施例的CMOS固态成像设备的示意图。

图19A至19F图解了在第五实施例的配置中的空间差值处理的使用模式。

图20是图解根据本发明的第六实施例的CMOS固态成像设备的示意图。

图21图解了在第六实施例的固态成像设备中所使用的列选择处理器的配置的实例。

图22A至22E图解了在第六实施例的配置中的空间差值处理的使用模式。

图23是图解根据本发明的第七实施例的CMOS固态成像设备的示意图。

图24是图解根据本发明的第八实施例的CMOS固态成像设备的示意图。

图25是图解在第八实施例的固态成像设备的列AD电路中的空间差值处理操作的时序图。

图26是图解根据本发明的第九实施例的CMOS固态成像设备的示意图。

图27A至27C是图解在第九实施例中所使用的单元像素的结构的示意图。

图28是图解在第九实施例中所使用的驱动单元像素的操作的时序图。

图29是图解在第九实施例的固态成像设备的列AD电路中的时间差值处理操作的时序图。

图30是图解在第九实施例中与帧速率相关的时间差值处理的时序图。

图31是图解根据本发明的第十实施例的电子设备的示意图。

图32A、32B和32C是图解计数器的改进实例的电路结构图。

具体实施方式

下面参照附图详细说明本发明的实施例。在下列说明中，使用作为一种X-Y地址固态成像装置的CMOS成像装置。假定所有的CMOS成像装置都是NMOS或PMOS。

然而，使用CMOS成像装置仅仅是示例，并且在本发明中所使用的装置并不局限于MOS成像装置。下列实施例可以被类似地应用于所有用于检测物理量分布的半导体装置，在所述半导体装置中，以行或矩阵排列多个单元元件，所述单元元件对从外部源输入的、诸如光或辐射之类的电磁波敏感。

<第一实施例：固态成像设备的配置>

图1是图解作为本发明的半导体装置的第一实施例的CMOS固态成像设备(CMOS成像传感器)的示意图。该CMOS固态成像设备也是根据本发明的电子设备的一个方面。

固态成像设备1包括：像素部分，其中以行和列(即以二维矩阵)排列多个像素，所述像素包括诸如光电二极管之类的、用于根据入射光量输出电信号的光电转换装置(电荷发生器的一个实例)，从每一像素输出的信号是电压信号。诸如CDS(相关二次采样电路)处理功能部之类的数字处理器和数字转换器(ADC：模拟数字转换器)被彼此并行地排列在各个列中。

“数字处理器被彼此并行地排列在各个列中”指的是对于基本上彼此平行的垂直列中的垂直信号线19，提供多个CDS处理功能部和数字转换器。当俯视该装置时，多个功能部可以被仅仅排列在相对于像素部分10的一边(图1中的底部的输出端)上，或者被排列在所述一边以及在像素部分10对面的另一边(图1中的顶部)上。如果使用第二类型的配置，则最好将用于在行方向中执行读出扫描(水平扫描)的水平扫描器排列在两边上并且独立操作。

其中彼此并行垂直地提供CDS处理功能部和数字转换器的典型示例是列类型图像传感器。在这种类型的图像传感器中，CDS处理功能部和数字转换器在列区域中被彼此并行地垂直排列在成像部分输出端上，并且多个信号被依次读出至输出端。换句话说，可以使用具有其它形式的成像部分。例如，一个CDS处理功能部和一个数字转换器可以被分配给多条(例如，两条)相邻的垂直信号线19，或者一个CDS处理功能部和一个数字转换器可以被分配给N条其它线中的N条垂直信号线19(垂直列)(N是正整数)。

在除列类型之外的任何形式中，由于一个CDS处理功能部和一个数字转换器被用于多条垂直信号线19(垂直列)，所以，提供开关电路(开关)以用于从像素部分10向一个CDS处理功能部或一个数字转换器，为多个列的信号线19提供像素信号。根据下一级的处理，可能需要用于存储输出信号的存储器。

通过将一个CDS处理功能部和一个数字转换器分配给多条垂直信号线19(垂直列)，可以对从像素列读取之后的像素信号执行信号处理。因此，与当在每一单元像素中对像素信号执行类似的图像处理时相比，每个单元像素的配置能够被简化，并且能够实现多像素的、较小的、并且更便宜的传感器。

此外，彼此平行地垂直排列的多个信号处理器可以同时处理一行的像素信号。因此，与当由在输出电路中或在该装置外部的一个CDS处理功能部和一个数字转换器执行处理时相比，信号处理器能够以更低的速度运行，这在能耗、频带性能和噪音方面更为有利。换句话说，当能耗和频带性能相同时，可以实现在整个传感器中的更高性能的操作。

所述能够以更低速度运行的列类型图像传感器在能耗、频带性能或噪音方面更为有利，并且其优势还在于不需要开关电路(开关)。在下列实施例中，应当假定使用该列类型图像传感器，除非另有说明。

如图1所示，第一实施例的固态成像设备1包括：像素部分(成像部分)10，其中以行和列排列(即，以方形网格排列)多个正方形单元像素3；驱动控制器7；列处理器26；基准信号发生器27，用于将AD转换的基准信号提供给列处理器26；以及排列在像素部分10外部的输出电路28。

如果需要，在列处理器26之前或之后，可以在设置列处理器26的同一半导体区域内，设置具有信号放大功能的AGC(自动增益控制)电路。如果在列处理器26之前执行AGC，则进行模拟放大，而如果在列处理器26之后执行AGC，则进行数字放大。如果直接放大n位数字数据，则会造成灰度级的损失。因而最好在对信号执行数字转换之前，进行模拟放大。

驱动控制器7被提供有从像素部分10顺序读取信号的控制电路功能。例如，该驱动控制器7包括：水平扫描电路(列扫描电路)12，用于控制列寻址或列扫描；垂直扫描电路(行扫描电路)14，用于控制行寻址和行扫描；以及通信/定时控制器20，其具有例如产生内部时钟的功能。

如通信/定时控制器20附近的虚线所示，作为高速时钟发生器的一个实例，可以设置用于产生具有高于输入时钟频率的时钟频率的脉冲的时钟转换器23。该通信/定时控制器20基于通过端子5a输入的输入时钟(主时钟)CLK0和时钟转换器23中产生的高速时钟来产生该内部时钟。

通过使用基于在时钟转换器23中产生的高速时钟的信号，能够以高速度运行AD转换处理。通过使用该高速时钟，能够执行动作提取或需要快速计算的压缩处理。另外，从列处理器26输出的并行数据能够被转换为串行数据，以便将视频数据D1输出至该设备1的外部。使用该配置，可以使用少于经AD转换的数字数据的位数的数量的端子来实现快速运行。

该时钟转换器23包括用于产生具有高于输入时钟频率的时钟频率的脉冲的内置乘法电路。该时钟转换器23从通信/定时控制器20接收低速时钟CLK2，并基于低速时钟CLK2，产生具有至少两倍于低速时钟CLK2的频率的时钟。作为时钟转换器23的乘法电路，当k1是低速时钟CLK2的频率的系数时，提供k1乘法电路，且使用各种已知电路。

虽然为了简化表示，在图1中没有示出一些行和列，但是实际上，在每一行或每一列中，都排列了几十个到几千个像素单元3。一般地，所述像素单元3由作为光接收器件(电荷发生器)的光电二极管和具有放大半导体器件的像素内放大器(例如，晶体管)形成。

例如，可以使用浮动扩散放大器作为像素内放大器。例如，对于电荷发生器，可以使用通常在CMOS传感器中所使用的、具有四个晶体管的像素内放大器，所述四个晶体管诸如作为电荷计算器件(charge reader)(传输门/读出门)的一个示例的读出选择晶体管、作为复位门电路的一个示例的复位晶体管、垂直选择晶体管、和作为用于检测浮动扩散的电势中的变化的检测装置的一个示例的源极跟随器放大晶体管。

换句话说，如在专利第2708455号中所公开的，可以使用具有三个晶体管的像素内放大器，所述三个晶体管诸如放大晶体管，其连接至漏极线以便根据由电荷生成器产生的信号电荷来放大信号电压；复位晶体管，用于复位所述电荷发生器；和读出选择晶体管(传输门)，由垂直移位寄存器通过传输线路(TRF)进行扫描。

还配置了作为形成驱动控制器7的其它部件的水平扫描电路12、垂直扫描电路14和通信/定时控制器20。所述水平扫描电路12具有从列处理器26读取计数值的读出扫描功能。通过使用类似于半导体集成电路制造技术的技术，将形成驱动控制器7的那些部件与像素部分10集成地形成在诸如单晶硅之类的半导体区域上，从而形成作为半导体系统的一个示例的固态成像装置(成像设备)。

像素单元3经由用于选择行的行控制线路15而被连接至垂直扫描电路14，并且也经由垂直信号线路19而被连接至列处理器26，其中为每个垂直列提供列AD电路25。该行控制线路15表示从垂直扫描电路14到各像素的整体布线。

在本实施例中，列AD电路25具有通过其自身获取数字数据的数据处理功能，其是多个信号的乘积和操作(product-sum operation)的结果。

每一个水平扫描电路12和垂直扫描电路14都具有如下所述的解码器，并响应于从通信/定时控制器20所提供的控制信号CN1和CN2而开始读取要被处理的像素信号。因此，在行控制线路15中包括用于驱动单元像素3的各种脉冲信号(例如，复位脉冲RST、传输脉冲TRF和DRN控制脉冲DRN)。

垂直扫描电路14和通信/定时控制器20形成单元信号选择控制器，该控制器在乘积和操作处理的控制下，指定多个单元像素3的位置，从而将来自指定单元像素3的多个像素信号输入至列处理器26。

虽然图中并未示出，但该通信/定时控制器20具有用于提供独立部件操作所需的时钟和预定定时脉冲信号的定时发生器TG(读出地址控制装置的一个实例)的功能模块，以及用于经由终端5a接收主时钟CLK0和经由终端5b接收表示操作模式的数据DATA，并且还用于输出包括与固态成像设备相关的信息的数据的通信接口的功能模块。

例如，通信/定时控制器20将水平地址信号输出至水平解码器12a，以及将垂直地址信号输出至垂直解码器14a，并且每个解码器12a或14a接收相应的地址信号，从而选择相应的列或行。

在这样的情况下，由于以二维矩阵排列像素单元3，所以最好通过以下方式执行像素信号和像素数据的快速读取。执行垂直扫描以便以行为单位访问和读取由像素信号发生器5产生的并经由垂直信号线路19在列方向中输出的模拟像素信号，并且然后，执行水平扫描以便在行方向中访问像素信号(在该实施例中，为数字像素数据)并且将其读出至输出端。像素信号和像素数据的读取并不受扫描的限制，且通过直接寻址所要读出的单元像素3，和读取只与所需单元像素3相关的信息，可以执行随机访问。

第一实施例中的通信/定时控制器20向多个部件提供具有与通过终端5a输入的主时钟CLK0频率相同的时钟CLK1和低速时钟，其中所述按比例缩小为时钟CLK1的一半或更小，所述部件诸如水平扫描电路12、垂直扫描电路14、以及列处理器26之类。按比例缩小为主时钟的一半或更小的时钟在下文中称为“低速时钟CLK2”。

垂直扫描电路14选择像素部分10的行，并将所需脉冲提供给所选择的行。例如，垂直扫描电路14包括用于定义所要读取的像素部分10的行的垂直解码器14a以及用于驱动所读取的行的垂直驱动电路14b，所述驱动是通过将脉冲提供给相当于在由垂直解码器14a所定义的读出地址(行)上的单元像素3的行控制线路15来进行的。垂直解码器14a不仅选择从其读出信号的行，而且还选择用于电子快门(electronic shutter)的行。

水平扫描电路12与低速时钟CLK2同步地顺序选择列处理器26的列AD电路25，并将相应的信号输出至水平信号线(水平输出线)18。水平扫描电路12包括：用于定义所要读取的列(在列处理器26中的列AD电路25)的水平解码器12a；以及用于根据由水平解码器12a所定义的读出地址来将列处理器26的信号输出至水平信号线18的水平驱动电路12b。如果列AD电路25所处理的位的数目为n(n是正整数)，例如10(＝n)位，则水平信号线18包括10条线路。

在如上所述配置的固态成像设备1中，经由垂直信号线19，将从每个垂直列的单元像素3输出的像素信号提供给列处理器26的相应列AD电路25。

在列处理器26和水平扫描电路12之间的信号路径上，排列了包括负载MOS晶体管(未示出)的负载晶体管部分，其中所述负载晶体管的漏极端连接至相应的垂直信号线19，以及提供了用于控制所述负载MOS晶体管的驱动的负载控制器(负载MOS控制器)。

形成像素单元3的放大晶体管连接至相应的垂直信号线19，且该垂直信号线19连接至在每个垂直列中的负载MOS晶体管的漏极，以及来自负载控制器的负载控制信号CTld被输入至所有负载MOS晶体管的栅极端。当读出信号时，预定的恒定电流继续流过连接至相应放大晶体管的负载MOS晶体管。

列处理器26的每一个列AD电路25接收一列的像素信号并将其转换成数字数据。列AD电路25还顺序接收多个在由单元信号选择控制器所指定的像素位置上受到乘积和操作(这在同一垂直列中不是必须的)的像素信号，以及根据多个像素信号来执行乘积和操作，其中，所述单元信号选择控制器通过通信/定时发生器20和垂直扫描电路14的操作来运行。列AD电路25还将所得到的值转换为数字数据。例如，每一个列AD电路25包括ADC(模拟数字转换器)电路，所述ADC电路具有用于根据低速时钟CLK2来执行乘积和操作以及将模拟信号转换为例如10位数字数据的操作功能。

以下，将给出该ADC电路的配置的细节。如下执行AD转换。将斜坡基准信号(基准电压)RAMP提供给比较器(电压比较器)，并且同时，启动使用时钟信号的计数。持续计数直到通过将经由垂直信号线19输入的模拟像素信号与基准信号RAMP进行比较而获得脉冲信号为止。

在这种情况下，通过修改除AD转换之外的电路配置，对于通过垂直信号线19输入的电压模式像素信号，可以得到在对像素进行复位之后立即产生的信号电平(噪声电平)和基于所接收的光量的实际信号电平Vsig之间的差值。利用该结构，能够消除诸如固定模式噪声(FPN)或复位噪声之类的噪声信号分量。

通过由从水平扫描电路12提供的水平选择信号所驱动的水平选择开关(未示出)，在列AD电路25中被数字化的像素数据被传输至水平信号线18，并且被输出至输出电路28。10位数字数据仅仅是实例，并且位的数目可以小于10(例如8位)或者大于10(例如14位)。

利用上述配置，从其中作为电荷发生器的光接收装置被排列在多个行和多个列中的像素部分10，从各个列顺序地输出像素信号。然后，相应于像素部分10的一个图像，即帧图像由整个像素部分10的一组像素信号来表示，其中在像素部分10中，光接收装置(光电转换装置，例如光电二极管)被排列在多个行和多个列中。

<列AD电路和基准信号发生器的详细说明>

基准信号发生器27包括DA转换电路(DAC：数字模拟转换器)27a。DA转换电路27a同步于计数时钟CK0从通信/定时控制器20所提供的、由控制数据CN4表示的初始值来产生阶梯斜坡锯齿形波(斜坡波形)，并将所产生的锯齿形波提供给列处理器26的单独的列AD电路25以作为AD转换基准信号(ADC基准信号)RAMP。虽然图1中并未示出，但可以设置噪声抑制滤波器。

基于时钟转换器23所提供的高速时钟，例如在乘法电路中产生的被相乘的时钟所产生的阶梯斜坡锯齿形波，可以以比在基于通过终端5a输入的主时钟CLK0产生锯齿形波时高的速度而被改变。

从通信/定时控制器20向基准信号发生器27的DA转换电路27a提供的控制数据CN4包含表示用于每一比较处理的斜坡电压的梯度(电压改变的程度；电压相对于时间的改变量)的信息。具体地说，设置对于每一计数操作的电压的改变量，以及每个单位时间(计数时钟CK0)改变的计数值。

对于用于确定在基准信号电平和所要处理的同一像素信号的实际信号分量电平之间的差值的信号差值，最好是将用于比较处理的斜坡电压的梯度(变化率)的绝对值的电平设置为相同。

如果对所要处理的多个信号(该实施例中为像素信号)执行信号差值处理的空间差值处理或时间差值处理，则用于处理主信号的斜坡电压的梯度(变化率)的绝对值的电平可以被设置为相同或者也可以被设置为不同。

通过将梯度(变化率)的绝对值的电平设置为不同，在从单元像素3提供的像素信号(具体地说，实际信号分量)被乘以系数之后，可以执行获得它们的和的功能，即乘积和操作。在这种情况下，如果对三个或更多像素信号执行空间差值处理或时间差值处理，则可以以期望的方式，选择与具有相同的梯度(变化率)绝对值的斜坡电压相比较的像素的数量以及与具有不同的梯度绝对值的斜坡电压相比较的像素的数量。

列AD电路25包括：电压比较器252，用于比较在基准信号发生器27的DA转换电路27a中产生的基准信号RAMP和通过垂直信号线19(V0，V1，...)、从行控制线15(H0，H1，...)的单元像素3提供的模拟像素信号。列AD电路25还包括：计数器254，用于计算直到电压比较器252完成比较处理的时间，并且用于存储该计数结果。也就是说，列AD电路25具有n位的AD转换功能。

通信/定时控制器20具有根据在电压比较器252中是像素信号的复位分量ΔV还是信号分量V_sig1用于比较处理来控制要在控制计数器254中使用的计数模式的功能。从通信/定时控制器20向每一列AD电路25的计数器254输入用于指定是以向上计数模式(up-counting mode)还是以向下计数模式(down-counting mode)来操作计数器254的模式控制信号CN5以及用于将计数器254中所存储的计数值复位到初始值的复位控制信号CN6。

基准信号发生器27中产生的阶梯斜坡基准信号RAMP被输入至每一电压比较器252的输入端RAMP，并且电压比较器252的另一输入端连接至相应的垂直信号线19，并从像素部分10接收像素信号电压。来自电压比较器252的输出信号被提供给相应的计数器254。

计数信号CK0被从通信/定时控制器20输入至计数器254的时钟端CK。

虽然未示出计数器254的配置，但是，可以通过将由锁存器形成的数据存储单元255的布线方案改变为同步计数器来实现计数器254，并且通过接收计数时钟CK0来执行内部计数。如同在阶梯电压波形中，也可以基于来自时钟转换器23的高速时钟(例如，相乘后的时钟)来产生计数时钟CK0，以便使其比通过端子5a输入的主时钟CLK0运行的更快。

通过n个锁存器的组合可以实现n位计数器254，并且能够将电路的规模减小为由两个模块形成的数据存储单元255的电路规模的一半，所述两个模块的每一个都具有n个锁存器。此外，并不是必需提供计数器24，并且整体配置变得相对较小。

虽然以下给出了第一实施例的计数器254的配置的细节，但是计数器254的主要特征如下。通过在向下计数操作和向上技术操作之间进行切换，使用无需考虑计数模式的通用向上/向下计数器(U/D CNT)，可以对同一像素信号或具有相同物理属性的多个像素信号执行计数。

计数器254被配置以便它们能够检测到计数溢出或处理正负号(+/-)。例如，通过使用已知技术，例如，通过添加溢出的剩余位(overflow surplus bit)或使用进位或借位，能够容易地处理溢出或符号。

从单元像素3输出的像素信号包含实际的、有效的信号分量以及复位分量。按照时序，首先出现复位分量(基准分量)，接下来是叠加在复位分量上的、实际的、有效的信号分量。在复位分量和叠加在复位分量上的、实际的、有效的信号分量之间的差值是实际的、有效的信号分量。

因此，为了获得像素信号的实际的、有效的信号分量V_sig1的数字数据，在通过对基准分量(复位分量ΔV)和实际的、有效的信号分量执行计数来对同一像素信号Vx执行AD转换时，为基准分量和实际信号分量(通常为复位分量)之一获得的数字数据被用作用于对其它分量(通常为信号分量)进行计数操作的初始值。利用该配置，在通过对其它分量进行计数操作以执行AD转换之后，能够自动获得作为在两个分量之间的差值的数字数据。也就是说，能够将基准分量和模拟信号的信号分量之间的差值转换为数字数据。

此外，通过计数模式的相同组合，对多个具有相同物理属性的不同像素信号(例如，具有不同像素位置的多个像素信号或者像素位置相同而成像时间不同的多个像素信号)重复执行计数操作，因此，执行多个像素信号的相加操作。通过改变计数模式的组合(具体地说，通过颠倒组合)而对多个不同的像素信号重复执行计数操作，由此执行对多个像素信号的差值(减法)操作。在通信/定时控制器20的控制下，通过调整水平扫描电路12和垂直扫描电路14的扫描模式可以实现操作处理模式的切换。

例如，在计数器254中，当通过对多个单元像素3的每一个像素信号执行计数操作来实施AD转换时，使用位多个像素信号之一所获得的数字数据作为用于对其它像素信号进行计数操作的初始值(该信号将经受第二计数操作)。结果，在通过对其它像素信号执行计数操作而执行AD转换之后，能够自动地获得对两个像素信号执行乘积和操作的结果的数字数据。

在这种情况下，通过使用相同的计数模式，通过第二计数操作获得的最后得到的计数值是作为对多个单元像素3的像素信号(具体地说，实际信号分量)相加的结果的数字数据。与此相反，通过使用不同的计数模式(相反的模式)，通过第二计数操作获得的计数值是作为对多个像素信号3的像素信号执行减法的结果的数字数据。如果对三个或更多的像素进行处理，则可以组合上述操作，而在这种情况下，可以执行获得来自单元像素3的像素信号(具体地说，实际信号分量)的、具有符号的和，即乘积和操作的功能。

作为第一实施例的计数器254，使用同步于计数时钟CK0而输出计数输出值的同步计数器。在同步计数器的情况下，通过计数时钟CK0来限制所有触发器(计数器基本元件)的操作。因而，如果需要更高频率的操作，则由于仅仅通过第一触发器(计数器基本元件)的限制频率而确定操作限制频率，所以最好是使用适用于快速操作的异步计数器。

通过控制信号12c，将控制脉冲从水平扫描电路12输入至计数器254。计数器254具有锁存计数结果的锁存功能，并且锁存计数器输出值直到经由控制线12c接收到控制脉冲为止。

为每一垂直信号线19(V0、V1、...)设置如上所述的列AD电路25以形成列处理器26，该列处理器为列并行结构的ADC模块。

列AD电路25的输出端连接至水平信号线18。如上所述，水平信号线18包括与n位列AD电路25相同的n条信号线，且所述信号线通过对应于输出线的n个传感电路(未示出)连接至输出电路28。

利用该配置，在像素信号读出时期，列AD电路25执行计数操作，并在预定时间输出该计数结果。具体地说，电压比较器252首先对来自基准信号发生器27的斜坡波形电压和通过垂直信号线19输入的像素信号电压进行比较，并且当两个电压彼此相等时，反转电压比较器252的比较器输出(在该实施例中，从H电平到L电平)。

计数器254已经以向上计数模式或向上计数模式启动与从基准信号发生器27输入的斜坡波形电压同步的计数操作，并且当接收到表示比较器输出被反转的信息时，计数器254停止该计数操作，并将计数值作为像素数据锁存(存储)，从而结束AD转换。

此后，计数器254在预定时间，根据经由控制线路12c、从水平扫描电路12输入的水平选择信号CH(i)的移位操作，顺序地将所存储的像素数据经由输出终端5c输出至外部的列处理器26或外部的具有像素部分10的芯片。

在形成固态成像设备1的元件中，可以包含其它各种信号处理电路，虽然由于它们不是直接与该实施例相关，因而并未示出。

<第一实施例：信号差值处理操作>

图2是图解在图1中示出的第一实施例的固态成像设备1的列AD电路25中，作为基本操作的信号差值处理的时序图。

例如，用于将像素部分10的每一像素单元3中所感测的模拟像素信号转换为数字信号的机制如下。寻找以预定梯度逐渐减小的斜坡波形基准信号RAMP变成与单元像素3的像素信号的信号分量或基准分量的电压相等时的时间，以及通过该计数时钟，对从产生用于比较处理的基准信号RAMP的时间直到对应于像素信号的信号分量或基准分量的电子信号与基准信号相一致的时间进行计数，从而获得与信号分量或基准分量的电平相关的计数值。

对于从垂直信号线19中输出的像素信号，按照时间顺序，在复位分量ΔV(即基准分量)之后出现信号分量V_sig，包含像素信号的噪声。如果对基准分量(复位分量ΔV)执行第一操作，则对通过将信号分量V_sig和基准分量(复位分量ΔV)相加而获得的信号执行第二操作。以下将对该操作做出清楚的论述。

对于第一个读出操作，通信/定时控制器20将模式控制信号CN5设置为低电平，以便将计数器254设置为向下计数模式，并且还将复位控制信号CN6设置为有效(在本实施例中，为高电平)达预定时间段，以便将计数器254的计数值复位到初始值0(t9)。在用于将像速信号从所选行Hx读出到垂直信号线19(V0，V1，......)的第一读出操作稳定之后，通信/定时控制器20将用于产生基准信号RAMP的控制数据CN4提供给基准信号发生器27。

一旦接收到控制数据CN4，基准信号发生器27将阶梯波形(RAMP波形)输出至电压比较器252的一个输入端RAMP作为比较电压，该阶梯波形以锯齿形波(RAMP)的形状随时间变化。电压比较器252将RAMP波形比较电压和从像素部分10提供的所选择垂直信号线19的像素信号电压(Vx)进行比较。

在将基准信号RAMP输入至电压比较器252的输入端RAMP的同时，为了通过计数器254来测量电压比较器252中的比较时间，同步于从基准信号发生器27(t10)输出的斜坡波形电压同步，将计数时钟CK0从通信/定时控制器20输入至计数器254的时钟端，并且从初始值0开始启动向下计数。也就是说，以负方向启动该计数操作。

电压比较器252比较从基准信号发生器27提供的斜坡基准信号RAMP和通过垂直信号线19输入的像素信号电压Vx，并且当两个电压彼此相等时，电压比较器252将比较器输出从H电平反转为L电平(t12)。也就是说，一旦将对应于复位分量Vrst的电压信号与基准信号RAMP进行比较，则电压比较器252在对应于复位分量Vrst的电平的时间过去之后，产生有效低(L)脉冲信号，且将所产生的脉冲信号提供给计数器254。

一旦接收到该结果，则计数器254几乎在比较器输出的反转的同时停止计数操作，并且锁存(保留/存储)作为像素数据的相应计数值，从而结束AD转换(t12)。也就是说，计数器254在产生要被提供给电压比较器252的斜坡基准信号RAMP的同时，启动向下计数，并且继续对时钟CK0进行计数直到接收到作为比较处理的结果的有效低(L)脉冲信号，从而获得相应于复位分量的电平Vrst的计数值。

在预定的向下计数时段过去(t14)之后，通信/定时控制器20停止将控制数据CN4提供给电压比较器252，以及停止将计数时钟CK0提供给计数器254。然后，电压比较器252停止产生斜坡基准信号RAMP。

在第一读出操作中，由于通过由电压比较器252对像素信号电压Vx的复位电平Vrst进行检测来执行该计数操作，因此，读取单元像素3的复位分量ΔV。

复位分量ΔV包含根据单元像素3变化的偏移噪声。然而，通常，复位分量ΔV中的变化较小，且对于所有像素，复位电平ΔV通常是公共的。因此，所选垂直信号线19的像素信号电压Vx的复位分量ΔV的输出值通常是已知的。

因此，在用于复位分量ΔV的第一读出操作中，通过调整RAMP电压，能够缩短向下计数时段(t10到t14；比较时段)。在本实施例中，通过将用于比较处理的最大时段设置为7位计数时段(128个时钟)来对复位分量ΔV执行比较处理。

随后，在第二读出操作中，除复位分量ΔV之外，读取根据入射光的数量的、每一单元像素3的电子信号分量V_sig，并且执行与第一读出操作相似的操作。具体地说，通信/定时控制器20首先将模式控制信号CN5改变为高电平，以便计数器254被设置为向上计数模式(t18)。然后，在用于将信号分量V_sig从所选择行Hx的单元像素3读出到垂直信号线19(V0，V1，...)的第二读出操作稳定之后，通信/定时控制器20将用于产生基准信号RAMP的控制数据CN4提供给基准信号发生器27。

一旦接收到控制数据CN4，基准信号发生器27将阶梯波形(RAMP波形)输出至电压比较器252的一个输入端RAMP作为比较电压(t20)，其中所述阶梯波形以锯齿(RAMP形状)的形状在时间上变化。电压比较器252比较RAMP波形比较电压和从像素部分10提供的所选择垂直信号线19的像素信号电压(Vx)。

在将基准信号RAMP输入至电压比较器252的输入端RAMP的同时，为了通过计数器254来测量在电压比较器252中的比较时间，同步于从基准信号发生器27提供的斜坡波形(t20)，将计数时钟CK0从通信/定时控制器20输入至计数器254的时钟端，并且与第一计数操作相反，在第二计数操作中，计数器254从对应于在第一读出操作中获得的单元像素3的复位分量ΔV的计数值开始启动向上计数。也就是说，以正方向启动该计数操作。

电压比较器252比较通过垂直信号线19输入的像素信号电压Vx和从基准信号发生器27提供的斜坡基准信号RAMP，并且当两个电压彼此相等时，电压比较器252将比较器输出从H电平反转为L电平(t22)。也就是说，一旦比较对应于信号分量Vsig的电压信号和基准信号RAMP，电压比较器252就在对应于信号分量Vsig的电平的时间过去之后产生有效低(L)脉冲信号，并且将所产生的脉冲信号提供给计数器254。

一旦接收到该结果，则计数器254几乎在比较器输出的反转的同时停止计数操作，并且锁存(保留/存储)作为像素数据的相应计数值，由此结束AD转换(t22)。也就是说，在产生要被提供给电压比较器252的斜坡基准信号RAMP的同时，计数器254启动向上计数，并且继续使用时钟CK0进行计数直到接收到作为比较处理的结果的有效低(L)脉冲信号，由此获得相应于信号分量Vsig的电平的计数值。

在预定的向上计数时段的过去之后(t24)，通信/定时控制器20停止将控制数据CN4提供给电压比较器252以及停止将计数时钟CK0提供给计数器254。然后，电压比较器252停止产生斜坡基准信号RAMP。

在第二读出操作中，由于通过由电压比较器252对像素信号电压Vx的信号分量Vsig进行检测来执行该计数操作，因此，读取单元像素3的信号分量Vsig。

在本实施例中，作为由计数器254执行的计数操作，在第一读出操作期间执行向下计数，并且然后，在第二读出操作期间执行向上计数。因此，在计数器254中自动地执行由等式(1)表示的减法，并且将作为减法结果的计数值在计数器254中保存为n位数字值。

[数学公式1]

(第二比较时段中的计数值)-(第一比较时段中的计数值)     ......(1)

在这种情况下，可将等式(1)修改为等式(2)，结果，计数器254中所保留的计数值是对应于信号分量V_sig的n位数字值。

[数学公式2]

(第二比较时段中的计数值)-(第一比较时段中的计数值)

＝(信号分量V_sig1+复位分量ΔV1+列AD电路25中的偏移分量)-(复位分量ΔV1+列AD电路25中的偏移分量)

＝(信号分量V_sig1)                                 ......(2)

也就是说，如上所述，根据在计数器254中的、由诸如第一读出操作期间的向下计数和第二读出操作期间的向上计数之类的两个读出操作和两个计数操作所实现的差值处理，能够消除复位分量ΔV，该复位分量ΔV包含取决于单元像素3而变化的噪声和取决于列AD电路25的偏移分量，并且使用简单的配置可以提取仅仅按照在每一像素单元3中的入射光的数量的电子信号分量V_sig。该例中。在这种情况下，也可以有效地消除复位噪声。

因此，本实施例中的列AD电路25不仅作为用于将模拟像素信号转换为数字像素信号的数字转换器，还作为CDS(相关二次采样)处理功能部。

由等式(2)中所获得的计数值表示的像素数据是正信号电压，因此消除了求反运算的需求。因而，与已知系统的兼容性高。

在第二读出操作期间，读取电子信号分量V_sig。相应地，由于在宽范围内确定光量的电平，所以需要通过将向上计数时段(t20到t24；比较时段)设置为长来将要提供给电压比较器252的斜坡电压的急剧变化。

因此，在本实施例中，通过将用于比较处理的最大时段设置为10位计数时段(1024个时钟)来执行对信号分量V_sig的比较处理。也就是说，用于复位分量ΔV(基准分量)的比较处理的最大时段被设置以使其短于用于信号分量V_sig的比较处理的最大时段。不是将用于复位分量ΔV(基准分量)的比较处理的最大时段(即，AD转换时段的最大值)设置为与用于信号分量V_sig的比较处理的最大时段相同，而是将用于复位分量ΔV(基准分量)的比较处理的最大时段设置为比用于信号分量V_sig的比较处理的最大时段短，由此缩短这两个操作的总AD转换时段。

在这种情况下，这两个操作的总处理时间被调整为在一个水平时段(一个水平处理时段)之内。可以通过设置分配给该信号的最大范围(动态范围)的位的数目以及通过设置分配给一位的计数时钟CK0的周期来进行该调整。来自基准信号发生器27的基准信号被设置为覆盖该信号的最大范围(动态范围)。

如果基准信号RAMP的梯度或计数时钟CK0的周期是固定的，则可以根据位的数目来调整该AD转换时段。例如，如果位的数目减少m，则AD转换时段可被设置为

(^为指数)。如果计数时钟CK0的周期是固定的，并且如果基准信号RAMP的梯度与1/k相乘，则信号的系数(增益)将按照因数k增加。

如果基准分量和信号分量之间的AD转换时段不同，则用于第一操作和第二操作的比较位的数目也是不同的。在这种情况下，将控制数据CN4从通信/定时控制器20提供给基准信号发生器27，并且基于控制数据CN4，在基准信号发生器27中产生斜坡电压，以便在基准信号RAMP中的斜坡电压的梯度(即变化率)在第一操作和第二操作之间相同。由于该斜坡电压是通过数字控制产生的，所以很容易地将该斜坡电压的梯度设置为对于第一操作和第二操作相同。因此，第一操作的AD转换的精确度与第二操作的AD转换的精确度相等，由此使得可以通过上/下计数器来获得由等式(1)得到的校正减法结果。

在第二计数操作结束之后的预定时间(t28)，通信/定时控制器20指示水平扫描电路12读出该像素数据。响应于该指令，水平扫描电路12通过控制线路12c，顺序移动要被提供给计数器254的水平选择信号CH(i)。

根据该操作，计数器254中存储/保留的、由等式(2)表达的计数值(即由n位数字数据表示的像素数据)被经由n条水平信号线路18从输出终端5c顺序地输出至外部列处理器26或具有像素部分10的外部芯片。随后，逐行类似地重复该操作，从而获得表示二维图像的视频数据D1。

如上所述，为了通过对基准分量(复位分量)和实际信号分量执行计数操作来实施AD转换，通过在向下计数操作和向上计数操作之间(具体地说，以相反的模式)进行切换来对相同的像素信号执行该计数操作，此外，将为基准分量(复位分量)和实际信号分量(在上述示例中，为基准分量)之一而获得的数字数据(计数值)被用作用于对其它分量(在上述实例中，为信号分量)的计数操作的初始值。结果，一旦完成通过对其它分量(在上述实例中，为信号分量)的计数操作而执行的AD转换，则可以自动获得作为两种类型的分量之间的差值的数字数据。也就是说，基准分量和模拟信号的信号分量之间的差值信号分量可以被转换成数字数据。

<第一实施例：空间差值处理操作>

图3是图解在图1中示出的第二实施例的固态成像设备1的列AD电路25中的空间差值操作的操作的时序图。该空间差值处理是位于在基本上同时捕获的图像的一个场中的不同像素位置上的多个像素信号之间的差值处理。

描述“基本上同时捕获”的原因是由于CMOS传感器所特有的环境，其中，因为在每一水平线(扫描线路)中执行扫描，所以各水平线的电荷积聚时段是不同的。例如，通过机械快门，或通过添加CMOS传感器的全局曝光功能，所有水平线具有相同的电荷积聚时段以便能够精确地在同一时间捕获图像的一个场。

空间差值处理的典型实例包括对多个相邻行(可以是3个或更多)的像素信号执行的垂直列差值处理，以及在同一行中的多个相邻像素(可以是3个或更多)上的像素信号执行的水平行差值处理。作为以下所要讨论的第一实施例的空间差值处理操作相同，执行垂直列差值处理。

“一个场时段”，是一个这样的时段，其中通过二维扫描镜像平面读取图像(具体地说，是一个垂直扫描时段)，并且且“一个帧时段”是在镜像平面上由所有像素形成一个图像所需要的时段。当在垂直方向执行用于扫描所有行的顺序扫描(逐行扫描)时，“一个场时段”，与“一个帧时段”相等。与此相反，当执行隔行扫描时，“k个场”等于“一个帧”，并且“k”表示扫描操作的数目，并且通常k为2，在所述隔行扫描中，在第一垂直扫描操作中，在垂直方向上顺序地扫描一些行，并且在第二垂直扫描操作中，在垂直方向中扫描剩余的行。与逐行扫描或隔行扫描无关，用于通过对镜像平面进行二维扫描来读取图像的一个垂直扫描场在广义上可被称为“一个帧”。在本说明书中，在以下说明中的帧表示广义上的帧。

即使在读出n位数字值之后，计数器254能够在其中保留数字值。在空间差值处理中，通过利用计数器254中的保留特性，对多个像素信号执行数字差值处理，这将在下面具体讨论。

如图3所示，对第一像素信号V1，通过在第一读出操作期间执行向下计数，并且通过在第二读出操作期间执行向上计数，由在计数器254B内的差值处理可以提取出仅仅根据在单元像素3上的入射光的数量的电子信号分量V_sig(t10到t24)。计数器254B中保留的、由等式(2)表示的计数值是表示正信号电压V_sig的n位数字值。

对于第二像素信号V2，在第一读出操作期间执行向上计数，并且在第二读出操作期间执行向下计数。也就是说，通过与用于第一像素信号V1的计数模式的组合相反的计数模式的组合来执行AD转换(t30到t44)。因此，在计数器254中自动地执行由等式(1)表示的减法处理，并且在计数器254中保留所得到的计数值。

通过与用于第一像素信号V1的计数模式的组合相反的计数模式的组合来执行用于第二像素信号V2的AD转换。因此，计数器254中保留的计数值变为如由等式(3)所示的、表示负信号电压(-V_sig2)的n位数字值。

[数学公式3]

(第二比较时段中的计数值)-(第一比较时段中的计数值)

＝-(信号分量V_sig2+复位分量ΔV2+列AD电路25中的偏移分量)+(复位分量ΔV2+列AD电路25中的偏移分量)

＝-(信号分量V_sig2)                                   ......(3)

一旦完成对第一像素信号V1的第二计数操作，启动对第二像素信号V2的第一向上计数操作，而不复位在计数器254中所保留的计数值。然后，由等式(2)表示的计数值被加到由等式(3)表示的计数值中。因此，在完成对第二像素信号V2的第二计数操作之后，在计数器254中保留的计数值是如等式(4)所示的、表示在两个像素信号V1和V2之间的差值(减法)计算结果(V_sig1-V_sig2)的n位数字值。

[数学公式4]

第一像素信号的计数值+(第二比较时段)-(第一比较时段)

＝-(信号分量V_sig+复位分量ΔV+列AD电路25中的偏移分量)+(复位分量ΔV+列AD电路25中的偏移分量)

＝(信号分量V_sig1)-(信号分量V_sig2)                   ......(4)

虽然未示出，但是与图3所示的实例相反，可以执行以下操作。对于第一像素信号V1，在第一读出操作期间执行向上计数，并且在第二读出操作期间执行向下计数。然后，对于第二像素信号V2，在不复位在计数器254中保留的计数值的情况下，在第一读出操作期间执行向下计数，并且在第二读出操作期间执行向上计数。然后，在完成对像素信号V2的第二计数操作之后，在计数器254中所保留的计数值等于在两个像素信号V1和V2之间的差值(减法)处理结果(V_sig2-V_sig1)。

如上所述，一旦完成Hy行的AD转换，在不复位计数器254的情况下，对于复位分量ΔV和信号分量V_sig，通过与用于Hy行的AD转换的计数模式的组合相反的计数模式的组合对(Hy+1)行执行AD转换。因此，在列AD电路25的计数器254中保留在同一垂直列中的Hy行和(Hy+1)行之间的减法结果，由此对这两行执行差值处理。

在完成对第二像素信号V2的第二计数操作之后的预定时间(t48)，通信/定时控制器20指示水平扫描电路12读出该像素数据。响应于该指令，水平扫描电路12经由控制线路12c，顺序地移动要被提供给计数器254的水平选择信号CH(i)。

然后，计数器254中所存储/保留的、由等式(4)所表示的计数值(即表示在两个像素信号V1和V2之间的差值(减法)结果(V_sig2-V_sig1)的n位数字值)被通过n个水平信号线18从外部终端5c顺序地输出至外部列处理器26或具有像素部分10的外部芯片。此后，在两行的多个单元中类似地重复该操作。因此结果，可以获得表示在相邻两行中的两个像素信号之间的差值(减法)计算结果的两维差值图像的计算数据D2。表示差值计算结果的图像是具有1/2的分辨率并且具有(在传感器表面上的)在垂直方向上被压缩至1/2的量的图像。

虽然在本实施例中，已经讨论了对两个相邻行所执行的差值处理，但也可以执行包括对三个或更多行的减法处理的乘积和操作。在这种情况下，当所要处理的像素的数量(在本实施例中，为行的数量)为m时，图像数据的数量可以被压缩为1/m。

如上所述，根据第一实施例的固态成像设备1，通过对基准分量(复位分量)和同一单元像素3的像素信号的信号分量重复执行计数操作，可以将基准分量和该像素信号的信号分量之间的差值信号分量转换为数字数据。另外，通过使用计数模式的不同组合，对多个(在上述实例中，为2)不同单元像素3的像素信号重复执行计数操作，可以执行在多个像素信号之间的差值(减法)计算。

例如，在计数器254中，当通过对多个单元像素3的每一像素信号执行计数操作来执行AD转换时，使用为像素信号之一所获得的数字数据作为对其它像素信号(该信号将经受第二计数操作)的计数操作的初始值。结果，在通过对其它像素信号执行计数操作以执行AD转换之后，可以自动地获得作为对这两个像素执行乘积和操作的结果的数字数据。

如图3所示，利用不同的计数模式(相反的模式)，通过第二计数操作所获得的结果计数值是作为对多个单元像素3的像素信号执行减法的结果的数字数据。相反，虽然未示出，但是利用相同的计数模式，由第二计数操作获得的计数值是作为将多个单元像素3的像素信号(具体地说，是实际信号分量)相加的结果的数字数据。可以合并上述操作，在这种情况下，可以执行从单元像素3的像素信号(具体地说，是实际信号分量)获得具有符号的和的功能(即乘积和操作)。

<第二实施例：固态成像设备的配置；流水线处理>

图4是图解根据本发明的第二实施例的CMOS固态成像设备的示意图。在第二实施例的固态成像设备1中，修改了第一实施例的固态成像设备1的列AD电路25的配置。

具体地说，在第二实施例的列AD电路25中，在计数器254之后提供作为用于存储在计数器254中保留的计数结果的n位存储装置的数据存储单元256以及位于计数器254和数据存储单元256之间的开关258。

在预定时间，将作为控制脉冲的存储器传输指令脉冲CN8从通信/定时控制器20提供给每一开关258。一旦接收到存储器传输指令脉冲CN8，开关258将在相应计数器254中保留的计数值传输到数据存储单元256。数据存储单元256保留/存储所传输的计数值。

用于在预定时间保留在数据存储单元256中的计数器254的计数值的机制并不限于其中在计数器254和数据存储单元256之间设置开关258的配置。例如，计数器254和数据存储单元256可以直接连接，并且由存储器传输指令脉冲CN8控制计数器254的输出使能。换句话说，可以使用存储器传输指令脉冲CN8作为确定数据存储单元256的数据读取定时的锁存时钟。

控制脉冲可以通过控制线路12c而从水平扫描电路12输入至数据存储单元256。该数据存储单元256保留来自计数器254的计数值直到其通过控制线路12c接收到由控制脉冲发出的指令。

当列处理器26的电压比较器252和计数器254执行相应处理时，水平扫描电路12作为用于读取在数据存储单元256中保留的计数值的读取扫描器。

根据第二实施例的配置，由于在计数器254中保留的计数值可以被传输到数据存储单元256，所以可以独立地控制AD转换(即计数器254的计数操作)以及用于将计数结果读取至水平信号线路18的读取操作。因而，可以执行用于独立或同时执行AD转换的流水线操作和用于通过水平信号线路18将该信号读出至外部成像设备1的读取操作。

<第二实施例：流水线处理基本操作>

图5是图解图4中所示的第二实施例的固态成像设备1的列AD电路25中的基本操作的时序图。列AD电路25中所实施的AD转换类似于第一实施例，且因而将省略对它的详细解释。

在第二实施例中，将数据存储单元256添加至第一实施例的配置中，并且所述包括AD转换的基本操作类似于第一实施例。在计数器254的操作(t6)之前，基于来自通信/定时控制器20的存储器传输指令脉冲CN8，将通过对前一行Hx-1的处理而获得的计数结果传输至数据存储单元256。

在第一实施例中，在完成对要被处理的像素信号的第二读出操作(即AD转换)之前，像素数据不能被输出至外部列处理器26。因此，限制了读出操作。相反，在第二实施例的配置中，在对要被处理的像素信号的第一读出操作(AD转换)之前，表示先前减法处理的计数值已经被传输到数据存储单元256。因此，并未限制该读出操作。

<第二实施例：固态成像设备的空间差值处理操作>

图6是图解在图4中所示的第二实施例的固态成像设备1的列AD电路25中的空间差值处理操作的操作的时序图。

在第二实施例中，如图5所示，由于对要被处理的像素信号的第一读出操作(AD转换)之前，将表示先前减法处理结果的计数值传输到数据存储单元256，所以并未限制该读出操作。

根据该方案，如图6所示，可以同时执行用于将差值数据通过水平信号线路18和输出电路28从数据存储单元256输出至外部成像设备1的信号输出操作，以及通过利用用于读取在当前行Hx和下一行(Hx+1)中的信号的读出操作和计数器254的计数操作的差值操作，从而取得更有效的信号输出。

图7是图解与帧速率相关的空间减法处理的时序图。如同根据图3所论述的，通过使用计数器254的向上/向下计数功能对两行的多个单元执行差值操作，可以获得减法图像，并且同时，可以压缩数据量。根据第二实施例的配置，通过提供数据存储单元256，可以并行地执行AD转换和数据读出操作。

在第二实施例中，经受差值处理的所有像素(在本实施例中，多个行)的总AD转换时段被设置为在一个行时段内。根据该方案，总AD转换时间可被减少至 倍，帧速率可以增加至2^m倍或更大。

当要被处理像素的数量为2^m时，为了将总AD转换时间减少至

倍或将帧速率增加至2^m倍，基准信号RAMP的梯度增加至2^m倍，并且也将计数时钟CK0增加至2^m倍。换句话说，不需要改变基准信号RAMP的梯度或计数时钟CK0，就可以减少位的数目。

在后面的方法中，如果在保持应用于该信号的最大范围的正常位分辨率时实现该信号的最大范围(动态范围)，则该AD转换时段(即用于每一单元像素3的全标度AD转换时段(例如n位计数的n个位))不能被应用于一行。因此，需要将每一单元像素3的最大AD转换时段减少至

倍。通常，这意味着如果不改变基准信号RAMP的梯度，则应当将位的数目减少m。

也就是说，为了在不改变基准信号RAMP的梯度或计数时钟CK0的情况下保持位分辨率时将多个像素的计算设置在一个行时段之内，需要根据要被处理的像素的数量(在该例中，为行的数量)、如上所述地调整用于计数操作的位的数目。

也就是说，如果不可能在保持AD转换的精确度的同时缩短AD转换时段，则如果2^m个像素要经受减法处理，那么在图7中的时序图中的计数器254的第二计数操作中(即信号分量V_sig的比较时段)的数字计数应当被减少至n-m位。

例如，如果在以两行为单元执行减法操作时利用10位执行计数操作，则在1024时钟时段期间正常地实施比较操作。然而，在这种情况下，利用9位执行计数操作，即，该比较时段被减少至512时钟时段。在这种情况下，基准信号发生器27的DA转换电路27a中所产生的基准信号RAMP的时间变化率应当是恒定的，这意味着该AD转换时段(即位分辨率)没有被改变。

在本实施例中，如图7中示出的时序图所表示的，通过将AD转换时段缩短至原来的1/2，无需改变计数时钟CK0或数据输出率，帧速率就能够被加倍。

如果帧速率被加倍，则每单元像素的电荷积聚时间变为原来的1/2，且信号振幅也被减少为原来的1/2，从而使得信噪比减少。类似地，如果对2^m行的多个单元执行减法以便使AD转换时段减少为原来的1/m，则帧速率被增加m倍。在这种情况下，虽然信噪比可能被减少，但是通过将n位AD转换的精确度减少至n-m位，可以增加帧速率。

<空间差值处理的使用模式：线性边缘检测>

图8A到9图解了在第一或第二实施例的配置中执行的空间差值处理的使用模式的第一实例。如同参照图6和7所讨论的，通过使用计数器254的向上/向下计数模式、对两行的多个单元执行减法处理，可以获得差值图像。该处理的使用模式的一个实例是在不需要使用列处理器26外部的特定电路的情况下执行边缘提取功能。

图8A到8C图解了边缘检测功能。通过在列方向上在计数器254中执行差值处理，可以执行在两行的多个单元(即在垂直扫描方向上)的相邻像素之间的减法，由此执行边缘检测。如图8A所示，在该扫描方向中目标的黑色和白色之间的边界部分中，通过对垂直扫描方向中的相邻像素执行减法处理，该信号电平被大大增强。具体地说，无法从其中电荷发生器(例如光电二极管)的信号电平恒定的部分中获得差值输出。然而，可以从其中信号电平变化的边界部分中获得差值输出，由此使得可以执行边缘检测。通过对多个垂直列执行垂直方向的边缘检测处理，可以检测到在多个行和多个列中的直线。

然而，在参照图7所讨论的差值处理中，由于在两行的多个单元中执行减法处理，所以如果黑色和白色之间的边界部分位于在减法处理的两个单元之间，则在该边界部分上，信号电平将不被增强。

为了解决这个问题，应该逐行顺序地执行在两行的多个单元中的减法处理。为了执行该减法处理，不是在垂直方向上顺序扫描在两行的多个单元中的水平行，而是垂直扫描电路14通过使用垂直解码器14a执行的地址解码处理来选择所需行Hy，从而选择相应的两行。

在这种情况下，如在图9的时序图所表示的，在保持帧速率的同时，AD转换时段被缩短至原来的1/2。还是在这种情况下，在不改变计数时钟CK0或数据输出率的情况下，可以保持该帧速率。

最好为确定边缘执行阈值处理以便防止由分量(例如随机噪声)导致的错误确定。也就是说，在如下数字值大于或等于预定值时，可以确定已检测到边缘，即所述数字值表示在列处理器26之后的输出电路28中或在输出电路28之后的数字信号处理器(未示出)中的、在等式(4)中获得的两个像素之间的差值结果。

由电荷波动引起的散粒噪声与信号的幅值的平方根成比例。也就是说，如果由于景深(depth of field)较亮而使亮度级较高，则散粒噪声的电平将变得更高。因此，如果确定处理的阈值是常数，那么要是景深过亮或过暗，则无法以高精确度来检测边缘。为了解决这个问题，按情况来调整用于边缘确定处理的阈值。例如，当目标的对比度高或当景深较暗时，增大用于边缘确定处理的阈值。相反，当目标的对比度低或当景深较亮时，减小用于边缘确定处理的阈值。根据该方案，可以以高精确度来检测边缘。

<空间差值处理的使用模式：图案匹配>

图10A和10B图解了在第一或第二实施例的配置中的空间差值处理的使用模式的第二实例。在第二实例中，对图案匹配进行论述。可以根据与边缘检测原理类似的原理来执行图案匹配。例如，如图10A所示，通过利用相同减法图案的组合作为要被提取的图案来执行扫描，从具有与该减法图案相同的图案的部分中获得最强的信号。该操作等价于允许图像通过线性空间滤波器的操作，并且根据第一或第二实施例的配置，可以执行该图案匹配功能而无需使用特定的外部电路。

然而，在图7中所示的差值处理中，由于在两行的多个单元中实施减法处理，所以如果通过从要被检测的图案中置换一个像素来实施搜索，则如图10B所示，可能从与要被检测的图案不匹配的图案中检测到边缘。为了克服这个缺点，也通过从减法图案的组合中置换一行来实施扫描，并且也通过置换一行或添加被获得作为检测结果的图像数据来执行对两个检测结果的逻辑与。如果执行了逻辑与，则与要被检测的图案不匹配的部分被完全消除。如果执行了数据添加，则与要被检测的图案相匹配的部分的强度被增强，而与要被检测的图案不匹配的部分的强度被减弱，由此增强了要被提取的部分。

如上所述，根据第一和第二实施例的固态成像设备1，通过使用向上/向下计数器切换处理模式，而两次执行计数操作。在其中单元像素3被排列在一矩阵中的配置中，列AD电路25由设置在各个垂直列中的列并行列AD电路形成。

因而，对于每一垂直列，可以直接获得基准分量(复位分量)和信号分量之间的减法处理结果作为第二计数操作的结果。因此，通过为计数器提供的锁存功能，可以实现用于保留每一基准分量和信号分量的计数结果的存储装置，而不需要提供与计数器分开的、用于保留AD转换数据的专用存储装置。此外，用于确定基准分量和信号分量之间的差值的减法器并不是必需的。

如果通过使用由减法处理获得的多个实际信号分量来执行乘积和操作，则通过计数器提供的锁存功能可以实现保留计数操作的存储装置。因此，不需要提供与计数器分开的、用于保留AD转换数据的专用存储装置。

因而，诸如用于保留AD转换结果的专用存储器、用于确定基准分量和信号分量之间的差值的专用减法器、或用于执行乘积和操作的专用加法器和专用加法器之类的外部电路的提供变为不必要的。因此，可以减小电路的规模或电路的面积，还可以降低整个设备的成本。此外，可以防止在噪声、电流或功率消耗中的增长。

由于列AD电路(AD转换器)由比较器和计数器组成，而与位的数目无关，所以通过用于操作计数器的一个计数时钟以及用于控制计数模式的控制线来控制该计数操作。这将消除对提供用于将计数器的计数值输出至存储装置的信号线的需要，由此防止了在噪声或功率消耗中的增加。

也就是说，在其中AD转换器被固定在同一芯片上的固态成像设备1中，作为AD转换器的列AD电路25的每一个都由一对电压比较器252和计数器254形成。而且，通过向上计数和向下计数的组合来执行计数器254的计数操作，以便要被处理信号的基础分量(在本实施例中，为复位分量)和信号分量之间的差值可被用作数字数据。因而，可以减小电路的规模或电路的面积，以及可以降低功率消耗。此外，可以减少用于连接其它功能部的布线的数目，或者可以防止由布线导致的噪声或功率消耗的增加。

通过使用差值计算处理模式作为处理模式，并且还通过使用在未采用芯片外部存储器的列并行结构中的列AD电路25的模式转换的向上/向下计数功能，在未使用附加电路的情况下，可以在多个行的多个单元中实现高精确度的差值处理。这使得实现诸如边缘检测处理、直线检测处理或图案匹配处理之类的空间差值处理成为可能。

<第三实施例：固态成像设备的配置：二维处理：第一实例>

图11是图解根据本发明第三实施例的CMOS固态成像设备的示意图。第三实施例的固态成像设备1的特征在于，将用于在行方向中执行空间差值处理的功能元件添加至第二实施例的固态成像设备1中。这里给出了除在图3所示的在列方向中的在2行的多个单元中的差值计算之外，在行方向中的在2列的多个单元中执行的“2行×2列”的差值计算的说明。

具体地说，作为用于执行在行方向中的差值处理的主要功能元件，固态成像设备1被提供有位于输出电路28中的、用于执行n位减法处理的数字计算单元(Δ)282。在列处理器26和输出电路28的数字计算单元282之间，预备有2条n位水平信号线18(18a和18b)。

数字计算单元282接收在列AD电路25中、在列方向或行方向上获得的、作为乘积和操作结果的多个数字数据，并且基于多个数字数据，数字计算单元282执行与列方向相反方向的，或列AD电路25中使用的行方向的乘积和操作。“与列方向相反方向的，或行方向的”指的是如果列AD电路25在列方向上执行该处理，则数字计算单元282在行方向上执行乘积和操作，而如果列AD电路在行方向上执行该处理，则数字计算单元282在列方向中执行乘积和操作。该实施例中，假定列AD电路25在列方向中执行乘积和操作，以及数字计算单元282在行方向中执行乘积和操作。执行作为乘积和操作的差值处理。

在本实施例中，列处理器262和数字计算单元282形成用于获得作为多个信号的乘积和操作结果的数字数据的数据处理单元。在整个设备中，可以从数字计算单元282中获得作为执行二维乘积和操作的结果的数字数据。

当与偶数(2j)列V2、V4、.......相连接的列AD电路25通过n位宽的水平信号线18b连接至数字计算单元282的第二输入端时(j是1或更大的正整数，且同样适用于在实施例中的后面的说明)，与奇数列(2j-1)V1、V3、......相连接的列AD电路25，通过n位宽的水平信号线18a连接至数字计算单元282的第一输入端。

数字计算单元282基于通过水平信号线路18a输入的在奇数列中的2行的差值处理中获得的差值数据D3a、和通过水平信号线路18b输入的在偶数列中的2行的差值处理中获得的差值数据D3b，在行方向中的、2列的多个单元中的差值计算，由此输出最终差值数据(数字差值处理信号)D3。

与图3中所示的在列方向中的、在2行的多个单元中的差值计算相同，在由数字计算单元282执行的差值处理中，通过使用与图3中所示的差值计算中所使用的那些系数相同的系数，来从奇数列的差值数据D3a中减去偶数列的差值数据D3b，由此计算差值数据D3＝D3a-D3b。

<第三实施例：固态成像设备的空间差值处理操作：二维处理：第一实例>

图12是图解图11中所示的第三实施例的固态成像设备1的列AD电路25中的空间差值处理操作的时序图。图13A和13B图解在第三实施例的配置中的空间差值处理的使用模式。

对于在列方向中的2行的差值处理操作与第二实施例中的差值处理操作类似，所述差值处理是通过将像素信号从以矩阵排列的像素部分10的单元像素3读出至在每一列中设置的列AD电路25来进行的，即，所述差值操作是通过使用列AD电路25对Hx行和Hx+1行的数字计数值的差值处理操作。

列AD电路25的计数器254将所获得的、表示差值结果的计数值传输给数据存储单元256，并且数据存储单元256通过水平信号线18a和18b将奇数列和偶数列的Hx行和Hx+1行的差值信号输出给数字计算单元282。

在这种情况下，来自水平扫描电路12的水平扫描信号CH(i)同时将数据存储单元256中存储的、对于诸如CH(1)和CH(2)、CH(3)和CH(4)、......之类的两列的数字值输出至水平信号线路18a和18b。

作为图12的时序图中的输出信号A，输出奇数列差值数据D3a，并且作为输出信号B，输出偶数列差值数据D3b。例如，从输出信号A的开始输出第一列的像素11和像素21之间的差值结果，而从输出信号B的开始输出第二列的像素12和像素22之间的差值结果。

因此，从数字计算单元282输出的差值数据D3的第一输出是从图11中所示的、单元像素3的第一行和第一列(像素11)和第二行和第一列(像素21)之间的差值V_sig11-V_sig21中减去第一行和第二列(像素12)和第二行和第二列(像素22)之间的差值V_sig12-V_sig22而获得的差值数据D3＝D3a-D3b。

在第三实施例中，与在第二实施例中相同，提供了数据存储单元256，并且由于可以将列AD电路25的计数器254中所保留的计数结果传输至数据存储单元256，所以可以单独地控制计数器254的计数操作和用于将计数结果读出至水平信号线18a和18b的读取操作。

通过基于要受到差值处理的像素的数目对计数操作的位的数目进行调整，可以在保持位分辨率的动态范围的同时，缩短AD转换时段。当在用于获得像素信号的复位电压(基准分量)的正常处理期间的位的精确度为n位时，并且当要被处理的像素的数目为m(该实施例中，4＝2×2)时，则在差值处理中的AD转换的位的数目被减少至m-1＝3。然后，在不改变基准信号RAMP的梯度或计数时钟CK0的情况下，AD转换时段可以被缩短至原来的1/m。通过减小AD转换的位的精确度来缩短AD转换的时段，如图12所示，可以将帧速率增加四倍。

如上所述，根据第三实施例的配置，在数字计算单元282中可以实现在行方向中的差值处理。例如，计数器254可以通过数据存储单元256将计数值传输给数字计算单元282而不用执行在列方向中的差值处理。这使得数字计算单元282能够执行对于两列的计数值的减法处理，并且因此，可以实现对于两行的多个像素的行方向的差值处理。

通过行方向差值处理的单一功能，可以在水平方向中检测到边缘，并且通过对于多个水平行在水平方向中执行边缘检测处理，可以实现在垂直列方向中的直线检测处理。虽然在第三实施例中，在设置在列处理器26外部的数字计算单元282中执行在行方向中的对于两列的差值处理，但是可以取得与有关在列方向上的差值处理的第一或第二实施例类似的优点。

像素信号以电压模式被从每一单元像素3输出至垂直信号线19。因此，通过提供具有诸如用于保留电荷发生器所获得的电荷的浮动扩散元件之类的存储功能元件的单元像素3，即使在将像素信号读出至垂直信号线19之后，也可以输出相应于电荷发生器所获得的电荷的电信号(电压信号)，直到将单元像素3中的信号电荷复位为止。通过使用这一属性，可以多次从单元像素3读取相同的像素信号。利用这种配置，不仅在第一或第二实施例中所讨论的列方向中，而且在行方向中，如在第三实施例中，可以执行差值计算处理，由此实现高精确度的图形识别功能。

<空间差值处理的使用模式：两列的二维处理>

例如，如图13A中所示，首先，在列方向上的两行的多个单元中执行差值处理，从而获得每一列的线性投影边缘轮廓(列方向边缘检测图像)。然后，在行方向上的两列的多个单元中执行差值处理以获得每一行的线性投影边缘轮廓(行方向边缘检测图像)。基于所得到的二维边缘轮廓，分析边缘的形状和数目以确定要被处理的图形的特征。将所得到的图形与基准模板进行比较，并且选择最接近该图形的模板。

此外，通过将图3中所示的在列方向上两行的多个单元中的列方向差值处理，和由数字计算单元282执行的在两列的多个单元中的差值计算的行方向差值处理进行组合，来实现两行两列的差值处理。作为两行两列差值处理的使用模式，例如作为二维边缘检测处理，可以执行极坐标(vertexcoordinate)提取处理或45度倾斜边缘检测处理，如图13B所示，由此执行倾斜方向的直线检测处理。

如上所述，将用于由设置在列处理器26之后的数字计算单元282执行的在水平行方向中的差值处理的功能元件，添加至其中通过使用设置在每一垂直列中的列AD电路25的模式转换向上/向下计数功能来执行在垂直列方向的差值处理的配置中。根据该配置，可以将边缘检测处理、直线检测处理、或图案匹配处理扩展至二维。

在这种情况下，通过使用设置在每一垂直列中的列AD电路25的模式转换向上/向下计数功能来停止对于多个行的像素信号的在垂直列方向中的差值处理功能，仅仅运行用于提取像素信号的实际信号分量的差值处理功能，所述像素信号包含复位分量和实际信号分量，由此仅仅在水平行方向上执行用于多个像素信号的差值处理。因此，仅仅可以在水平方向上扩展边缘检测处理、直线检测处理、或图案匹配处理。

<第四实施例：固态成像设备的配置；3行或更多行的像素信号>

图14是图解根据本发明第四实施例的CMOS固态成像设备的示意图。第四实施例的固态成像设备1的特征在于执行对于3行或更多行的像素信号的差值处理，以及可以在第二实施例的固态成像设备1中执行具有符号的乘积和操作。这里给出了在列方向中的3行的多个单元中的差值计算的说明。

固态成像设备1的基本配置与第二实施例的固态成像设备1的基本配置类似。然而，提供了独立于计数器254所使用的计数时钟CK0的DAC计数时钟CKdac，作为用于产生由通信/定时控制器20提供给基准信号发生器27的基准信号RAMP(ADC基准信号)的计数时钟。该配置的其他特点与第二实施例的特点类似。

通过对每行的计数时钟CKdac的周期(频率)进行调整，可以将对于每行不同的基准信号RAMP提供给电压比较器252。因此，通过为要被处理的像素信号设置基准信号RAMP的相同梯度(变化率)，可以假定基准信号RAMP的梯度(变化率)不同而执行差值处理。也就是说，在将来自每一单元像素3的像素信号(特别是，实际信号分量)与系数相乘之后，执行减法处理。也就是说，可以实现得到具有符号的和的乘积和操作功能。

<第四实施例：基准信号发生器的功能的说明>

图15图解了第四实施例的固态成像设备1中所使用的基准信号发生器27的DA转换电路(DAC)27a的功能。

一旦接收到来自通信/定时控制器20的DAC计数时钟CKdac，DA转换电路27a与计数时钟CKdac同步地产生阶梯锯齿形波(斜坡形波)，并且将所产生的锯齿形波作为AD转换基准电压(ADC基准信号)提供给列AD电路25的电压比较器252。DA转换电路27a基于控制数据CN4中所包含的表示每一比较处理的斜坡电压的梯度(变化率)的信息来设置在每一时钟改变的电压量ΔRAMP，并在每一单位时间(计数时钟CKdac)改变计数值。实际上，设置相对于计数时钟CKdac的计数最大值(例如，对于10位的2.0)的最大电压宽度就足够了。

因此，DA转换电路27a每一计数时钟CKdac减小在控制数据CN4中包含的表示初始值的电压(例如，3.0V)ΔRAMP。

当设置用于来自单元像素3的像素信号(特别是，实际信号分量)的系数时，通信/定时控制器20将分频至用于设置系数1的计数时钟CKdac1的基准周期的1/m的计数时钟CKdac提供给DA转换电路27a。DA转换电路27a每一计数时钟CKdacm减少在控制数据CN4中所包含的表示初始值的电压(例如，3.0V)ΔRAMP。

根据该配置，与利用计数时钟DKdac1(＝CK0)产生基准信号RAMP时相比，要提供给电压比较器252的基准信号RAMP的梯度被增加1/m倍，并且对于相同像素电压，计数器254中的计数值被增加m倍。也就是说，可以设置系数m。

图15示出，基准信号RAMP的梯度越大，与在单元像素3中所累积信息量相乘的系数越小，并且梯度越小，该系数越大。例如，通过提供被分频为计数时钟CKdac1的基准周期的1/2的计数时钟CKdac2，可以将该系数设置为2，并且通过设置被分频为计数时钟CKdac1的基准周期的1/4的计数时钟CKdac4，可以将该系数设置为4。通过提供分频为n/m的计数时钟CKdacnm，可以将该系数设置为m/n。

通过在每一计数时钟CKdacm将电压改变ΔRAMP(在该实施例中为减小)的同时对提供给基准信号发生器27的计数时钟CKdacnm的周期进行调整，可以容易地并且精确地设置该系数。通过对像素信号的信号分量V_sig的计数操作的模式进行调整，可以指定系数的符号(+/-)。

设置该系数的方法仅仅是一个实例，并且可以使用其它类型的电路。例如，在提供给基准信号发生器27的计数时钟CKdac的周期是固定的同时，当计数器254的输出值为x且控制数据CN4中所包含的斜坡电压的梯度(变化率)为β时，输出由y＝α(初始值)-β*x计算所得的电势。以这种方式，根据在控制数据CN4中所包含的表示斜坡电压的梯度(变化率)的信息，可以调整每一计数时钟CKdac的电压中的变化ΔRAMP。

<第四实施例：空间差值处理操作>

图16是图解图14中所示第四实施例的固态成像设备1的列AD电路25中的空间差值处理操作的时序图。根据第四实施例的配置，在执行多个像素信号的乘积和操作的过程中，可以提供不同的系数以执行减法处理或加法处理。

在本实例中，在列AD电路25的计数器254中执行计数操作的过程中，应用于“3j-2”线H1、H4、......(j是1或更大的正整数)的系数α1为1，应用于“3j-1”线H2、H5、......的系数α2为-2，以及应用于“3j”线H3、H6、......的系数α3为1。因此，对于像素信号的信号分量V_sig，通信/定时控制器20控制计数器254以对“3j-2”线执行向上计数，对“3j-1”线执行向下计数，而对“3j”线执行向上计数。

因而，在完成对第3j像素信号V_3j的第三计数操作之后的计数器254内所保留的计数值是表示三个像素信号V_3j-2、V_3j-1和V_3j(V_sig1-2·V_sig2+V_sig3)之间的差值处理结果(加法/减法；使用具有符号的值的乘积和操作)的n位数字数据，如公式(5)所表示的。

[数学公式5]

α1(信号分量V_sig1)-α2(信号分量V_sig2)+α3(信号分量V_sig3)

＝(信号分量V_sig1)-2(信号分量V_sig2)+(信号分量V_sig3)......(5)

虽然在第四实施例中已经讨论了包括在3行的多个单元中的差值计算的乘积和操作，但是，也可以在4行或更多行的多个单元中执行该操作。在这种情况下，可以对多个像素使用相同梯度(变化率)，并且可以对其它像素使用不同的梯度(变化率)。

关于要被处理的多个线的最后一条线的像素信号，在完成第二计数操作之后的计数器254中所保留的计数值是表示k个像素信号V1、V2、...、Vk之间的乘积和操作(加法/减法；使用具有符号的值的乘积和操作)结果的n位数字值，如公式(6)所表示。应该注意的是，系数βk带有符号。

[数学公式6]

β1·V_sig1+β2·V_sig2+......+βk·V_sigk    ......(6)

<空间差值处理的使用模式：3行或更多行>

图17A到17F图解了第四实施例的配置中的空间差值处理的使用模式。如同参照图16所讨论的，通过使用计数器254的向上/向下计数功能，在3行或更多行上执行加法/减法(具有符号的乘积和操作)处理以便获得不同的处理图像。作为使用模式之一，可以在不使用列处理器26外部的特定电路的情况下执行线性空间滤波功能。

图17A到17F图解了在3行或更多行上执行乘积和操作时所获得的空间滤波的实例。通过对为每一行从基准信号发生器27提供的基准信号RAMP的梯度进行调整，可以按照所需设置滤波器系数。例如，如图17A所示，可以将该滤波器系数设置为1、-2、1，或如图17B所示，可以将该滤波器系数设置为1、-3、1，由此实现增强中心像素的空间滤波器。

此外，通过对用于像素信号的信号分量V_sig的计数操作的模式进行调整，可以指定该系数的符号(+/-)。例如，如图17C所示，可以将该滤波器系数设置为-1、2、-1，或如图17D所示，可以将该滤波器系数设置为-1、3、-1，由此实现用于增强具有与图17A和17B中所示出中心像素的特征相反的特征的中心像素的空间滤波器。

通过停止特定像素的计数操作，可以将该系数设置为0。例如，如图17E所示，可以将该滤波器系数设置为-1、0、-1，或如图17F所示，可以将该滤波器系数设置为1、0、-1，由此实现在垂直列方向中的差值滤波器。

如从上述优点中所看出的，可以实现在图像压缩处理中经常使用的离散余弦变换。例如，离散余弦变换中，在对所得到的值相加之前，需要将8×8个像素与余弦系数相乘，且该余弦系数具有符号。因而，当需要使用正号和负号进行计算时，如在离散余弦变换中，通过应用第四实施例的配置就可以很容易地实现所需功能。

<第五实施例：固态成像设备的配置：3列或更多列的二维处理>

图18是图解根据本发明第五实施例的CMOS固态成像设备的示意图。第五实施例的固态成像设备1的特征在于，将用于在行方向中执行差值处理的元件添加至第四实施例的固态成像设备1中。第五实施例的固态成像设备1的特征在于，将用于在行方向中执行空间差值处理的元件添加至第二实施例的固态成像设备1中，以及修改图11中所示的第三实施例的“2行×2列”固态成像设备1，以用于3行或更多行。

以下给出了根据图16中所示的、在列方向上的在3行的多个单元中的乘积和操作，用于在行方向上的在3列中的多个单元中执行乘积和操作的3行×3列成像设备的说明。虽然这里并未给出解释，但是，如果根据在列方向上的2行的多个单元中的差值处理，在行方向上的3列的多个单元中执行乘积和操作，则能够配置该2行×3列的成像设备。如果根据在列方向上的在j行的多个单元中的乘积和操作，在行方向上的在4列或更多列(k列)的多个单元中执行乘积和操作，则可以配置j行×k列的成像设备。

作为在行方向中执行乘积和操作的主要功能元件，固态成像设备1被提供有用于在输出电路28中执行包括n位减法处理的乘积和操作的数字计算单元282。在列处理器26和输出电路28的数字计算单元282之间设置了三条n位水平信号线18(18a、18b和18c)。

连接至3j-2列V1、V4、......(j是1或更大的正整数，且同样适用于该实施例中的后面说明)的列AD电路25通过n位宽的水平信号线18a连接至数字计算单元282的第一输入端。连接至3j-1列V2、V5、......的列AD电路25通过n位宽的水平信号线18b连接至数字计算单元282的第二输入端。连接至3j列V3、V6、......的列AD电路25通过n位宽的水平信号线18c连接至数字计算单元282的第三输入端。

数字计算单元282基于通过水平信号线路18a输入的3j-2列的差值数据D4a、通过水平信号线18b输入的3j-1列的差值数据D4b和通过水平信号线18c输入的3j列的差值数据D4c，来执行伴随在行方向上的三列的差值计算的乘积和操作，从而输出最终计算得到的数字数据D4。

在该实施例中，由于可以将计数器254中保留的计数值传输至存储装置256，所以可以单独地控制计数器254的计数操作和用于将计数值读出至水平信号线18的读取操作，从而，实现3列的像素的行方向差值处理。

通过将行方向差值处理与图16中所示的在列方向中的3行的多个单元中的列方向差值处理进行组合，可以实现3行3列差值处理。虽然配置固态成像设备1以便设置在列处理器26外部的数字计算单元282执行在行方向中的3列的差值处理，但是也可以实现关于在列方向中的差值处理的、与由第一或第二实施例所获得的优点类似的优点。

没有示出图18中所示的第五实施例的固态成像设备1的列AD电路25中的空间差值处理操作的时序图。然而，基本上，可以如图12中所示，执行第四实施例，在第四实施例中，图16中示出的在列方向的3行的差值处理可以被应用于其中在行方向中执行差值处理的第三实施例。

因此，来自水平扫描电路12的水平扫描信号CH(i)可以将诸如CH(1)、CH(2)和CH(3)、CH(4)、CH(5)、和CH(6)、...之类的、用于3列的、在列AD电路25的数据存储单元256中所存储的数字值同时输出至水平信号线18a、18b和18c。

这样，数字计算单元282输出的差值数据D4的第一输出是通过从在第一行和第一列(像素11)、第二行和第一列(像素21)和第三行和第一列(像素31)之间的差值γ1·(V_sig11-V_sig21+V_sig31)中减去在第一行和第二列(像素12)、第二行和第二列(像素22)和第三行和第二列(像素32)之间的差值γ2·(V_sig12-V_sig22+V_sig32)，并且通过将在第一行和第三列(像素13)、第二行和第三列(像素23)和第三行和第三列(像素33)之间的差值γ3·(V_sing13-V_sig23+V_sig33)与上述减法结果相加，来获得结果(D4＝γ1·D4a-γ2·D4b-γ3·D4c)。这里假定系数γk不带有符号。

在该实施例中，与在第二实施例中相同，提供数据存储单元256，且由于可以将列AD电路25的计数器254中所保留的计数结果传输至数据存储单元256，所以可以单独地控制计数器254的计数操作和用于将计数结果读出至水平信号线18a、18b和18c的读出操作。通过减少AD转换的位精确度而将AD转换时段缩短至原来的1/9(1/3·1/3)，帧速率可以被增加9倍。

在该实施例中，与在第四实施例中相同，如果在数字计算单元282执行的差值处理中将系数γk设置为1、-2、1，则3k-2列V1、V4、......、(k是1或更大的正整数，且同样适用于在该实施例中的后面说明)的系数γ1为1，3k-1列V2、V5、......、的系数γ2为-2，而3k列V3、V6、......、的系数γ3为1。因此，可以从数字计算单元282输出差值数据D4＝D3a-2·D3b+D3c。

如上所述，根据第五实施例的配置，与在第三实施例的配置中相同，可以在数字计算单元282中实现3列或更多列的行方向差值处理。通过行方向差值处理的单独使用，可以实现水平方向空间滤波处理。

通过由数字计算单元282将在图16中所示的在列方向上的3行的多个单元中的列方向差值处理与在3列或更多列的多个单元中的行方向差值处理进行组合，可以实现具有在列方向和/或行方向中彼此对称的系数的二维空间滤波处理。

<空间差值处理的使用模式：3列或更多列的二维处理>

图19A到19F图解了第五实施例的配置中的空间差值处理的使用模式，并且还图解了在该实施例中形成的二维空间滤波器的实例。

例如，通过行方向差值处理的单独使用，可以实现在水平方向中的空间滤波处理，并且因此，如图19A所示，可以形成用于检测垂直部分的二维空间滤波器。此外，如图19B所示，由于可以将特定行的系数设置为0，所以可以实现水平方向的差值滤波器。

此外，通过由数字计算单元282将在列方向上的3行的多个单元中的列方向差值处理和在3列的多个单元中的行方向差值处理进行组合，可以实现3行3列的差值处理。如图19C所示，作为3行3列差值处理的使用模式，用于列方向和行方向的差值处理的系数均设置为1、-2、1，从而实现作为3行3列空间滤波器的、用于增强相对于8个相邻像素的中心像素的二维空间滤波处理，即模糊掩蔽滤波处理(unsharp masking filtering processing)，该处理是所谓的Roberts操作符。如图19D所示，通过将第二系数从2改为例如3，可以实现具有较高增强级别的模糊掩蔽滤波处理。

如上所述，根据第五实施例，可以容易地实现对在矩阵中的单元像素3的多输入乘积和操作。由于将安排来自单元像素3的像素信号，所以可以采用空间滤波器，并且可以很容易地在CMOS图像传感器上实现该空间滤波器。也可以很容易地实现用于增强图像边缘的二维模糊掩蔽滤波器。此外，可以二维地实现在图像压缩处理中常用的离散余弦变换。

<加法计算的应用>

从上述说明中可知，通过对像素信号使用相同的计数模式，可以将计数操作的系数设置为全部为正或全部为负。这意味着将只执行加法操作。同时，由于可以通过改变从基准信号发生器27提供的基准信号RAMP的梯度来设置该系数，所以可以实现包括减法操作的乘积和操作所无法实现的滤波器处理。例如，如果所有要被处理的像素信号的系数被设置为相同的系数，则可以实现诸如图19E所示的平滑滤波器处理。如果将中心像素的系数设置为大于外围像素的系数，诸如图19F所示，可以实现增强中心像素的加权处理。

<第六实施例：固态成像设备的配置：用于某一列的二维处理的第一实例>

图20是图解根据本发明第六实施例的CMOS固态成像设备的示意图。与在第五实施例中的固态成像设备1相同，第六实施例的固态成像设备1的特征在于加入了用于在行方向中执行差值处理的元件。也就是说，通过转换开关，将经由垂直信号线19从单元像素3传送到列处理器26的模拟像素信号切换到设置在列并行结构中的多个列AD电路25之一，也可以实现行方向的差值处理。

在第五实施例的配置中，由数字计算单元282实现行方向差值处理功能。在第六实施例的配置中，在像素部分10和列处理器26之间提供用于通过切换垂直信号线19而将在单元像素3中所检测到的像素信号输入至列并行结构中设置的列AD电路25之一的列选择处理器290。

将用于控制列选择处理器290的选择操作的切换控制信号CN10和CN12输入至列选择处理器290。列选择处理器290连同垂直扫描电路14和通信/定时控制器20形成单元信号选择控制器。在该实施例中，列处理器26和列选择处理器290形成用于获得表示多个信号的乘积和操作结果的数字数据的数据处理设备。

图21图解了在第六实施例的固态成像设备1中使用的列选择处理器290的配置的实例。该列选择处理器290是一组转换开关，所述转换开关由转换开关组292和转换开关组294形成，所述转换开关组292具有一输入多输出的转换开关292a，用于选择垂直信号线19以及用于将垂直信号线19的像素信号输入至设置在列并行结构中的多个列AD电路之一，所述转换开关组294具有多输入一输出转换开关294a。在该实施例中。为了实现对3列的处理，转换开关292a是一输入三输出开关，以及转换开关294a是三输入一输出开关。

也就是说，每一个一输入三输出转换开关292a的一个输入端连接至相应的垂直信号线19。每一个三输入一输出转换开关294a的输出端连接至相应的列AD电路25(特别是，电压比较器252)。

在切换控制信号CN10的控制下，转换开关292a选择垂直信号线19中的一个并经由转换开关292a的输出端将像素信号传输至转换开关294a的相应输入端。在切换控制信号CN12的控制下，转换开关294a选择输入至三个输入端的像素信号中的一个，并经由转换开关294a的输出端将所选择的像素信号传输至相应列AD电路25的电压比较器252。

在图21中，配置列AD电路25以在切换控制信号CN10和CN12的控制下接收来自三个相邻垂直信号线19的像素信号。然而，可以进行各种修改以将列AD电路25与垂直信号线19关联起来，例如，可以将一个列AD电路25分配给在每3条线上用于3列的垂直信号线19。

在该实例中，列选择处理器290适用于在其中将一个列AD电路25分配给一个垂直信号线19的常规结构和其中将一个列AD电路25分配给三个垂直信号线19的结构之间进行切换。然而，如果仅仅提供其中将一个列AD电路25分配给三个垂直信号线路19的结构，则可以去掉转换开关组292，并且可以为三条垂直信号线19设置一个列AD电路25。

<空间差值处理的使用模式：用于某一列的二维处理的第一实例>

图22A至22E图解了在第六实施例的配置中的空间差值处理的使用模式的多个实例。在图21中所示的具有列选择处理器290的第六实施例的固态成像设备1中，通过切换要被处理的垂直信号线19，即通过在行方向上(在多个列上)进行扫描，来执行在列方向上的多个行的计数操作。

如图22A所示，作为在行方向和列方向上的处理顺序，采用以下第一扫描方法。首先，当选择某一垂直信号线19时，在列方向上执行对j行的计数操作，并且将通过该处理获得的计数数据D10设置为下一计数操作的初始值(在该实施例中，不用对计数器254的计数值进行复位)。然后，切换垂直信号线19，并且在列方向上执行对相同的j行的计数操作。对要被处理的k列重复该处理。

如图22B所示，采用以下第二扫描方法。当选择某一水平行Hx时，对某一垂直信号线19执行计数操作，且将通过该处理获得的计数数据设置为下一计数操作的初始值(在该实施例中，不用对计数器254的计数值进行复位)。然后，通过切换垂直信号线19，对相同的水平行Hx顺序执行计数操作。在完成对所有列(k列)的计数操作后，切换要被处理的水平行，且通过切换垂直信号线19，来对所有列(k列)执行计数操作。对j行重复该处理。换句话说，可以采用在倾斜方向进行扫描的第三扫描方法，即所谓“之字形扫描”。

根据将经受计数操作的行和列，可以调整基准信号RAMP的梯度，或者可以将像素信号的信号分量V_sig(复位分量)的计数模式设置为向上(向下)计数模式或向下(向上)计数模式，从而在对要被处理的j行k列单元像素3的每一个的系数ηjk(具有符号)进行切换时，实现乘积和操作。

在第一至第三扫描方法的任意一种方法中，在单独地将基准信号RAMP提供给j行k列像素的同时，执行计数操作，且将每一计数操作的系数ηjk(具有符号)按照需要来设置。因此，在第三或第五实施例中，在列方向和/或行方向中仅仅彼此对称地设置二维系数。相反，在该实施例中，可以灵活地设置系数。因此，可以形成诸如图22D中所示的垂直方向检测滤波器，或诸如图22E中所示的右倾斜方向检测滤波器。

在第一或第二扫描方法中，可能根据滤波器系数的方案来设置具有相同符号的多个系数，且给予足够的计数器254的位的数目，从而防止在执行计算时计算结果超出动态范围。相反，在第三扫描方法中，实施扫描以使具有符号的系数的和趋近于0，且即使没有给予足够的计数器254的位的数目，在执行计算时，计算结果也不超出动态范围。

<第七实施例：固态成像设备的配置：某一列的二维处理的第二实例>

图23是图解根据本发明第七实施例的CMOS固态成像设备的示意图。与在第五或第六实施例的固态成像设备1中相同，第七实施例的固态成像设备1的特征在于添加了用于在行方向上执行差值处理的元件。特别是，在第七实施例的配置中，通过使用已知技术配置计数器254以载入某一初始值。

将初始值设置载入控制信号CNld输入至每一个计数器254的载入端LD，且将前一计数器254的输出数据输入至后一计数器254的相应数据设置端Din。根据该配置，在行方向上串联在列并行结构中设置的列AD电路25(特别是，计数器254)。

以下给出了3行3列乘积和操作的说明。然而，这仅仅是一个实例，且行和列的组合的数目可以按照需要来设置。在该实施例的配置中，采用了在图22A中所示的第一扫描方法，且对每一垂直列执行计数操作。因此，最好设置用于通过停止未经受计数操作的、垂直列的计数器254的操作来实现功率消耗的降低的控制线。

在第七实施例的配置中，一旦结束了前一列的计数操作，在设置后一列的计数模式之后启动计数操作之前，将前一列的计数器254中的计数操作所获得的计数值设置为后一列的计数器254的初始值，从而实现在行方向上的乘积和操作。

  例如，首先，在第一列的计数器254中，在列方向上对第一列的3行执行差值处理。在这种情况下，可以为第一列的每一行设置从基准信号发生器27提供的基准信号RAMP。一旦结束第一列的计数操作，对于第二列，在由计数模式切换控制信号CN5设置计数模式之后启动计数操作之前，将用于设置初始值的载入控制信号CNld提供给载入端LD，从而将第一列的计数器254中的计数操作所获得的计数值设置为第二列的计数器254的初始值。此后，在为第二列的每一行设置基准信号RAMP时，在列方向上对3行执行差值处理。

一旦结束第二列的计数操作，对于第三列，在由计数模式切换控制信号CN5设置计数模式之后启动计数操作之前，将用于设置初始值的载入控制信号CNld提供给载入端LD，从而将第二列的计数器254中的计数操作所获得的计数值设置为第三列的计数器254的初始值。此后，在为第三列的每一行设置基准信号RAMP时，在列方向上对3行执行差值处理。根据该方案，可以对3行和3列执行乘积和操作。

在结束第三列的计数操作之后的预定时间，在启动后三列的计数操作之前，通信/定时控制器20将存储器传输指令脉冲CN8提供给开关258，以将计数结果提供给数据存储单元258。在这种情况下，由于将对3行和3列执行乘积和操作所获得的计数值存储在每3列的计数器254中，所以将校正计算结果存储在每3列的数据存储单元258中。

此后，在预定时间，通信/定时控制器20指示水平扫描电路12读出该像素数据。响应于该指令，水平扫描电路12通过控制线路12c顺序地平移要被提供给计数器254的水平选择信号CH(i)。在这种情况下，由于将校正计算结果存储在每3列的数据存储单元256中，所以，将数据从每3列的数据存储单元256读出至水平信号线18。

与第六实施例相同，在第七实施例的配置中，可以在单独将基准信号RAMP提供给每一个j行k列像素时执行计数操作。因此，可以按照需要设置每一计数操作的系数ηjk(具有符号)，且该系数的设置可变得灵活。根据该方案，与第六实施例中相同，可以形成诸如图22D中所示的垂直方向检测滤波器，或诸如图22E中所示的右倾斜方向检测滤波器。

在图23中，将前一计数器254的输出数据输入至后一计数器254的相应数据设置端Din。然而，如果在j行k列的范围中，将某一计数器254的输出数据输入至其它所有计数器254的相应数据设置端Din，则可以采用在图22B中所示的第二扫描方法或在图22C中所示的之字形扫描(第三扫描方法)。

换句话说，通过使用在多个列AD电路25中的初始值设置功能，仅仅可以执行在行方向中的乘积和操作，并且同时，与第三实施例中的相同，可以提供数字计算单元282。在这种情况下，数字计算单元282接收作为在行方向上的列AD电路25中的乘积和操作结果的多个数字数据，并且基于所述多个数字数据来执行在列方向中的乘积和操作，从而实现整体的二维乘积和操作。

<第八实施例：固态成像设备的配置：色彩成像>

图24是图解根据本发明第八实施例的CMOS固态成像设备的示意图。第八实施例的固态成像设备1的特征在于：配置像素部分10以执行在第二实施例中的固态成像设备1中的色彩成像。该配置对于执行相同色彩分量的差值计算有效。

在用于接收像素部分10的每一个电荷发生器(诸如光电二极管)的电磁波(在该实施例中，为光)的光接收表面上，设置形成用于执行色彩成像的分色滤色片的多个色彩滤波器中的一个。在图24中所示的实例中，使用具有所谓Bayer方案的基础色彩滤波器，并且与3个红色(R)、绿色(G)、和蓝色(B)色彩滤波器(主要色彩滤波器)相关联地以方形网格排列多个单元像素3，以形成像素部分10。

例如，在奇数行和偶数列的交叉点上排列用于感测第一色彩(红色；R)的第一色彩像素，在奇数行和奇数列的交叉点以及偶数行和偶数列的交叉点上排列用于感测第二色彩(绿色；G)的第二色彩像素，以及在偶数行和奇数列的交叉点上排列用于感测第三色彩(蓝色；B)的第三色彩像素。根据该方案，根据方格图案，每隔一行排列具有R和G的二色像素和具有G和B的二色像素。

在固态成像设备1中，如果确定了要被使用的像素部分10(装置)，则也确定了分色滤色片中的色彩滤波器的色彩类型和排列，并且也可以唯一地指定在二维点阵中的期望位置上的色彩滤波器的色彩类型。

因此，在第八实施例中，一旦从通信/定时控制器20接收到读取像素部分10中的像素信号的指令，而不是顺序地在垂直方向上扫描水平行，该垂直扫描电路14通过使用垂直解码器14a根据分色滤色片中的色彩滤波器的排列的地址解码处理来选择行Hy，从而根据色彩滤波器的排列来选择具有相同色彩排列的行的组合。

也就是说，指定要被处理的多个单元像素3的位置，以便要经受乘积和操作(在该实施例中，为差值计算)的多个像素信号具有相同色彩滤波器。根据该方案，如果该色彩排列在奇数行和偶数行之间不同，则单独地对奇数行和偶数行执行差值处理。

<第八实施例：空间差值处理操作>

图25是图解在图24中所示的第八实施例的固态成像设备的列AD电路25中的空间差值处理操作的时序图。图25中所示的时序图对应于在图7中所示的时序图。

在具有Bayer方案色彩滤波器的像素部分10中，在同一行中排列图24中所示的G和R色彩滤波器或B和G色彩滤波器。因此，如果如在第一或第二实施例中那样，顺序地选择行Hx，对具有不同色彩滤波分量的像素执行计算，则引起混色。

相反，在第八实施例的配置中，垂直扫描电路14顺序地选择具有色彩滤波器分量的相同组合的行Hy，如图24所示，诸如奇数行H1、H3、H5、......和偶数行H2、H4、H6、......，从而实现对相同色彩的乘积和操作(在该实施例中，为差值处理)，而不会引起混色。

例如，在图24中所示的像素方案中，如果在2行的多个单元中执行差值处理，则可以实现奇数行H1中的像素和奇数行H3中的像素(诸如行H1中的像素G11和行H3中的像素G31、行H1中的像素R12和行H3中的像素R32、......等等)之间的奇数行的差值处理。同样地，可以实现行H2中的像素和行H4中的像素(诸如行H2中的像素B21和行H4中的像素B41、行H2中的像素G22和行H4中的像素G42、......)之间的偶数行的差值处理。

虽然在图24中，根据Bayer方案，在格状单元像素3上排列了三个R，G和B色彩滤波器，但是滤波器的色彩类型或排列顺序并不限制为在图24中所示的实例。例如，可以使用Bayer方案滤波器的修改实例，或可以使用补色滤波器或其它色彩滤波器。

例如，取代在奇数行和奇数列的交叉点上排列用于感测第二种色彩(绿色；G)的第二色彩像素，排列用于感测第四种色彩(翠绿色；E)的第四色彩像素。同时，在这种情况下，可以以在图25中所示的定时来执行在差值处理中的行的选择。

虽然未给出色彩信号处理的详细解释，但是可以将用于执行产生3个RGB色彩的矩阵计算的图像处理器排列在输出电路28之后，其中所述3个RGB色彩是人眼能够从对应于四个色彩滤波器的四个色彩视频信号中所能感知的。如果除三个R，G和B滤波器之外再设置一个翠绿色(E)滤波器，则与使用三个色彩滤波器时相比，可以减小色彩再现的差值，且例如，可以改进蓝绿色或红色的再现。

在图25所示的实例中，讨论了具有相同色彩方案的2行的差值处理。然而，也可以实现具有相同色彩方案的3行或更多行的乘积和操作(减法和/或加法)。在这种情况下，通过执行在具有相同色彩方案的行之间的乘积和操作，可以执行具有相同色彩滤波器分量的像素之间的计算，而不会引起混色。

<第九实施例：固态成像设备的配置；时间差值处理>

图26是图解根据本发明第九实施例的CMOS固态成像设备的示意图。图27A至27C是图解第九实施例中使用的单元像素3的结构的示意图。第九实施例的固态成像设备1的特征在于：执行时间处理而不是空间处理，以检测作为乘积和操作处理功能的运动部分。当执行时间处理时，位于相同位置的像素经受该处理。

第九实施例的像素部分10中的单元像素3包括：诸如光电二极管之类的、用于产生并累积对应于入射光的电荷的电荷发生器(PD：光电检测器/光电转换装置)32；用于根据提供给控制区(栅极)的电荷来将对应于入射光的模拟信号输出至放大晶体管42的源极和漏极之间的结点的放大晶体管(M)；用于直接并且选择性地将电荷发生器32中所产生和所累积的电荷传输至放大晶体管42的控制区的p沟道读出选择晶体管34；用于复位在放大晶体管42的控制区中的电荷的p沟道复位晶体管36；以及排列在放大晶体管42和垂直信号线19之间的n沟道垂直选择晶体管40，以便分离/连接放大晶体管42的源极和垂直信号线19。

与图27A所示相同，单元像素3的结构如下所述。对应于电荷发生器32所检测的入射光的电信号(信号电荷)被提供给放大晶体管42的栅极(控制区)，并且通过源极跟随器的操作被电流放大。然后，将该电信号读出至相应的垂直信号线19以便在垂直信号线19中出现信号电压。

使用n沟道结型场效应晶体管(JFET)作为放大晶体管42。该JFET的P类型区也可以作为用于存储空穴的像素内存储器(电荷存储部分)，所述空穴是电荷发生器32中检测到的信号电荷。因此，通过使用电荷发生器32和放大晶体管42中所累积的信号，可以在较短的间隔从单元像素3顺序输出先前帧的信号和当前帧的信号，并对其进行比较。

放大晶体管42的源极通过像素分离垂直选择晶体管40共同连接至相应的垂直信号线19。将电源电压Vdd(正电压)施加于每一放大晶体管42的漏极和电荷发生器32的阴极。

将传输读出选择晶体管34的源漏极连接至电荷发生器32的阳极和放大晶体管42的栅极(控制区)。同时，将传输读出选择晶体管34的传输门(TG)共同连接至用于矩阵中排列的单元像素3的相应行控制线15(具体地说，是传输门线路)，且当施加从连接到行控制线15的垂直扫描电路14输出的驱动脉冲TG时，根据驱动脉冲TG的电平，依次运行传输读出选择晶体管34。

将电源电压Vrd连接至单元像素3的复位晶体管36的漏极(复位漏极)，且将该电压施加到复位晶体管36的漏极。将复位晶体管36的栅极(RSG)共同连接至与垂直扫描电路14相连接的相应的行控制线15(具体地说，是复位线路)，且复位晶体管36的源极和传输读出选择晶体管34的源极彼此相互使用。

当将驱动脉冲TG从垂直扫描电路14施加于复位晶体管36的栅极时，根据驱动脉冲TG的电平来运行复位晶体管36。将像素分离垂直选择晶体管40的栅极共同连接至用于矩阵中排列的单元像素3的相应行控制线15(具体地说，是行选择线/垂直选择线)，且根据来自垂直扫描电路14的驱动脉冲SEL的电平，依次运行像素分离垂直选择晶体管40。

虽然并未示出，但是在列处理器26和水平扫描电路12之间的垂直信号线19的信号路径上设置了负载晶体管部分，该部分包括具有与相应垂直信号线19相连接的漏极的负载MOS晶体管(未示出)，并且提供用于控制负载MOS晶体管的驱动的负载控制器(负载MOS控制器)。

将形成单元像素3的放大晶体管42连接至相应的垂直信号线19，并将该垂直信号线19连接至负载MOS晶体管的漏极。同时，将来自负载控制器的负载控制信号CTld输入至负载MOS晶体管的栅极端，且当读出信号时，预定的恒定电流持续流过与放大晶体管42相连接的负载MOS晶体管。

在该实施例中，不仅作为放大器而且作为像素内存储器的JFET还用作单元像素3，且通过使用JFET的存储功能，获得同一像素位置的多个帧的像素信号。然而，用于获得同一像素位置的多个帧的像素信号的像素结构并未限制于使用JFET。

如使用像素内存储器的像素结构那样，不仅可以使用JFET，而且也可以使用称为“光栅”的MOS二极管作为电荷发生器32的光电二极管，如图27B中所示。在该像素结构中，将通过光栅进行光电转换的信号电荷传输至与读出门Tx交叉形成的、作为像素内存储器的浮动扩散放大器(FD)38，并且通过放大晶体管42放大浮动扩散放大器38的电压中的变化，且随后将其输出。在这种情况下，将浮动扩散放大器38复位以输出复位信号，并且随后，通过读出门Tx从其中已累积信号电荷的光栅中读出信号电荷，并且输出该像素信号。通过像素信号和复位信号的CDS操作可以方便地消除浮动扩散放大器38的KTc噪声。

如图27C中所示，与使用作为像素内存储器的浮动扩散放大器38的像素结构相同，可以使用嵌入式光电二极管。可以考虑：通过由读出选择晶体管34来替代使用光栅的读出门Tx，可以操作像素结构中的读出操作。在该嵌入式光电二极管中，由于在p-n结所产生的耗尽层没有到达像素的表面，所以可以实现低暗电流(low dark current)，且可以防止诸如光栅之类的电极材料对光的吸收。如在使用光栅的结构中那样，不会产生在复位期间所出现的KTc噪声。

未示出当光栅或嵌入式光电二极管被使用(替代JFET)并且与作为像素内存储器的浮动扩散放大器38相组合时的读出定时。然而，通常，与以下所描述的、在图28中所示的JFET的读出定时中相同，在读出浮动扩散放大器38中所累积的先前帧的信号分量之后，将浮动扩散放大器38复位，且随后，将通过当前帧中的曝光将在电荷发生器32中所产生的信号电荷传输至浮动扩散放大器38，从而读出当前帧的信号分量。

图28是图解用于驱动第九实施例的单元像素3的操作的时序图。图28图解了在2个连续帧(即，n-1帧(先前帧)和n帧(当前帧))中，以规则的间隔，由用于检测入射光的一个单元像素3所执行的读出操作。

在以矩阵排列的单元像素3当中，在同一行中的单元像素3执行相同的读出操作。在图28中，n-1帧或n帧中的时段t60至t69表示第一行的单元像素3的读出操作，而时段t70至t79表示第二行的单元像素3的读出操作。这里，主要给出在图28中所示的时序图中的、从第n帧的时段t60开始的、在第n帧(当前帧)中的第一行的单元像素3的读出操作的说明。第n-1帧的读出操作与第n帧的读出操作相同。

在第n帧中的从t60至t61的时段之前(等价于第n-1帧的t75之后的时段)，每一行中的驱动脉冲TG被维持在高电平，在每一行中的驱动脉冲SEL被维持在高电平，以及在每一行中的驱动脉冲RG被维持在高电平。

以这种方式，在t61之前，由于在每一行中的驱动脉冲TG为高电平，所以传输读出选择晶体管34为OFF，且由于在每一行中的驱动脉冲RG为高电平，则复位晶体管36为OFF。

因此，将放大晶体管42的栅极(控制区)设置为浮动状态。然而，由于寄生电容效应，所以，即使在读出选择晶体管34为OFF之后，在前一n-1帧中、在电荷发生器32中产生、并且在传输读出选择晶体管34为ON时经由读出选择晶体管34被传输至放大晶体管42的栅极(控制区)的、对应于入射光的电荷(第一信号电荷)仍被保留在放大晶体管42的栅极(控制区)中。放大晶体管42通过源极跟随器的操作而持续地输出对应于栅极电压的电信号，直到将栅极(控制区)中所累积的电荷复位为止。

在传输读出选择晶体管34为OFF之后，在电荷发生器32中产生并累积对应于入射光的电荷(第二信号电荷)。在这种情况下，第一信号电荷为在电荷发生器32中所产生并累积的、对应于第n-1帧(先前帧)中的入射光的电荷，而第二信号电荷为在电荷发生器32中所产生并累积的、对应于第n帧(当前帧)中的入射光的电荷。

在t61之前，由于驱动脉冲SEL为高电平，所以像素分离垂直选择晶体管40为OFF，并且每一单元像素3与垂直信号线路19中分离。

当在t60之后该时段到达t61时，将第一行的驱动脉冲SEL1转换为低电平，且导通第一行的每一单元像素3的像素分离垂直选择晶体管40，并且将放大晶体管42的源极连接至垂直信号线19，并将其接通以选择垂直信号线路19。在这种情况下，已经将对应于入射光的第一信号电荷传输至先前帧(第n-1帧中的时段t63)中的第一行的每一单元像素3的放大晶体管42的栅极(控制区)，并且即使在读出选择晶体管34被截止之后，仍保留第一信号电荷。因此，将对应于所保留第一信号电荷的电信号输出至垂直信号线19。

在t61，复位晶体管36为OFF。因此，当在t61所选择的第一行的每一放大晶体管42执行源极跟随器的操作时，放大晶体管42的源极的电势增加直到在源极和漏极之间流动的电流(漏极电流)达到电流值IB，电流值IB是由负载MOS晶体管(未示出)提供的、以恒定电流流动的电流值。

在这种情况下，已经将第一信号电荷传输至先前帧(第n-1帧中的时段t63)中第一行的每一放大晶体管42的栅极(控制区)，且在结束传输操作之后(在传输读出选择晶体管34为OFF之后)仍保留该栅极电压。因此，通过源极跟随器的操作来输出对应于第一信号电荷的第一输出信号V_ssn-1。通过公式(7)来表达第一输出信号V_ssn-1。将如上所述所检测到的、在第n-1帧中的输出信号V_ssn-1输出至相应垂直列的列AD电路25。

[数学公式7]

V_ssn-1＝VRD+VS1-VT＝V_sig1                         ......(7)

在公式(7)中，VRD表示当在第n-1帧中复位晶体管36为ON时所提供的电源电压，VS1表示根据在第n-1帧中的第一信号电荷的、放大晶体管42的栅极电势的增量，而VT表示在放大晶体管42的漏极电流达到由负载MOS晶体管所限定的负载电流IB时的放大晶体管42的栅极和源极之间的电压。

通过“对应于入射光/栅极电容的第一信号电荷”来确定VS1的值。实际上，通过用于将驱动脉冲RG复位至低电平的复位操作，该像素信号不仅包含实际信号分量，而且包含复位分量以及在第一或第二实施例中所讨论的其它变化分量。VRD-VT包含复位分量和其它变化分量，并且对应于变化分量，例如第一实施例的复位分量(以下总称为ΔV1)。

对于第二行的每一放大晶体管42，由于驱动脉冲SEL2仍保留在低电平，所以第二行的每一像素分离垂直选择晶体管40均为OFF，并且第二行的每一放大晶体管42的源极均未连接至垂直信号线19(未选择状态)。此后，当时间到达t62时，驱动脉冲RG1被反转为低电平。

通过在t62将驱动脉冲RG1反转为低电平，第一行的复位晶体管36被导通以便将电源电压VRD(读出电平)被传输至第一行的每一放大晶体管42的栅极(控制区)。通过导通复位晶体管36，第一信号电荷被从放大晶体管42的栅极(控制区)中释放，并且同时，放大晶体管42的栅极(控制区)被偏置至电源电压VRD(读出电平)。

当时间到达t63时，驱动脉冲RG1被反转为高电平。因此，再次截止第一行的复位晶体管36，并且将第一行的放大晶体管42的栅极(控制区)设置为浮动状态。然而，由于寄生电容效应，所以放大晶体管42的栅极仍然被偏置于电源电压VRD(读出电平)。

当该时段到达t64时，驱动脉冲TG1被反转为低电平，并且第一行的每一单元像素3的传输读出选择晶体管34被导通以便将对应于在第一行的每一单元像素3的光电二极管中所产生和累积的入射光的电荷(第二信号电荷)传输至第一行的每一单元像素3的放大晶体管42的栅极(控制区)。根据第n帧中的入射光，将第二信号电荷作为电信号电荷使用。

如上所述，当将对应于第n帧(当前帧)的入射光的电荷(第二信号电荷)传输至放大晶体管42的栅极(控制区)时，通过所传输的电荷来增加放大晶体管42的栅极电势。因而，第一行的放大晶体管42执行源极跟随器操作，并且放大晶体管42的源极电势被增加了栅极电势。

在这种情况下，将对应于第二信号电荷的第二输出信号(第二电信号)通过被导通的像素分离垂直选择晶体管40，而从执行源极跟随器操作的第一行的每一放大晶体管42输出至垂直信号线19。

当该时段到达t65时，第一行的驱动脉冲TG1被反转为高电平，并且第一行的传输读出选择晶体管34被截止。因此，结束将对应于在第一行的每一单元像素3的电荷发生器32中所产生和累积的入射光的电荷(第二信号电荷)传输至放大晶体管42的栅极(控制区)的传输，因而，将放大晶体管42的栅极(控制区)设置为浮动状态。然而，由于寄生电容效应，所以栅极电势保持在所传输电荷(第二信号电荷)的增加的电平上。

在第n帧中，保持对于当前帧的、作为第二信号电荷的、被传输至栅极(控制区)的电荷直到在随后的第n+1帧(未示出)中该栅极被复位(即直到复位晶体管36被导通)为止。因此，使用栅极中所累积的电荷作为第n+1帧中的第一信号电荷(先前帧中的电荷)。

如上所述，传输读出选择晶体管34被导通以便将第二信号电荷临时传输到放大晶体管42的栅极(控制区)，并且然后，即使传输读出选择晶体管34被截止之后，在栅极(控制区)中保持第二信号电荷。因此，通过直到栅极被复位时为止的源极跟随器操作(t65之后)，从放大晶体管42输出对应于在栅极中所累积的电荷(第二信号电荷)的电信号(第二输出信号V_ssn)。

在从t64至t65的时段中，当在源极和漏极之间流动的电流达到负载MOS晶体管(未示出)通过源极跟随器操作所限定的负载电流IB时，将放大晶体管42的源极(第二输出信号V_ssn)的电势变为由公式(8)所表达的值。将如上所述所检测到的第n帧输出信号V_ssn输出至相应垂直列的列AD电路25。

[数学公式8]

V_ssn＝VRD+VS2-VT＝V_sig2                              ......(8)

在公式8中，VRD表示当在n帧中复位晶体管36被导通时所提供的电源电压，VS2表示根据第n帧中的第二信号电荷的、放大晶体管42的栅极电势中的，而VT表示在放大晶体管42的漏极电流达到负载MOS晶体管(未示出)所限定的负载电流IB时的放大晶体管42的栅极和源极之间的电压。

与在VS1中相同，通过“对应于入射光/栅极电容的第二信号电荷”来表示VS2的值。实际上，通过用于将驱动脉冲RG复位至低电平的复位操作，该像素信号不仅包含实际信号分量，而且包含复位分量和如在第一或第二实施例中那样的其它变化分量。VRD-VT包含复位分量和其它变化分量，并且对应于变化分量，例如第一实施例的复位分量(以下总称为ΔV2)。

当该时段到达t69时，驱动脉冲SEL1被反转为高电平，像素分离垂直选择晶体管40被截止，并且分离第一行的单元像素3和垂直信号线19。

在随后的时段t70至t79中，对第二行的单元像素3重复执行与时段t60至t69中的第一行的单元像素3的读出操作相类似的操作，从而执行在第n帧中的时间差值操作。

如上所述，将根据入射光的、在2个连续帧(第n-1帧和第n帧)之间获得的、表示从相应单元像素3输出的模拟亮度的、在第n-1帧和第n帧中的输出信号V_ssn-1和V_ssn，分别输入至列AD电路25。

通过将诸如光电二极管之类的光电转换装置中所产生和累积的电荷直接提供给JFET的控制区，可以将对应于提供给栅极的电荷的电信号输出作为两个信号(诸如先前帧的电信号和当前帧的电信号)。在这种情况下，通过垂直信号线19，以从传输至栅极的电荷所转换的电压信号的形式读取像素信号。因此，与输出作为电荷的像素信号时(当前模式中)相比，可以抑制由电荷分布所导致的信号中的恶化。

在列AD电路25中，检测在2个连续帧(第n-1帧和第n帧)之间获得的、用于多个帧的、第一模拟输出信号V_ssn-1和第二模拟输出信号V_ssn之间的差值，即执行时间差值处理，从而检测运动部分。通过重复上述操作，可以检测到其它的2个或多个连续帧之间的运动部分。

<第九实施例：时间差值处理操作>

图29是图解由图26中所示的第九实施例的固态成像设备1的列AD电路25所执行的时间差值处理操作的时序图。图30是图解在第九实施例中的、与帧速率相关的时间差值处理操作的时序图。

通过分别以第n-1帧(先前帧)和第n帧(当前帧)来代替在图6中所示的第二实施例的空间差值处理中的第n-1行(先前行)和第n行(当前行)，来执行在图29中所示的时间差值处理。

列AD电路25以短时间间隔顺序地读取在放大晶体管42中累积的先前帧n-1的像素信号V_ssn-1，和在电荷发生器32中累积的、作为先前帧n-1的像素信号的当前帧n的同一行的像素信号V_ssn，并计算像素信号V_ssn-1和像素信号V_ssn之间的差值。

具体地说，在结束对先前帧的像素信号V_ssn-1的第二计数操作之后，在启动对当前帧的像素信号V_ssn的第一向上计数操作时，执行该计数操作，而无需将计数器254中存储的计数值复位。因此，作为在结束对当前帧的像素信号V_ssn的第二计数操作之后存储在计数器254中的计数值的时间差值数据D5变为表示不同帧的2个像素信号V_ssn-1和V_ssn之间的时间计算结果(V_ssn-1-V_ssn)的数字值，如同公式(9)所表示。由于执行了不同帧(即具有不同成像时间)的2个像素信号V_ssn-1和V_ssn之间的差值计算，所以该差值处理并不是空间差值处理，而是时间差值处理。

[数学公式9]

＝V_sig1-V_sig2

＝(第n-1帧信号V_ssn-n)-(第n帧信号V_ssn)

＝(VRD+VS1-VT)-(VRD+VS2-VT)

＝VS1-VS2                                            ......(9)

除非在公式(9)中得到的时间差值数据D5为0，否则各帧之间已出现运动，以致可以检测到该目标的运动部分。

如从图29中所示的单元像素3的驱动定时所看到的那样，对于第n-1帧(先前帧)的像素信号，复位分量和基于驱动脉冲RG的其它变化分量(ΔV1)在实际信号分量V_sigl之后出现，而对于第n帧(当前帧)的像素信号，实际信号分量V_sig2出现在复位分量和基于驱动脉冲RG的其它变化分量(ΔV2)之后。

因此，当执行用于时间差值处理的计数操作时，通信/定时控制器20通过考虑上述分量的出现来控制计数器254中的计数模式。例如，如图29中所示，对第n-1帧，通过在向上计数模式中对信号分量V_sig1和ΔV1相加来执行计数操作，然后，在向下计数模式中对ΔV1执行计数操作，从而确定第n-1帧的信号分量V_sig1的计数值(像素数据)。

对于随后的第n帧，在向上模式中对ΔV2执行计数操作，并且然后，通过在向下计数模式中对信号分量V_sig2和ΔV2相加来执行计数操作。因此，可以将V_sig1-V_sig2(即，2个帧中的实际信号分量之间的差值)确定为计数值。

由于在相同的时间点ΔV1和ΔV2都基于驱动脉冲RG，所以可以认为它们基本上相同。因此，即使忽略对ΔV1和ΔV2的计数操作，也可以将V_sig1-V_sig2(即2个帧中的实际信号分量之间的差值)确定为计数值。在这种情况下，可以将功率消耗减少等于计数操作的数量。

当基于通过上述时间差值处理所获得的计数值而检测到运动部分时，最好执行阈值处理以防止由诸如随机噪声之类的分量所引起的错误判决。也就是说，当在公式(9)中获得的数字值大于或等于预定值时，可以确定检测到了运动部分。

然而，如果景深过亮或过暗，则不能以高精确度产生运动信号。由电荷波动所导致的散粒噪声与信号幅度的平方根成比例。也就是说，如果由于景深过亮而使亮度级过高，则散粒噪声的电平也变高。因此，如果由于确定处理的阈值是恒定的，则具有较高亮度级的静止目标将被错误第确定为运动部分，或者相反，不能充分地检测到低对比度目标的运动。如果景深过暗，则由于容易受到随机噪声的影响，静止目标将被错误地确定为运动部分。

为了解决这个问题，根据情况来对用于确定处理的阈值进行调整。例如，当目标的对比度高时或当景深暗时，增加用于确定处理的阈值。相反，当目标的对比度低时或当景深亮时，减小用于确定处理的阈值。根据该方案，可以以高精确度来检测目标的运动。

如上所述，在该实施例中，由于将表示运动部分的时间差值数据D5输出为n位多电平数字数据。因而，根据诸如目标的对比度或亮度之类的环境条件，基于先前帧的电信号和当前帧的电信号之间的差值，可以以高精确度做出关于目标是否是运动部分的判断。

虽然未给出详细的解释，但是在正常操作期间，仅仅在图29中所示第n帧(当前帧)的读出时段期间，可以通过执行该操作来仅仅提取视频信号。在图29中所示的第n帧(当前帧)的读出时段期间的像素信号的符号为负。然而，通过对复位电平Δ2的向下计数模式和信号电平V_ssn(实际信号分量V_sig2)的向上计数模式进行设置，可以获得符号为正的像素信号。

以与第一或第二实施例中类似的方式，执行时间差值处理。通过使用电压比较器252和计数器254，将根据每一帧的像素信号的电压信号与以预定梯度改变的基准信号进行比较。然后，利用计数时钟来对从产生基准信号时到电压信号与基准信号一致时的时段进行计数，从而根据所述多个帧的像素信号来获得对应于电压信号的差值的计数值。因而，在无需在AD转换器之后提供附加的差值电路的情况下，在执行AD转换的同时，可以容易地获得表示运动部分的差值信号。

此外，如在第一和第二实施例中那样，可以减小电路的规模或电路的面积，并且还可以降低功率消耗。可以减少用于连接其它功能的布线的数目，并且不会增加由布线导致的噪声或所消耗的电流。

在上述实施例中，在垂直列中排列了多个列AD电路25，并且在相应的列AD电路25中同步处理从像素部分10发送的、一行的像素信号。在该配置中，通过将比较处理和计数处理进行组合来实施AD转换，而执行时间差值处理。用于执行通过以比较处理和计数处理的组合来实施AD转换的时间差值处理的基本结构，可以被应用于逐一提取和处理像素信号的装置。

已经讨论了将该结构应用于具有单元像素3的设备，其中每一像素被提供有诸如JFET或浮动扩散器之类像素内存储器。然而，该结构的应用不限于具有像素内存储器的设备。例如，如果部提供像素内存储器，则在先前帧中的像素信号被读出并且与基准信号进行比较，并且与该比较处理同时执行计数操作。获得在结束比较处理的计数值并将其临时存储在该设备之外的帧存储器中，由此完成对先前帧的AD转换。

也就是说，经受差值处理的一个帧(先前帧)的像素信号已被形成到数字数据中。在这种情况下，列AD电路25被用于将先前帧的像素信号形成到数字数据中不是必须的。可以使用另一AD转换器，用于获得先前帧的像素数据并将其存储在帧存储器中。

其后，在对于当前帧的AD转换期间，通过使用与当前帧的位置相同的位置上的先前帧的计数值(像素数据)作为计数操作的初始值，所述像素信号与基准信号进行比较，并且在同时，执行计数操作，并且然后获得在完成比较处理时的计数值，由此执行时间差值处理。如果在帧中存储的先前帧的计数值(像素数据)是正符号数，则以向下模式执行对于当前帧的计数操作。

<第十实施例：到电子设备的应用>

图31是图解根据本发明第十实施例的电子设备的示意图。在第一到第九实施例中，作为数据处理单元的下列类型的AD转换电路(AD转换装置；在前述实施例中的列AD电路)被应用于固态成像设备。AD转换电路包括：比较器，用于比较对应于要被处理的信号的电信号和AD转换基准信号；和计数器，用于在比较器正在执行比较处理时以向下计数模式和向上计数模式之一来执行计数操作，并且用于在结束比较处理时保存计数值。然而，通过第一到第九实施例讨论的AD转换电路或数据处理单元的结构可以不仅被应用于固态成像设备，而且被应用于任何需要用于获取表示在具有相同物理属性的多个信号之间的乘积和操作结果的数字数据的数据处理结构的电子设备。

在第十实施例中，讨论其中本发明的数据处理方法或数据处理设备被应用于除固态成像设备之外的电子设备的情况。如在第一到第九实施例中那样，在本实施例中，要被处理的信号是从固态成像设备1的像素部分10输出的像素信号。然而，处理像素信号之外的信号可以受到该处理，只要它们具有相同的物理属性以便它们可以经受乘积和操作。

在图31中所示的电子设备800具有基于乘积和操作的各种处理功能，诸如检查固态成像设备1的缺陷像素或检测运动部分的功能。具体地说，电子设备800包括：控制装置802，使用例如个人计算机，用于控制电子设备800的整体操作，被设置在在图31的中间部分的分割线的左侧，和AD转换器805，被设置在分割线的右侧。与由分割线分开控制装置802和AD转换器805不同，电子设备800可以被形成为单个AD转换器805，其包含控制装置802并且作为用于获取表示在多个信号之间的乘积和操作的数字数据的数据处理单元。

作为数字处理单元的AD转换器805包括电压比较器852和计数器854，用于将从固态成像设备1读取的模拟像素信号转换成数字数据。电压比较器852和计数器854分别对应于电压比较器252和计数器254，并且其基本操作类似于第一到第九实施例的电压比较器252和计数器254的基本操作。

控制装置802包括：用于控制AD转换器805的功能元件；基准信号发生器827，用于向AD转换器805的电压比较器852提供AD转换基准电压；和输出电路28，用于控制基准信号发生器827和计数器854；定时控制器820和基准信号发生器827分别对应于通信/定时控制器20和基准信号发生器27，其基本操作类似于第一到第九实施例的通信/定时控制器20和基准信号发生器27的操作。

在对于本实施例唯一的配置中，控制装置802包括：数据存储单元828，用于存储多个乘积和操作目标之一的数据；和确定/检查单元830，用于基于表示在计数器854中获得的乘积和操作结果的数据D8而检查固态成像设备1和用于执行其它的确定处理。

利用该配置，为了实现检查固态成像单元1的缺陷像素的功能，首先获得要经受比较的、没有缺陷像素的正常固态成像设备1的像素数据(下文中称为“正确数据”)，并且然后，从要被检查的固态成像设备1读取像素信号，由此实现在正确数据和像素信号之间的差值处理。根据处理结果，确定缺陷的存在与否。最好是检查缺陷像素是黑缺陷像素还是亮缺陷像素。对于黑缺陷像素的检查，获得正确数据并且在固态成像设备1处于非曝光状态的条件下检查该像素。对于亮缺陷像素的检查，获得正确数据并且在固态成像设备1处于全白摄像状态(full white photographing state)的条件下检查该像素。

为了获得正确数据，AD转换器805从要被比较的正常固态成像设备1获得模拟图像信号，以及以与第一实施例的基本操作类似的方式，电压比较器852比较图像信号的每一像素信号和以从基准信号发生器827提供的预定梯度变化的基准信号RAMP，并且搜索像素信号和基准信号RAMP一致的时间点。

为了获得在黑条件下的正确数据，定时控制器820指示基准信号发生器827以与正常梯度相比较减小基准信号RAMP的梯度。这意味着在黑条件下的低电平像素信号被转换成具有高增益的数字信号。

与由基准信号发生器827产生基准信号RAMP的起始同时，计数器854开始以由定时控制器820所指定的计数模式，基于计数时钟CK0开始计数。在这种情况下，定时控制器820设置计数器854的模式以便为复位信号ΔV设置向下计数模式，而为信号分量Vsig设置向上计数模式。这意味着对于对应于信号分量Vsig的像素数据获得正数据。

计数器854从产生用于在电压比较器852中的比较处理的基准信号RAMP的时间点到像素信号与基准信号RAMP一致的时间点对计数时钟CK0计数，并且将计数结果寄存在数据存储单元828中作为与像素位置相关的内部寄存数据D9a。AD转换器805对于图像信号的所有像素重复这样的处理。

正确数据不必由AD转换器805来获得。例如，可以从外部装置获得正确数据，并且从该外部装置输入的寄存数据D9b可以被与像素位置相关联地寄存在数据存储单元828中。此外，可以假定正确数据是不变的(统一的)，而不管像素位置如何，在这种情况下，获取正确数据不是必须的。

为了检查黑缺陷像素或亮缺陷像素，固态成像设备1被设置为处于预定曝光状态。定时控制器820设置计数器854的计数模式以便为复位信号ΔV设置向上计数模式，而为信号分量Vsig设置向下计数模式。这意味着获得负数据作为对应于信号分量Vsig的像素数据。

定时控制器820指示基准信号发生器827以将基准信号RAMP的梯度设置为在获得正确数据时的RAMP的梯度。这意味着使用与在获得正确数据时的增益相同的增益来将像素信号转换成数字数据。

定时控制器820将初始值控制信号CN7提供给计数器854，并且指示计数器854以从数据存储单元828读取与要被处理的像素相同的像素位置上的正确像素数据并且将该读取的像素数据设置为计数操作的初始值。

AD转换器805从要被检查的固态成像设备1获得模拟图像数据，并且电压比较器852比较图像数据的每一像素信号和以从基准信号发生器827提供的预定梯度变化的基准信号RAMP，并且寻找像素信号和基准信号RAMP一致的时间点。

与基准信号发生器827产生基准信号RAMP的起始同时，计数器854开始以由定时控制器820所指定的计数模式、基于计数时钟CK0进行计数。然后，计数器854从产生用于在电压比较器852中的比较处理的基准信号RAMP的时间点到像素信号和基准信号RAMP一致的时间点对计数时钟CK0的数目进行计数。

确定/检查单元830通过使用作为缺陷确定数据的、由在计数器854中获得的计数值所表示的、表示在正确数据和实际数据之间的差值的乘积和操作数据D8来确定缺陷像素是否存在。

作为计数结果，获得通过从正常像素数据中减去实际像素数据所获得的值。如果不存在缺陷像素，则所得到的计数值仅仅包括误差分量或噪声分量，并且足够小。相反，如果存在任何缺陷像素，则可以观测到在正确像素数据和实际像素数据之间的大的差值。

因此，在检查缺陷像素的过程中，为了防止由误差分量或噪声分量所导致的错误判断，在计数器854中获得的乘积和操作数据D8达到预定值时，最好由确定/检查单元830确定存在缺陷像素。

以这种方式，当将电子设备800用于检测缺陷像素时，通过使用由电压比较器852和计数器854的组合形成的AD转换器805来执行正确器件和要被检查的目标器件之间的像素数据的差值处理。因此，如在第一到第九实施例中所讨论的那样，在实施对处于实际状态中的像素信号的AD转换时，可以直接获得从计数器854输出的、表示正确状态和实际状态之间的差值的数字数据。

通过使用作为用于存储正确数据的帧存储器的数据存储单元828，可以在不使用用于处于实际状态中的像素信号的帧存储器或用于执行正确器件和要被检查的目标器件之间的像素数据的差值处理的附加电路的情况下，找到缺陷像素。因而，可以有效执行对处于实际状态中的像素信号的AD转换和用于检测缺陷像素的计算处理(在该实施例中的差值处理)。如果正确数据是恒定的，而与像素位置无关，则作为用于存储正确数据的数据存储单元828不是必须的。

在图26中所示的配置中，为了执行运动部分检测功能，通过从固态成像设备1读取要被比较的先前帧的像素信号来获得像素数据，并且然后，从固态成像设备1读取当前帧的像素信号。然后，执行在先前帧的像素数据和当前帧的像素数据之间的差值处理，由此根据处理结果来检测运动部分。

当获得先前帧的像素数据时，AD转换器805从固态成像设备1获得模拟图像数据，并且，以类似于第一实施例的基本操作的方式，电压比较器852比较图像信号的每一像素信号和以从基准信号发生器827提供的预定梯度变化的基准信号RAMP，并且寻找像素信号和基准信号RAMP一致的时间点。

与产生用于在电压比较器852中的比较处理的基准信号RAMP的起始同时，计数器854开始以由定时控制器820指定的计数模式、基于计数时钟计数。在这种情况下，定时控制器820设置在计数器854中的计数模式以便为为复位信号ΔV设置向下计数模式，而为信号分量Vsig设置向上计数模式。这意味着为对应于信号分量Vsig的像素数据获得正数据。

计数器854从产生用于电压比较器852中的比较处理的基准信号RAMP的时间点到像素信号与基准信号RAMP一致的时间点对计数时钟CK0的数目进行计数，并且将计数结果寄存在数据存储单元828中作为与像素位置相关联的内部寄存数据D9a。AD转换器805对图像信号的所有像素重复这样的处理。这使得即使形成固态成像设备1的像素部分10的单元像素3不具有内部像素存储器，也可以获得和存储先前帧的像素数据。

为了获得当前帧的数据，定时控制器820设置在计数器854中的计数模式以便为复位信号ΔV设置向上计数模式，而为信号分量Vsig设置向下计数模式。这意味着为对应于信号分量Vsig的像素数据获得负数据。

定时控制器820指示基准信号发生器827产生具有与在获得先前帧的像素数据时的梯度相同的梯度的基准信号RAMP。这意味着使用与在获得先前帧的像素信号时的增益相同的增益来将当前帧的像素信号转换成数字数据。

定时控制器820也向计数器854提供初始值控制信号CN7，并且指示计数器854从数据存储单元828读取与要被处理的像素信号的像素位置相同的像素位置上的先前帧的像素数据，并且将该像素数据设置为用于计数操作的初始值。

AD转换器805从固态成像设备1获得当前帧的模拟图像信号，并且电压比较器852比较图像信号的每一像素信号和以从基准信号发生器827提供的预定梯度变化的基准信号RAMP，并且寻找像素信号和基准信号RAMP一致的时间点。

与基准信号发生器827产生基准信号RAMP的起始同时，计数器854开始以由定时控制器820指定的计数模式、基于计数时钟CK0计数。然后，计数器854从产生用于在电压比较器852中的比较处理的基准信号RAMP的时间点到像素信号和基准信号RAMP一致的时间点对计数时钟CK0的数目进行计数。AD转换器805对图像信号的所有像素重复这样的处理。

确定/检查单元830通过使用作为运动部分确定数据的、表示2帧的像素信号之间的差值的乘积和操作数据D8来确定运动部分是否存在，2帧的成像时间相差预定时间(一个帧)，并且由计数器854中获得的计数值来表示。

作为计数结果，通过从在相同位置上的先前帧的像素数据中减去当前帧的像素数据获得的、作为当前帧的值的值。如果目标没有运动，则所得到的计数值仅仅包括误差分量或噪声分量，并且足够小。相反，如果目标具有运动，则可以观测到在2帧的像素数据之间的大的差值。

因此，在确定/检查单元830的对运动部分的检查中，为了防止由误差分量或噪声分量所导致的错误判断，在计数器854中获得的乘积和操作数据D8达到预定值时，最好由确定/检查单元830确定存在运动部分。

如上所述，当将电子设备800用于检测运动部分时，通过使用由电压比较器852和计数器854的组合形成的AD转换器805来执行2帧之间的像素数据的差值处理。因此，如在对缺陷像素的检查中那样，在实施当前帧的像素信号的AD转换时，可以直接获得作为计数器854的输出的、表示当前帧和先前帧之间的差值的数字数据。

通过使用作为先前帧的帧存储器的数据存储单元828，不具有像素内存储器的装置可以在不使用当前帧的帧存储器或用于对2帧之间的像素数据执行差值处理的附加电路的情况下，执行运动部分的检测功能。因而，可以有效执行对当前帧中的像素信号的AD转换和用于检测运动部分计算处理(在该实施例中的差值处理)。

虽然已经参照公开的实施例说明了本发明，但是将理解，本发明的技术范围不限于所公开的实施例。相反，本发明试图在不脱离本发明精神的前提下，覆盖各种修改和等效方案，且各种修改和等效方案均包括在本发明的技术范围之内。

上述实施例不限制所声明的发明，且实施例中所公开的特征的所有组合，作为本发明的解决方案，并不是必需的。上述实施例包括本发明的各种模式，且通过适当地组合在实施例中所公开的多个特征，可以提取各种发明。即使删除实施例中所公开的一些特征，则只要它们提供了优点，也可以提取所得到的特征作为该发明。

例如，在前述实施例中，虽然在位于从像素部分10中读出信号的位置的列区域中安排了AD转换功能，但也可以在其它位置提供这些功能。例如，可以将模拟像素信号输出至水平信号线18，并且然后，将其转换为数字信号，并传输至输出电路28。

同样在这种情况下，将经受乘积和操作的多个像素信号与AD转换基准信号相比较，且在执行比较处理时，以向下计数模式和向上计数模式之一来执行计数操作。然后，存储在比较处理结束时的计数值。在这种情况下，使用为经受乘积和操作的多个像素信号之一所获得的数字数据作为计数操作的初始值，并且然后，在对其它像素信号实施AD转换时，可以获得作为计数结果的、表示乘积和操作结果的数字数据。

因此，通过计数器的锁存功能可以实现用于存储受到乘积和操作的所述多个像素信号的每一个的计数结果的存储装置，并且不需要提供与计数器分离的、用于保留AD转换数据的专用存储装置。所有的垂直列仅仅需要一个AD转换功能，并且虽然需要快速转换处理，但相对于前述实施例而言，仍可以减小电路的规模。

在前述实施例中，从在切换计数模式之前的最终计数值开始启动在切换计数模式之后的计数操作。在这种情况下，如果使用用于与计数时钟CK0同步地输出计数值的向上/向下计数器，则不需要用于切换模式的特定结构。

然而，如果使用由于仅仅由第一触发器(计数器基本元件)的限定频率确定操作限定频率而可以适用于快速操作的异步向上/向下计数器，则在切换计数模式时，计数值丢失，因而，在切换计数模式前后保持相同的值时，将无法执行校正计数操作。因此，最好设置用于使得在切换计数模式之后的计数操作从在切换计数模式之前的计数值开始启动的调整处理器。这里并未给出调整处理器的细节。如果执行多个信号之间的加法处理，则计数模式与第一和第二计数操作相同，并且因而，上述结构并不是必需的。

在上述实施例中，现在假定，关于其中在时间顺序上信号分量V_sig在复位分量ΔV(基准分量)之后出现的像素，且第二级处理器对具有正号的信号(具有较高电平的信号具有更大的正值)进行处理，从而确定该像素的实际分量。在这种情况下，作为第一处理操作，对复位分量ΔV(基准分量)执行比较处理和向下计数操作，且作为第二处理操作，对信号分量V_sig执行比较处理和向上计数操作。然而，不考虑基准分量和信号分量出现的时间顺序，信号分量和计数模式以及处理顺序的组合是任意的。根据处理顺序，所获得的作为第二操作结果的数字数据可以是负值。在这种情况下，可以执行符号反转或校正计算。

根据像素部分10的装置结构，将在信号分量V_sig之后读取复位分量ΔV(基准分量)。如果二级处理器对具有正号的信号进行处理，则可以与第一操作相同，对信号分量V_sig更有效地执行比较处理和向下计数操作，且可以与第二操作相同，对复位分量ΔV(基准分量)更有效地执行比较处理和向上计数操作。

在前述实施例中，假定对于同一像素，在复位分量ΔV(基准分量)之后出现信号分量V_sig，则当执行在多个像素信号之间的乘积和操作时，执行用于获得实际信号分量的差值处理。如果仅仅信号分量V_sig可受到该处理，而不考虑复位分量ΔV(基准分量)，则可以忽略用于得到实际信号分量的差值处理。

如上所述，根据本发明的数据处理方法、数据处理设备、半导体装置和电子设备，将要被处理的信号与用于AD转换的基准信号进行比较，且与该比较处理同时，以向下计数模式和向上计数模式之一执行计数操作，且存储在比较处理结束的计数值。

在这种情况下，将用于多个信号之一的数字数据设置为用于其它信号的计数操作的初始值。因此，可以获得表示基于多个信号的乘积和操作结果的数字数据作为计数结果。

由于通过比较处理和计数操作来实施AD转换，所以可以构造用于同时执行AD转换和乘积和操作的结构。也就是说，通过对AD转换基准信号进行操作来对信号实施AD转换，并且同时，执行使用多个信号的乘积和操作。因此，可以获得作为乘积和操作结果的计数值，该计数值是AD转换的结果。

例如，当在对第n行像素信号执行计数操作之后，对第(n+1)行像素信号执行计数操作，且如果将第(n+1)行计数操作的计数模式设置为与n行计数操作的计数模式相反，则通过第(n+1)行计数模式获得的计数值变为减法结果。如果将第(n+1)行计数操作的计数模式设置为与第n行计数操作的计数模式相同，则通过第(n+1)行计数模式获得的计数值变为加法结果。

此外，除了由比较器和计数器形成的AD转换器之外，诸如用于存储AD转换数据的专用存储装置或用于执行乘积和操作的功能部之类的附加电路的提供并不是必需的，从而减小电路规模或电路面积。

在前述实施例中，共同地使用向上/向下计数器以通过切换操作模式来执行计数操作，而不用考虑操作模式。该计数器不局限于可以切换模式的向上/向下计数器，只要其通过向下计数模式和向上计数模式的组合来执行计数操作。

例如，可以通过用于执行向下计数的向下计数器电路和用于执行向上计数的向上计数器电路的组合来形成计数器。在这种情况下，最好使用可以通过使用已知技术来接收所需初始值的计数器电路。例如，如图32A中所示，如果在向下计数之后执行向上计数，则对第一计数操作运行向下计数器电路，然后，对第二计数操作运行向上计数器电路。在这种情况下，在通过计数模式切换控制信号CN5切换计数模式之后启动向下计数操作之前，将用于设置初始值的载入控制信号CNld提供给向上计数器电路的载入端LDu，从而将在向下计数操作中获得的向下计数值设置为向上计数器电路中的初始值。

例如，如果在向上计数之后执行向下计数，如图32B中所示，则对第一计数操作运行向上计数器电路，并且然后，对第二计数操作运行向下计数器电路。在这种情况下，在通过计数模式切换控制信号CN5切换计数模式之后启动向下计数操作之前，将用于设置初始值的载入控制信号CNld提供给向下计数器电路的载入端LDd，从而将向上计数操作中获得的向上计数值设置为向下计数器电路中的初始值。

在执行在多个信号之间的加法处理的过程中，在启动在二级计数电路中的计数操作之前，在保持与第一和第二计数操作相同的计数模式时，以与多个信号之间的减法处理相类似的方式来设置初始值。

根据上述方案，在图32A或32B所示的配置中，为了获得二级计数器电路的输出，可以直接执行多个信号(包括基准分量和信号分量)之间的减法处理。这将消除对于提供用于计算多个信号之间的差值的特定加法电路的需求。此外，将数据传输至减法器也不是必需的，因此，可以抑制噪声、电流或功率消耗中的增加。

如果使用由向下计数器电路和向上计数器电路的组合来配置的计数器，则不是将在第一计数操作中获得的计数值设置为第二计数操作的初始值，而是第二计数操作可以从0开始。

在这种情况下，例如，如图32C中所示，如果执行差值处理，则需要用于将向上计数器电路的输出Qup(正值)和向下计数器电路的输出Qdown(负值)相加的加法电路。在这种情况下，为由比较器和计数器形成的每一个AD转换器提供加法电路。因而，可以缩短布线的长度，并且可以防止噪声、电流或由数据传输导致的功率消耗中的增加。

在图32A，32B和32C中所示的配置中的任意一种中，可以通过通信/定时控制器20给出运行向下计数器电路和向上计数器电路的指令，如在上述实施例中那样。通过计数时钟CK0，可以运行向下计数器电路和向上计数器电路。

在前述实施例中，在传感器中可以使用以矩阵排列的NMOS或PMOS单元像素。然而，该传感器并不局限于该类型，并且可以使用线传感器，其中，可以取得与上述实施例中相类似的操作和优点。

在上述实施例中，作为可以通过地址控制来选择性地从所需单元像素中读取信号的固态成像设备，使用被提供有通过接收光来产生信号电荷的像素部分的CMOS传感器。信号电荷的产生不局限于光，而是通常是诸如红外线、紫外线或X射线之类的电磁波。前述实施例中公开的上述特征可以被应用于具有单元元件的半导体装置，在该单元元件中，设置了多个用于根据电磁波的量来输出模拟信号的器件。

虽然在上述实施例中设置了正方形的单元像素3，但是单元像素3的结构不局限于正方形的点阵，且可以是倾斜的点阵，其中在图1中示出的单元部分10以45度角倾斜。

虽然在前述实施例中，当从顶部看时单元像素3的形状是正方形，但其不局限于正方形，并且可以是六边形。在这种情况下，单元像素3的结构如下，以使一个单元像素列和一个单元像素行的每一个都包括多个单元像素。

形成偶数列的多个单元像素在列方向上被从形成奇数列的多个单元像素移位在每一单元像素列中的单元像素之间的间距的大约1/2。类似地，形成偶数行的多个单元像素在行方向上被从形成奇数行的多个单元像素移位在每一个单元像素行中的单元像素之间的间距的大约1/2。每一个单元像素列包括仅仅在奇数行或偶数行中的单元像素。

基于在单元像素3的电荷发生器中所累积的信号电荷来将用于读取像素信号的行控制线15提供给列处理器26。将行控制线15以曲折的形式排列在蜂巢状的单元像素3的周围。换句话说，当从顶部看时，在通过以蜂巢形状排列行控制线15而形成的六边形空间中，排列单元像素3。根据该方案，从整体来看，在单元像素被移位彼此之间的间距的大约1/2时，可以垂直读取像素信号。

通过以蜂巢状形状排列单元像素3和行控制线15，在防止每一个单元像素3的电荷发生器的光接收表面的面积减少的同时，可以增加表面元件的密度。

如果像素部分10与彩色图像相一致，则不管单元像素3的形状或排列如何，应当选择像素3以便相同色彩的元件受到乘积和操作。也就是说，基于色彩分离滤波片的色彩滤波器的排列，指定多个单元元件的位置以便经受乘积和操作的多个单元信号具有相同的色彩滤波器。

通过被集成在固态成像设备或其它电子设备中来提供被讨论为在上述实施例中的数据处理器的例子的AD转换电路并不是必需的。该AD转换电路可以作为IC(集成电路)、AD转换模块，或具有执行多个像素之间的操作的乘积和操作功能(数据处理功能)的数据处理模块而被单独提供。

在这种情况下，可以提供包括比较器和计数器的AD转换电路(或数据处理器)。换句话说，它们可以被集成在由各个芯片的组合形成的IC或模块中，在所述芯片中，用于产生AD转换基准信号并将其提供给比较器的基准信号发生器、和用于控制计数器中的计数操作模式的控制器被安装在同一半导体基片上。

通过将AD转换电路提供给IC或模块，可以集中处理用于控制比较器和计数器的操作所需的功能，从而有利于元件的处理或管理。此外，由于AD转换所需的元件被集成为IC或模块，因而有利于作为最终产品的固态成像设备或其它电子设备的制造。

Claims (40)

1、一种数据处理方法，包括：

通过使用多个信号的第一信号的数字数据作为用于计数操作的初始值，比较对应于多个信号的第二信号的电信号和用于获得第二信号的数字数据的基准信号，当正在执行比较处理时以向下计数模式和向上计数模式之一来执行计数操作，并在比较处理结束时存储计数值。

2、如权利要求1所述的数据处理方法，其中，比较对应于第一信号的电信号和用于获得第一信号的数字数据的基准信号，当正在执行比较处理时以向下计数模式和向上计数模式之一来执行计数操作，并且存储在比校处理结束时的计数值，从而获得第一信号的数字数据。

3、如权利要求2所述的数据处理方法，其中，当获得表示要被处理的信号的差值计算处理的结果的数字数据时，第一信号的计数模式和第二信号的计数模式被设置为相反。

4、如权利要求1所述的数据处理方法，其中，通过切换向上/向下计数器的处理模式，向上/向下计数器被用于在计数操作的向下计数模式和向上计数模式之间切换。

5、如权利要求1所述的数据处理方法，其中，基于要被乘积和操作处理的信号的数目，调整计数操作的位的数目。

6、如权利要求5所述的数据处理方法，其中，当要被乘积和操作处理的信号的数目为2^m(^为指数)时，则计数操作的位的数目被从用于对要被处理的一个信号执行的正常计数操作的位的数目减少m。

7、如权利要求2所述的数据处理方法，其中，基于基准信号随时间改变的量来设置要被处理的信号的系数。

8、如权利要求1所述的数据处理方法，其中，表示在先前计数操作中获得的乘积和操作的结果的计数值被存储在预定数据存储单元中，并且当执行当前计数操作时，从数据存储单元中读取所述计数值。

9、如权利要求1所述的数据处理方法，其中，在用于检测物理量分布的、其中多个单元元件以预定顺序排列的半导体装置中，每一单元元件包括：用于产生对应于所施加电磁波的电荷的电荷发生器；用于根据电荷发生器所产生的电荷来产生单元信号的单元信号发生器；要被处理的信号为由单元信号发生器产生并输出的模拟单元信号。

10、如权利要求9所述的数据处理方法，其中，多个单元元件被排列在矩阵中，并且对由单元信号发生器产生的、在多个行中并且在同一列中的、并且作为要被处理的多个信号而在列方向上输出的信号执行计数操作。

11、如权利要求9所述的数据处理方法，其中，多个单元元件被排列在矩阵中，并且对由单元信号发生器产生的、在多个列中并且在同一行中的、并且作为要被处理的多个信号而在列方向上输出的信号执行计数操作。

12、如权利要求9所述的数据处理方法，其中，多个单元元件被排列在矩阵中，并且对由单元信号发生器产生的、在多个行中并且在同一列中的、并且在列方向上输出的信号，以及对由单元信号发生器产生的、在多个列中并且在同一行中的、并且作为要被处理的多个信号而在列方向上输出的信号执行计数处理。

13、如权利要求9所述的数据处理方法，其中，对在单元元件中位于同一位置并且在不同时间获得的多个信号执行计数操作。

14、一种数据处理设备，包括：

比较器，用于比较对应于多个信号之一的电信号和用于将该信号的电信号转换为数字数据的基准信号；以及

计数器，用于当正在执行比较器的比较处理时，以向下计数模式和向上计数模式之一执行计数操作，且用于在结束比较器的比较处理时存储计数值。

15、如权利要求14所述的数据处理设备，其中，比较器比较对应于多个信号的第一信号的电信号和用于获得第一信号的数字数据的基准信号，并且当正在执行比较器的比较处理时，该计数器以向下计数模式和向上计数模式之一来执行计数操作，并且存储在完成比较器的比较处理时的计数值，从而获得第一信号的数字数据。

16、如权利要求14所述的数据处理设备，其中，计数器由能够在向上计数模式和向下计数模式之间进行切换的通用计数器电路形成。

17、如权利要求14所述的数据处理设备，还包括：基准信号发生器，用于产生用于将该信号转换为数字数据的基准信号，并将该基准信号提供给比较器。

18、如权利要求17所述的数据处理设备，其中，基准信号发生器被配置成调整基准信号随时间改变的量。

19、如权利要求14所述的数据处理设备，还包括：用于控制计数操作的模式的控制器。

20、如权利要求19所述的数据处理设备，其中，控制器将多个信号的第一信号的计数模式和多个信号的第二信号的计数模式设置为相反。

21、如权利要求19所述的数据处理设备，其中，基于要被乘积和操作处理的信号的数目，调整用于计数器中的计数操作的位的数目。

22、如权利要求21所述数据处理设备，其中，当要被乘积和操作处理的信号的数目为2^m（^为指数)时，则用于计数操作的位的数目从用于对要被处理的一个信号执行的正常计数操作的位的数目减少m。

23、如权利要求14所述数据处理设备，还包括：

数据存储单元，用于存储表示在先前计数操作中获得的乘积和操作的结果的计数值；以及

读出扫描器，用于与相应的当前计数操作同时从分配给比较器和计数器的数据存储单元中读出计数值。

24、一种具有以预定顺序排列的单元元件的半导体装置，每一单元元件包括：用于产生对应于所施加电磁波的电荷的电荷发生器；以及用于根据电荷发生器所产生的电荷来产生模拟单元信号的单元信号发生器，该半导体装置包括：

比较器，用于比较对应于单元信号的电信号和用于将单元信号的电信号转换为数字数据的基准信号；以及

计数器，在正在执行比较器的比较处理时，以向下计数模式和向上计数模式之一执行计数操作，并且用于在结束比较器的比较处理时存储计数值。

25、如权利要求24所述的半导体装置，还包括：基准信号发生器，用于产生用于将信号转换为数字数据的基准信号，并将该基准信号提供给比较器。

26、如权利要求24所述的半导体装置，还包括：控制器，用于控制计数器中的计数操作的模式。

27、如权利要求24所述的半导体装置，其中，为在每一列中的单元元件设置一组比较器和计数器。

28、如权利要求24所述的半导体装置，还包括单元信号选择处理器，用于通过指定要被比较器和计数器处理的多个单元元件的每一个的位置来将来自单元信号发生器的多个单元信号的每一个输入至比较器。

29、如权利要求28所述的半导体装置，其中，多个单元元件被排列在矩阵中，并且单元信号选择控制器包括：列选择控制器，用于通过逐列切换单元信号来将从在同一列中的单元元件的单元信号发生器输出的单元信号输入至比较器。

30、如权利要求28所述的半导体装置，其中，多个单元元件被排列在矩阵中，羿且在单元信号选择控制器的控制下，比较器和计数器通过使用作为多个单元信号的、由单元信号发生器产生的、在多个行中并且在同一列中的、在列方向上输出的单元信号来执行分配给比较器和计数器的相应操作。

31、如权利要求28所述的半导体装置，其中，多个单元元件被排列在矩阵中，并且在单元信号选择控制器的控制下，比较器和计数器通过使用作为多个单元信号的、由单元信号发生器产生的、在多个列中并且在同一行中的、在列方向上输出的单元信号来执行计数操作。

32、如权利要求28所述的半导体装置，其中，多个单元元件被排列在矩阵中，并且在单元信号选择控制器的控制下，比较器和计数器通过使用作为多个单元信号的、由单元信号发生器产生的、在多个行中并且在同一列中的、在列方向上输出的单元信号，以及由单元信号发生器产生的、在多个列中并在同一行中的、在列方向上输出的单元信号执行计数操作。

33、如权利要求28所述的半导体装置，其中，

所述多个单元元件被排列在矩阵中；

对于在每一列中的单元元件，设置一组比较器和计数器；以及

所述单元信号选择控制器控制表示在第一组比较器和计数器中的计数器中所存储的计数值所表示的乘积和操作的结果的数字数据以作为第二组比较器和计数器的计数操作的初始值。

34、如权利要求28所述的半导体装置，其中，在多个单元元件被排列在矩阵中，并且在单元信号选择控制器的控制下，第一组比较器和计数器通过使用作为多个单元信号的、由单元信号发生器产生的、在多个行中并且在同一列中的、在列方向上输出的单元信号来执行分配给所述比较器和所述计数器的相应操作。

35、如权利要求28所述的半导体装置，其中，

在其上入射电磁波的每一电荷发生器的表面上排列用于形成执行彩色成像的色彩分离滤波器的多个色彩滤波器之一；以及

单元信号选择处理器基于色彩分离滤波器的色彩滤波器的位置来指定多个单元像素的每一个的位置，以便要经受乘积和操作的单元像素具有相同的色彩滤波器。

36、如权利要求24所述的半导体装置，其中，比较器和计数器对在不同时间点获得的、并且位于同一位置的单元元件的多个信号执行分配给比较器和计数器的相应操作。

37、如权利要求33所述的半导体装置，其中：

单元元件具有用于存储在相对在前的时间、由电荷发生器产生的电荷的存储功能元件；以及

比较器和计数器基于在存储功能元件中存储的电荷，对由电荷信号发生器产生的多个信号的至少之一执行相应操作。

38、如权利要求24所述的半导体装置，其中，多个单元元件被排列在矩阵中，该半导体装置还包括：计算单元，用于接收表示在行方向或列方向之一中的乘积和操作的结果的、由计数器中存储的计数值表示的多个数字数据，并且基于所述多个数字数据来在行方向和列方向中的另一方向上执行乘积和操作。

39、如权利要求24所述的半导体装置，其中，单元信号发生器包括：半导体器件，用于产生对应于由电荷发生器产生的电荷、作为单元信号的模拟电压信号，并且将该模拟电压信号提供给比较器。

40、一种电于设备，包括：

基准信号发生器，用于产生用于将要被处理的模拟信号转换为数字数据的基准信号；

比较器，用于比较该模拟信号和由基准信号发生器产生的基准信号；

计数器，用于在正在执行比较器的比较处理时，以向下计数模式和向上计数模式之一执行计数操作，并且当结束比较器的比较处理时，用于存储计数值；以及

控制器，用于控制计数器的计数操作的模式。

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