CN1694491A - 模数转换器及方法、检测物理量分布的器件及电子装置 - Google Patents

Abstract

在包括模拟－数字转换器的固态成像器件中，提供一种产生快于主时钟的高速时钟的时钟转换器。电压比较器将从用于各行控制线的垂直信号线输入的像素信号与参考电压进行比较，在时间方向上产生具有其幅值对应于复位分量或者信号分量的脉冲。计数器根据基于高速时钟而产生的时钟来计数脉冲信号的宽度，直到在电压比较器中完成比较，在每次比较完成时保持计数值。通信和定时控制器执行控制，使得电压比较器对复位分量执行比较并且计数器在第一次处理迭代中执行下计数，并且使得电压比较器对信号分量执行比较并第二次处理迭代中执行上计数。

Description

模数转换器及方法、检测物理量分布的器件及电子装置

技术领域

本发明涉及模拟-数字(AD)转换方法、AD转换器、用于通过多个单元部件的阵列检测物理量分布的半导体器件、以及电子装置。本发明尤其涉及适当地使用于电子装置中的将模拟输出电信号转换成数字数据的技术，例如，用于检测物理量分布的如固态成像器件的半导体器件，其允许读取表示物理量分布的电信号，该物理量由对于外部输入的如光或辐射的电磁波敏感的多个单元部件的阵列获得。

背景技术

用于检测物理量的半导体器件，包括对于外部输入的如光或辐射等电磁波敏感的一行单元部件或者单元部件矩阵，该半导体器件使用于各种领域中。

例如，在视频装置领域中，使用了用于检测作为物理量的光(电磁波的一个例子)的电荷耦合器件(CCD)、金属氧化物半导体(MOS)以及互补金属氧化物半导体(CMOS)固态成像器件。这些器件以由单元部件(在固态成像器件的情形是像素)获得的电信号的形式读取物理量的分布。

在称作有源像素传感器(APS)或者增益单元的一类固态成像器件中，在像素信号发生器中供有用于放大的驱动晶体管，该发生器产生对应于由电荷发生器产生的信号电荷的像素信号。许多CMOS固态成像器件属于上述类型。

在这样的有源像素传感器中，为了向外读取像素信号，对包括单元像素阵列的像素单元施以地址控制，以使得信号能够从任意选择的个体单元像素中读取。就是说，有源像素传感器是受地址控制的固态成像器件的例子。

例如，在有源像素传感器中，该有源像素传感器为包括单元像素矩阵的X-Y-寻址的固态成像器件的类型，每个像素都使用MOS结构(MOS晶体管)等等有源部件来实现，使得像素自身能够被放大。就是说，将在光电二极管里积累的信号电荷(光电子)通过有源部件放大并将放大后的信号作为图像信息读取，该光电二极管起到光电转换器的作用。

例如，在这种类型的X-Y-寻址的固态成像器件中，像素单元包括大量像素晶体管的二维阵列。与入射线对应的信号电荷的积累逐行或者逐个像素启动。基于积累的信号电荷的电流或电压信号，按照寻址顺序地从各个像素中读取。就MOS(包括CMOS)固态成像器件来说，作为地址控制的实例，按照通常使用的方法，在一行上的像素同时被访问，以从像素单元逐行地读取像素信号。

从像素单元读取的模拟像素信号按需通过模数转换器转换成数字数据。由于将该像素信号以将信号分量加到复位分量的形式输出，因此必须通过采用对应于复位分量的信号电压和对应于信号分量的信号电压之间的差值来提取真实有效的信号分量。

这也运用到将模拟像素信号转换成数字数据的情况中。最后，必须将差值信号分量转换成数字数据，该差值信号分量表示在对应于复位分量的信号电压和对应于信号分量的信号电压之间的差值。出于这个目的，已经提出了各种各样的用于AD转换的方案，例如在W.Yang等人在ISSCC Digest of Technical Papers，pp.304-305，Feb.1999中所写的“集成800×600CMOS成像系统”(An Integrated 800×600 CMOSImage System))中所描述的(在下文中将其称作第一非专利文献)。

但是，根据在上述文献中所描述的AD转换的方案，对于复位分量和信号分量必须分别地进行AD转换，并且必须通过采用各个计数值之间的差值来获取真实有效的信号分量的数字数据。因此，该方案在处理速度方面是成问题的。这将在下文中描述。

根据现有技术的固态成像器件的结构

图13是根据现有技术的CMOS固态成像器件(CMOS图像传感器)的示意结构图，其中AD转换器和像素单元被安装在相同的半导体衬底上。如图13所示，固态成像器件1包括：一像素单元(成像单元)10，在该像素单元中按照多行和多列安排了多个单元像素3；从该像素单元10外部提供的驱动控制器7；计数器(CNT)24；包括提供给各列的列AD电路25的列处理器26；包括数模转换器(DAC)的参考信号发生器27，用于提供AD转换的参考电压给在列处理器26中的列AD电路25；以及一包括减法器电路29的输出电路28。

驱动控制器7包括：水平扫描电路(列扫描电路)12，其控制列地址或列扫描；垂直扫描电路(行扫描电路)14，其控制行地址或行扫描；以及定时控制器21，其通过终端5a接收主时钟CLK0，并产生不同的内部时钟，以控制水平扫描电路12、垂直扫描电路14等等。

单元像素3连接到由垂直扫描电路14控制的行控制线15，并且连接到传送像素信号到列处理器26的垂直信号线19。

每个列AD电路25包括电压比较器252和数据存储单元(锁存器)255，并且其具有n比特AD转换器的功能。该电压比较器252将由参考信号发生器27产生的参考信号RAMP与用于每个行控制线15(H0，H1，…)的从单元像素3经由垂直控制线19(V0，V1，…)得到的模拟信号进行比较。数据存储单元255是保持由计数器24对电压比较器252完成比较所占用的时间计数的结果的存储器。数据存储单元255包括n比特锁存器1和2，这两个锁存器是彼此独立的存储区。

电压比较器252的一个输入端RAMP接收由参考信号发生器27产生的阶梯状参考信号RAMP的输入，其他电压比较器252的输入端RAMP与之共用。电压比较器252的另一个输入端连接到各自关联的列的垂直信号线，使得来自像素单元10的像素信号单独地输入。从电压比较器252输出的信号供给数据存储单元255。参考信号RAMP是由基于对应于主时钟CLK0的计数时钟CK0(例如，这些时钟的时钟频率是相同的)进行计数并将该计数值转换成模拟信号而数字产生的，主时钟由固态成像器件1的外部提供。

计数器24基于计数时钟CK0执行计数，该计数时钟CK0基于主时钟CLK0(例如，这些时钟的时钟频率是相同的)，并提供计数输出CK1，CK2，…，CKn，与计数时钟CK0一起共同供给列处理器26的列AD电路25。

就是说，通过从计数器24到为各列提供的数据存储单元255的锁存器提供用于计数输出CK1，CK2，…，CKn的线，用于各列的列AD电路25共享该单个计数器24。

列AD电路25的输出连接到水平信号线18。水平信号线18具有2n比特的信号线，并通过与各自的输出线相关联的2n传感电路(sensing circuit)(未示出)连接到输出电路28的减法器电路29。

定时控制器21通过控制线12c指令水平扫描电路12去读取像素数据。响应于该指令，通过将水平选择信号CH(i)顺序移位，水平扫描电路12顺序传送保持在锁存器1和2中的像素数据到输出电路28的减法器电路29中。就是说，水平扫描电路12执行在水平(行)方向的读取扫描。

水平扫描电路12产生水平选择信号CH(i)，用以在水平(行)方向进行读取扫描，该扫描基于由固态成像器件1的外部提供的主时钟CLK0，类似于计数时钟CK0。

图14是用于解释根据如图13所示的相关技术的固态成像单元1的操作的时序图。

例如，对于第一读取操作，计数器254的计数值首先被复位到初始值“0”。然后，在从在任一行Hx的单元像素3到垂直信号线19(V0，V1，…)中读取像素信号的第一读取操作变得稳定之后，输入由参考信号发生器27产生的参考信号RAMP，时变以便基本上形成斜坡(ramp)波形，其通过电压比较器252与在任一垂直信号线19(带有列编号Vx)上的像素信号电压进行比较。

此时，与输入参考信号RAMP到电压比较器252的一个输入端RAMP同时，为了通过计数器24测量电压比较器252的比较时间，与由参考信号发生器27产生的斜坡波形电压同步(t10)，计数器24开始从初始值“0”下计数(down-count)，作为第一计数操作。

电压比较器252比较来自参考信号发生器27的斜坡参考信号RAMP与通过垂直信号线19输入的像素信号电压Vx。当这些电压变得相等时，电压比较器252从H电平将其输出反向为L电平(t12)。

基本上在电压比较器252的输出反向的同时，数据存储单元255根据与计数时钟CK0同步的数据存储单元255的锁存器1中的比较周期，锁存来自计数器24的计数输出CK1，CK2，…，CKn，借此完成AD转换的第一次迭代(t12)。

当预定的下计数周期过去时(t14)，定时控制器21停止向电压比较器252提供控制数据，并停止向计数器254提供计数时钟CK0。因此，电压比较器252停止产生斜坡参考信号RAMP。

在第一读取操作中，单元像素3的复位分量ΔV被读取，并且该复位分量ΔV包括偏移噪声，该偏移噪声在单元像素3中是变化的。但是，通常复位分量ΔV的变化小，并且该复位电平在所有像素中是共用的，使得任一垂直信号线19(Vx)的输出基本上是已知的。

因而，当在第一读取操作中复位分量ΔV被读取时，就可以通过调整参考信号RAMP来缩短比较周期。根据该相关技术，在对应于7比特的计数周期(128个时钟周期)来比较复位分量ΔV。

在第二读取操作中，除复位分量ΔV之外，还读取对应于在各个单元像素3上的入射光线的数量的信号分量Vsig，并且进行与第一操作类似的操作。

更具体地说，对于第二读取操作，计数器254的计数值首先被复位为初始值“0”。然后，当从在任一行Hx的单元像素3到垂直信号线19(V0，V1，…)中读取像素信号的第二读取操作变得稳定时，输入参考信号RAMP，其由参考信号发生器27产生以便以阶梯状方式时变并且基本上具有斜坡波形，并且电压比较器252比较该参考信号RAMP与在任一垂直信号线19(带有列编号Vx)上的像素信号电压。

此时，与输入参考信号RAMP到电压比较器252的一个输入端RAMP同时，为了使用计数器测量电压比较器252的比较时间，与由参考信号发生器27产生的斜坡波形电压同步(t20)，计数器24开始从初始值“0”下计数，作为第二计数操作。

电压比较器252比较来自参考信号发生器27的斜坡参考信号RAMP与通过垂直信号线19输入的像素信号电压Vx。当这些电压变得相等时，电压比较器252将其输出从H电平反向到L电平(t22)。

基本上在电压比较器252的输出反向的同时，数据存储单元255根据与计数时钟CK0同步的比较周期而锁存来自计数器24的计数输出CK1，CK2，…，CKn，借此完成AD转换的第二次迭代(t22)。

此时，数据存储单元255在其中的不同位置即在锁存器2中保持在第一计数操作中的计数值和第二计数操作中的计数值。在第二读取操作中，读取单元像素3的信号分量Vsig和复位分量ΔV的组合。

当预定的下计数周期过去时(t24)，定时控制器21停止向电压比较器252提供控制数据，并停止向计数器254提供计数时钟CK0。因此，电压比较器252停止产生斜坡参考信号RAMP。

在第二计数操作完成之后的规定定时(t28)，定时控制器21指令水平扫描电路12去读取像素数据。响应于该指令，通过控制线12c，水平扫描电路12将供给数据存储单元255的水平选择信号CH(i)顺序移位。

因此，锁存在数据存储单元中的计数值，也就是每个由n比特数字数据表示的在第一次迭代和第二次迭代中的像素数据，通过n条(总共是2n)水平信号线18被顺序输出到列处理器26的外面，并输入到输出电路28的减法器电路29。

对于每个像素位置，该n比特减法器电路29从表示单元像素3的复位分量ΔV和信号分量Vsig的组合的第二次迭代像素数据中，减去表示单元像素3的复位分量ΔV的第一次迭代像素数据，计算出单元像素3的信号分量Vsig。

接着，在逐行基础上顺序执行类似操作，借此在输出电路28中获得表示二维图像的图像信号。

但是，如从以上描述中将理解的，按照AD转换的方案，为了获取表示真实有效信号分量的数字数据，对于复位分量和信号分量中的每一个必须进行AD转换，并且必须采用各自计数值之间的差值。因此，读取和AD转换的两次迭代是必须的。而且，因为用作比较与AD转换的参考时钟的计数时钟CK0是由从固态成像器件1的外部提供的主时钟CLK0的速率(频率)决定的，所以比较和AD转换的最大速度受到主时钟CLK0的速率(频率)的限制。因而，AD转换的总周期变得更长，也就是处理速度不够(在下文中将其称作第一个问题)。

此外，水平扫描电路12产生水平选择信号CH(i)，其用于在水平(行)方向中基于主时钟CLK0执行读取扫描。因此，通过提供保持由AD转换从保持计数结果的存储器单独地获取的数据的存储器，当AD转换和读取操作并行地执行时，也就是通过流水线操作时，在水平(行)方向中读取扫描的最大速度受到主时钟CLK0的速率(频率)的限制(在下文中将其称作第二个问题)。

进而，在如图13所示的配置中，第一和第二计数操作的结果必须保持在用作存储器的数据存储单元255中。因而，需要两个n比特锁存器用于n比特信号(对于每一比特需要2n个锁存器)，而引起电路面积的增大(在下文中将其称作第三个问题)。

进而，需要用于输入计数时钟CK0和从计数器24到数据存储单元255的n个计数输出CK1，CK2，…CKn的线。这会增加噪声或功率损耗(在下文中将其称作第四个问题)。

进而，为了在数据存储单元255的不同位置保持第一和第二计数操作的计数值，需要用于传送第一和第二计数操作结果的2n条信号线，这导致电流量的增加(在下文中将其称作第五个问题)。

进而，在信号输出到该器件的外部以前，为了从第二计数操作的计数值中减去第一计数操作的计数值，需要用于将该计数值导向输出电路28的n比特减法器电路29的2n条信号线。这会增加用于传送数据的功率损耗或噪声(在下文中将其称作第六个问题)。

就是说，用于保持第一读取操作结果的存储器和用于保持第二读取操作结果的存储器必须与计数器独立地分别提供(也就是需要有两个存储器)。进而，需要用于从存储器到计数器传送n比特计数值的信号线。此外，为了传送第一和第二计数操作的n比特计数值到减法器，需要2n比特(两倍)的信号。这会增加电路规模和电路面积，还增加噪声、损耗电流或者功率损耗。

而且，当AD转换和读取操作并行地执行时，也就是通过流水线操作时，需要把用于保持由AD转换获取的数据的存储器与用于保持计数结果的存储器分开。类似于第三个问题，为此目的需要两个存储器，从而引起电路面积的增大(在下文中将其称作第七个问题)。

作为用于克服第三个问题的措施，在已提出的列AD转换器电路中，通过串联提供共用于各列中的计数器、为每一列提供的CDS处理单元和用于保持计数器的计数值的锁存器，实现相关二重采样(CDS)功能和AD转换功能。例如，这在YONEMOTOKazuya的“CCD/COMS Imeeji sensa no kiso to ouyou”，CQ Publishing Co.，Ltd.，2003年8月10日第一版，pp.201-203(在下文中将其称作第二非专利文献)中描述。

进而，在已提出的用于克服第四个问题的方案中，例如，通过为在列处理器26中的每一列提供计数器来实现AD转换功能。例如，这在IMAMURA Toshifumi和YAMAMOTO Yoshiko的“3.Kousoku kinou CMOS imeeji sensa no kenkyuu”(在下文中将其称作第三非专利文献)中描述，该文献在2004年3月15日的国际互连网URL http：//www.sanken.gr.jp/project/iwataPJ/report/h12/h12index.html可找到；在IMAMURA Toshifumi、YAMAMOTO Yoshiko和HASEGAWA Naoya的“3.Kousokukinou CMOS imeeji sensa no kenkyuu”(在下文中将其称作第四非专利文献)中描述，该文献在2004年3月15日的国际互连网URL  http：//www.sanken.gr.jp/ project/iwataPJ/report/h14/h14index.html可找到；在Oh-Bong Kwon等人的“ANovel Double Slope Analog-to-Digital Converter for a High-Quality640×480CMOS Imaging System(一种新颖的用于高质量640×480CMOS成像系统的双斜率模拟-数字转换器)”，VL3-03，1999，IEEE，pp.335-338(在下文中将其称作第五非专利文献)中描述；并在日本未审查专利申请公开No.11-331883(在下文中将其称作第一专利文献)中描述。

在第二非专利文献所述的列AD电路里，包括计数器和锁存器的AD转换器，其对垂直信号线(列)执行并行处理，通过在抑制像素的固定模式噪声的同时采用复位分量和信号分量之间的差值而将模拟信号转换成数字信号。因此，减法是不需要的，单个计数操作就足够了。此外，用于保持由AD转换获取的数据的存储器可以通过锁存器来实现。这用于避免电路面积的增大。就是说克服了第三、第五、第六、和第七个问题。

但是，用于输入计数时钟CK0和从计数器到锁存器的n个计数输出的线是需要的，使得第四个问题没有被克服。

根据在第三和第四非专利文献中所描述的技术，来自检测光的多个像素的电流同时地输出到输出总线上，并就该输出总线上的电流执行加法和减法。接着，将信号转换成在时间方向具有幅值的脉冲宽度信号，并且通过为各列提供的计数器电路计数该脉冲宽度信号的脉冲宽度的时钟周期，从而执行AD转换。因此不需要用于计数输出的线，就是说克服了第四个问题。

然而，没有描述复位分量和信号分量的处理，以致于第三、第五、第六、第七个问题没有必定被克服。在第一和第五非专利文献中也没有描述复位分量和信号分量的处理。

另一方面，第一专利文献描述了复位分量和信号分量的处理。例如，为了从复位分量和信号分量中提取纯图像的电压数据，通过相关二重采样，对于每一列从信号分量的数字数据中减去复位分量的数字数据，这样避免了第六个问题。

但是，根据在第一专利文献中描述的技术，在外部系统接口中进行计数以产生计数信号，并在每次当复位分量或信号分量的电压与用于比较的参考电压匹配时，在供给每一列的一对缓冲器中保存计数值。因而，该AD转换方案与在第一非专利文献中的相同之处在于由各列共同使用单个计数器。因此，不可避免从第三到第五个问题以及第七个问题。

发明内容

本发明是在考虑了上述情况的基础上提出的。

根据本发明的一个方面，提供一种用于获取差值信号分量的数字数据的模拟-数字转换方法，该差值信号分量表示包含在模拟信号中的参考分量与信号分量之间的差值。将与参考分量或者信号分量相对应的信号与用于转换成数字数据的参考信号进行比较，并且基于高速计数器时钟以下计数模式或者上计数模式，和该比较并发地执行计数，在每次完成比较时保持计数值，其中该高速计数器时钟由其频率比基脉冲构成的主时钟的频率高的脉冲构成，该基脉冲对应于用来捕获进行处理的模拟信号的驱动脉冲。该计数模式根据是对参考分量还是对信号分量执行比较来切换。

关于参考分量和信号分量的计数模式的切换，首先，在第一次处理迭代中，在从诸如像素的相同单元部件中输出的进行处理的信号中的参考分量和信号分量具有不同物理特性，将对应于这些分量之一的信号与用于转换成数字数据的参考信号进行比较。而且，基于高速计数器时钟以下计数模式与上计数模式之一，与该比较并发地执行计数，在每次完成比较时保持计数值。

然后，在第二次处理迭代中，将参考分量和信号分量中的另一个与参考信号进行比较。进而，以下计数模式与上计数模式中的另一个模式，与该比较并发地执行计数，在每次完成比较时保持计数值。

它对于在第二次处理迭代中所处理的信号分量至少表示要处理的信号的真实的信号分量是足够的。该信号分量不必一定只涉及真实信号分量，并且实际上也可以包含在将要处理的信号中所包括的噪声分量或者复位分量。

参考分量和信号分量是相对的。就是说，它对于在参考分量和信号分量之间的差信号分量，是表示在从诸如像素的相同单元部件输出的进行处理的信号中具有不同物理属性的两个信号分量之间的差的分量是足够的。

根据本发明的另一方面，提供一种适于执行如上所述的AD转换方法的模拟-数字转换器。该模拟-数字转换器包括将对应于参考分量的信号和对应于信号分量的信号与用于转换成数字数据的参考信号进行比较的比较器；和基于高速计数器时钟以下计数模式或上计数模式与在上述比较器中的比较并发地执行计数的计数器，其中，该高速计数器时钟由其频率比基脉冲构成的主时钟的频率高的脉冲构成，该基脉冲对应于用来捕获进行处理的模拟信号的驱动脉冲，该计数器在每次比较器中完成比较时保持计数值。

根据本发明的另一方面，提供一种半导体器件或电子装置。该半导体器件或电子装置包括与上面所述的模拟-数字转换器相同的部件。

当每一个电荷发生器包括以电磁波的形式接受光线并产生相应于所接受的光线的电荷的光电转换器部件时，可以像固态成像器件那样实现该半导体器件。

附图说明

图1是示出根据本发明的第一实施例的CMOS固态成像器件的结构的示意图；

图2是用来解释根据如图1中所示的第一实施例的固态成像器件的列AD电路的操作的时序图；

图3是示出根据本发明的第二实施例的CMOS固态成像器件的结构的示意图；

图4是用来解释根据如图3中所示的第二实施例的固态成像器件的列AD电路的操作的时序图；

图5是示出根据本发明的第三实施例的CMOS固态成像器件的结构的示意图；

图6A至6D是用来解释在第三实施例中的数据输出方法的时序图；

图7是示出输出电路的第一例配置的方框电路图；

图8是示出输出电路的第二例配置的方框电路图；

图9是示出如图8中所示的输出电路的第二例中选通脉冲数据发生器的示例结构的方框电路图；

图10是用于解释如图8中所示的输出电路的第二例中数据输出方法的时序图；

图11是示出根据本发明的第四实施例的CMOS固态成像器件的结构的示意图；

图12A至12C是示出计数器的几种变形的方框电路图；

图13是示出根据相关现有技术的CMOS固态成像器件的示意图，其中AD转换器和像素单元安装在相同的半导体衬底上；和

图14是用来解释根据如图13中所示的相关现有技术的固态成像器件操作的时序图。

具体实施方式

现在，将参考附图详细描述本发明的实施例。将在如下实例的环境中给出以下描述，实例中使用了CMOS成像器件，该成像器件是X-Y-寻址的固态成像器件的一例。假设该CMOS成像器件的所有像素都是由NMOS晶体管来实现的。

但是这仅是一个例子，且各实施例的应用不限制于MOS成像器件。以下叙述的所有实施例能够应用到任何用于检测物理量分布的半导体器件上，包括对从外部输入的诸如光或辐射等电磁波敏感的一排单元部件或者单元部件矩阵。

固态成像器件的结构的第一实施例

图1是示出CMOS固态成像器件(CMOS图像传感器)的结构的示意图，该CMOS固态成像器件是根据本发明的第一实施例的一种半导体器件。该CMOS固态成像器件也是根据本发明的实施例的电子装置。

固态成像器件1包括像素单元，其中多个像素以行和列(即以一个二维矩阵的形状)布置，其每个都包括感光器部件(这是电荷发生器的一个例子)，感光器部件输出对应于入射光量的电压信号。在固态成像器件1中，提供与各自的列关联的相关二重采样(CDS)处理单元和模拟-数字转换器(ADC)。

通过“提供与各自的列关联的CDS处理单元和ADC”，意味着与各列的垂直信号线19基本上平行地提供多个CDS处理单元和ADC。当以平面来看时，该多个CDS处理单元和ADC可以都提供在相对列方向的像素单元10的一端(在输出侧上，即在如图1中所示的下侧)，或可以分别分开提供在相对列方向的像素单元10的一端(在输出侧，即在如图1中所示的下侧)和另一端(在如图1中所示的上侧)。在后一情况中，最好是，分别在两端提供执行相对水平方向的水平扫描的水平扫描单元，使得该水平扫描单元互相独立地操作。

在典型的实例中，其中提供了与各自的列关联的CDS处理单元和ADC，在成像单元的输出侧提供的一个称作列区域的区域中，提供与各自的列关联的CDS处理单元和ADC，并且信号顺序读取到输出侧。就是说该布置是基于列的布置。不需限制为基于列的布置，可以提供与每组(例如两个)相邻的垂直信号线19(列)关联的CDS处理单元和ADC，或者可以关联于每个第N(N是正整数，具有(N-1)条插入线)条垂直信号线19(列)的每组，提供CDS处理单元和ADC。

根据上述除基于列的布置外的布置，多个垂直信号线19(列)共享一个CDS处理单元和一个ADC，使得提供一个开关电路，其为多个列提供像素信号，该像素信号从像素单元10供给CDS处理单元和DAC。例如，依赖于下游执行的处理，必须提供保持输出信号的存储器。

无论如何，通过为多条垂直信号线19(列)提供CDS处理单元和ADC，使得在基于逐列读取像素信号之后执行像素信号的处理，与其中在单独的单元像素中执行类似信号处理的布置相比较，每个单元像素的结构都被简化了。这使得图像传感器具有增加数量的像素，实现了尺寸减小，并以更低成本制造。

进而，通过提供多个与各自的列关联的信号处理器，可能并发地处理一条线的各像素信号。这使得信号处理器以更低速度运行，该更低速度是与在输出电路中或者在该器件的外部通过CDS处理单元和ADC执行处理的情况比较而言的。这就在功率损耗、带宽特性、噪声等等方面有优势。换言之，在均衡功率损耗和带宽特性时，总体上该传感器的高速操作是允许的。

在基于列的布置的情况中，低速操作是允许的。这就在功率损耗、带宽特性、噪声等等方面有优势。同样有利的是不需开关电路。除非另有说明，下面在基于列的布置的语景中，描述各实施例。

如图1中所示，根据第一实施例的固态成像器件1包括：像素单元(成像单元)10，其中多个单元像素3以行和列布置；在像素单元10的外部设置的驱动控制器7；列处理器26；用于提供AD转换的参考电压给列处理器26的参考信号发生器27；以及输出电路28。

如需要，在其中提供有列处理器26的相同半导体区域中，可以在列处理器26的上游或者下游提供用于放大信号的自动增益控制(AGC)电路。当在列处理器26的上游施加AGC时，进行模拟放大。当在列处理器26的下游施加AGC时，进行数字放大。由于当n比特数字数据被简单放大时信号电平可能恶化，因此最好在转换成数字信号之前进行模拟放大。

驱动控制器7对顺序读取像素单元10的信号施加控制。例如，驱动控制器7包括：控制列寻址和列扫描的水平扫描电路(列扫描电路)12；控制行寻址和行扫描的垂直扫描电路(行扫描电路)14；以及产生内时钟的通信和定时控制器20。

固态成像器件1也包括时钟转换器23，其是高速时钟发生器的一个实例，产生具有高于输入时钟的频率的时钟的脉冲。固态成像器件1的5a端接收主时钟CLK0的输入。该主时钟CLK0具有作为各个驱动脉冲的基准的脉冲，该驱动脉冲用于捕获要从像素单元10到列处理器26处理的模拟像素信号。

通信和定时控制器20基于经由所述端5a输入的输入时钟(主时钟)CLK0以及由时钟转换器23产生的高速时钟而产生内部时钟。通过使用来源于由时钟转换器23产生的高速时钟的信号，可以快速地执行AD转换或者像素数据到外部的输出。

虽然为简化起见在图1中省略了某些行和列，但是，实际上，几十到几千个单元像素3被布置在每一行和每一列。每个单元像素3一般包括：作为感光器部件(电荷发生器)的光电二极管；和具有放大半导体器件(例如晶体管)的像素内放大器。

例如，由漂移扩散放大器实现像素内放大器。例如，可以使用一个放大器，其包括：与电荷发生器相关的四个晶体管，即，读取选择晶体管，其为电荷读取器(传送门/读取门)的一个实例；复位晶体管，其为复位门的一个实例；垂直选择晶体管；和源极跟随器放大晶体管，其为用于检测漂移扩散的电位变化的检测器的一个实例。这种布置在CMOS传感器中是典型的。

或者，如日本专利No.2708455中所述的那样，可以使用一个布置，其包括三个晶体管，即：用于放大对应于由连接到漏极线(DRN)的电荷发生器产生的信号电荷的信号电压的放大晶体管；用于复位电荷发生器的复位晶体管；和读取选择晶体管(传送门)，由垂直移位寄存器通过传送线(TRF)对其扫描。

作为驱动控制器7的其他部件，提供有水平扫描电路12、垂直扫描电路14、以及通信和定时控制器20。水平扫描电路12用作读取扫描器，该读取扫描器从列处理器26读取计数值。利用用于制造半导体集成电路的技术，在单晶硅等等的半导体区域，将驱动控制器7的部件和像素单元10一起形成，形成了固态成像器件，这是一个半导体系统的实例。

单元像素3经过用于行选择的行控制线15连接到垂直扫描电路14，并经过垂直信号线19连接到列处理器26，其中为各列提供了列AD电路25。行控制线15一般指从垂直扫描电路14延伸进像素的线。

水平扫描电路12和垂直扫描电路14分别包括解码器，使得响应于从通信和定时控制器20提供的控制信号CN1和CN2，开始移位操作(扫描)。因此行控制线15包括用于传送驱动单元像素3的各种脉冲信号(如，复位脉冲RST、传送脉冲TRF、以及DRN控制脉冲DRN)的线。

虽然未示出，通信和定时控制器20包括：对应于定时发生器(读取寻址控制器的实例)的功能块，该定时发生器提供为组件操作所需要的时钟和在各特定定时的脉冲信号；和对应于通过5a端接收主时钟CLK0的通信接口的功能块，其通过5b端接收指示操作模式等的数据DATA，并输出包括固态成像器件1的信息的数据。例如，通信和定时控制器20输出水平地址信号到水平解码器12a，并输出垂直地址信号到垂直解码器14a，使得各自的解码器12a和14a选择相应的行和列。

由于单元像素3以二维矩阵形状布置，因此逐行(以列平行方式)存取和捕获由像素信号发生器5产生并经过垂直信号线在列方向输出的模拟像素信号，即执行垂直扫描读取。然后，在行方向即列的排列方向进行存取，以读取像素信号(在该实施例中为数字化的像素数据)到输出端，即执行水平扫描读取。这用于改进读取像素信号或者像素数据的速度。显而易见，并不局限于扫描读取，只有所需要的单元像素3的信息会通过随机存取读取，即通过直接指定要被读取的单元像素3的地址。

而且，在此实施例中，通信和定时控制器20提供具有与通过5a端输入的主时钟CLK0相同频率的时钟CLK1、具有一半频率的时钟、或者具有更进一步分频的低速时钟到该器件的各组件，例如：水平扫描电路12、垂直扫描电路14、或者列处理器26。在下文中，具有一半频率的时钟，和基本上具有甚至更低频率的时钟，将称作低速时钟CLK2。

垂直扫描电路14选择像素单元10的一行并为该行供给所需脉冲。例如，垂直扫描电路14包括：用于定义要在垂直方向读取的行(即用于选择该像素单元10的行)的垂直解码器14a；和在垂直解码器14a所定义的读取行地址上，通过对其提供脉冲来驱动用于单元像素3的行控制线15的垂直驱动电路14。除了用于读取信号的行以外，垂直解码器14a也选择用于电子快门(electronic shutter)等的行。

水平扫描电路12在按照由时钟转换器23供给的高速时钟的控制下，与低速时钟CLK2同步地顺序选择列处理器26的列AD电路25，将列AD电路25的信号导向水平信号线(水平输出线)18。例如，水平扫描电路12包括：用于定义要在水平方向读取的列(用于在列处理器26中选择单独的列AD电路25)的水平解码器12a；和用于按照由水平解码器12a定义的读取地址将列处理器26的信号引导到水平信号线18的水平驱动电路12b。水平信号线18的数目对应由列AD电路25处理的信号的比特数n(n是正整数)。例如，如果n为10，则相应于所述比特数n，提供10条水平信号线18。

在此实施例中，水平扫描电路12与低速时钟CLK2同步运行。由于根据基于由时钟转换器23提供的高速时钟(例如，多倍的时钟)所生成的信号控制水平扫描电路12，使得水平扫描电路12运行得比在根据通过5a端由外部输入的主时钟CLK0控制的情况中更快。

时钟转换器

时钟转换器23包括乘法器电路23a，其产生具有比输入时钟频率更快的时钟频率的脉冲。该时钟转换器23接收来自通信和定时控制器20的低速时钟CLK2，并据此产生具有两倍高或者更高频率的时钟。在下文中，具有低速时钟CLK2的两倍高或者更高的频率的时钟一般会被称作高速时钟。在此实施例中，所产生的高速时钟会被称作高速时钟CLK3。时钟转换器23提供从通信和定时控制器20接收的低速时钟CLK2或者它产生的高速时钟CLK3到通信和定时控制器20或者输出电路28，这作为数据输出单元的一个实例。

通信和定时控制器20基于比主时钟CLK0更快的高速时钟CLK3，产生参考时钟(与在此实施例中的CK0相同)，用于为AD转换产生参考信号(参考电压)RAMP，或者计数时钟CK0(例如，具有与CLK3相同的频率)。虽然在此实例中，高速时钟CLK3具有低速时钟CLK2的两倍或者更高的频率，高速时钟CLK3的频率不需要一定为低速时钟CLK2的频率的整数倍。但是，为了易于数据的连续，最好是整数倍。

通过使用源自于由时钟转换器23所产生的高速时钟的信号，可以快速执行诸如AD转换的操作。进而，要求高速运算的运动提取或者压缩可以使用高速时钟来执行。而且，可以使从列处理器26输出的并行数据串行化，并输出串行的视频数据D1到该器件外。因此，该布置允许用比由AD转换获取的数据的比特数小的端子数高速输出。

最好，高速时钟CLK3的频率可以通过经由通信和定时控制器20的外部命令来改变，该通信和定时控制器20允许与外部进行通信。如果是那样的话，最好，频率切换指令P3可以根据诸如静止图像捕获模式、运动图像捕获模式、或求和读取模式的操作模式自动地切换。例如，当通信和定时控制器20从该器件外部的中央控制器接收操作模式的指令，并根据该操作模式发出频率切换指令P3到时钟转换器23时，由时钟转换器23产生的高速时钟CLK3的频率被切换。

或者，与操作模式独立地(基本上是直接地)，通过将由该器件外部的中央控制器发出的频率切换指令P3通知时钟转换器23，高速时钟CLK3的频率可以根据该通知自动地切换。即使在那样的情形，根据本实施例的结构，由于通信和定时控制器20具有与外部进行通信的功能，所以也经由通信和定时控制器20将频率切换指令P3通知时钟转换器23。但是，并不局限于上述结构，通过给时钟转换器23提供与外部进行通信的功能，时钟转换器23可以直接与外部通信。

可在通信和定时控制器20的定时发生器(TG)(未示出)中提供时钟转换器23。然而，如果是那样的话，时钟转换器23和从那里延伸并携带高速时钟CLK3的线引起噪声。因此，最好在邻近该器件的输出侧的附近布置各自独立地设计的时钟转换器23、列处理器26和输出单元28。

更优选的是，时钟转换器23、列处理器26和输出单元28被集成为在输出端提供的单个块。例如，将时钟转换器23、列处理器26和输出单元28以一种复杂的方式形成，使得各个组件的边沿无法界定。通过以基本上集成的方式提供这些组件，可以在所有组件中以最小距离布置用于传送紧密相关的信号的线。

时钟转换器的乘法器电路23a是一个k1乘法器电路，其中k1表示低速时钟CLK2的频率的乘数，并且可以使用各种公知电路来实现。例如，如在日本未审查专利申请公开No.2003-8435的相关技术部分中或如在日本专利公开No.3360667的段落6、7和附图10中所述的，可以使用锁相环(PLL)频率合成器的电路技术。通过使用PLL技术，有可能导致高速时钟CLK3将与低速时钟CLK2锁相。并不局限于PLL技术，可以使用例如日本专利No.3366223所述的电路技术。

而且，如在2003年6月20日的国际互联网URL http：//www.nakaco.co.jp/technical/freqmultiplier.pdf在线找到的“Shuuhasuu teibaikairo-nosetsumei”中所述的，可以使用用于重复放大的带通滤波器的电路技术。根据该技术，基于用作振荡源的低速时钟CLK2，可以覆盖所有达到倍增的高速时钟CLK3的频率。进而，与频率由PLL电路倍增的情况相比，噪声被减小了，使得可以获得相对无噪声的高频时钟。

在如上所述构造的固态成像器件1中，从单元像素3输出的像素信号，经过垂直信号线19逐列地供给列处理器26的列AD电路25。

列处理器26的每个列AD电路25顺序接收一条线的各像素信号并处理各信号。例如，每个列AD电路25包括基于高速时钟CLK3将模拟信号转换成例如10比特的数字数据的模拟-数字转换器(ADC)。

虽然ADC的结构会在稍后进行详细描述，但是，基于时钟信号的计数在当斜坡参考信号RAMP被供给电压比较器时被启动，并且将经由垂直信号线19输入的模拟像素信号与参考信号RAMP进行比较，以执行计数直到获得脉冲信号，从而进行AD转换。

此时，通过和AD转换一起适当地配置该电路，对于经由垂直信号线19输入的电压模式像素信号，可以计算紧接在复位该像素之前的信号电平(噪声电平)与根据所接收的光量的真实信号电平Vsig之间的差。因此，可能消除被称作固定模式噪声(FPN)的噪声分量，或复位噪声。

由列AD电路25数字化的像素数据经由水平选择开关(未示出)被传送到水平信号线18，该水平选择开关根据从水平扫描电路12提供的水平选择信号来驱动，并且该像素数据接着被输入到输出电路28。比特数不限于10，并且可以小于10(例如8)或大于10(例如14)。

根据如上所述的结构，包括用作电荷发生器的感光器部件矩阵的像素单元10，逐条线地输出用于各自列的像素信号。然后，一帧图像，即对应于像素单元10中的感光器矩阵的图像，作为整个像素单元10的一组像素信号给出。

列AD电路和参考信号发生器的细节

参考信号发生器27包括数字-模拟转换器(DAC)27。参考信号发生器27从如来自通信和定时控制器20的控制数据CN4所示的初始值，与计数时钟CK0同步地产生阶梯状斜坡波形，并且将斜坡波形作为AD转换的参考电压(ADC参考信号)提供给列处理器26的各个列AD电路25。虽然未示出，但是最好提供用于消除噪声的滤波器。

使用从时钟转换器23提供的例如计数时钟CK0的高速时钟产生锯齿形的阶梯状波形，该计数时钟CK0是基于由乘法器电路23a产生的多倍时钟。因此，与由基于通过5a端输入的主时钟CLK0产生的波形的情况比较，锯齿形的阶梯状波形变化相当快。

从通信和定时控制器20提供给参考信号发生器27的DAC27a的控制数据CN4，包括这样的信息：该信息使在数字数据相对时间的变化率为常数，使得斜坡电压在每个比较操作上具有相同的斜率(变化率)。例如，最好计数值以由计数时钟CK0定义的每个单位时间变化1。

每个列AD电路25包括：电压比较器252，其将由参考信号发生器27的DAC27a产生的参考信号RAMP与从单元像素3经过用于每条行控制线15(H0，H1，…)的垂直信号线19(V0，V1，…)获取的模拟像素信号进行比较；和计数器254，其计数用于完成电压比较器252的比较操作和保持结果的时间。因此，列AD电路25具有n比特AD转换的功能。

通信和定时控制器20用作控制器。该控制器根据是像素信号的复位分量ΔV还是信号分量Vsig切换计数器254的计数模式，电压比较器252对于是像素信号的复位分量ΔV还是信号分量Vsig执行比较操作。从通信和定时控制器20输入到每个列AD电路25的计数器254，该控制信号CN5用于指示计数器器254是以下计数模式还是上计数模式操作。

电压比较器252的一个输入端RAMP接收由参考信号发生器27所产生的阶梯状参考信号RAMP的输入，该电压比较器252的一个输入端RAMP与其他电压比较器252的输入端RAMP共用。电压比较器252的其他输入端分别连接到相关列的垂直信号线19，使得像素信号可以从像素单元10单独输入。将从电压比较器252输出的信号提供给计数器254。

将计数时钟CK0从通信和定时控制器20输入到计数器254的时钟端CK，该计数器254的时钟端CK与其他计数器254的时钟端CK共用。

计数器254基于计数时钟CK0和电压比较器252的输出执行计数。

虽然计数器254的结构未示出，但是如图13中所示，计数器254可以通过将由锁存器形成的数据存储单元255的布线变化为用于同步计数器的布线来实现，并且计数器254基于单个计数时钟CK0的输入在内部执行计数。类似于阶梯状电压波形的计数时钟CK0，基于来自时钟转换器23提供的高速时钟(例如，多倍时钟)产生，使得与基于经过5a端输入的主时钟CLK0而产生计数时钟的情况相比，计数执行更快。

n比特计数器254可以通过n个锁存器的组合来实现，使得与由两行n个锁存器形成的数据存储单元255相比，电路系统的规模被减小到一半。而且，不需要计数器24，使得整体尺寸与如图13中所示的布置相比变得相当紧凑。

如随后将要详细描述的，在第一实施例中的计数器254使用了共用的上/下计数器(U/D CNT)，而不考虑计数模式，且能够在下计数操作和上计数操作之间切换(即交替)。而且，在第一实施例中的计数器254使用同步计数器，该同步计数器与计数时钟CK0同步地输出计数值。

在同步计数器的情况中，所有触发器(计数器部件)的操作受到计数时钟CK0的约束。因而，当需要以更高频率操作时，最好使用异步计数器，所述异步计数器适合于高速操作，因为其操作限制频率仅由第一触发器(计数器部件)的限制频率决定。

计数器254从水平扫描电路12经由控制线12c接收控制脉冲。计数器254具有保持计数结果的锁存器功能，并且其保持计数输出值直到经由控制线12c接收到由控制脉冲的指令为止。

如较早描述的，提供如上所述构造的列AD电路25用于各自的垂直信号线19(V0，V1，…)，形成列AD处理器26，其为列并行ADC块。

单个列AD电路25的输出连接到水平信号线18。如较早描述的，水平信号线18包括对应于列AD电路25的比特宽度的n比特信号线。水平信号线18经由与各自的输出线关联的n个传感电路(未示出)连接到输出电路28。

在上述的结构中，列AD电路25在像素信号读取周期执行计数，在规定的定时输出计数结果。即，首先，电压比较器252比较由参考信号发生器27提供的斜坡波形电压与经过垂直信号线19输入的像素信号电压。当这些电压相等的时候，电压比较器252的输出被反向(在此实施例中从H电平变到L电平)。

计数器254以下计数模式或上计数模式，开始与由参考信号发生器27所产生的斜坡波形电压同步的计数。当计数器254被通知电压比较器252的输出反向时，计数器254停止计数，并且锁存当前的计数值作为像素数据，从而完成AD转换。

然后，通过在规定的定时根据从水平扫描电路12经过控制线12c输入的水平选择信号CH(i)的移位操作，计数器254将所存储的像素数据顺序输出列处理器26的外部，或经过输出端5c输出到像素单元10的芯片外部。

固态成像器件1可以包括其他各种信号处理电路，尽管这样的电路因为它们不直接地与本实施例的描述相关而未示出。

固态成像器件的操作的第一实施例

图2是用来解释根据如图1所示的第一实施例的固态成像器件1的列AD电路25的操作的图。作为用于将由像素单元10的单元像素3感应出的模拟像素信号转换成数字信号的机制，例如，以特定斜率下降的斜坡波形参考信号RAMP的点与来自单元像素3的像素信号中的参考分量或信号分量的电压匹配。接着，基于在当产生用于比较的参考信号RAMP时的时间和当对应于像素信号中的参考分量或信号分量的信号与参考信号匹配时的时间之间的计数时钟执行计数，从而获得对应于参考分量或者信号分量的幅度的计数值。

在从垂直信号线19输出的像素信号中，信号分量Vsig出现在用作参考分量的复位分量ΔV之后，该信号分量包括像素信号的噪声。当对参考分量(复位分量ΔV)执行第一次迭代时，对除参考分量(复位分量ΔV)之外还包括信号分量Vsig的信号执行第二次迭代。现在，更具体地描述该操作。

对于读取的第一次迭代，通信和定时控制器20复位计数器254的计数值为初始值“0”，并使得计数器254进入下计数模式。当从任一行Hx的单元像素3到垂直信号线19(V0，V1，…)读取的第一次迭代变稳定时，通信和定时控制器20提供用于产生参考信号RAMP的控制数据CN4给参考信号发生器27。

响应于控制数据CN4，参考信号发生器27以斜坡状方式时变的斜坡波形作为比较电压输入给电压比较器252的一个输入端RAMP。电压比较器252将RAMP波形比较电压与从像素单元10提供的垂直信号线19(Vx)的像素信号电压进行比较。该斜坡波形基于从时钟转换器23提供的高速时钟(例如多倍时钟)产生，使得它比从外部输入的主时钟CLK0更快。在此实施例中，斜坡波形有主时钟CLK0的两倍快，如图2中所示。

与输入参考信号RAMP到电压比较器252的输入端RAMP同时，为了通过提供给每行的计数器254测量由电压比较器252进行比较的时间，与由参考信号发生器27所产生的斜坡波形电压同步(t10)，计数时钟CK0由通信和定时控制器20输入到计数器254的时钟端，并且从初始值“0”开始下计数，作为第一计数操作。即，朝负方向开始计数。

与斜坡波形相似，计数时钟CK0还基于从时钟转换器23提供的高速时钟(例如多倍时钟)产生，使得它比从外部输入的主时钟CLK0更快。在此实施例中，计数时钟CK0有主时钟CLK0的两倍快。

电压比较器252比较从参考信号发生器27提供的斜坡参考信号RAMP与经过垂直信号线19输入的像素信号电压Vx，并在这些电压变得相等时将其输出从H电平反向为L电平(t12)。即，电压比较器252比较对应于复位分量Vrst的电压信号和参考信号RAMP，并在对应于复位分量Vrst的幅度的时间过去后，产生低有效(L)脉冲信号，输出该脉冲信号给计数器254。

响应于该脉冲信号，计数器254基本上与电压比较器252的输出反向的同时停止计数，并且锁存作为像素数据的当前计数值，从而完成AD转换(t12)。即，计数器254在产生提供给电压比较器252的斜坡参考信号RAMP时开始下计数，并且基于时钟CK0连续计数，直到通过比较获得低有效(L)脉冲信号为止，由此获得对应于复位分量Vrst的幅度的计数值。

当预定的下计数周期过去时(t14)，通信和定时控制器20停止给电压比较器252提供控制数据并且停止给计数器254提供计数时钟CK0。因此，电压比较器252停止产生斜坡参考信号RAMP。

在读取的第一次迭代中，由电压比较器通过在像素信号电压Vx中检测复位电平Vrst来执行计数，即，读取单元像素3的复位分量ΔV。

在复位分量ΔV中，包括作为偏置的在单元像素3中变化的噪声。然而，一般来说，复位分量ΔV的变化小，并且复位电平Vrst基本上对于所有像素都相同，使得在任一垂直信号线19上的复位分量ΔV的输出值基本上是已知的。

因此，在读取复位分量ΔV的第一操作中，通过调整斜坡电压可以缩短下计数周期(比较周期t10到t14)。在此实施例中，用于复立分量ΔV的比较最大周期是对应于7比特(128个时钟周期)的计数周期。在此实施例中，以从外部输入的主时钟CLK0两倍快地执行计数。因而，以主时钟CLK0的64个时钟周期执行用于复位分量ΔV的比较。

在第二读取操作中，除了复位分量ΔV，还读取对应于用于每个单元像素3的入射光量的信号分量Vsig，并且执行与第一读取操作相同的操作。即，通信和定时控制器20首先使计数器254进入上计数模式。接着，当从任一行Hx的单元像素3到垂直信号线19(V0，V1，…)的读取第二操作变得稳定时，通信和定时控制器20提供用于产生参考信号RAMP的控制数据CN4给参考信号发生器27。

响应于控制数据CN4，参考信号发生器27输入以斜坡状方式时变的作为比较电压的斜坡波形给电压比较器252的一个输入端RAMP。电压比较器252将斜坡波形比较电压与从像素单元10提供的任一垂直信号线19(Vx)的像素信号电压进行比较。

与第一读取操作相似，基于从时钟转换器23提供的高速时钟(例如多倍时钟)产生该斜坡波形，使得它比从外部输入的主时钟CLK0更快。在此实施例中，斜坡波形有主时钟CLK0的两倍快，如图2中所示。

与将参考信号RAMP输入到电压比较器252的输入端RAMP同时，为了通过提供给每行的计数器254测量由电压比较器252进行比较的时间，与由参考信号发生器27所产生的斜坡波形电压同步(t20)，通信和定时控制器20输入计数时钟CK0到计数器254的时钟端。然后，作为与第一计数操作相反的第二计数操作，从对应于在第一读取操作所获的单元像素3的复位分量ΔV的计数值开始上计数。即，朝正方向开始计数。

与在第一读取操作用于下计数的计数时钟CK0或斜坡波形相似，用于上计数的计数时钟CK0也由从时钟转换器23提供的高速时钟(例如，以整数倍)产生，使得它比从外部输入的主时钟CLK0更快。在此实施例中，如图2中所示，计数时钟CK0有主时钟CLK0的两倍快。

电压比较器252比较经过垂直信号线19输入的像素信号电压Vx与从参考信号发生器27提供的斜坡参考信号RAMP。当这些电压变得相等时，电压比较器252从H电平反向其输出到L电平(t22)。即，电压比较器252比较对应于信号分量Vsig的电压信号和参考信号RAMP，在对应于复位分量Vsig的幅度的时间过去后，产生一低有效(L)脉冲信号，并提供该脉冲信号给计数器254。

基本上与电压比较器252的输出反向的同时，计数器254停止计数并且锁存作为像素数据的当前计数值，由此完成AD转换(t22)。即，计数器254在开始产生提供给电压比较器252的斜坡参考信号RAMP时开始下计数，并且基于时钟CK0继续进行计数，直到由比较获得低有效(L)脉冲信号为止，从而获得对应于信号分量Vsig的幅度的计数值。

当预定的下计数周期过去时(t24)，通信和定时控制器20停止给电压比较器252提供控制数据，并且停止给计数器254提供计数时钟CK0。因此，电压比较器252停止产生斜坡参考信号RAMP。

在第二读取操作中，当由电压比较器252检测像素电压Vx的信号分量Vsig时执行计数，使得单元像素3的信号分量Vsig被读取。

在此实施例中，计数器254在第一读取操作中执行下计数，而在第二读取操作中执行上计数。因而，计数器254根据下面的表达式(1)自动地执行减法，保持根据减法的结果的计数值。

(在第二比较周期中的计数值)-(在第一比较周期中的计数值)    (1)

表达式(1)可以重新整理为表达式(2)，这样由计数器254所保持的计数值对应信号分量Vsig。

(第二比较周期)-(第一比较周期)

＝(信号分量Vsig+复位分量ΔV+列AD电路25的偏置分量)-(复位分量ΔV+列AD电路25的偏置分量)

＝(信号分量Vsig)                                         (2)

就是说，如上所述，由通过两次读取和计数操作的在计数器254中的减法，即，在第一读取操作中的下计数和在第二读取操作中的上计数，可以消除包括每个单元像素3的变化和每列AD电路25的偏置分量的复位分量ΔV。因此，只有对应于用于每个单元像素3的入射光量的信号分量Vsig可以由简单的配置来提取。此时，优点在于，复位噪声也可以消除。

因此，在此实施例中的列AD电路25用作相关的二重采样(CDS)处理单元以及转换模拟像素信号成数字像素数据的AD转换器。

进而，由于根据表达式(2)由计数值所表示的像素数据表示正的信号电压，不需要补充的操作，所以和现有系统的兼容性高。

在第二读取操作中，读取对应于入射光量的信号分量Vsig。因而，为了允许在大范围内确定入射光量，必须提供长上计数周期(t20到t24，比较)的周期，显著地改变了供给电压比较器252的斜坡电压。

因此，在此实施例中，用于信号分量Vsig的最大比较周期被选定为对应于10比特的计数周期(1024个时钟周期)。即，用于复位分量ΔV(参考分量)的最大比较周期被选定为比用于信号分量Vsig的最大比较周期更短。

取代选择用于复位分量ΔV(参考分量)和信号分量Vsig相同的最大比较周期，即AD转换的最大周期，用于复位分量ΔV(参考分量)的最大比较周期被选定为比用于信号分量Vsig的最大比较周期更短，使得在两次迭代中的整个AD转换周期变得更短了。

与第一次迭代相似，由于比从外部输入的主时钟CLK0更快地执行计数，以主时钟CLK0的512个时钟周期执行用于信号分量Vsig的比较。

在这种情况下，比较的比特数量在第一次迭代和第二次迭代之间不相同。然而，通过从通信和定时控制器20提供控制数据给参考信号发生器27并使参考信号发生器27基于控制数据产生斜坡电压，该斜坡电压的斜率，即在参考信号RAMP中的变化率，在第一次迭代和第二次迭代之间维持相同。由于斜坡电压由数字控制产生，因此在第一次迭代和第二次迭代之间容易维持相同的斜坡电压的斜率。因而，就可以均衡AD转换的精度，使得通过上/下计数器获得了根据表达式(1)的减法的正确结果。

在第二计数操作完成之后的规定的定时(t28)，通信和定时控制器20指令水平扫描电路12读取像素数据。响应于该指令，水平扫描电路12顺序移位经过控制线12c供给计数器254的水平选择信号CH(i)。

因此，由计数器254保持的根据表达式(2)的计数值，即，以n比特数字数据表示的像素数据，顺序从输出端5c输出到列处理器26的外部，或经过n条水平信号线18输出到包括像素单元10的芯片的外部。接着，对每一行重复类似操作，由此获得表示二维图形的视频数据D1。

因为水平扫描电路12也是根据由从时钟转换器23提供的高速时钟(例如，以整数倍倍增)所产生的信号控制的，所以该操作比水平扫描电路12由根据从外部输入的主时钟CLK0控制的情形更快。在此实施例中，控制水平扫描电路12使得以主时钟CLK0的两倍快的速度运行，结果，优点在于，可以以两倍速度生成图像。

而且，在此实施例中，控制产生斜坡波形的参考信号发生器27、执行上计数或下计数的列AD电路25、和水平扫描电路12，以至于根据从时钟转换器23提供的高速时钟(例如，以整数倍倍增)所产生的信号，以主时钟CLK0的两倍快运行。然而，增加相对于主时钟CLK0的速度的比率(例如一整数)可以经过5b端通过数据DATA按期望设定。通过增加增加速度的比率(例如一整数)，可以以更高的速度操作。

作为用以控制AD转换的参考信号RAMP的控制数据CN4的参考的、并作为用于计数机254计数的参考的计数时钟CK0的乘法因子，可以独立于用于控制水平扫描电路12的控制信号CN2的乘法比率来设定。

因此，当高速输出不是特别需要时，水平扫描电路12可以根据从外部输入的主时钟CLK0所产生的信号来控制。即使是那样的话，作为用于AD转换的参考信号RAMP的参考的、并作为计数器254计数的参考的计数时钟CK0，可以通过任一乘法因子控制，使得涉及两次读取操作和AD转换的整个AD转换周期可以被缩短。

在另一方面，当需要高速输出时，为水平扫描电路12、用于AD转换的参考信号RAMP和计数器254设定最大乘法因子，使得允许以最大速度运行。

如上所述，根据第一实施例的固态成像器件，使用上/下计数器进行两次计数操作同时切换上/下计数器的处理模。进而，在包括单元像素3矩阵的布置中，提供列并行AD电路，即为各列提供列AD电路25。

因此，可以对各列直接地从信号分量中减去参考分量(复位分量)作为第二计数操作的结果。因而，用于保持与参考分量和信号分量关联的计数结果的存储器可以通过计数器的锁存功能来实现。所以，不需要单独于计数器提供用于保持由AD转换获取的数据的特定存储器。

进而，不需要用于从信号分量中减去参考分量的特定减法器。因此，与相关技术相比，可以减小电路规模或电路面积。而且，可以避免噪声的增加、电流的增加或功率损耗的增加。

进而，因为列AD电路包括比较器和计数器，而不考虑比特数，可以由用于计数器操作的单个计数时钟和用于切换计数模式的一条控制线来控制计数。因此，相关现有技术所需的、用于引导计数器的计数值到存储器的多个信号线就不需要了。这适于避免噪声增加或者功率损耗增加。

即，在相同的芯片上具有AD转换器的固态成像器件1中，用作列AD转换器的列AD电路25通过一对电压比较器252和计数器254来实现，计数器254以组合方式执行下计数和上计数，并且将在要处理的信号的基本分量(在此实施例中为复位分量)和信号分量之间的差转换成数字数据。这适于避免与电路系统规模、电路面积、功率损耗、用于与其他功能单元的接口的布线数、与布线关联的噪声或损耗电流的相关问题、

而且，因为通过使用基于由时钟转换器23所产生的高速时钟的信号进行比较和计数来执行AD转换，所以即使当在参考分量和信号分量之间的差信号分量通过在两次迭代中执行AD转换被转换成数字数据，总体上可以快速执行AD转换，并且AD转换周期可以缩短。

固态成像器件的结构的第二实施例

图3是示出根据本发明的第二实施例的CMOS固态成像器件(CMOS图像传感器)的结构的示意图。在根据第二实施例的固态成像器件1中，与根据第一实施例的固态成像器件1相比，列AD电路25的结构被修改。

在第二实施例中的列AD电路25里，在计数器254的随后级中，提供了用作用于保持由计数器254计数的结果的n比特存储器的数据存储单元256、和置于计数器254和数据存储单元256之间的开关258。

开关258在规定的定时从通信和定时控制器20接收作为控制脉冲的存储器传送指令脉冲CN8，该开关258与其他列的开关258共用。一旦接收存储器传送指令脉冲CN8，开关258传送相关计数器254的计数值到数据存储单元256。数据存储单元256存储所传送的计数值。

在规定的定时，用于在数据存储单元256中存储计数器254的计数值的方案不局限于在其间提供开关258。例如，计数器254和数据存储单元256可以直接地相互连接，同时由存储器传送指令脉冲CN8控制计数器254的输出使能端。或者，存储器传送指令脉冲CN8可以用来作为决定数据存储单元256捕获数据的定时的锁存时钟。

数据存储单元256经过控制线12c从水平扫描电路12接收控制脉冲。数据存储单元256保持从计数器254接收的计数值，直到通过控制线12c接收到控制脉冲的指令。

水平扫描电路12具有读取扫描器的功能，该读取扫描器读取由执行其各自操作的由各个数据存储单元256、同时并存的列处理器26的各个电压比较器252和计数器254保持的计数值。

根据如上所述的第二实施例的结构，可以传送由计数器254保持的结果到数据存储单元256。因此，可以彼此独立地控制计数器254的计数，即AD转换，以及读取计数结果到水平信号线18的操作。这就允许AD转换和读取信号到外部的操作可以通过流水线操作同时并存地执行。

固态成像器件的操作的第二实施例

图4是用于解释根据如图3中所示的第二实施例的固态成像器件1中的列AD电路25的操作时序图。以与第一实施例相同的方式执行列AD电路25的AD转换，以至于省略了其中的详细描述。

在第二实施例中，将数据存储单元256添加到第一实施例的结构中。包括AD转换的基本操作与第一实施例中的那些相同。然而，在计数器254的操作之前(t30)，基于来自通信和定时控制器20的存储器传送指令脉冲CN8，与在前行Hx-1有关的计数结果被传送到数据存储单元256。

根据第一实施例，可以仅在第二读取操作即AD转换之后完成输出像素数据到列处理器26的外部，使得该读取操作被约束。相反，根据第二实施例，在第一读取操作(AD转换)之前，将代表减法的前一个结果的计数值传送到数据存储单元256，使得该读取操作不受约束。

在第二实施例中，最好为了实现不间断的并行操作和有效的信号输出，选择了计数时钟CK0的乘法因子(例如，一整数)和用作控制水平扫描电路12的高速时钟的乘法因子(例如，一整数)，该计数时钟CK0比主时钟CLK0更快，该主时钟CLK0用作用于在电压比较器252中控制AD转换的参考信号RAMP的控制数据CN4的参考并用作用于计数器254的计数的参考，使得从数据存储单元256输出一行数据信号的周期等于从像素单元10读取模拟像素信号的两个周期。

因此，从数据存储单元256经过水平信号线18及输出电路28输出信号到外部的操作，与从当前行Hx读取信号及由计数器254计数的操作可以快速并发地执行，使得信号输出更有效。

固态成像器件的结构的第三实施例

图5是示出根据本发明的第三实施例的CMOS固态成像器件(CMOS图像传感器的结构的示意图。图6A至6D是用来解释在第三实施例中的数据输出方法的实例的时序图。

根据第三实施例的固态成像器件1与根据第一实施例的固态成像器件1不同之处在于，从列处理器26输出的并行数据被转换成串行数据，且该串行数据作为视频数据D1被输出到该器件的外部。通过串行化输出的数据，允许用小于由AD转换获得的数字数据的比特数的端子数高速输出。虽然第三实施例作为第一实施例的修改来描述，但是对第二实施例作相类似的修改也是可以的。

输出电路28使用从时钟转换器23提供的低速时钟CLK2或者高速时钟CLK4、从通信和定时控制器20提供的时钟CLK1或者其他脉冲信号来缓存从水平信号线18提供的像素数据，并输出作为视频(成像)数据D1的该像素数据给该器件的外部。像素数据可以在它作为视频数据D1被输出之前，经历例如黑电平调整、列变校正(column-variation correction)、信号放大、彩色信号处理或信号压缩等。

当输出电路28基于高速时钟CLK4输出数据时，它首先与高速时钟CLK3同步地从列处理器26捕获作为并行数据的像素数据(例如，10比特)。接着，输出电路28与高速时钟CLK4的上升沿或者下降沿(在图6A中的上升沿)同步地将像素数据转换成用于输出的串行数据，如图6A中所示。用于将并行数据转换成串行数据(并行-串行转换)的电路可以通过已知的并行-串行转换器电路来实现。或者，可以使用和开关电路相同的结构。

输出可以是单端输出，或者从如图6D中所示的两个输出端差动输出。进而，通过从不同于数据输出端的一端差动输出高速时钟CLK4，同时考虑每个差动输出的视频数据中的延迟，在该器件外的数据接收者被允许与相关联的高速时钟CLK4P和CLK4N同步地捕获视频数据D1P和D1N。这适于防止误差。

假设在高速时钟CLKL3的每个周期中，将n比特并行像素数据从列处理器26的列AD电路中输出，并且输入到信号处理器(未示出)，高速时钟CLK4的频率必须足够在相同的周期内将该数据转换成串行数据。更具体地说，该频率必须至少和由比特n(在此实施例中n＝10)的数乘以高速时钟CLK3所得的频率一样高。该频率不需要不必要地增加，使得在此的高速时钟CLK4的频率为高速时钟CLK3的频率的10倍，如图6A至6D中所示。

输出电路28，除从输出端5c输出视频数据D1外，也用作高速时钟输出单元，该高速时钟输出单元从不同于该数据端的一端输出比由时钟转换器23所产生的高速时钟CLK3更快的高速时钟CLK4。例如，输出电路28与上升沿同步地串行化视频数据D1的比特数据，并从5c端顺序输出所得到的串行数据，并从5d端输出此时所用的高速时钟CLK4。此时，考虑来自视频数据D1的延迟，输出高速时钟CLK4。考虑延迟是指维持在串行视频数据D1的比特的数据开关位置和高速时钟CLK4的边沿之间(例如，基本上在相同位置)的固定关系。

如上所述，通过使列处理器26使用从主时钟CLK0所产生的高速时钟CLK3高速运行，并使输出电路28以甚至更高的速度(超速)运行，超速运行的电路系统的范围被最小化了。这用于减小功率损耗。

进而，在此实施例中，通过在输出电路28附近提供时钟转换器23，用于高速时钟CLK4的复杂布线就不需要了，该输出电路28需要高速时钟CLK4用于并行-串行转换，使得在输出电路28附近产生高速时钟CLK4。因此，可以防止像素单元10和列处理器26受到噪声的影响。进而，因为用于高速时钟CLK4的复杂布线不需要，且用于高速时钟CLK4的布线可以被局限于输出电路28附近，所以可以抑制电磁干扰。例如，可以减小电磁干扰对视频数据D1引起的噪声。

根据如上所述构造的CMOS固态成像器件1，像素单元和列电路以相对低的频率运行，并且输出单元使用高速时钟CLK4执行并行-串行转换，使得该输出单元被允许以少量端子高速运行。因此，总体上减小了该器件的功率损耗，同时抑制了噪声。进而，因为从成像器件的外部输入的主时钟具有低的频率，所以可以抑制发生在前一级和CMOS传感器之间的损失，并且可以抑制电磁干扰。因此，可以制造小型的、便宜的和可靠的摄像机用于捕获运动图像和静止图像。

除了视频数据D1外，通过从不同于数据输出端(在此实施例中为5c)的一端(在此实施例中为5d)还输出高速时钟CLK4，同时考虑来自视频数据D1的延迟，在该器件外的数据接收者被允许与高速时钟CLK4同步地捕获视频数据D1。这适合于防止误差。

如上所述，当高速时钟CLK4随视频数据D1输出时，关于高速时钟CLK4的抖动的具体要求变松，所以允许紧凑设计PLL。然而，为了避免抖动的影响，最好在诸如像素单元10和列处理器26的部件中不使用高速时钟CLK4。

如在通信领域所使用的技术一样，可以串行化数据并在得到的串行数据中嵌入时钟(例如，作为同步信号)，使得视频数据D1和高速时钟CLK4基本上可以从公共端输出。这适合于减小接口端或布线。

进而，除了输出高速时钟CLK4外，还可以将表示像素边界的边界数据P2作为具有频率低于高速时钟CLK4的频率的数据从5e端输出，该5e端不同于用于视频数据D1和高速时钟CLK4的端子5c和5d，如图6B中所示。例如，在此实施例中，将表示10比特视频数据D1的起点或终点的具有与高速时钟CLK3相同频率的时钟，可以作为边界数据P2输出。

这是因为当输出串行数据时，如果该数据的像素边界在接收侧没有被正确地识别，就不可以正确地再现图像。当数据以几十MHz的数据率被输出时，误差就不可能发生。但是，当数据率增加时，识别信息适合于防止误差。即，当该频率低时，允许接收侧追踪数据到一确定的范围而不使用边界数据P2，使得可以在该串行数据中检测每个像素。但是，当该频率增加时，由于数据再现等的不稳定性，不正确地确定像素边界的可能性增加。进而，当误差发生时，该误差被传播到随后的像素数据，引起严重后果。因此，使用具有频率低于高速时钟CLK4的频率的边界数据P2是有效的。

例如，通过通信和定时控制器20的TG块、时钟转换器23或信号处理器(未示出)可以产生边界数据P2。虽然在图6B中的占空比(高周期/一个周期)是50％，使得高速时钟CLK3和该数据具有基本上相反的极性，但是该占空比不一定是50％，如图6C中所示。

输出电路的第一实例

图7是示出输出电路的第一例结构的电路方框图。根据如图7中所示的第一实例的输出电路28包括数字信号处理器并使用了差动输出。虽然未示出，但是类似的布置可以使用于单端输出。

根据如图7中所示的第一实例的输出电路28包括：用于对从水平信号线18输入的10比特数字数据D0执行数字信号处理的数字信号处理器282；开关单元284；及输出缓冲器286和288。

信号处理器282从通信和定时控制器20的TG块中接收预定的数据，并从时钟转换器23中接收高速时钟CLK3。开关单元284从时钟转换器23接收高速时钟CLK4。

信号处理器282与高速时钟CLK3同步地，从10条水平信号线18并行捕获像素数据D0。信号处理器282使用相同的高速时钟CLK3，对捕获的数据D0上执行例如黑电平调整、列差校正、信号放大、彩色处理或信号压缩。接着，信号处理器282将处理的10比特数字数据D1逐位输入给开关单元284的输入端。

开关单元284包括多路复用器(多输入单端输出选择器开关，未示出)。该多路复用器的各个输入端284a分别从信号处理器282接收并行数据。选择输入到输入端284a之一的数据并从输出端284b输出。多路复用器的控制端284c按切换指令从时钟转换器23接收高速时钟CLK4。通过使用如上所述的作为并行-串行转换器的多路复用器，可以通过简单的电路配置来实现并行-串行转换。

如上所述构造的开关单元284，按切换指令使用高速时钟CLK4，以预定的顺序选择从各个输入端输入的10比特的每一比特，并从输出端284b将其输出，由此将并行数据转换成串行数据(即，执行并行-串行转换)。开关单元284在并行-串行转换之后将视频数据D1导向用于数据的输出缓冲器286。进而，开关单元284将用于并行-串行转换的高速时钟CLK4导向用于时钟的输出缓冲器288。

输出缓冲器286和288每个都有差动转换器的功能。例如，输出缓冲器286分别从相关联的两个输出端5cP和5cN差动输出非反相视频数据D1P和反相视频数据D1N。类似地，输出缓冲器288分别从相关联的两个输出端5dP和5dN差动输出高速时钟CLK4和反相高速时钟CLK4N，考虑来自用于高速时钟CLK4的视频数据D1的延迟和考虑来自用于反相高速时钟CLK4N的反相视频数据D1N的延迟。

在根据如图7中所示的第一实例的输出电路28中，与高速时钟CLK3同步地将数据输入到输出电路28，并且与高速时钟CLK4同步地将视频数据D1输出。进而，高速时钟CLK4也被输出。因而，基本上，可以实现和早先所述的第三实施例相同的优点。

进而，根据如图7中所示的第一实例的输出电路28中，可以实现特定于差动输出的优点。更具体地说，随着运行速度增加，脉冲波形变得不够清晰，且有可能出现例如振铃的异常成分。该操作在单端输出的情况下直接地受到这些问题的影响。相反，在差动输出的情况下，可以使用两个差动输出再现波形。这有利于提高对噪声的不敏感性。这适用于高速时钟CLK4以及数据D1。因而，采用差动输出的第一实例与采用单端输出的第三实施例相比允许以更高的频率上运行。反过来说，采用单端输出的第三实施例以中频运行就足够了。

进而，在第一实例的配置中，可以使用采用了电流模式差动接口的低电压差动信令(LVDS)。这就有利于提高对噪声的不敏感性并抑制电磁干扰。当采用电流模式接口时，在发射输出电路28和在随后级的接收电路或IC之间(不同时地)交换电流，产生引起电磁干扰的电磁场，影响固态成像器件1的外部或者外围电路。

相反，当和第一实例的配置一样使用非反相数据P和反相数据N基于差动输出实现电流模式接口时，虽然在发射输出电路28和随后级的接收电路或IC之间交换电流，但是电流同时地被不断地交换，以相反的方向产生电磁场。因而，电磁场彼此互相抵消，使得可以从总体上假定没有产生导致电磁干扰的电磁场。为了改善此效应，最好在彼此接近处提供两条差动输出线以形成在输出电路28和外部电路之间的接口。出于这个目的，最好使用双绞电缆。

输出电路的第二实例

图8是示出输出电路的第二例结构的电路方框图。图8仅示出了关于差动输出的输出缓冲器的附近部分。图9是示出如图8中所示的输出电路的第二例中选通脉冲数据发生器的示例结构的电路方框图。图9仅示出了差动输出的一侧。图10是用于解释如图8中所示的输出电路的第二例的数据输出方法的时序图。在第二实例中，通过采取与串行的n比特输出数据异或再生用于当图形数据以高速输出时的定时的时钟，输出允许再生该时钟的选通脉冲数据STB。

选通脉冲数据STB用于代替高速时钟CLK4。即，选通脉冲数据STB从5d端输出。选通脉冲数据STB是在视频数据D1未被反相时反相的数据信号。

选通脉冲数据STB在输出缓冲器290的前一级的信号处理器282或开关单元284中产生。选通脉冲数据STB经过类似于输出缓冲器286的输出缓冲器290输出。例如，当在用于串行化信号的布置的后一级提供选通脉冲信号发生器时，选通脉冲信号发生器可以如图9中所示配置。

在选通脉冲信号发生器300中，由并行-串行转换所获得的数据基于高速时钟CLK4由D触发电路312延迟一个时钟周期，并和异或电路(NXOR)314异或(XOR)，并且将该结果输入到T触发电路316，借此产生选通脉冲数据STB。

此时，如图9中所示，D触发电路312和T触发电路316(下降沿同步)防止基于高速时钟CLK4边沿的不正确操作。由通过D触发电路306(下降沿同步)的串行数据提供半个时钟周期的延迟。

接着，通过经由基于不同边沿操作的D触发电路308(上升沿同步)和318(下降沿同步)传送串行数据和选通脉冲数据STB，匹配这些数据的相位。

从各自的D触发电路308和318的非反相端Q输出的非反相数据D1P和STBP，经过输出缓冲器286和290从非反相端5cP和5dP输出。从各自的D触发电路308和318的反相端QN输出的反相数据D1N和STBN，经过输出缓冲器286和290从反相端5cN和5dN输出。

如从图6D中所理解的，当高速时钟CLK4被正常输出时，高速时钟CLK4和视频数据D1可以同时地被反相。当两者都同时被反相时，用于两者的负载被放在该器件的输出，并且该时刻取决于视频数据D1且因此不是固定的。

相反，通过使用选通脉冲数据STB，如从图10中所理解的，只有视频数据D1P和选通脉冲数据STBP之一，或者视频数据D1N和选通脉冲数据STBN之一被反相。因此，只有用于该数据之一的负载被置于该器件的输出，并且该负载也是固定的。进而，通过在选通脉冲数据STB和视频数据D1之间采取异或，可以在供于输出电路28的后一级的电路块或IC中再生高速时钟CLK4。

即，当经过水平信号线18的输出快于从外部输入的主时钟时，通过与根据基于从时钟转换器23提供的高速时钟(例如，以一整数倍增)所产生的信号的输出同时输出选通脉冲信号，信号可以更稳定地传送。

虽然上面已经描述了对于差动输出的应用，但是对于单端输出的应用可以通过调整布置实现，使得非反相信号或是反相信号被用于每个视频数据D1和选通脉冲数据STBP。

固态成像器件的结构的第四实施例

图11是示出根据本发明的第四实施例的CMOS固态成像器件(CMOS图像传感器)的结构的示意图。在根据第四实施例的固态成像器件1中，通过根据从高速时钟产生的信号控制水平扫描电路12，将从列处理器26输出的并行数据作为并行视频数据D1输出到该器件的外部。此时，与第一实施例相反，用于同步的高速时钟CLKSync从不同于输出视频数据D1端的5d端输出。

输出电路28，当其基于用于同步的高速时钟CLKSync并行地输出数据时，其在水平扫描电路12的控制下，与用于同步的高速时钟CLKSync同步地从列处理器26捕获作为并行数据的像素数据(例如10比特)，缓冲该像素数据，并从5c端输出作为并行数据的像素数据。

同时地，输出电路28缓冲用于同步的高速时钟CLKSync，用来捕获该数据，并从5d端输出该数据。该输出可以是单端输出，或者是来自两端的差动输出。

即使当输出没有被串行化时，当水平扫描电路12根据高速时钟控制时，输出数据率高于主时钟，使得数据会波动。该波动会引起在接收外部器件的接收操作的问题。即，当捕获视频数据时可能发生误差。

相反，根据第四实施例，用于同步的高速时钟CLKSync以并行数据输出。因此，外部器件与用于同步的高速时钟CLKSync同步地接收该并行数据，这样可以防止捕获视频数据的误差。

如上所述，根据本发明的各方面的AD转换方法、AD转换器、半导体器件和电子装置，将包括参考分量和信号分量的要处理的信号与用于AD转换的参考信号作比较，并与该比较同时地，基于具有频率高于主时钟频率的高速计数器时钟，以下计数模式或者上计数模式执行计数，在每次完成比较时保持计数值，同时根据执行的是用于参考分量的还是信号分量的比较来切换计数模式。

通过如上所述的使用高速计数器时钟执行AD转换，AD转换的处理速度不受主时钟的速率(频率)限制。即使当表示在参考分量和信号分量之间的差的差信号分量通过在两次迭代中执行AD转换被转换成数字数据时，AD转换总体上还是可以被快速执行，使得减少了AD转换周期。

当将在第二次处理迭代中保持的用于前一个要处理的信号的计数值保存在数据存储单元，并且对要处理的当前信号执行第一次处理迭代和第二次处理迭代时，通过基于具有频率高于主时钟的频率的第二高速时钟同时地从数据存储单元中读取计数值，当通过流水线处理并发地执行AD转换和读取时，读取的处理速度不受主时钟的速率(频率)限制。

进而，因为用于参考分量和信号分量的AD转换在下计数模式和上计数模式之间切换的同时执行，所以表示参考分量和信号分量之间的差的数字数据可以作为以下计数模式和上计数模式执行计数的结果获得。

因此，用于保持与参考分量和信号分量相关联的计数结果的存储器可以通过计数器的锁存器功能来实现。因此，用于保持由AD转换获取的数据的特定存储器不需要从计数器单独地提供。这用于避免电路规模和电路面积的增加。

进而，不考虑是否使用共用的上/下计数器，由于AD转换器包括比较器和计数器，所以可以通过单个用于该计数器的操作的计数时钟和用于切换计数模式的控制线来控制计数，而不考虑比特的数量。因此，不需要用于将计数器的计数值导向存储器的信号线。这用于避免功率损耗或者噪声的增加。

通过使用共用的上/下计数器而不考虑操作模式和用于计数的上/下计数器的切换处理模式，可以直接地从信号分量中减去参考分量，使得用于从该信号分量中减去该参考分量的特定的减法器就不需要了。进而，数据不需要传送到减法器。这用于避免噪声、电流或者功率损耗的增加。

当通过下计数器电路和上计数器电路的组合实现计数器时，通过在第二计数操作开始之前设置在第一计数操作中所获得的计数值作为初始值，可以直接地从信号分量中减去参考分量，使得用于从该信号分量中减去该参考分量的特定的减法器就不需要了。进而，数据不需要传送到减法器。这就用于避免噪声、电流或者功率损耗的增加。

当通过下计数器电路和上计数器电路的组合实现计数器时，取代将在第一计数操作中所获得的计数值设置为初始值，计数可以从零开始。如果是那样的话，必需有用于累加计数值的加法器电路。即使在此情况中，由于为每个包括比较器和计数器的AD转换器提供了加法器电路，短线就足够了。因此，可以避免由于数据传送而导致的噪声、电流或者功率损耗的增加。

进而，由于AD转换器包括比较器和计数器，因此当要处理的信号是从包括一单元部件矩阵的半导体器件中输出的单位信号时，即使当多个AD转换器以单元部件的列所排列的行方向进行排列时，在每个AD转换器中都提供了计数器。因此，与如图13中所示的相关技术相反，用于从计数器输出计数的线不需要延伸到锁存器。这用于避免由于布线导致的噪声或者功率损耗的增加。

进而，即使当通过流水线操作并发地执行AD转换和读取时，其也足以提供单个的存储器用于为每个AD转换器保持由AD转换获取的数据。这用于将电路面积的增加减到最小。

当在第一次处理迭代中对参考分量执行比较和下计数和在第二次迭代中对信号分量执行比较和上计数时，在第二次处理迭代之后保持的计数值是通过从信号分量中减去参考分量而得到的正的数字值。当信号分量暂时出现在从单元部件提供的要处理的信号的参考分量之后时，获得了以数字数据形式表示单元部件的有效信号分量的正值。

虽然已如上描述了本发明的实施例，但是本发明的范围并不受限于这些实施例。在不脱离本发明的精神的情况下，可能对这些实施例的进行各种变形或改进，并且这些变形和改进包括在本发明的范围中。

如上所述的实施例不旨在限制权利要求，并且这些实施例的全部特征不是一定都需要的。如上所述的实施例包括发明的各种阶段，并且本发明的各个方面可以通过适当地组合上述的特征而提取出。即使除去这些实施例的有些特征，仍可以提取包括剩余特征的布置作为本发明的一个方面，只要可以实现类似的优点。

例如，在如上所述的实施例中，为每列提供包括电压比较器252和计数器254的列AD电路25，并且将信号逐列转换成数字数据，而没有的限制上面所述的布置，可以为多个列提供具有在这些列中进行切换的开关电路的单个列AD电路25。

进而，虽然AD转换功能在像素单元10的读取侧上提供的列区域中实现，但是AD转换功能也可以在其他区域中实现。例如，像素信号以模拟方式被输出一直到水平信号线18上，并且然后像素信号在被传送到输出电路28之前被施以AD转换。

即使在此情况中，当将包括参考分量和信号分量的要处理的信号与用于AD转换的参考分量进行比较时，与该比较同时地以下计数模式或者上计数模式执行计数，在每次完成比较时保持计数值，通过根据是对参考分量还是信号分量执行比较来切换计数模式，可以获得表示参考分量和信号分量之间的差的数字数据，作为以下计数模式和上计数模式执行计数的结果。

因此，用于保持与参考分量和信号分量相关联的计数结果的存储器可以通过计数器的锁存器功能来实现，使得不需要从计数器中单独地提供用于保持由AD转换获取的数据的特殊存储器。这足以对所有列提供单个的AD转换器。虽然需要高速转换，但是与如上所述的实施例相比，电路规模减小了

进而，虽然第二计数操作从保持在第一计数操作中的计数值开始，但是，当使用与计数时钟CK0同步地输出计数值的同步上/下计数器时，这可以在无需采取用于模式切换的特殊措施的情况下实现。

但是，当使用时，由于仅通过触发电路(计数器的部件)的限制频率确定限制的操作频率，该同步上/下计数器对高速操作有利，在计数模式被切换时计数值被破坏，使得不可能在切换的前后维持计数值的同时继续正常地计数。因此，最好提供允许第二计数操作从保持在第一计数操作中的计数值开始的调节器。该调节器将不在此进行详细描述。

进而，在以上所述的实施例中，在像素的像素信号中，信号分量Vsig暂时出现在复位分量ΔV(参考分量)之后，并且在后一级的处理器处理正极性的信号(当信号电平更大时该正值更大)。在第一次处理迭代中，对复位分量ΔV(参考分量)执行比较和下计数，并在第二次处理迭代中，对信号分量Vsig执行比较和上计数。但是，不考虑参考分量和信号分量的时间顺序，各分量与计数模式的组合和处理顺序是任意的。依赖于处理顺序，在第二次迭代中获得的数字数据变成负值，在这种情况下执行校正或采取其它适当的措施。

明显地，当像素单元10的器件结构是这样的，使得复位分量ΔV(参考分量)必须在信号分量Vsig之后读取并且后一级的处理器处理正极性的信号时，能有效地对在第一次处理迭代中的信号分量Vsig执行比较和下计数，并且对在第二次处理迭代中的复位分量ΔV(参考分量)执行比较和上计数。

进而，虽然在上述的实施例中，上/下计数器共同使用而不考虑上/下计数器的操作模式和处理模式切换，但是，只要可以对参考分量和信号分量的结合进行以下计数模式和上计数模式的计数，该布置就不局限于能够切换模式的上/下计数器。

例如，该计数器可以通过结合下计数器电路和上计数器电路来实现，该下计数器电路对参考分量和信号分量之一进行下计数，而该上计数器电路对参考分量和信号分量中的另一个进行上计数。

如果是那样的话，最好执行第二计数操作的计数器电路允许使用已知技术加载任一初始值。例如，当在下计数之后执行上计数时，下计数器电路在第一计数操作中被激活，并且上计数器电路在第二计数操作中被激活，如图12A中所示。

此时，在根据用于切换计数模式的开关控制信号CN5切换计数模式之后，开始上计数之前，将用于设定初始值的开关控制信号CNload供给上计数器电路的负载端LDu，使得将由下计数获取的下计数值作为初始值设定给上计数器电路。

当在上计数之后执行下计数时，上计数器电路在第一计数操作中被激活，而下计数器电路在第二计数操作中被激活，如图12B中所示。

此时，在根据用于切换计数模式的开关控制信号CN5切换计数模式之后，开始下计数之前，将用于设定初始值的开关控制信号CNload供给下计数器电路的负载端，使得将由上计数获取的上计数值作为初始值设定给下计数器电路。

因此，在如图12A中或者图12B中所示的情况中，作为后一级的计数器电路的输出Qup-Qdown，可以直接地从信号分量中减去参考分量，使得不需要用于从信号分量中减去参考分量的特定的减法器电路。进而，与在第一非专利文献中所述的技术相反，数据不需要被传送到减法器。这用于避免噪声、电流或者功率损耗的增加。

当通过下计数器电路和上计数器电路的组合来实现计数器时，在第二计数操作中，取代在第一计数操作中所获得的计数值作为初始值设定，计数可以从零开始。在此情况下，如图12C中所示，需要用于累计上计数器电路的输出Qup和下计数器电路的输出Qdown的加法器电路。即使在此情况中，提供加法器电路用于包括比较器和计数器的每个AD转换器，使得短的布线就足够。这用于避免跟数据传送有关的噪声、电流或者功率损耗的增加。

在如图12A至12C中所示的任一布置中，通信和定时控制器20被允许指示下计数器电路和上计数器电路的操作，如在以上所述的实施例中那样。进而，下计数器电路和上计数器电路可以基于计数时钟CK0操作。

进而，虽然在包括作为实例的NOMS单元像素的传感器的背景中已经描述了实施例，但是并不局限于此实例，通过考虑相反的电位关系(考虑相反电位的极性)，对于包括PMOS单元像素的传感器可以实现与在上述实施例中相同的操作和优点。

进而，虽然已经在作为固态成像器件的实例的包括像素单元的CMOS传感器的背景中描述了实施例，该固态成像器件能够从单个单元像素中通过地址控制任意选择和读取信号，该像素单元响应于所接收的光产生信号电荷，但是信号电荷可以响应于通常的例如红外线、紫外线、或者X射线而不局限于光的电磁波而产生。上述的实施例的特征可以被应用到包括大量单元部件的半导体器件中，该半导体器件输出对应于所接收的电磁波的模拟信号。

已经在这样一个实例的语景中描述了实施例，在该实例中，包括比较器和计数器的AD转换器(在以上所述的实例中的列AD电路)，该比较器将对应于参考分量的信号和对应于信号分量的信号与用于AD转换的参考信号进行比较，该计数器以下计数模式或者上计数模式执行计数并在每次比较器中完成比较时保持计数值。但是，在如上所述的实施例中的AD转换方案可以被应用到任何采用AD转换的电子装置，而不局限于固态成像器件，该AD转换用于对在两个信号分量之间的差信号分量进行转换。

例如，通过在固态成像器件1的外部，基于从固态成像器件1所捕获的模拟像素信号使用比较器和计数器来执行AD转换，可以构造用来获取真实信号分量的数字数据(像素数据)和基于像素数据执行期望的数字信号处理的电子装置。

进而，不一定必须提供作为包括在固态成像器件或电子装置中的与实施例相关的所述AD转换器，并且可以集成电路(IC)或AD转换模块的形式作为独立器件来提供。

在此情况中，虽然可以提供包括比较器和计数器的AD转换器，但可以提供IC或者包括分立的芯片组合的模块，在所述IC中，在相同的半导体衬底上提供参考信号发生器和控制器，该参考信号发生器产生用于AD转换的参考信号，并将其供给比较器，该控制器在计数器中根据比较器是执行用于参考分量还是信号分量的比较来切换计数模式。

因此，可以集成的方式处理需要控制比较器和计数器的操作的功能部件，简化了部件的处理和管理。进而，由于以IC或者模块的形式集成AD转换所需要的部件，简化了固态成像器件或者电子装置的成品制造。

Claims (41)

1.一种模拟-数字转换方法，用于获取表示包括在模拟信号中的信号分量和参考分量之间的差的差值信号分量的数字数据，

其中，在第一次处理迭代中，将对应于参考分量和信号分量之一的信号与用于转换成数字数据的参考信号进行比较，并基于高速计数器时钟以下计数模式和上计数模式之一与该比较并发地执行计数，在每次完成比较时保持计数值，该高速计数器时钟由具有其频率高于主时钟的频率的脉冲构成，该主时钟由对应于用来捕获进行处理的模拟信号的驱动脉冲的基脉冲构成，以及

在第二次处理迭代中，将参考分量和信号分量中的另一个与参考信号进行比较，并基于高速计数器时钟，以下计数模式和上计数模式中的另一个，与该比较并发地执行计数，在每次完成比较时保持计数值。

2.根据权利要求1的模拟-数字转换方法，其中，在切换上/下计数器的处理模式的同时使用共用的上/下计数器而以下计数模式和上计数模式执行计数。

3.根据权利要求1的模拟-数字转换方法，其中，在第二次处理迭代中的计数从保持在第一次处理迭代中的计数值开始。

4.根据权利要求1的模拟-数字转换方法，其中，使参考信号在第一次处理迭代和第二次处理迭代之间具有相同的变化特性。

5.根据权利要求1的模拟-数字转换方法，其中，保持在第二次处理迭代中的用于前一个进行处理的信号的计数值被存储在数据存储单元，并且当对进行处理的当前信号执行第一次处理迭代和第二次处理迭代时，基于第二高速时钟从数据存储单元并发地读取该计数值，该第二高速时钟由其频率高于主时钟的频率的脉冲构成。

6.根据权利要求5的模拟-数字转换方法，其中，在两次处理迭代中用作为用于所述比较和计数的参考的高速时钟的频率，与用作为用于从数据存储单元读取数字数据的参考的第二高速时钟的频率，具有这样一种关系，使得对于进行处理的模拟信号的两次处理迭代等于从数据存储单元中读取一排数字数据的周期。

7.根据权利要求1的模拟-数字转换方法，其中，进行处理的信号是由单元信号发生器所产生的并在用于检测物理量分布的半导体器件中以列方向输出的模拟单元信号，该半导体器件包括单元部件矩阵，每个该单元部件包括产生对应于入射电磁波的电荷的电荷发生器并包括产生对应于由该电荷发生器所产生的电荷的单元信号的单元信号发生器。

8.根据权利要求7的模拟-数字转换方法，其中，由单元信号发生器所产生的并以列方向输出的模拟单元信号，被逐行捕获，并且对于每个单元部件逐行执行第一次处理迭代和第二次处理迭代。

9.根据权利要求1的模拟-数字转换方法，其中，与用于同步的高速时钟同步地接收转换成并行的n比特数字数据的数字数据，其中n是一正整数，该并行的n比特数字数据从数据输出端输出，并且从不同于数据输出端的输出端输出用于同步的高速时钟。

10.根据权利要求1的模拟-数字转换方法，其中，预定格式的输出数据基于快于高速计数器时钟的读取时钟输出，该输出数据基于转换的数字数据。

11.根据权利要求10的模拟-数字转换方法，其中，与高速计数器时钟同步地接收转换成并行的n比特数字数据的数字数据，其中n是一正整数，使用快于高速计数器时钟的读取时钟将该并行的n比特数据转换成串行的n比特输出数据，并且输出该串行的n比特输出数据。

12.根据权利要求10的模拟-数字转换方法，其中，与高速计数器时钟同步地接收被转换成并行的n比特数字数据的数字数据，其中n是一正整数，使用快于高速计数器时钟的读取时钟将该并行的n比特数据转换成串行的n比特输出数据，输出该串行的n比特输出数据，产生允许再生该读取时钟的选通脉冲数据，并从不同于该串行n比特输出数据的输出端的一端输出该选通脉冲数据。

13.根据权利要求12的模拟-数字转换方法，其中，该选通脉冲数据通过采取与串行的n比特输出数据异或而产生。

14.一种模拟-数字转换器，用于获取表示包括在模拟信号中的信号分量和参考分量之间的差的差值信号分量的数字数据，该模拟-数字转换器包括：

比较器，其将对应于参考分量的信号和对应于信号分量的信号与用于转换成数字数据的参考信号进行比较；以及

计数器，其基于高速计数器时钟，以下计数模式或上计数模式，与该比较器中的比较并发地执行计数，该高速计数器时钟由其频率高于主时钟的频率的脉冲构成，该主时钟由对应于用来捕获进行处理的模拟信号的驱动脉冲的基脉冲构成，该计数器在每次比较器中完成比较时保持计数值。

15.根据权利要求14的模拟-数字转换器，进一步包括高速时钟发生器，其基于主时钟产生高速计数器时钟。

16.根据权利要求14的模拟-数字转换器，进一步包括参考信号发生器，其产生用于转换成数字数据的参考信号并提供该参考信号给比较器。

17.根据权利要求14的模拟-数字转换器，进一步包括控制器，其根据比较器是执行用于参考分量还是信号分量的比较来切换在计数器中的计数模式。

18.根据权利要求14的模拟-数字转换器，其中，该计数器通过共用的计数器电路来实现，该计数器电路被允许在上计数模式和下计数模式之间切换。

19.根据权利要求17的模拟-数字转换器，其中，在第二次处理迭代中，该控制器从保持在第一次处理迭代中的计数值开始计数。

20.根据权利要求16的模拟-数字转换器，其中，该参考信号发生器使得参考信号在第一次处理迭代和第二次处理迭代之间具有相同的变化特性。

21.根据权利要求14的模拟-数字转换器，进一步包括：

数据存储单元，其保持由用于前一个进行处理的信号的计数器保持的计数值；

高速时钟发生器，其产生第二高速时钟，该第二高速时钟由其频率高于主时钟的频率的脉冲构成；以及

读取扫描器，其基于由高速时钟发生器所产生的第二高速时钟，从数据存储单元读取计数值，与其并发地，比较器和计数器对进行处理的当前信号执行各自操作。

22.根据权利要求14的模拟-数字转换器，进一步包括输出处理器，其与用于同步的高速时钟同步地接收转换成并行的n比特数据的数字数据，其中n是一正整数，该输出处理器从数据输出端输出并行的n比特数字数据到模拟-数字转换器的外部，并且从不同于该数据输出端的输出端输出用于同步的高速时钟到模拟-数字转换器的外部。

23.根据权利要求14的模拟-数字转换器，进一步包括输出处理器，其以预定的格式，基于快于高速计数器时钟的读取时钟，将输出数据输出到模拟-数字转换器的外部，该输出数据基于转换的数字数据。

24.根据权利要求23的模拟-数字转换器，其中，该输出处理器与高速计数器时钟同步地接收被转换成并行的n比特数据的数字数据，其中n是一正整数，使用快于高速计数器时钟的读取时钟，将该并行的n比特数据转换成串行的n比特输出数据，并输出该串行的n比特输出数据。

25.根据权利要求23的模拟-数字转换器，其中，所述输出处理器包括：

并行-串行转换器，其与高速计数器时钟同步接收被转换成并行的n比特数据的数字数据，其中n是一正整数，并使用快于高速计数器时钟的读取时钟将该并行的n比特数据转换成串行的n比特输出数据；

数据输出端，其用于输出由该并行-串行转换器所产生的串行的n比特输出数据到模拟-数字转换器的外部；

选通脉冲数据发生器，其产生允许再生读取时钟的选通脉冲数据；以及

选通脉冲输出端，其用于输出由选通脉冲数据发生器所产生的选通脉冲数据到模拟-数字转换器的外部，该选通脉冲输出端不同于数据输出端。

26.根据权利要求25的模拟-数字转换器，其中，所述选通脉冲数据发生器通过采取与串行的n比特数据异或而产生选通脉冲数据。

27.一种用于检测物理量分布的半导体器件，该半导体器件包括单元部件矩阵，每个单元部件包括产生对应于入射电磁波的电荷的电荷发生器并包括产生包含参考分量和信号分量的模拟单元信号的单元信号发生器，该半导体器件包括：

比较器，其将对应于参考分量的信号和对应于信号分量的信号与用于产生该信号分量的数字数据的参考信号进行比较；以及

计数器，其基于高速计数器时钟，以下计数模式或上计数模式，与该比较器中的比较并发地执行计数，该高速计数器时钟由其频率高于主时钟的频率的脉冲构成，该主时钟由对应于用来捕获模拟单元信号的驱动脉冲的基脉冲构成，该计数器在每次比较器中完成比较时保持计数值。

28.根据权利要求27的半导体器件，进一步包括高速时钟发生器，其基于主时钟产生用于产生高速计数器时钟的高速时钟。

29.根据权利要求27的半导体器件，进一步包括参考信号发生器，其产生用于产生数字数据的参考信号并提供该参考信号给比较器。

30.根据权利要求27的半导体器件，进一步包括控制器，其根据比较器是执行用于参考分量还是信号分量的比较来切换计数器中的计数模式。

31.根据权利要求27的半导体器件，进一步包括多个模拟-数字转换器，每一个模拟-数字转换器包括比较器和计数器，该多个模拟-数字转换器以行方向排列，在该行方向上排列单元部件的各列。

32.根据权利要求27的半导体器件，进一步包括：

数据存储单元，其保持用于前一个单元信号的由计数器保持的计数值；

高速时钟发生器，其产生第二高速时钟，该第二高速时钟由其频率高于主时钟的频率的脉冲构成；以及

读取扫描器，其基于由高速时钟发生器所产生的第二高速时钟，从数据存储单元读取计数值，与其并发地，比较器和计数器在当前单元信号上执行各自操作。

33.根据权利要求27的半导体器件，进一步包括输出处理器，其与用于同步的高速时钟同步地接收被转换成并行的n比特数据的数字数据，其中n是一正整数，输出处理器从数据输出端输出并行的n比特数字数据到该半导体器件的外部，并且从不同于该数据输出端的输出端输出用于同步的高速时钟到该半导体器件的外部。

34.根据权利要求27的半导体器件，进一步包括输出处理器，其以预定的格式基于快于高速计数器时钟的读取时钟将输出数据输出到该半导体器件的外部，该输出数据基于被转换的数字数据。

35.根据权利要求34的半导体器件，其中，该输出处理器与高速计数器时钟同步地接收被转换成并行的n比特数据的数字数据，其中n是一正整数，该输出处理器使用快于高速计数器时钟的读取时钟将并行的n比特数据转换成串行的n比特输出数据，并输出该串行的n比特输出数据。

36.根据权利要求34的半导体器件，其中，输出处理器包括：

并行-串行转换器，其与高速计数器时钟同步地接收被转换成并行的n比特数据的数字数据，其中n是一正整数，并使用快于高速计数器时钟的读取时钟将该并行的n比特数据转换成串行的n比特输出数据；

数据输出端，其用于输出由并行-串行转换器所产生的串行的n比特输出数据到该半导体器件的外部；

选通脉冲数据发生器，其产生允许再生读取时钟的选通脉冲数据；以及

选通脉冲输出端，其用于输出由选通脉冲数据发生器所产生的选通脉冲数据到半导体器件的外部，该选通脉冲输出端不同于数据输出端。

37.一种电子装置，其包括：

参考信号发生器，其产生用于获取差值信号分量的数字数据的参考信号，该差值信号分量表示包括在模拟信号中的参考分量和信号分量之间的差；

比较器，其用于将对应于参考分量的信号和对应于信号分量的信号与由参考信号发生器所产生的参考信号进行比较；

高速时钟发生器，其基于主时钟产生高速计数器时钟，该主时钟由对应于用来捕获进行处理的模拟信号的驱动脉冲的基脉冲构成，并且该高速计数器时钟由其频率高于主时钟的频率的脉冲构成；

计数器，其基于高速计数器时钟，以下计数模式或上计数模式，与该比较器中的比较并发地执行计数，该计数器在每次比较器中完成比较时保持计数值；以及

控制器，其根据比较器是执行用于参考分量还是信号分量的比较来切换在计数器中的计数模式。

38.根据权利要求37的电子装置，进一步包括：

数据存储单元，其保持用于前一个要处理的信号的由计数器所保持的计数值；

高速时钟发生器，其产生高速时钟，该高速时钟由其频率高于主时钟的频率的脉冲构成；以及

读取扫描器，其基于由高速时钟发生器所产生的高速时钟，从数据存储单元中读取计数值，与其并发地，比较器和计数器对当前单元信号执行各自操作。

39.根据权利要求37的电子装置，进一步包括输出处理器，其基于快于高速计数器时钟的读取时钟，以预定的格式将输出数据输出到电子装置的外部，该输出数据基于被转换的数字数据。

40.根据权利要求39的电子装置，其中，与高速计数器时钟同步地接收被转换成并行的n比特数据的数字数据，其中n是一正整数，该输出处理器使用快于高速计数器时钟的读取时钟将并行的n比特数据转换成串行的n比特输出数据，并输出该串行的n比特输出数据。

41.根据权利要求39的电子装置，其中，该输出处理器包括：

并行-串行转换器，其与高速计数器时钟同步地接收被转换成并行的n比特数据的数字数据，其中n是一正整数，并使用快于高速计数器时钟的读取时钟将该并行的n比特数据转换成串行的n比特输出数据；

数据输出端，其用于输出由该并行-串行转换器所产生的串行的n比特输出数据到该电子装置的外部；

选通脉冲数据发生器，其产生允许再生读取时钟的选通脉冲数据；以及

选通脉冲输出端，其用于输出由选通脉冲数据发生器所产生的选通脉冲数据到电子装置的外部，该选通脉冲输出端不同于数据输出端。

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