JP6676983B2 - 光電変換素子、画像読取装置、画像形成装置及び画像読取方法 - Google Patents

Description

本発明は、光電変換素子、画像読取装置、画像形成装置及び画像読取方法に関する。

ＣＭＯＳセンサなどの光電変換素子は、相関二重サンプリング（ＣＤＳ：Correlated-Double-Sampling）によって固定パターンノイズ（Fixed-Pattern-Noise）に対する補正（除去）を行うことが知られている。

しかし、デジタル信号によってＣＤＳを行うデジタルＣＤＳ（ＤＣＤＳ）では、１つの画素に対して、光信号を含む信号成分（信号レベル）と、基準となる基準成分（リセットレベル）をそれぞれＡ／Ｄ変換する必要がある。つまり、ＤＣＤＳを行う場合、１つの画素に対して２回のＡ／Ｄ変換が必要（Ａ／Ｄ変換期間が２倍）になり、画像読取りを高速化する上で弊害になるという問題があった。

上記の問題に対して、例えば特許文献１には、トータルのＡ／Ｄ変換処理を高速に動作させるために、Ａ／Ｄ変換用の参照信号と基準成分と信号成分とを含んで表される処理対象信号とを比較し、この比較処理と並行して、マスタークロックの周波数よりも高い周波数を持つ高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する際、基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウント処理のモードを切り替えるＡ／Ｄ変換装置が開示されている。

しかしながら、従来技術では、Ａ／Ｄ変換の対象となる信号の極性に応じてダウンカウント又はアップカウントのカウント処理を行う必要があり、各種のＡ／Ｄ変換装置に対して汎用的に適用して画像読取りを高速化させることはできないという問題があった。

本発明は、上記に鑑みてなされたものであって、デジタル信号による相関二重サンプリングを行うためのＡ／Ｄ変換を高速化させることができる光電変換素子、画像読取装置、画像形成装置及び画像読取方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、画素毎に光信号を電気信号に変換する光電変換部と、前記光電変換部が画素毎に光信号を変換して出力した信号レベル、及び光信号によらず画素毎に出力したリセットレベルそれぞれに対応する信号をデジタル信号に変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部が変換した前記リセットレベルに基づく信号、及び前記信号レベルに基づく信号それぞれを用いて、画素毎に相関二重サンプリングを行うＣＤＳ部と、前記Ａ／Ｄ変換部が前記リセットレベルに基づく信号をデジタル信号に変換する第１動作時には、前記Ａ／Ｄ変換部が前記信号レベルに基づく信号をデジタル信号に変換する第２動作時に比べて前記Ａ／Ｄ変換部の分解能を下げるように制御し、第１動作時と第２動作時の実質的な分解能が近づくように制御する制御部と、を有する。

本発明によれば、デジタル信号による相関二重サンプリングを行うためのＡ／Ｄ変換を高速化させることができるという効果を奏する。

図１は、実施形態にかかる光電変換素子の構成の概要を例示するブロック図である。 図２は、比較例のＣＭＯＳカラーリニアイメージセンサが画像を読取る場合の動作タイミングを示すタイミングチャートである。 図３は、他の比較例の光電変換素子が備えるＡ／Ｄ変換部の構成例と、ＤＣＤＳの動作例を示す図である。 図４は、図３（ａ）に示した比較例のスロープ型ＡＤＣの動作を示すタイミングチャートである。 図５は、ＡＤＣが有する逐次変換型のＡ／Ｄ変換器の構成例を示す図である。 図６は、図５に示したＡ／Ｄ変換器の動作例を示すタイミングチャートである。 図７は、制御部がＡＤＣに対して、高速化制御を行わなかった場合と、高速化制御を行った場合のＡ／Ｄ変換器の動作を概念的に示す図である。 図８は、ＡＤＣが有する逐次変換型のＡ／Ｄ変換器の構成例と動作を模式的に示す図である。 図９は、図８に示したＡ／Ｄ変換器の動作例を示すタイミングチャートである。 図１０は、光電変換素子が高速化制御を行った場合における１ラインの画像読取タイミングを示すタイミングチャートである。 図１１は、ＡＤＣが有する逐次変換型のＡ／Ｄ変換器の変形例を示す図である。 図１２は、基準電圧生成部の構成例を示す図である。 図１３は、光電変換素子の出力レベルを示すグラフである。 図１４は、バッファの効果を比較によって示す図である。 図１５は、基準電圧の切替による読取画像の色付きを制御部が抑制するために行う制御を示すタイミングチャートである。 図１６は、光電変換素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。

以下に添付図面を参照して、実施形態にかかる光電変換素子の構成例について説明する。図１は、実施形態にかかる光電変換素子１０の構成の概要を例示するブロック図である。図１に示すように、光電変換素子１０は、例えばＣＭＯＳカラーリニアイメージセンサであり、ＰＩＸ（Ｒ）２０、ＰＩＸ（Ｇ）２２、及びＰＩＸ（Ｂ）２４を有する。ＰＩＸ（Ｒ）２０、ＰＩＸ（Ｇ）２２、及びＰＩＸ（Ｂ）２４は、それぞれ約７０００個の受光素子（ＰＤ：フォトダイオード）を有し、ＲＧＢの色毎にそれぞれ約７０００個の画素（ＰＩＸ）が構成されている。このように、ＰＩＸ（Ｒ）２０、ＰＩＸ（Ｇ）２２、及びＰＩＸ（Ｂ）２４は、約２１０００個の画素毎に光信号を電気信号に変換する光電変換部を構成している。

また、ＰＩＸ＿ＢＬＫ（Ｒ）２１、ＰＩＸ＿ＢＬＫ（Ｇ）２３、及びＰＩＸ＿ＢＬＫ（Ｂ）２５は、それぞれ約７０００個の画素回路（ＰＩＸ＿ＢＬＫ）を有し、ＲＧＢの色毎に構成されている。つまり、各ＰＤには画素回路（ＰＩＸ＿ＢＬＫ）がそれぞれ設けられている。

各画素回路（ＰＩＸ＿ＢＬＫ）は、ＰＤが蓄積した電荷をそれぞれ電圧信号に変換し、読出線を通してアナログメモリに信号を出力する。画素回路には、ＰＤの電荷をＦＤ（フローティングディフュージョン）に転送する転送トランジスタ、ＦＤをリセットするリセットトランジスタ、及びＦＤ電圧をバッファリングして読出線に出力するソースフォロワトランジスタが構成されている。リニアセンサは、エリアセンサとは異なり、ＲＧＢ各画素から独立に信号が読み出されるため、読出し線が画素毎に独立に存在する。

ＡＭＥＭ２６は、例えばＲＧＢの色毎にそれぞれ約１４０００個のアナログメモリを有し、画素毎に画像信号（信号レベル）と基準信号（ＦＤをリセットして得られるリセットレベル）を保持して、カラム単位で信号を順次に出力する。ここでは、ＲＧＢ各１画素ずつ３画素毎にカラムを構成しているが、１つのカラムは３画素でなくても（例えば６画素でも）よく、これに限定されない。ＡＭＥＭ２６が信号を保持することにより、画素及び画素回路の動作タイミング、つまり露光タイミングがＲＧＢで同時となるグローバルシャッタ方式が実現される。

ＡＤＣ（Ａ／Ｄ変換部）２７は、カラム数と同じ数のＡ／Ｄ変換器を有し、カラム単位で信号を順次にＡ／Ｄ変換する。より具体的には、ＡＤＣ２７は、ＰＩＸ（Ｒ）２０、ＰＩＸ（Ｇ）２２、及びＰＩＸ（Ｂ）２４が画素毎に光信号を変換して出力した信号レベル、及び光信号によらず画素毎に出力したリセットレベルそれぞれに対応する信号を、基準電圧生成部（ＲＥＦ）２８が生成する複数の基準電圧を用いてデジタル信号に変換する。

基準電圧生成部２８は、図１２を用いて後述するように、複数の基準電圧を生成し、ＡＤＣ２７に対して複数の基準電圧をそれぞれ供給する。

ＤＣＤＳ（ＣＤＳ部）２９は、ＡＤＣ２７がＡ／Ｄ変換したリセットレベルに基づく信号、及び信号レベルに基づく信号それぞれを用いて、画素毎にデジタル信号による相関二重サンプリングを行う。

パラレル−シリアル変換部（Ｐ／Ｓ）３０は、ＤＣＤＳ２９が相関二重サンプリングを行った結果をパラレル−シリアル変換し、ＬＶＤＳ３１に対して順次に出力する。ＬＶＤＳ３１は、Ｐ／Ｓ３０が出力した信号を低電圧差動シリアル信号に変換し、後段に対して出力する。制御部（ＴＧ：タイミング制御部）３２は、後述するように光電変換素子１０を構成する各部を制御する。

次に、実施形態にかかる光電変換素子１０の動作を明確に説明するために、まず比較例のＣＭＯＳカラーリニアイメージセンサの動作について説明する。図２は、比較例のＣＭＯＳカラーリニアイメージセンサが画像を読取る場合の動作タイミングを示すタイミングチャートである。ここで、比較例のＣＭＯＳカラーリニアイメージセンサは、ＲＧＢの３画素を１カラムとし、カラム毎にＡ／Ｄ変換を行って、デジタル信号によるＣＤＳを行う機能を備えているものとする。

比較例のＣＭＯＳカラーリニアイメージセンサは、まず、画素回路（ＰＩＸ＿ＢＬＫ）が光信号の基準レベルとなるＦＤをリセットした状態、又はリセット状態に相当する状態を示す基準成分の信号を読み出す。読み出された基準成分（基準レベル）は、アナログメモリ（ＡＭＥＭ）に保持される。

次いで、受光素子（ＰＤ）が受光して蓄積した信号成分（信号レベル）は、ＦＤ転送され、基準成分と同様にアナログメモリ（ＡＭＥＭ）に保持される。アナログメモリに保持された各信号は、後段のＡ／Ｄ変換部（ＡＤＣ）により、基準成分（Ｒ）→信号成分（Ｒ）→基準成分（Ｇ）→・・・のように順次読み出され、デジタルデータに変換される。

各基準成分及び信号成分は、Ａ／Ｄ変換をされるまでアナログメモリが保持している。Ａ／Ｄ変換された後のデジタルデータは、デジタルＣＤＳを行うＣＤＳ部によって一旦保持され、基準成分と信号成分のデジタルデータが揃った時点（図２では信号成分のＡ／Ｄ変換後のタイミング）で差分が取られ、後段に出力される。

このように、比較例のＣＭＯＳカラーリニアイメージセンサでは、ＤＣＤＳによって固定パターンノイズを補正できる反面、高速化ができないという問題がある。具体的には、図２に示すように、１ライン周期（ｌｓｙｎｃの周期）の期間が６回のＡ／Ｄ変換の期間でほぼ決まってしっている。つまり、１カラムのＲＧＢ各画素それぞれの基準成分及び信号成分（ｒｓｔ（ｒ）、ｓｉｇ（ｒ）、ｒｓｔ（ｇ）、ｓｉｇ（ｇ）、ｒｓｔ（ｂ）、ｓｉｇ（ｂ））を同じ期間でＡ／Ｄ変換する必要があるため、ＤＣＤＳを行わない場合に対して２倍のＡ／Ｄ変換期間が必要となり、ライン周期を短縮することが困難となっている。

図３は、他の比較例の光電変換素子が備えるＡ／Ｄ変換部の構成例と、ＤＣＤＳの動作例を示す図である。図３（ａ）は、他の比較例の光電変換素子が備えるＡ／Ｄ変換部の構成例を示している。図３（ａ）に示したＡ／Ｄ変換部（ＡＤＣ）は、スロープ型（又はランプ波型）と呼ばれるものである。

スロープ型ＡＤＣは、画像信号（ＡＭＥＭ＿ＯＵＴ）とランプ波状に変化する基準電圧（ＲＥＦ）とを比較する比較器１と、クロックの数をカウントするカウンタ２とによって構成されている。スロープ型ＡＤＣは、制御信号（ＳＷ）によってアップカウント（加算）又はダウンカウント（減算）が選択され、カウンタ出力値（ＡＤＣＮＴ）をＡ／Ｄ変換後のデジタルデータとするように出力する。

図３（ｂ）は、図３（ａ）に示したＡ／Ｄ変換部によるＤＣＤＳの動作を示す図である。スロープ型ＡＤＣは、画像信号（ＡＭＥＭ＿ＯＵＴ）が比較器１に入力されると、基準電圧（ＲＥＦ）の信号レベルがランプ波状に変化して比較器１に入力される。ＲＥＦが比較器１に入力されている間、カウンタ２はクロック（ＡＤＣＫ）をカウントし、ＡＤＣＮＴにはそのカウント値が出力される。

例えば、ＤＣＤＳの基準成分（Ｖｒｓｔ）が比較器１に入力されている場合、ランプ波形状のＲＥＦがＶｒｓｔになると比較器１の出力はＬｏｗ→Ｈｉｇｈとなる。比較器１の出力はカウンタ２の確定端子（ＦＩＸ）に入力されており、比較完了時点のカウンタ出力値（ＡＤＣＮＴ）が確定される。

このとき、アップカウント／ダウンカウントを制御する制御信号（ＳＷ）は、Ｈｉｇｈとなっているため、カウンタ２はダウンカウントモードで動作する。したがって、基準成分のレベルが５０ｄｉｇｉｔである場合、−５０ｄｉｇｉｔとして変換される。

基準成分がＡ／Ｄ変換された後に、比較器１には信号成分（Ｖｓｉｇ）が入力される。スロープ型ＡＤＣは、Ａ／Ｄ変換の方法は基準成分の場合と同様であるが、基準成分が０ｄｉｇｉｔを初期状態としたダウンカウントであったのに対し、信号成分を変換する場合は基準成分のデジタルデータ値を初期状態としてアップカウントする。

例えば、スロープ型ＡＤＣは、信号成分のレベルが６００ｄｉｇｉｔである場合、基準成分データである−５０を初期値として＋６００をカウントする。その結果、最終的には５５０ｄｉｇｉｔとなり、これは信号成分（６００ｄｉｇｉｔ）と基準成分（５０ｄｉｇｉｔ）の減算値が得られることになる。

つまり、スロープ型ＡＤＣは、基準成分を負極性でＡ／Ｄ変換し、その結果を初期値として信号成分を正極性でＡ／Ｄ変換することにより、Ａ／Ｄ変換とＤＣＤＳを同時に行うことができ、さらにＡ／Ｄ変換時に比較完了した時点でデータを確定する。

図４は、図３（ａ）に示した比較例のスロープ型ＡＤＣの動作を示すタイミングチャートである。図４に示すように、比較例のスロープ型ＡＤＣでは、ＤＣＤＳのための基準成分のＡ／Ｄ変換期間が短縮される。これにより、ライン周期を短くすることができるため、比較例の光電変換素子の全体的な動作を高速化することができる。なお、図４に示した動作は、図２に示した動作に対して、基準成分のＡ／Ｄ変換期間が短縮されている点のみ異なり、それ以外は同じである。

また、図３（ｂ）に示した動作は、スロープ型ＡＤＣに限定される動作であり、他の方式のＡ／Ｄ変換には適用できない。一方、ＣＭＯＳリニアイメージセンサに用いられるＡ／Ｄ変換部には、スロープ型ＡＤＣではなく逐次変換型のＡ／Ｄ変換器が適用される場合が多い。これは、逐次変換型のＡ／Ｄ変換器の方が高速・高分解能に優れるためである。

例えば、スロープ型ＡＤＣは、１０ｂｉｔの分解能を得ようとすると１０２４クロックをカウントする必要がある。このとき、一回のＡ／Ｄ変換期間を２０μｓとすると約２０ｎｓ周期、つまり約５０ＭＨｚのクロックが必要となる。さらに、これを１２ｂｉｔに拡張すると、４０９６クロックをカウントする必要があるため、Ａ／Ｄ変換期間を同じとすると２００ＭＨｚのクロックが必要となり、実現が困難となる。また、クロック周波数を同じとする場合はＡ／Ｄ変換期間が約４倍と大幅に増加してしまう。このように、スロープ型ＡＤＣは、分解能が１ビット増加されると変換時間が倍になるため、高速化・高分解能化には不向きである。

これに対し、逐次変換型のＡ／Ｄ変換器は、１０ｂｉｔの分解能を得るために１０回の比較を要し、１２ｂｉｔに拡張する場合でも１２回の比較を要するだけであり、クロック周波数、又はＡ／Ｄ変換期間の何れかが２０％増加するだけである。したがって、高分解能化の面ではスロープ型よりも逐次変換型の方が有利となる。特に、ＣＭＯＳリニアイメージセンサでは、１０ｂｉｔ以上の高分解能を得るために逐次変換型のＡ／Ｄ変換器が適用される場合が多いので、逐次変換型のＡ／Ｄ変換器を高速化できるようにすることはＣＭＯＳリニアイメージセンサとして大変意義深い。

次に、実施形態にかかる光電変換素子１０が有するＡＤＣ２７について詳述する。図５は、ＡＤＣ２７が有する逐次変換型のＡ／Ｄ変換器の構成例を示す図である。図６は、図５に示したＡ／Ｄ変換器の動作例を示すタイミングチャートである。ただし、図５及び図６においては、制御部３２がＡ／Ｄ変換に対する高速化制御（後述）を行っていない場合を示している。

ＡＤＣ２７は、図５（ａ）に示したように複数の変換ユニット（ＡＤＣ＿ＵＮＩＴ：単位ＡＤＣセル）２７０を備えたパイプライン方式のＡ／Ｄ変換器をカラム毎に有する。この逐次変換型のＡ／Ｄ変換器は、ＭＳＢからＬＳＢに向かってｂｉｔ単位で変換を行い、１ｂｉｔ変換の変換ユニット２７０がシリアルに接続されている。このとき、Ｎｂｉｔ目が変換された結果がＮ−１ｂｉｔ目に転送され、Ｎ→Ｎ−１→Ｎ−２→・・・→１ｂｉｔ目のように各ｂｉｔが順次変換され、１ｂｉｔ目の変換が完了するとデジタルデータが確定する。

変換ユニット２７０は、図５（ｂ）に示したように、例えば比較器２７１、１ビットＤＡＣ（ＤＡＣ）２７２、減算器（ＳＵＢ）２７３、及び２倍増幅器２７４を有する。比較器２７１は、入力される信号（ＶＩＮ（Ｎ））を基準電圧（Ｖｒｅｆ）と比較し、Ｎｂｉｔ目の値（０又は１）を確定させる。減算器２７３は、確定されたＮｂｉｔ目の値に応じてＤＡＣ２７２が出力する信号をＶＩＮ（Ｎ）から差し引いて出力する。２倍増幅器２７４は、減算器２７３が出力した信号を２倍に増幅させ、次段の変換ユニット２７０の入力信号（ＶＩＮ（Ｎ−１））とする。

図６に示したように、ＡＤＣ２７が有するＡ／Ｄ変換器は、基準成分（ｒｓｔ）／信号成分（ｓｉｇ）をそれぞれ順次にＡ／Ｄ変換する。ここで、逐次比較型のＡ／Ｄ変換器は、上述したようＭＳＢ→ＬＳＢの順に変換を行い、最終のＬＳＢを変換した時点でデジタルデータ値を確定する。

次に、制御部３２がＡＤＣ２７に対して高速化制御を行った場合のＡ／Ｄ変換器の動作について説明する。図７は、制御部３２がＡＤＣ２７に対して、高速化制御を行わなかった場合と、高速化制御を行った場合のＡ／Ｄ変換器の動作を概念的に示す図である。図７（ａ）には、制御部３２がＡＤＣ２７に対して高速化制御を行わなかった場合が示されている。図７（ｂ）には、制御部３２がＡＤＣ２７に対して高速化制御を行った場合が示されている。

ＤＣＤＳに用いられる基準成分は、画素（ＦＤ）のリセットレベル、又はそれに相当したレベルであり、ほぼ暗時の出力と等価である。すなわち、基準成分は、信号成分ほど大きな値になることはなく、その取りうる値の範囲は信号成分に対して大幅に限定されることになる。

制御部３２は、ＡＤＣ２７に対して基準成分のＡ／Ｄ変換に用いるダイナミックレンジを限定し、Ａ／Ｄ変換器の分解能を下げて、ＤＣＤＳのために必要なＡ／Ｄ変換の期間を短縮させる。より具体的には、制御部３２は、ＡＤＣ２７がリセットレベルに基づく信号をデジタル信号に変換する第１動作時には、ＡＤＣ２７が信号レベルに基づく信号をデジタル信号に変換する第２動作時に比べてＡＤＣ２７の分解能を下げるように制御する。さらに、制御部３２は、第１動作時には、第２動作時に比べて変換ユニット２７０の入力レンジを後述するように狭めるように制御する。ここでは、制御部３２がＡＤＣ２７に対してＡ／Ｄ変換時間を短縮させるように行う制御を高速化制御とする。

図７（ａ）に示すように、制御部３２が高速化制御を行わなかった場合、ＡＤＣ２７は、例えば信号成分が６００ｄｉｇｉｔであり、基準成分が５０ｄｉｇｉｔであるときにも、信号成分及び基準成分をそれぞれ１０ｂｉｔ分解能でＡ／Ｄ変換する。

このとき、信号成分は、Ａ／Ｄ変換器の入力レンジのほぼ全ての範囲内の値を取りうる。基準成分が例えば６４ｄｉｇｉｔ未満の範囲内でしか値を取り得ないと想定される場合には、Ａ／Ｄ変換器の分解能は６ｂｉｔで十分となる。

したがって、制御部３２は、図７（ｂ）に示したように、例えば信号成分に対してはＡＤＣ２７が１０ｂｉｔの分解能でＡ／Ｄ変換を行い、基準成分に対しては１０ｂｉｔよりも分解能を下げた６ｂｉｔでＡ／Ｄ変換を行うように高速化制御を行う。同時に、制御部３２は、基準成分をＡ／Ｄ変換する場合には、Ａ／Ｄ変換器の変換レンジ（入力レンジ）を１／１６（＝１／２^４）にすることにより、実質的には信号に対する１０ｂｉｔ分解能を維持しながらＡＤＣ２７の動作を６ｂｉｔとして、４ｂｉｔ分の変換期間を短縮させる高速化制御を行う。すなわち、制御部３２は、図７（ｂ）に示したように、基準成分のＡ／Ｄ変換時の分解能と入力レンジとを対応させている。よって、光電変換素子１０は、Ａ／Ｄ変換期間の短縮と高分解能を両立させることができる。

このように、制御部３２がＡＤＣ２７の入力レンジを狭めているのは、基準成分の信号に対する分解能を信号成分の信号に対する分解能に近付けることにより、ＤＣＤＳの補正効果（分解能）を維持するためである。

例えば、光電変換素子１０がＡ／Ｄ変換を行う前にアナログＣＤＳも行うように構成されている場合には、ＤＣＤＳによって補正すべき固定パターンノイズが比較的小さくなっているため、信号成分と基準成分の分解能を厳密に合わせる（ＤＣＤＳの補正分解能を高くしておく）必要はなく、単に基準成分時のＡ／Ｄ変換の分解能を下げるだけでもよい。

そして、光電変換素子１０は、図７（ｂ）に示したように、制御部３２がＡＤＣ２７の分解能を４ｂｉｔ分下げることに対応させて、入力レンジをｂｉｔ低下量相当の１／２^４に狭めることにより、基準成分と信号成分の実質的な分解能を合わせることができるため、ＤＣＤＳの補正効果を最大化することができる。

なお、光電変換素子１０は、逐次変換型のＡ／Ｄを有する場合を例に説明したが、他のＡ／Ｄ変換方式であってもよい。また、変換ユニット２７０は、１ｂｉｔＡ／Ｄ変換器とされているが、これに限定されることなく、例えば１．５ｂｉｔＡ／Ｄ変換器等の異なる構成であってもよい。また、基準成分の取りうる範囲は、全画素の基準成分のピーク値が飽和しないように設定されていればよい。

また、アナログＣＤＳがＡ／Ｄ変換器の前段に設けられている場合などは、ＤＣＤＳの基準成分／信号成分が画素での基準成分／信号成分とは異なっていることがある。光電変換素子１０は、ＤＣＤＳに対する基準成分／信号成分を考慮したものであり、画素から見た場合の基準成分／信号成分はそれぞれに相当する信号とみなされればよい。

図８は、ＡＤＣ２７が有する逐次変換型のＡ／Ｄ変換器の構成例と動作を模式的に示す図である。図９は、図８に示したＡ／Ｄ変換器の動作例を示すタイミングチャートである。なお、図８及び図９においては、制御部３２がＡ／Ｄ変換に対する高速化制御を行った場合を模式的に示している。

図８（ａ）は、ＡＤＣ２７が信号成分をＡ／Ｄ変換する場合の構成例と動作を模式的に示しており、図５（ａ）に示した構成と実質的に同じである。一方、図８（ｂ）は、ＡＤＣ２７が基準成分をＡ／Ｄ変換する場合の構成例と動作を模式的に示しており、Ａ／Ｄ変換器の分解能は信号成分に対してはＮｂｉｔであり、基準成分に対してはＭｂｉｔ（Ｍ＜Ｎ）である。

このとき、制御部３２は、各変換ユニット２７０に入力される基準電圧を、信号成分をＡ／Ｄ変換する場合にはＶｒｅｆ（基準電圧の中間値）とし、基準成分をＡ／Ｄ変換する場合にはＶｒｅｆ’とする。ここで、Ｖｒｅｆ’は、入力レンジをｂｉｔ低下（Ｎ→Ｍｂｉｔ）に相当する電圧とするように設定される基準電圧の中間値である。

よって、ＡＤＣ２７は、図９に示したように、基準成分のＡ／Ｄ変換時のビット数がＮ→Ｍｂｉｔに減らされるため、Ａ／Ｄ変換期間が短縮されている。なお、図８（ｂ）に示したように、ＡＤＣ２７は、基準成分のＡ／Ｄ変換時には、ＮｂｉｔのＡ／Ｄ変換器の上位ｂｉｔ側の回路を用いてＭｂｉｔのＡ／Ｄ変換を実現している。これは、逐次変換型のＡ／Ｄ変換器の原理上、上位ｂｉｔの影響がＦＰＮ（固定パターンノイズ）になりやすいためである（２のべき乗倍で増幅される構成上、原理的にＭＳＢ側の変換誤差が支配的となる）。そのため、制御部３２は、信号成分のＡ／Ｄ変換と、基準成分のＡ／Ｄ変換とにおいて、ＡＤＣ２７の上位ｂｉｔの動作を同じ（動作回路を同じ）にすることにより、ＤＣＤＳにおけるＡＤＣ２７起因のＦＰＮを適切に補正することができる。なお、信号成分のＡ／Ｄ変換と、基準成分のＡ／Ｄ変換との切替は、スイッチ等の回路によって行われる。

図１０は、光電変換素子１０が高速化制御を行った場合における１ラインの画像読取タイミングを示すタイミングチャートである。例えば、信号成分を１０ｂｉｔ分解能、基準成分を６ｂｉｇｔ分解能でＡ／Ｄ変換を行うとすると、基準成分のＡ／Ｄ変換期間が約半減することになる。ここで、信号成分に対するＡ／Ｄ変換時間は短縮されていない。

図１１は、ＡＤＣ２７が有する逐次変換型のＡ／Ｄ変換器の変形例を示す図である。図１１に示すように、ＡＤＣ２７が有する逐次変換型のＡ／Ｄ変換器の変形例は、巡回型（サイクリック）のＡ／Ｄ変換器である。巡回型のＡ／Ｄ変換器は、逐次変換型の中でも回路規模を小さくすることが可能である。

巡回型の変換ユニット２７０ａは、上述した変換ユニット２７０と実質的に同じ構成である１ｂｉｔ分の単位ＡＤＣセルであり、Ｎ回動作することによってＮｂｉｔのＡ／Ｄ変換を行う。ただし、変換ユニット２７０ａの動作は、ＭＳＢとＭＳＢ以外とで異なる。

例えば、変換ユニット２７０ａは、ＭＳＢを変換するときには入力信号がＡＭＥＭ＿ＯＵＴ（ＡＭＥＭ２６からの読出し）であり、ＢＩＴ（Ｎ）を変換する（図１１（ａ）（ｉ））。そのとき、変換ユニット２７０ａは、次のｂｉｔのための入力信号（ＶＩＮ（Ｎ−１））を生成する。

そして、変換ユニット２７０ａは、生成したＶＩＮ（Ｎ−１）を入力に戻す点がパイプライン方式と異なる（図１１（ａ）（ｉｉ））。次いで、変換ユニット２７０ａは、入力されたＶＩＮ（Ｎ−１）をＢＩＴ（Ｎ−１）に変換し、同時にＶＩＮ（Ｎ−２）を生成する（図１１（ａ）（ｉｉｉ））。このように、変換ユニット２７０ａは、（ｉｉ）（ｉｉｉ）の動作を巡回的にＮ−１回（ＭＳＢ以外のｂｉｔ数分）繰り返すことによりＮｂｉｔのＡ／Ｄ変換を行う。つまり、パイプライン方式ではＮｂｉｔの変換を回路数で実現しているのに対し、サイクリック方式は時間方向（回数）で変換を実現している。

変換ユニット２７０ａは、Ａ／Ｄ変換を行う場合、図１１（ｂ）に示したように、信号成分に対してはＮｂｉｔの分解能とし、基準成分に対してはＭｂｉｔの分解能とする。ここで、サイクリック方式でＮ→Ｍｂｉｔの分解能とする場合、図１１（ｂ）に示すようにＭＳＢ以外の動作をＭ−１回繰り返せばよい。したがって、変換ユニット２７０ａは、Ａ／Ｄ変換の繰り返し回数を基準成分に対してＮ−Ｍ回減らすことができ、基準成分のＡ／Ｄ変換期間を短縮することができる。

次に、基準電圧生成部２８の構成について詳述する。図１２は、基準電圧生成部２８の構成例を示す図である。なお、図１２（ａ）には基準電圧生成部２８の全体構成が示されており、図１２（ｂ）には基準電圧生成部２８が備える電圧源（ＢＧＲ）２８０の構成が示されている。

図１２（ａ）に示すように、基準電圧生成部２８は、電圧源２８０、バッファアンプ２８２、ソースフォロア用のトランジスタ及び抵抗、ＤＡＣ２８４となる抵抗ラダー、並びに複数のバッファ２８６を有する。ここで、電圧源２８０は、ＢＧＲ（バンドギャップ・リファレンス回路）によって構成されている。

ＢＧＲは、一般に電源電圧／温度に対して安定した電圧を生成する基準電圧源として利用される。ＢＧＲは、主に特性が等しい２つのトランジスタ、抵抗、帰還アンプで構成される。トランジスタは、コレクタ−ベースを接続したダイオード接続とされ、ここではダイオードとして使用されている。また、ＢＧＲは、アンプの反転端子／非反転入力に接続された各トランジスタ（ダイオード）で発生するＶｂｅ（ベース−エミッタ間電圧）が電源電圧（ＶＤＤ）に依存しない電流となるよう抵抗値が設定され、かつ、それらの電圧の差分を取って温度による変動を相殺する構成とされることにより、電源電圧や温度の変化に対して安定な電圧を生成する。

また、ＤＡＣ２８４となる抵抗ラダーは、抵抗Ｒ１及び複数の抵抗Ｒ２を有する。抵抗Ｒ１は、図７に示した基準電圧を生成可能なように、抵抗Ｒ２に比べて値が十分に大きくされている。また、抵抗Ｒ１及び抵抗Ｒ２は、複数の同一抵抗値の抵抗がそれぞれ直列に接続されて構成されてもよく、例えば図７に示した各基準電圧が分圧によって生成されるように、直列に接続される抵抗数がそれぞれ定められてもよい。また、抵抗Ｒ２は、それぞれ同一抵抗値の抵抗によって構成されることに限らず、必要な基準電圧の値に応じてそれぞれ抵抗値が異なる値に設定されてもよい。例えば、基準電圧生成部２８は、ＤＡＣ２８４を用いて基準電圧を生成する場合、信号成分と基準成分とでＡＤＣ２７によるＡ／Ｄ変換ゲインが同じになるように、制御部３２の制御に応じてＡＤＣ２７のＡ／Ｄ変換器の分解能に合わせてＡ／Ｄ変換器の入力レンジを切替える。

そして、電圧源２８０が生成した内部基準電圧（Ｖｂｇｒ）は、バッファアンプ２８２に入力される。バッファアンプ２８２の出力にはソースフォロワが接続され、ソースフォロワの出力電圧を抵抗で分圧した電圧がＶｂｇｒと等しくなるように帰還が掛けられている。これにより、Ｖｂｇｒよりも高い電圧の安定化が図られている。ただし、単純に必要な基準電圧がＶｂｇｒよりも高くないのであれば単純なボルテージフォロワでバッファされていてもよい。安定化されたソースフォロワ出力電圧は、抵抗ラダーで構成されたＤＡＣ２８４に入力され、所定の電圧が生成される。複数のバッファ２８６は、ＤＡＣ２８４により生成された複数の基準電圧（Ｖｒｔ、Ｖｒｔ’、Ｖｒｅｆ、Ｖｒｅｆ’、Ｖｒｂ’、Ｖｒｂ）をＡＤＣ２７に対して出力する。

複数のバッファ２８６は、基準電圧が切り替えられるときに発生する負荷変動の影響を抑え、画像変動を抑えるために設けられている。なお、バッファ２８６は、ＡＤＣ２７の各Ａ／Ｄ変換器毎に設けられてもよい。

図１３は、光電変換素子１０の出力レベルを示すグラフである。光電変換素子１０は、基準成分と信号成分とでは異なる基準電圧を使用するが、ＡＤＣ２７の分解能に対して入力レンジが合っていない場合、信号成分と基準成分とでＡ／Ｄ変換ゲインが異なることになり、ＦＰＮを適切に補正できなくなってしまう（図１３（ａ））。これはＡ／Ｄ変換ゲインが異なることが、元々のＦＰＮに対する増幅度（影響度）の違い（例えば、信号成分では１倍、基準成分では１．２倍に増幅されたように見える）となって現れるためである。

そこで、光電変換素子１０は、ＡＤＣ２７の分解能に対して入力レンジを合わせるために、全ての基準電圧を１つの電圧源２８０から生成し、また電圧源２８０もＢＧＲによって構成されている。よって、光電変換素子１０は、Ａ／Ｄ変換ゲインの絶対誤差、及び信号成分−基準成分の相対誤差が小さく抑えられ、様々なばらつき要因に対しても安定した状態とすることができる（図１３（ｂ））。

図１４は、バッファ２８６の効果を比較によって示す図である。光電変換素子１０は、基準電圧生成部２８に複数のバッファ２８６を有することにより、基準電圧を切り替えるときに発生する負荷変動の影響を抑えている。負荷変動は、基準電圧から見て接続される負荷が変化するときに発生する変動であり、接続を切り替える場合などでは原理的に発生してしまう。

図１４（ａ）は、比較例としてバッファ２８６が設けられていない場合の基準電圧の挙動を示している。制御部３２は、基準成分／信号成分のＡ／Ｄ変換のタイミングで基準電圧生成部２８がＡＤＣ２７に対して供給する基準電圧（Ｖｒｅｆ’、Ｖｒｅｆ）を切り替える。このとき、バッファ２８６が設けられていない場合、駆動能力が不足している（インピーダンスが高い）ため、基準電圧の接続を切り替えたときに発生する変動を抑えきれず、時間を掛けて所望のレベルに収束していく。つまり、Ａ／Ｄ変換中に基準電圧（Ａ／Ｄ変換ゲイン）が変動するため、Ａ／Ｄ変換後の画像はこの影響を受けて画像データが変動してしまう。

一方、図１４（ｂ）は、実施形態にかかる光電変換素子１０（バッファ２８６が設けられている）の基準電圧の挙動を示している。光電変換素子１０は、基準電圧の接続を切り替えるときに発生する変動を抑え、基準電圧を短時間で所望のレベルに収束させる。これは、バッファ２８６が駆動能力を上げているためである。これにより、負荷変動による画像データの変動を抑えることができる。特に、ＣＭＯＳリニアセンサでは、エリアセンサに対して一方向の画素数が多く長い構成となるため、基準電圧を供給する配線の寄生容量も無視できず相当の負荷になるので、バッファ２８６の効果が大きい。

図１５は、基準電圧の切替による読取画像の色付きを制御部３２が抑制するために行う制御を示すタイミングチャートである。図１５に示すように、制御部３２は、ＲＧＢの各画素に対して、Ａ／Ｄ変換の直前の基準電圧の状態を同じにすることにより、基準電圧の切替えに起因する読取画像の色付きを防止する。

具体的には、制御部３２は、Ａ／Ｄ変換を実施していない期間の基準電圧を信号成分用の基準電圧（Ｖｒｅｆ）とする（特にｒｓｔ（ｒ）のＡ／Ｄ変換前）ように、基準電圧生成部（ＲＥＦ）２８がＡＤＣ２７に対して供給する基準電圧を切替える。これにより、各色の基準成分をＡ／Ｄ変換するときには必ずＶｒｅｆ→Ｖｒｅｆ’の切替を経ることになるため、負荷変動後の影響をＲＧＢで揃えることができる。したがって、色毎の影響差が出ることはなく、色付きや偽色を防止することができる。

次に、実施形態にかかる光電変換素子を有する画像読取装置を備えた画像形成装置について説明する。図１６は、光電変換素子１０を有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction Peripheral）などである。

画像読取装置６０は、例えば光電変換素子１０、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、制御部（ＴＧ）３２が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。光電変換素子１０は、ライン同期信号などに同期して、原稿からの反射光を受光して複数のＰＤが電荷を発生させて蓄積を開始する。そして、光電変換素子１０は、Ａ／Ｄ変換及びパラレルシリアル変換等を行った後に、画像データを画像形成部７０に対して出力する。

画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。

処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ８０４を有する。ＣＰＵ８０４は、光電変換素子１０などの画像形成装置５０を構成する各部を制御する。また、ＣＰＵ８０４（又は制御部３２）は、各ＰＤが受光量に応じて電荷を発生させることを略同時に開始するよう制御する。

光電変換素子１０は、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどをＬＶＤＳ３１によって出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。

１０ 光電変換素子
２０ ＰＩＸ（Ｒ）：光電変換部
２２ ＰＩＸ（Ｇ）：光電変換部
２４ ＰＩＸ（Ｂ）：光電変換部
２６ ＡＭＥＭ
２７ ＡＤＣ（Ａ／Ｄ変換部）
２８ 基準電圧生成部
２９ ＤＣＤＳ（ＣＤＳ部）
３２ 制御部
５０ 画像形成装置
６０ 画像読取装置
７０ 画像形成部
２７０、２７０ａ 変換ユニット
２８０ 電圧源
２８６ バッファ

特許第４６５５５００号公報

Claims (14)

1. 画素毎に光信号を電気信号に変換する光電変換部と、
   前記光電変換部が画素毎に光信号を変換して出力した信号レベル、及び光信号によらず画素毎に出力したリセットレベルそれぞれに対応する信号をデジタル信号に変換するＡ／Ｄ変換部と、
   前記Ａ／Ｄ変換部が変換した前記リセットレベルに基づく信号、及び前記信号レベルに基づく信号それぞれを用いて、画素毎に相関二重サンプリングを行うＣＤＳ部と、
   前記Ａ／Ｄ変換部が前記リセットレベルに基づく信号をデジタル信号に変換する第１動作時には、前記Ａ／Ｄ変換部が前記信号レベルに基づく信号をデジタル信号に変換する第２動作時に比べて前記Ａ／Ｄ変換部の分解能を下げるように制御し、第１動作時と第２動作時の実質的な分解能が近づくように制御する制御部と、
   を有することを特徴とする光電変換素子。
2. 前記制御部は、
   前記第１動作時には、前記第２動作時に比べて前記Ａ／Ｄ変換部の入力レンジを狭めるように制御すること
   を特徴とする請求項１に記載の光電変換素子。
3. 前記制御部は、
   １つの電圧源が出力する電圧から生成された複数の基準電圧を前記Ａ／Ｄ変換部に対して切替えることによって前記Ａ／Ｄ変換部の入力レンジを狭めるように制御すること
   を特徴とする請求項２に記載の光電変換素子。
4. 前記電圧源は、
   バンドギャップ・リファレンス回路によって構成されていること
   を特徴とする請求項３に記載の光電変換素子。
5. 前記電圧源が出力する電圧から生成された複数の基準電圧それぞれを前記Ａ／Ｄ変換部に対して供給する複数のバッファを有すること
   を特徴とする請求項３又は４に記載の光電変換素子。
6. 前記制御部は、
   前記Ａ／Ｄ変換部に対して前記第１動作となる直前に供給される基準電圧が画素毎に同じになるように、前記電圧源が出力する電圧から生成された複数の基準電圧を前記Ａ／Ｄ変換部に対して切替えること
   を特徴とする請求項３乃至５のいずれか１項に記載の光電変換素子。
7. 前記制御部は、
   前記第１動作時における前記Ａ／Ｄ変換部の分解能をＭビットとし、前記第２動作時における前記Ａ／Ｄ変換部の分解能をＮビットとすると、前記第１動作時における前記Ａ／Ｄ変換部の入力レンジが、前記第２動作時における前記Ａ／Ｄ変換部の入力レンジの１／２^{（Ｎ−Ｍ）}倍となるように制御すること
   を特徴とする請求項２乃至６のいずれか１項に記載の光電変換素子。
8. 前記Ａ／Ｄ変換部は、
   逐次変換型であることを特徴とする請求項１乃至７のいずれか１項に記載の光電変換素子。
9. 前記Ａ／Ｄ変換部は、
   巡回型であることを特徴とする請求項８に記載の光電変換素子。
10. 前記Ａ／Ｄ変換部は、
    パイプライン型であることを特徴とする請求項８に記載の光電変換素子。
11. 前記制御部は、
    前記第１動作時には、前記Ａ／Ｄ変換部が前記第２動作時における上位ビットの変換を行う場合と同じ変換動作をするように制御すること
    を特徴とする請求項１乃至１０のいずれか１項に記載の光電変換素子。
12. 請求項１乃至１１のいずれか１項に記載の光電変換素子を有すること
    を特徴とする画像読取装置。
13. 請求項１２に記載の画像読取装置と、
    前記画像読取装置が読取った画像データに基づく画像を形成する画像形成部と
    を有することを特徴とする画像形成装置。
14. 画素毎に光信号を電気信号に変換する光電変換部が光信号によらず画素毎に出力したリセットレベルを、前記光電変換部が画素毎に光信号を変換して出力した信号レベルをＡ／Ｄ変換する場合よりも下げた分解能でＡ／Ｄ変換するよう制御する工程と、
    前記光電変換部が画素毎に光信号を変換して出力した信号レベルをＡ／Ｄ変換するよう制御する工程と、
    Ａ／Ｄ変換した前記リセットレベルに基づく信号、及び前記信号レベルに基づく信号それぞれを用いて、画素毎に相関二重サンプリングを行う工程と、
    前記リセットレベルに基づく信号をＡ／Ｄ変換する第１動作時には、前記信号レベルに基づく信号をＡ／Ｄ変換する第２動作時に比べて分解能を下げるように制御し、第１動作時と第２動作時の実質的な分解能が近づくように制御する工程と、
    を含む画像読取方法。

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