JPH05268092A - 逐次比較方式ａ／ｄコンバータ - Google Patents
逐次比較方式ａ／ｄコンバータInfo
- Publication number
- JPH05268092A JPH05268092A JP4063190A JP6319092A JPH05268092A JP H05268092 A JPH05268092 A JP H05268092A JP 4063190 A JP4063190 A JP 4063190A JP 6319092 A JP6319092 A JP 6319092A JP H05268092 A JPH05268092 A JP H05268092A
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- Japan
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- converter
- comparison voltage
- circuit
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Abstract
(57)【要約】
【目的】本発明は、回路規模が小さく、しかも、検出精
度の高いＡ／Ｄコンバータを提供することを目的とす
る。 【構成】比較電圧生成回路において、分解能を高くした
領域、および、分解能を低くした領域を設けることによ
り実現する。 【効果】本発明によれば、回路規模が小さく、しかも、
検出精度の高いＡ／Ｄコンバータを実現できるため、Ａ
／Ｄコンバータの高性能化，低コスト化を図ることがで
きる。
度の高いＡ／Ｄコンバータを提供することを目的とす
る。 【構成】比較電圧生成回路において、分解能を高くした
領域、および、分解能を低くした領域を設けることによ
り実現する。 【効果】本発明によれば、回路規模が小さく、しかも、
検出精度の高いＡ／Ｄコンバータを実現できるため、Ａ
／Ｄコンバータの高性能化，低コスト化を図ることがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄコンバータの制
御回路に係り、特に比較電圧生成回路に関する。
御回路に係り、特に比較電圧生成回路に関する。
【０００２】
【従来の技術】従来の逐次比較方式Ａ／Ｄコンバータに
おいては、フルスケール電圧、即ちＡ／Ｄコンバータ基
準電圧を抵抗により等分割し、各抵抗の接続点をスイッ
チ群に接続し、スイッチのＯＮ／ＯＦＦを制御すること
により比較電圧を生成していた。
おいては、フルスケール電圧、即ちＡ／Ｄコンバータ基
準電圧を抵抗により等分割し、各抵抗の接続点をスイッ
チ群に接続し、スイッチのＯＮ／ＯＦＦを制御すること
により比較電圧を生成していた。
【０００３】例として、図５に、８ビット分解能の逐次
比較方式Ａ／Ｄコンバータの構成例を示す。この場合、
比較電圧生成回路１においては、２8(＝２５６）個の抵
抗を直列に接続して基準電圧を分圧することにより、比
較電圧を生成していた。また、別の例として、図６に、
１０ビット分解能の逐次比較方式Ａ／Ｄコンバータの構
成例を示す。この場合、比較電圧生成回路１５において
は、２10(＝１０２４)個の抵抗を直列に接続して基準電
圧を分圧することにより、比較電圧を生成していた。
比較方式Ａ／Ｄコンバータの構成例を示す。この場合、
比較電圧生成回路１においては、２8(＝２５６）個の抵
抗を直列に接続して基準電圧を分圧することにより、比
較電圧を生成していた。また、別の例として、図６に、
１０ビット分解能の逐次比較方式Ａ／Ｄコンバータの構
成例を示す。この場合、比較電圧生成回路１５において
は、２10(＝１０２４)個の抵抗を直列に接続して基準電
圧を分圧することにより、比較電圧を生成していた。
【０００４】尚、図５，図６の比較電圧生成回路１，１
５において、両端の抵抗値は、比較電圧に１／２ＬＳＢ
のオフセット誤差を持たせるために、その他の部分の抵
抗値に比べ、それぞれ、１／２倍、および３／２倍の値
となっている。
５において、両端の抵抗値は、比較電圧に１／２ＬＳＢ
のオフセット誤差を持たせるために、その他の部分の抵
抗値に比べ、それぞれ、１／２倍、および３／２倍の値
となっている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、Ａ／Ｄコンバータの分解能は、ビット数が
多くなればなるほど比較電圧を細かくできるため、精度
は良くなるが、反面、それだけスイッチ制御用回路の規
模が大きくなるために高価となっていた。上記の例をと
ると、１０ビットＡ／Ｄコンバータの分解能は、８ビッ
トＡ／Ｄコンバータに比べ４倍となり、４倍高精度の測
定ができる反面、比較電圧生成回路の規模も４倍に大き
くなる。
来技術では、Ａ／Ｄコンバータの分解能は、ビット数が
多くなればなるほど比較電圧を細かくできるため、精度
は良くなるが、反面、それだけスイッチ制御用回路の規
模が大きくなるために高価となっていた。上記の例をと
ると、１０ビットＡ／Ｄコンバータの分解能は、８ビッ
トＡ／Ｄコンバータに比べ４倍となり、４倍高精度の測
定ができる反面、比較電圧生成回路の規模も４倍に大き
くなる。
【０００６】本発明では、逐次比較方式Ａ／Ｄコンバー
タにおいて、比較電圧生成回路の規模を増大させる事な
く分解能を上げる事、あるいは、分解能を下げる事なく
比較電圧生成回路の規模を減少させる事を目的とする。
タにおいて、比較電圧生成回路の規模を増大させる事な
く分解能を上げる事、あるいは、分解能を下げる事なく
比較電圧生成回路の規模を減少させる事を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の手段を、以下に説明する。
の手段を、以下に説明する。
【０００８】逐次比較方式Ａ／Ｄコンバータの比較電圧
生成回路において、分解能の低い電圧領域と、分解能の
高い電圧領域とを設け、精度の高い測定を必要とする電
圧領域に分解能の高い電圧領域を、また、精度の高い測
定を必要としない電圧領域に分解能の低い電圧領域を対
応させるものである。
生成回路において、分解能の低い電圧領域と、分解能の
高い電圧領域とを設け、精度の高い測定を必要とする電
圧領域に分解能の高い電圧領域を、また、精度の高い測
定を必要としない電圧領域に分解能の低い電圧領域を対
応させるものである。
【０００９】ここで、比較電圧生成回路における、分解
能の低い電圧領域と、分解能の高い電圧領域の配置は、
第１の発明においては、固定する方式、また、第２の発
明においては、スイッチと制御回路を設けて自由に切換
えできるようにする方式である。
能の低い電圧領域と、分解能の高い電圧領域の配置は、
第１の発明においては、固定する方式、また、第２の発
明においては、スイッチと制御回路を設けて自由に切換
えできるようにする方式である。
【００１０】なお、Ａ／Ｄコンバータの分解能は、８ビ
ット構成乃至１０ビット構成の例で説明してきたが、本
発明は、これらのビット数に限定したものではなく、何
ビット構成でも良い。
ット構成乃至１０ビット構成の例で説明してきたが、本
発明は、これらのビット数に限定したものではなく、何
ビット構成でも良い。
【００１１】
【作用】本発明によれば、逐次比較方式Ａ／Ｄコンバー
タにおいて、比較電圧生成回路の規模を増大させる事な
く分解能を上げること、あるいは、分解能を下げる事な
く比較電圧生成回路の規模を減少させることができる。
タにおいて、比較電圧生成回路の規模を増大させる事な
く分解能を上げること、あるいは、分解能を下げる事な
く比較電圧生成回路の規模を減少させることができる。
【００１２】
【実施例】図１に、本発明の請求項１による一実施例を
示す。抵抗値２５６Ｒの抵抗６と、抵抗値５１２Ｒの抵
抗７、及び、抵抗値２５６Ｒで８ビット分解能の比較電
圧生成回路１を直列に接続することにより、比較電圧生
成回路１から出力される比較電圧Ｖref は、１０ビット
分解能となる。即ち、ＧＮＤから基準電圧ＶADまでの総
抵抗値１０２４Ｒに対し、比較電圧生成回路１が作るこ
とのできる比較電圧差の最小値がＲとなるからである。
この時、比較電圧生成回路１のブロックでは、２５６個
の抵抗にそれぞれスイッチを接続するため、回路規模は
大きく、従って、回路面積は大きくなるが、抵抗６、お
よび、抵抗７ではその必要がなく、回路面積を小さくで
きる。
示す。抵抗値２５６Ｒの抵抗６と、抵抗値５１２Ｒの抵
抗７、及び、抵抗値２５６Ｒで８ビット分解能の比較電
圧生成回路１を直列に接続することにより、比較電圧生
成回路１から出力される比較電圧Ｖref は、１０ビット
分解能となる。即ち、ＧＮＤから基準電圧ＶADまでの総
抵抗値１０２４Ｒに対し、比較電圧生成回路１が作るこ
とのできる比較電圧差の最小値がＲとなるからである。
この時、比較電圧生成回路１のブロックでは、２５６個
の抵抗にそれぞれスイッチを接続するため、回路規模は
大きく、従って、回路面積は大きくなるが、抵抗６、お
よび、抵抗７ではその必要がなく、回路面積を小さくで
きる。
【００１３】図１では、１０ビット分解能となる電圧範
囲が、ＧＮＤから１／４ＶADである場合を示している
が、図２（ａ）に１０ビット分解能となる電圧範囲が１
／4VADから１／２ＶADである場合を、図２（ｂ）に１０
ビット分解能となる電圧範囲が１／２ＶADから３／４Ｖ
ADである場合を、図２（ｃ）に１０ビット分解能となる
電圧範囲が３／４ＶADからＶADである場合を示す。
囲が、ＧＮＤから１／４ＶADである場合を示している
が、図２（ａ）に１０ビット分解能となる電圧範囲が１
／4VADから１／２ＶADである場合を、図２（ｂ）に１０
ビット分解能となる電圧範囲が１／２ＶADから３／４Ｖ
ADである場合を、図２（ｃ）に１０ビット分解能となる
電圧範囲が３／４ＶADからＶADである場合を示す。
【００１４】図１，図２のような４種類のＡ／Ｄコンバ
ータを製作しておき、これらの内から、高い分解能を必
要とする電圧範囲に合わせて、適当なＡ／Ｄコンバータ
を選択すれば良い。
ータを製作しておき、これらの内から、高い分解能を必
要とする電圧範囲に合わせて、適当なＡ／Ｄコンバータ
を選択すれば良い。
【００１５】また、図３に、本発明の請求項２による一
実施例を示す。本実施例では、抵抗値２５６Ｒで８ビッ
ト分解能の比較電圧生成回路１と直列に、抵抗値２５６
Ｒの抵抗６，９、及び、抵抗値５１２Ｒの抵抗７，８を
接続し、それらの接続を、スイッチ１１〜スイッチ１４
により切り換えられるようになっている。スイッチ１１
〜スイッチ１４は、２ビットレジスタ１０の設定により
制御され、このレジスタの設定をソフトウェアにより変
更することにより、図１，図２の実施例と同等の機能を
実現するものである。
実施例を示す。本実施例では、抵抗値２５６Ｒで８ビッ
ト分解能の比較電圧生成回路１と直列に、抵抗値２５６
Ｒの抵抗６，９、及び、抵抗値５１２Ｒの抵抗７，８を
接続し、それらの接続を、スイッチ１１〜スイッチ１４
により切り換えられるようになっている。スイッチ１１
〜スイッチ１４は、２ビットレジスタ１０の設定により
制御され、このレジスタの設定をソフトウェアにより変
更することにより、図１，図２の実施例と同等の機能を
実現するものである。
【００１６】以上、本発明による実施例を、１０ビット
分解能のＡ／Ｄコンバータの例で説明してきたが、分解
能は１０ビットに限定する必要はなく、何ビットの場合
でもよい。また、ＬＳＩチップの構成についても、Ａ／
Ｄコンバータ機能のみを有する専用ＬＳＩに限定するも
のではなく、Ａ／Ｄコンバータ機能を搭載したワンチッ
プマイクロコンピュータＬＳＩであってもよい。
分解能のＡ／Ｄコンバータの例で説明してきたが、分解
能は１０ビットに限定する必要はなく、何ビットの場合
でもよい。また、ＬＳＩチップの構成についても、Ａ／
Ｄコンバータ機能のみを有する専用ＬＳＩに限定するも
のではなく、Ａ／Ｄコンバータ機能を搭載したワンチッ
プマイクロコンピュータＬＳＩであってもよい。
【００１７】
【発明の効果】本発明によれば、回路規模が小さく、し
かも、検出精度の高いＡ／Ｄコンバータを実現できる。
例えば、１０ビット分解能のＡ／Ｄコンバータを、従来
の８ビット分解能のＡ／Ｄコンバータ並みの回路規模で
実現できる。また、８ビット分解能のＡ／Ｄコンバータ
は、従来の６ビット分解能のＡ／Ｄコンバータ並みの回
路規模で実現できる。このため、Ａ／Ｄコンバータの高
性能化，低コスト化を図ることができる。
かも、検出精度の高いＡ／Ｄコンバータを実現できる。
例えば、１０ビット分解能のＡ／Ｄコンバータを、従来
の８ビット分解能のＡ／Ｄコンバータ並みの回路規模で
実現できる。また、８ビット分解能のＡ／Ｄコンバータ
は、従来の６ビット分解能のＡ／Ｄコンバータ並みの回
路規模で実現できる。このため、Ａ／Ｄコンバータの高
性能化，低コスト化を図ることができる。
【図１】本発明の請求項１の一実施例を示す逐次比較方
式１０ビットＡ／Ｄコンバータの構成図である。
式１０ビットＡ／Ｄコンバータの構成図である。
【図２】同じく構成図である。
【図３】本発明の請求項２の一実施例を示す逐次比較方
式１０ビットＡ／Ｄコンバータの構成図である。
式１０ビットＡ／Ｄコンバータの構成図である。
【図４】同じく構成図である。
【図５】従来技術における逐次比較方式８ビットＡ／Ｄ
コンバータの構成図である。
コンバータの構成図である。
【図６】従来技術における逐次比較方式１０ビットＡ／
Ｄコンバータの構成図である。
Ｄコンバータの構成図である。
１…８ビット分解能の基準電圧生成回路、２…コンパレ
ータ、３…Ａ／Ｄコンバータ制御回路、４…８ビット逐
次比較レジスタ、５…データバス、６，９…抵抗値２５
６Ｒの抵抗、７，８…抵抗値５１２Ｒの抵抗、１０…２
ビットレジスタ、１１，１２，１３，１４…スイッチ、
１５…１０ビット分解能の基準電圧生成回路。
ータ、３…Ａ／Ｄコンバータ制御回路、４…８ビット逐
次比較レジスタ、５…データバス、６，９…抵抗値２５
６Ｒの抵抗、７，８…抵抗値５１２Ｒの抵抗、１０…２
ビットレジスタ、１１，１２，１３，１４…スイッチ、
１５…１０ビット分解能の基準電圧生成回路。
Claims (3)
- 【請求項１】逐次比較方式Ａ／Ｄコンバータの比較電圧
生成回路において、分解能の低い電圧領域と、分解能の
高い電圧領域とを設けたことを特徴とする逐次比較方式
Ａ／Ｄコンバータ。 - 【請求項２】請求項１記載の逐次比較方式Ａ／Ｄコンバ
ータにおいて、分解能の低い電圧領域と、分解能の高い
電圧領域とを切り換えるための切り換え回路を設けたこ
とを特徴とする逐次比較方式Ａ／Ｄコンバータ。 - 【請求項３】請求項１又は２記載の逐次比較方式Ａ／Ｄ
コンバータを含むことを特徴とするマイクロコンピュー
タＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063190A JPH05268092A (ja) | 1992-03-19 | 1992-03-19 | 逐次比較方式ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063190A JPH05268092A (ja) | 1992-03-19 | 1992-03-19 | 逐次比較方式ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268092A true JPH05268092A (ja) | 1993-10-15 |
Family
ID=13222065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063190A Pending JPH05268092A (ja) | 1992-03-19 | 1992-03-19 | 逐次比較方式ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017135576A (ja) * | 2016-01-28 | 2017-08-03 | 株式会社リコー | 光電変換素子、画像読取装置、画像形成装置及び画像読取方法 |
-
1992
- 1992-03-19 JP JP4063190A patent/JPH05268092A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017135576A (ja) * | 2016-01-28 | 2017-08-03 | 株式会社リコー | 光電変換素子、画像読取装置、画像形成装置及び画像読取方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |