JP2001127634A - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- JP2001127634A JP2001127634A JP31062999A JP31062999A JP2001127634A JP 2001127634 A JP2001127634 A JP 2001127634A JP 31062999 A JP31062999 A JP 31062999A JP 31062999 A JP31062999 A JP 31062999A JP 2001127634 A JP2001127634 A JP 2001127634A
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Abstract
(57)【要約】
【課題】 下位ビット側をＲ−２Ｒ方式とし、上位ビッ
ト側を抵抗で重み付けしたＤ／Ａ変換器において、抵抗
のばらつき精度を維持しつつ、単位抵抗化を図り、かつ
使用する抵抗器の数を削減すること。 【解決手段】 下位ビットｂ０〜ｂ５のディジタルデー
タに基づいて駆動される第１Ｄ／Ａ変換回路４０がＲ−
２Ｒ方式に構成され、上位ビットｂ６，ｂ７のディジタ
ルデータに基づいて駆動される第２Ｄ／Ａ変換回路５０
が荷重単位Ｒの荷重抵抗方式に構成する。
ト側を抵抗で重み付けしたＤ／Ａ変換器において、抵抗
のばらつき精度を維持しつつ、単位抵抗化を図り、かつ
使用する抵抗器の数を削減すること。 【解決手段】 下位ビットｂ０〜ｂ５のディジタルデー
タに基づいて駆動される第１Ｄ／Ａ変換回路４０がＲ−
２Ｒ方式に構成され、上位ビットｂ６，ｂ７のディジタ
ルデータに基づいて駆動される第２Ｄ／Ａ変換回路５０
が荷重単位Ｒの荷重抵抗方式に構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、２進数のディジタ
ル信号をアナログ信号に変換するディジタル・アナログ
変換器（以下、Ｄ／Ａ変換器、という）に関する。
ル信号をアナログ信号に変換するディジタル・アナログ
変換器（以下、Ｄ／Ａ変換器、という）に関する。
【０００２】
【従来の技術】ディジタル・アナログ変換回路（以下、
Ｄ／Ａ変換回路、という）として、荷重抵抗回路による
荷重電流加算型回路が従来より知られている。図２はそ
のような荷重抵抗回路による荷重電流加算型の８ビット
構成のＤ／Ａ変換器を示すものである。
Ｄ／Ａ変換回路、という）として、荷重抵抗回路による
荷重電流加算型回路が従来より知られている。図２はそ
のような荷重抵抗回路による荷重電流加算型の８ビット
構成のＤ／Ａ変換器を示すものである。
【０００３】同図に示すように、このＤ／Ａ変換器は、
Ｄ／Ａ変換される８ビットディジタル信号の各ビットｂ
０〜ｂ７に対応する荷重を持つ抵抗Ｒ０〜Ｒ７（２0Ｒ
ないし２7Ｒ）が設けられる。この抵抗Ｒ０〜Ｒ７の一
端を出力端子３０に接続し、各他端を８ビットディジタ
ル信号の各位ビットｂ０〜ｂ７に対応して設けられた８
個の切替スイッチＳ０〜Ｓ７の切替操作により、基準電
圧Ｖｒｅｆが印加される第１入力端子１０あるいはグラ
ンド電位ＧＮＤが印加される第２入力端子２０のいずれ
かに接続される。
Ｄ／Ａ変換される８ビットディジタル信号の各ビットｂ
０〜ｂ７に対応する荷重を持つ抵抗Ｒ０〜Ｒ７（２0Ｒ
ないし２7Ｒ）が設けられる。この抵抗Ｒ０〜Ｒ７の一
端を出力端子３０に接続し、各他端を８ビットディジタ
ル信号の各位ビットｂ０〜ｂ７に対応して設けられた８
個の切替スイッチＳ０〜Ｓ７の切替操作により、基準電
圧Ｖｒｅｆが印加される第１入力端子１０あるいはグラ
ンド電位ＧＮＤが印加される第２入力端子２０のいずれ
かに接続される。
【０００４】そして、それぞれの切替スイッチＳ０〜Ｓ
７がディジタル信号の対応するビットｂ０〜ｂ７の状態
（１，０）に応じて基準電圧Ｖｒｅｆが印加される第１
入力端子１０とグランド電位ＧＮＤが印加される第２入
力端子２０の間で切り替えられ、そのディジタル信号に
応じた電圧値を有するアナログ信号が出力端子３０から
出力される。
７がディジタル信号の対応するビットｂ０〜ｂ７の状態
（１，０）に応じて基準電圧Ｖｒｅｆが印加される第１
入力端子１０とグランド電位ＧＮＤが印加される第２入
力端子２０の間で切り替えられ、そのディジタル信号に
応じた電圧値を有するアナログ信号が出力端子３０から
出力される。
【０００５】この荷重抵抗回路によるＤ／Ａ変換器は、
ディジタル信号の桁数に応じた抵抗器数のみで構成でき
るが、抵抗器はすべて異なる値となるから、桁数が多い
と最上位ビットＭＳＢ（ｂ７）と最下位ビットＬＳＢ
（ｂ０）との抵抗比が大（この例では１２８）となり、
設計上精度の維持が問題となる。
ディジタル信号の桁数に応じた抵抗器数のみで構成でき
るが、抵抗器はすべて異なる値となるから、桁数が多い
と最上位ビットＭＳＢ（ｂ７）と最下位ビットＬＳＢ
（ｂ０）との抵抗比が大（この例では１２８）となり、
設計上精度の維持が問題となる。
【０００６】この大きな抵抗比による設計上の精度の問
題を避けるために、抵抗器をすべて等しい値の抵抗器と
し、各ビットの重みに応じた数の抵抗器を使用すること
が考えられる。この場合には、ディジタル信号の重み付
けに応じて出力されるアナログ信号が一定方向（上昇方
向或いは下降方向）に変化し、Ｄ／Ａ変換器としての単
調性に優れるという利点がある。
題を避けるために、抵抗器をすべて等しい値の抵抗器と
し、各ビットの重みに応じた数の抵抗器を使用すること
が考えられる。この場合には、ディジタル信号の重み付
けに応じて出力されるアナログ信号が一定方向（上昇方
向或いは下降方向）に変化し、Ｄ／Ａ変換器としての単
調性に優れるという利点がある。
【０００７】しかしながら、この場合には、ディジタル
信号の桁数に応じて使用する抵抗器の数及び切替スイッ
チの数が、ｎ桁の場合に２n−１と著しく多く必要とな
り、多ビット構成のＤ／Ａ変換器を構成するには、回路
規模が大きくなってしまう。
信号の桁数に応じて使用する抵抗器の数及び切替スイッ
チの数が、ｎ桁の場合に２n−１と著しく多く必要とな
り、多ビット構成のＤ／Ａ変換器を構成するには、回路
規模が大きくなってしまう。
【０００８】また、Ｄ／Ａ変換回路として、Ｒ−２Ｒ方
式のものが知られている。図３はそのようなＲ−２Ｒ方
式を採用した８ビットのＤ／Ａ変換器を示すものであ
る。
式のものが知られている。図３はそのようなＲ−２Ｒ方
式を採用した８ビットのＤ／Ａ変換器を示すものであ
る。
【０００９】図３において、Ｄ／Ａ変換される８ビット
ディジタル信号の各位のビットに対応して切替スイッチ
Ｓ０〜Ｓ７が設けられている。この各切替スイッチＳ０
〜Ｓ７の構成及び接続は図２のＤ／Ａ変換器におけると
同様である。第２入力端子２０と出力端子３０との間に
は、２Ｒの抵抗値を有する１個の抵抗体とＲの抵抗値を
有する７個の抵抗体が直列に直列に接続されている。ま
た、上記各抵抗体間の接続点と切替スイッチＳ０〜Ｓ７
の共通端子間に２Ｒの抵抗値を有する８個の抵抗体が接
続されている。
ディジタル信号の各位のビットに対応して切替スイッチ
Ｓ０〜Ｓ７が設けられている。この各切替スイッチＳ０
〜Ｓ７の構成及び接続は図２のＤ／Ａ変換器におけると
同様である。第２入力端子２０と出力端子３０との間に
は、２Ｒの抵抗値を有する１個の抵抗体とＲの抵抗値を
有する７個の抵抗体が直列に直列に接続されている。ま
た、上記各抵抗体間の接続点と切替スイッチＳ０〜Ｓ７
の共通端子間に２Ｒの抵抗値を有する８個の抵抗体が接
続されている。
【００１０】そして、それぞれの切替スイッチＳ０〜Ｓ
７がディジタル信号の対応するビットｂ０〜ｂ７の状態
（１または０）に応じて基準電圧Ｖｒｅｆが印加される
第１入力端子１０とグランド電位ＧＮＤが印加される第
２入力端子２０の間で切り替えられ、そのディジタル信
号に応じた電圧値を有するアナログ信号が出力端子３０
より出力される。
７がディジタル信号の対応するビットｂ０〜ｂ７の状態
（１または０）に応じて基準電圧Ｖｒｅｆが印加される
第１入力端子１０とグランド電位ＧＮＤが印加される第
２入力端子２０の間で切り替えられ、そのディジタル信
号に応じた電圧値を有するアナログ信号が出力端子３０
より出力される。
【００１１】このＲ−２Ｒ方式のＤ／Ａ変換器では、抵
抗体や切替スイッチ等の素子数が少なくて済み、制御も
簡単である。
抗体や切替スイッチ等の素子数が少なくて済み、制御も
簡単である。
【００１２】しかし、現実には各抵抗体の抵抗値にばら
つきがあり、この抵抗値のばらつきΔＲ（ｂｉ）がアナ
ログ出力信号に与える影響度は上位ビット側になるほど
高く、ΔＲ（ｂ７）≒２ΔＲ（ｂ６）≒４ΔＲ（ｂ５）
≒８ΔＲ（ｂ４）・・・のようになる。そして、一般的
に抵抗体の値のばらつきは既定値として存在してしまう
ため、そのばらつきの程度および多ビット化の段数によ
って、上位ビットが０から１に変化する時点で、入力デ
ィジタル信号に対する出力アナログ信号の単調性が失わ
れてしまうことになる。
つきがあり、この抵抗値のばらつきΔＲ（ｂｉ）がアナ
ログ出力信号に与える影響度は上位ビット側になるほど
高く、ΔＲ（ｂ７）≒２ΔＲ（ｂ６）≒４ΔＲ（ｂ５）
≒８ΔＲ（ｂ４）・・・のようになる。そして、一般的
に抵抗体の値のばらつきは既定値として存在してしまう
ため、そのばらつきの程度および多ビット化の段数によ
って、上位ビットが０から１に変化する時点で、入力デ
ィジタル信号に対する出力アナログ信号の単調性が失わ
れてしまうことになる。
【００１３】これらの問題点を解決する改良手段とし
て、下位ビット側をＲ−２Ｒ方式とし、上位ビット側を
２Ｒの抵抗で重み付けしたＤ／Ａ変換器が提案されてい
る（特許第２８３７７２６号公報参照）。図４（ａ）
は、そのような改良された８ビット構成のＤ／Ａ変換器
の例を示すものである。
て、下位ビット側をＲ−２Ｒ方式とし、上位ビット側を
２Ｒの抵抗で重み付けしたＤ／Ａ変換器が提案されてい
る（特許第２８３７７２６号公報参照）。図４（ａ）
は、そのような改良された８ビット構成のＤ／Ａ変換器
の例を示すものである。
【００１４】同図において、最下位ビットｂ０（ＬＳ
Ｂ）からビットｂ５までは図３と同様なＲ−２Ｒ構成と
され、ビットｂ６及び最上位ビットｂ７（ＭＳＢ）は２
Ｒの抵抗で重み付けすると共に、Ｒ−２Ｒ構成の最終段
であるビットｂ５と２Ｒの抵抗で重み付け構成の初段で
あるビットｂ６との間に抵抗Ｒが接続されて、Ｄ／Ａ変
換器が構成されている。
Ｂ）からビットｂ５までは図３と同様なＲ−２Ｒ構成と
され、ビットｂ６及び最上位ビットｂ７（ＭＳＢ）は２
Ｒの抵抗で重み付けすると共に、Ｒ−２Ｒ構成の最終段
であるビットｂ５と２Ｒの抵抗で重み付け構成の初段で
あるビットｂ６との間に抵抗Ｒが接続されて、Ｄ／Ａ変
換器が構成されている。
【００１５】この図４（ａ）のＤ／Ａ変換器では、上位
ビット側（ｂ６，ｂ７）を図２のような荷重抵抗回路で
構成しているため、図３のＲ−２Ｒ方式のものに比し
て、抵抗ばらつき精度の影響は半減可能となり、言い換
えれば約２倍までの抵抗ばらつきが許容されることにな
る。
ビット側（ｂ６，ｂ７）を図２のような荷重抵抗回路で
構成しているため、図３のＲ−２Ｒ方式のものに比し
て、抵抗ばらつき精度の影響は半減可能となり、言い換
えれば約２倍までの抵抗ばらつきが許容されることにな
る。
【００１６】
【発明が解決しようとする課題】しかしながら、従来の
図４（ａ）のＤ／Ａ変換器では、抵抗器として抵抗値Ｒ
の抵抗器と抵抗値２Ｒの抵抗器を使用しているため、す
べて等しい抵抗器を使用する単位抵抗化を図る場合に、
図４（ｂ）に示すように抵抗値Ｒの単位抵抗器の使用個
数が著しく増加してしまう。また、Ｄ／Ａ変換器を半導
体集積回路に組み込む場合に大きな面積を必要とする等
の問題がある。
図４（ａ）のＤ／Ａ変換器では、抵抗器として抵抗値Ｒ
の抵抗器と抵抗値２Ｒの抵抗器を使用しているため、す
べて等しい抵抗器を使用する単位抵抗化を図る場合に、
図４（ｂ）に示すように抵抗値Ｒの単位抵抗器の使用個
数が著しく増加してしまう。また、Ｄ／Ａ変換器を半導
体集積回路に組み込む場合に大きな面積を必要とする等
の問題がある。
【００１７】そこで、本発明は、抵抗のばらつき精度を
維持しつつ、単位抵抗化を図り、かつ使用する抵抗器の
数を削減することを目的とする。
維持しつつ、単位抵抗化を図り、かつ使用する抵抗器の
数を削減することを目的とする。
【００１８】
【課題を解決するための手段】請求項１のＤ／Ａ変換器
は、ビット数がＮｌ（但しＮｌは１以上の自然数）の下
位ビットと、ビット数がＮｕ（但しＮｕは１以上の自然
数）の上位ビットからなる２進数のディジタル信号をア
ナログ信号に変換するディジタル・アナログ変換器であ
って、第１基準電位が印加される第１入力端子と、第２
基準電位が印加される第２入力端子と、出力端子と、下
位ビットのディジタルデータに基づいて駆動される第１
ディジタル・アナログ変換回路と、上位ビットのディジ
タルデータに基づいて駆動される第２ディジタル・アナ
ログ変換回路とを備え、前記第１ディジタル・アナログ
変換回路は、第２入力端子と出力端子との間に直列に接
続されたＮｌ＋１個のＲ用単位抵抗からなるＲ用単位抵
抗群と、２個の単位抵抗が直列接続され、一端が前記直
列に接続されたＮｌ＋１個のＲ用単位抵抗群と前記出力
端子間及びＲ用単位抵抗間の接続点に前記出力端子側か
ら梯子型に順次接続されたＮｌ個の２Ｒ用抵抗体からな
る２Ｒ用抵抗体群と、前記２Ｒ用抵抗体の他端に共通端
子が、前記第１入力端子と前記第２入力端子とに切替端
子がそれぞれ接続されたＮｌ個の切替スイッチからなる
第１切替スイッチ群とを有し、前記第２ディジタル・ア
ナログ変換回路は、一端が前記出力端子に接続された２
Nu−１個の重み付け用単位抵抗からなる重み付け用単位
抵抗群と、前記重み付け用単位抵抗の他端に共通端子
が、前記第１入力端子と前記第２入力端子とに切替端子
がそれぞれ接続された２Nu−１個の切替スイッチからな
る第２切替スイッチ群とを有することを特徴とする。
は、ビット数がＮｌ（但しＮｌは１以上の自然数）の下
位ビットと、ビット数がＮｕ（但しＮｕは１以上の自然
数）の上位ビットからなる２進数のディジタル信号をア
ナログ信号に変換するディジタル・アナログ変換器であ
って、第１基準電位が印加される第１入力端子と、第２
基準電位が印加される第２入力端子と、出力端子と、下
位ビットのディジタルデータに基づいて駆動される第１
ディジタル・アナログ変換回路と、上位ビットのディジ
タルデータに基づいて駆動される第２ディジタル・アナ
ログ変換回路とを備え、前記第１ディジタル・アナログ
変換回路は、第２入力端子と出力端子との間に直列に接
続されたＮｌ＋１個のＲ用単位抵抗からなるＲ用単位抵
抗群と、２個の単位抵抗が直列接続され、一端が前記直
列に接続されたＮｌ＋１個のＲ用単位抵抗群と前記出力
端子間及びＲ用単位抵抗間の接続点に前記出力端子側か
ら梯子型に順次接続されたＮｌ個の２Ｒ用抵抗体からな
る２Ｒ用抵抗体群と、前記２Ｒ用抵抗体の他端に共通端
子が、前記第１入力端子と前記第２入力端子とに切替端
子がそれぞれ接続されたＮｌ個の切替スイッチからなる
第１切替スイッチ群とを有し、前記第２ディジタル・ア
ナログ変換回路は、一端が前記出力端子に接続された２
Nu−１個の重み付け用単位抵抗からなる重み付け用単位
抵抗群と、前記重み付け用単位抵抗の他端に共通端子
が、前記第１入力端子と前記第２入力端子とに切替端子
がそれぞれ接続された２Nu−１個の切替スイッチからな
る第２切替スイッチ群とを有することを特徴とする。
【００１９】請求項１のＤ／Ａ変換器は、下位ビット側
のＲ−２Ｒ方式の第１ディジタル・アナログ変換回路と
共に用いられる、上位ビット側の加重抵抗回路方式の第
２ディジタル・アナログ変換回路において、重み付け用
の抵抗が、２Ｒとする必要はなく、回路的な工夫により
単位抵抗Ｒで構成できることに着目し、すべての抵抗を
単位抵抗Ｒとすると共に、その単位抵抗Ｒの使用個数を
削減するものである。
のＲ−２Ｒ方式の第１ディジタル・アナログ変換回路と
共に用いられる、上位ビット側の加重抵抗回路方式の第
２ディジタル・アナログ変換回路において、重み付け用
の抵抗が、２Ｒとする必要はなく、回路的な工夫により
単位抵抗Ｒで構成できることに着目し、すべての抵抗を
単位抵抗Ｒとすると共に、その単位抵抗Ｒの使用個数を
削減するものである。
【００２０】この本発明のＤ／Ａ変換器によれば、高い
抵抗比精度の抵抗を使用せずに、単調性を維持しつつ高
い分解能を得られる。
抵抗比精度の抵抗を使用せずに、単調性を維持しつつ高
い分解能を得られる。
【００２１】さらに、すべての抵抗器を値の等しい単位
抵抗器とすることができ、しかもその単位抵抗器の必要
な個数を削減することができる。したがって、半導体集
積回路化を図る場合にも小さい面積で作り込むことがで
き、単位抵抗器のばらつきをより少なくすることができ
る。
抵抗器とすることができ、しかもその単位抵抗器の必要
な個数を削減することができる。したがって、半導体集
積回路化を図る場合にも小さい面積で作り込むことがで
き、単位抵抗器のばらつきをより少なくすることができ
る。
【００２２】また、全体として同じ個数の単位抵抗を用
いる場合には、より下位ビットから加重抵抗回路方式を
適用することができるから、さらに精度を向上すること
ができる。
いる場合には、より下位ビットから加重抵抗回路方式を
適用することができるから、さらに精度を向上すること
ができる。
【００２３】
【発明の実施の形態】以下、本発明の実施例について、
図１を参照して説明する。
図１を参照して説明する。
【００２４】図１は、本発明の実施例に係るＤ／Ａ変換
器の回路構成を示す図である。同図において、Ｄ／Ａ変
換器は、下位ビットＮｌとして６ビット（ｂ０〜ｂ５）
をＤ／Ａ変換する第１Ｄ／Ａ変換回路４０と、上位ビッ
トＮｕとして２ビット（ｂ６，ｂ７）をＤ／Ａ変換する
第２Ｄ／Ａ変換回路５０とを備え、全体として８ビット
の２進数ディジタル信号をＤ／Ａ変換するものとして示
されている。これら下位ビットＮｌ及び上位ビットＮｕ
としては、任意のビット数を取り得るものである。
器の回路構成を示す図である。同図において、Ｄ／Ａ変
換器は、下位ビットＮｌとして６ビット（ｂ０〜ｂ５）
をＤ／Ａ変換する第１Ｄ／Ａ変換回路４０と、上位ビッ
トＮｕとして２ビット（ｂ６，ｂ７）をＤ／Ａ変換する
第２Ｄ／Ａ変換回路５０とを備え、全体として８ビット
の２進数ディジタル信号をＤ／Ａ変換するものとして示
されている。これら下位ビットＮｌ及び上位ビットＮｕ
としては、任意のビット数を取り得るものである。
【００２５】第１Ｄ／Ａ変換回路４０は、第２基準電位
ＧＮＤが印加される第２入力端子２０と出力電位Ｖｏｕ
ｔが取り出される出力端子３０との間に抵抗値ＲのＲ用
単位抵抗が７個（Ｎｌ＋１個）直列に接続されたＲ用単
位抵抗群４１と、抵抗値Ｒの単位抵抗が２個直列に接続
された２Ｒ抵抗体が６組（Ｎｌ組）設けられ、これら各
２Ｒ抵抗体の一端が前記直列に接続されたＲ用単位抵抗
群４１と出力端子３０間及びＲ用単位抵抗間の接続点
に、出力端子３０側から梯子型に順次接続された２Ｒ用
抵抗体群４２と、これら２Ｒ用抵抗体の他端に共通端子
が接続され、第１基準電位Ｖｒｅｆが印加される第１入
力端子１０と第２入力端子２０とに切替端子がそれぞれ
接続された６個（Ｎｌ個）の切替スイッチＳ０〜Ｓ５か
らなる第１切替スイッチ群４３とを有する。
ＧＮＤが印加される第２入力端子２０と出力電位Ｖｏｕ
ｔが取り出される出力端子３０との間に抵抗値ＲのＲ用
単位抵抗が７個（Ｎｌ＋１個）直列に接続されたＲ用単
位抵抗群４１と、抵抗値Ｒの単位抵抗が２個直列に接続
された２Ｒ抵抗体が６組（Ｎｌ組）設けられ、これら各
２Ｒ抵抗体の一端が前記直列に接続されたＲ用単位抵抗
群４１と出力端子３０間及びＲ用単位抵抗間の接続点
に、出力端子３０側から梯子型に順次接続された２Ｒ用
抵抗体群４２と、これら２Ｒ用抵抗体の他端に共通端子
が接続され、第１基準電位Ｖｒｅｆが印加される第１入
力端子１０と第２入力端子２０とに切替端子がそれぞれ
接続された６個（Ｎｌ個）の切替スイッチＳ０〜Ｓ５か
らなる第１切替スイッチ群４３とを有する。
【００２６】この第１Ｄ／Ａ変換回路４０は、下位６ビ
ット（ｂ０〜ｂ６）に対して、Ｒ−２Ｒ方式のＤ／Ａ変
換回路を構成している。
ット（ｂ０〜ｂ６）に対して、Ｒ−２Ｒ方式のＤ／Ａ変
換回路を構成している。
【００２７】第２Ｄ／Ａ変換回路５０は、一端が出力端
子３０に接続された３個（２Nu−１）個の抵抗値Ｒの重
み付け用単位抵抗からなる重み付け用単位抵抗群５１
と、これら重み付け用単位抵抗の他端に共通端子が接続
され、第１入力端子１０と第２入力端子２０とに切替端
子がそれぞれ接続された３個（２Nu−１）個の切替スイ
ッチＳ６〜Ｓ７−２からなる第２切替スイッチ群とを有
する。なお、これら切替スイッチＳ０〜Ｓ７−２は通常
電子スイッチで構成される。
子３０に接続された３個（２Nu−１）個の抵抗値Ｒの重
み付け用単位抵抗からなる重み付け用単位抵抗群５１
と、これら重み付け用単位抵抗の他端に共通端子が接続
され、第１入力端子１０と第２入力端子２０とに切替端
子がそれぞれ接続された３個（２Nu−１）個の切替スイ
ッチＳ６〜Ｓ７−２からなる第２切替スイッチ群とを有
する。なお、これら切替スイッチＳ０〜Ｓ７−２は通常
電子スイッチで構成される。
【００２８】この第２Ｄ／Ａ変換回路５０は、上位２ビ
ット（ｂ６，ｂ７）に対して、荷重抵抗方式のＤ／Ａ変
換回路を構成している。この例では、ビットｂ６に対し
て切替スイッチＳ６が動作し、ビットｂ７に対して切替
スイッチＳ７−１及びＳ７−２が動作するものとして図
示している。しかし、各単位抵抗の重み付けは同一であ
るので、ビットｂ６に対して切替スイッチＳ６〜Ｓ７−
２の内のいずれか１つが、ビットｂ７に対して切替スイ
ッチＳ６〜Ｓ７−２の内のいずれか２つが、またビット
ｂ６，ｂ７に対して切替スイッチＳ６〜Ｓ７−２の全部
が、それぞれ動作するように構成することができる。但
し、各単位抵抗の抵抗値のばらつきを考慮して単調性を
高めるために、ビットｂ６で選択した切替スイッチは、
ビットｂ７で選択するスイッチに含ませる。
ット（ｂ６，ｂ７）に対して、荷重抵抗方式のＤ／Ａ変
換回路を構成している。この例では、ビットｂ６に対し
て切替スイッチＳ６が動作し、ビットｂ７に対して切替
スイッチＳ７−１及びＳ７−２が動作するものとして図
示している。しかし、各単位抵抗の重み付けは同一であ
るので、ビットｂ６に対して切替スイッチＳ６〜Ｓ７−
２の内のいずれか１つが、ビットｂ７に対して切替スイ
ッチＳ６〜Ｓ７−２の内のいずれか２つが、またビット
ｂ６，ｂ７に対して切替スイッチＳ６〜Ｓ７−２の全部
が、それぞれ動作するように構成することができる。但
し、各単位抵抗の抵抗値のばらつきを考慮して単調性を
高めるために、ビットｂ６で選択した切替スイッチは、
ビットｂ７で選択するスイッチに含ませる。
【００２９】この本発明実施例のＤ／Ａ変換器は、上位
ビット側（ｂ６，ｂ７）の加重抵抗回路方式の第２ディ
ジタル・アナログ変換回路５０において、重み付け用の
抵抗を、従来のように下位ビット側（ｂ０〜ｂ５）のＲ
−２Ｒ方式の第１ディジタル・アナログ変換回路４０に
おけると同様に、２Ｒとする必要はなく、第１Ｄ／Ａ変
換回路４０と第２Ｄ／Ａ変換回路５０との間の抵抗をな
くすという簡単な回路的工夫により、単位抵抗Ｒで構成
できることに着目してなされたものである。
ビット側（ｂ６，ｂ７）の加重抵抗回路方式の第２ディ
ジタル・アナログ変換回路５０において、重み付け用の
抵抗を、従来のように下位ビット側（ｂ０〜ｂ５）のＲ
−２Ｒ方式の第１ディジタル・アナログ変換回路４０に
おけると同様に、２Ｒとする必要はなく、第１Ｄ／Ａ変
換回路４０と第２Ｄ／Ａ変換回路５０との間の抵抗をな
くすという簡単な回路的工夫により、単位抵抗Ｒで構成
できることに着目してなされたものである。
【００３０】このように構成された本発明実施例のＤ／
Ａ変換器は、第４図の従来のＤ／Ａ変換器においては下
位ビット側Ｄ／Ａ変換回路（本実施例の第１Ｄ／Ａ変換
回路４０に対応）と上位ビット側Ｄ／Ａ変換回路（本実
施例の第２Ｄ／Ａ変換回路５０に対応）との間に設けら
れていた抵抗値Ｒの抵抗器を削除すると共に、これによ
り荷重抵抗方式の第２Ｄ／Ａ変換回路５０の荷重抵抗の
単位を従来の２ＲからＲとしている。
Ａ変換器は、第４図の従来のＤ／Ａ変換器においては下
位ビット側Ｄ／Ａ変換回路（本実施例の第１Ｄ／Ａ変換
回路４０に対応）と上位ビット側Ｄ／Ａ変換回路（本実
施例の第２Ｄ／Ａ変換回路５０に対応）との間に設けら
れていた抵抗値Ｒの抵抗器を削除すると共に、これによ
り荷重抵抗方式の第２Ｄ／Ａ変換回路５０の荷重抵抗の
単位を従来の２ＲからＲとしている。
【００３１】こうしてディジタル信号ｂ１〜ｂ７のビッ
トの状態に応じて、各切替スイッチＳ０〜Ｓ７−２をそ
れぞれ切り替えることにより、出力端子３０から変換さ
れたアナログ信号が出力されるＤ／Ａ変換器が構成され
る。なお、入力ディジタル信号に対するアナログ信号電
圧Ｖｏｕｔは、２ＲをＲに置き換えるだけで従来例と同
様に算出されるから、その計算式などは省略する。
トの状態に応じて、各切替スイッチＳ０〜Ｓ７−２をそ
れぞれ切り替えることにより、出力端子３０から変換さ
れたアナログ信号が出力されるＤ／Ａ変換器が構成され
る。なお、入力ディジタル信号に対するアナログ信号電
圧Ｖｏｕｔは、２ＲをＲに置き換えるだけで従来例と同
様に算出されるから、その計算式などは省略する。
【００３２】本発明実施例のＤ／Ａ変換器は、下位ビッ
トｂ０〜ｂ５のディジタルデータに基づいて駆動される
第１Ｄ／Ａ変換回路４０がＲ−２Ｒ方式に構成され、上
位ビットｂ６，ｂ７のディジタルデータに基づいて駆動
される第２Ｄ／Ａ変換回路５０が荷重単位Ｒの荷重抵抗
方式に構成されているから、第４図の従来のＤ／Ａ変換
器と同様に、高い抵抗比精度の抵抗を使用せずに、単調
性を維持しつつ高い分解能を得ることができる。
トｂ０〜ｂ５のディジタルデータに基づいて駆動される
第１Ｄ／Ａ変換回路４０がＲ−２Ｒ方式に構成され、上
位ビットｂ６，ｂ７のディジタルデータに基づいて駆動
される第２Ｄ／Ａ変換回路５０が荷重単位Ｒの荷重抵抗
方式に構成されているから、第４図の従来のＤ／Ａ変換
器と同様に、高い抵抗比精度の抵抗を使用せずに、単調
性を維持しつつ高い分解能を得ることができる。
【００３３】そして、本発明実施例のＤ／Ａ変換器は、
使用する抵抗器としてすべて抵抗値の等しい抵抗器を使
用する単位抵抗化を行っているにもかかわらず、第２Ｄ
／Ａ変換回路５０の荷重抵抗の単位を従来の２ＲからＲ
とすることができているから、図４（ｂ）に示す従来方
式による場合に比して、抵抗値Ｒの単位抵抗の使用個数
が著しく少なくなっている。
使用する抵抗器としてすべて抵抗値の等しい抵抗器を使
用する単位抵抗化を行っているにもかかわらず、第２Ｄ
／Ａ変換回路５０の荷重抵抗の単位を従来の２ＲからＲ
とすることができているから、図４（ｂ）に示す従来方
式による場合に比して、抵抗値Ｒの単位抵抗の使用個数
が著しく少なくなっている。
【００３４】この単位抵抗の使用個数を、本発明実施例
と図４（ｂ）に示す従来方式とについて上位ビット側に
ついてみると、従来方式では６個の単位抵抗を必要とし
ているのに対して、本発明実施例では３個の単位抵抗の
使用で済んでいる。この例では総ビット数が８ビット中
の上位２ビット（ｂ６，ｂ７）が荷重抵抗方式のＤ／Ａ
変換回路であるが、総ビット数が増加し、例えば総ビッ
ト数が１２ビットの上位６ビット（ｂ６〜ｂ１１）が荷
重抵抗方式のＤ／Ａ変換回路となった場合には、本発明
では６３個の単位抵抗の使用で済むのに対して、従来方
式では１２６個の単位抵抗を必要とすることになる。
と図４（ｂ）に示す従来方式とについて上位ビット側に
ついてみると、従来方式では６個の単位抵抗を必要とし
ているのに対して、本発明実施例では３個の単位抵抗の
使用で済んでいる。この例では総ビット数が８ビット中
の上位２ビット（ｂ６，ｂ７）が荷重抵抗方式のＤ／Ａ
変換回路であるが、総ビット数が増加し、例えば総ビッ
ト数が１２ビットの上位６ビット（ｂ６〜ｂ１１）が荷
重抵抗方式のＤ／Ａ変換回路となった場合には、本発明
では６３個の単位抵抗の使用で済むのに対して、従来方
式では１２６個の単位抵抗を必要とすることになる。
【００３５】このように荷重抵抗方式で構成する上位ビ
ット数が多くなるほど、本発明における単位抵抗の使用
数は、従来方式に比較して大幅に減少できる。
ット数が多くなるほど、本発明における単位抵抗の使用
数は、従来方式に比較して大幅に減少できる。
【００３６】なお、本発明のＤ／Ａ変換器は、Ｄ／Ａ変
換部を内蔵することで実現されるアナログ入力レベルに
応じたディジタル出力コードを発生するアナログ・ディ
ジタル変換装置に広く用いることができる。
換部を内蔵することで実現されるアナログ入力レベルに
応じたディジタル出力コードを発生するアナログ・ディ
ジタル変換装置に広く用いることができる。
【００３７】
【発明の効果】本発明のＤ／Ａ変換器によれば、高い抵
抗比精度の抵抗を使用せずに、単調性を維持しつつ高い
分解能を得られる。
抗比精度の抵抗を使用せずに、単調性を維持しつつ高い
分解能を得られる。
【００３８】さらに、すべての抵抗器を値の等しい単位
抵抗器とすることができ、しかもその単位抵抗器の必要
な個数を削減することができる。したがって、半導体集
積回路化を図る場合にも小さい面積で作り込むことがで
き、単位抵抗器のばらつきをより少なくすることができ
る。
抵抗器とすることができ、しかもその単位抵抗器の必要
な個数を削減することができる。したがって、半導体集
積回路化を図る場合にも小さい面積で作り込むことがで
き、単位抵抗器のばらつきをより少なくすることができ
る。
【００３９】また、全体として同じ個数の単位抵抗を用
いる場合には、より下位ビットから加重抵抗回路方式を
適用することができるから、さらに精度を向上すること
ができる。
いる場合には、より下位ビットから加重抵抗回路方式を
適用することができるから、さらに精度を向上すること
ができる。
【図１】本発明の実施例に係るＤ／Ａ変換器の回路構成
図。
図。
【図２】加重抵抗回路方式のＤ／Ａ変換器の回路構成
図。
図。
【図３】Ｒ−２Ｒ方式のＤ／Ａ変換器の回路構成図。
【図４】従来のＤ／Ａ変換器の回路構成図。
１０ 第１入力端子 ２０ 第２入力端子 ３０ 出力端子 ４０ 第１Ｄ／Ａ変換回路 ４１ Ｒ用単位抵抗群 ４２ ２Ｒ用抵抗体群 ４３ 第１切替スイッチ群 ５０ 第２Ｄ／Ａ変換回路 ５１ 重み付け用単位抵抗群 ５２ 第２切替スイッチ群 Ｒ 単位抵抗 Ｓ０〜Ｓ７−２ 切替スイッチ
Claims (1)
- 【請求項１】 ビット数がＮｌ（但しＮｌは１以上の自
然数）の下位ビットと、ビット数がＮｕ（但しＮｕは１
以上の自然数）の上位ビットからなる２進数のディジタ
ル信号をアナログ信号に変換するディジタル・アナログ
変換器であって、 第１基準電位が印加される第１入力端子と、第２基準電
位が印加される第２入力端子と、出力端子と、下位ビッ
トのディジタルデータに基づいて駆動される第１ディジ
タル・アナログ変換回路と、上位ビットのディジタルデ
ータに基づいて駆動される第２ディジタル・アナログ変
換回路とを備え、 前記第１ディジタル・アナログ変換回路は、第２入力端
子と出力端子との間に直列に接続されたＮｌ＋１個のＲ
用単位抵抗からなるＲ用単位抵抗群と、２個の単位抵抗
が直列接続され、一端が前記直列に接続されたＮｌ＋１
個のＲ用単位抵抗群と前記出力端子間及びＲ用単位抵抗
間の接続点に前記出力端子側から梯子型に順次接続され
たＮｌ個の２Ｒ用抵抗体からなる２Ｒ用抵抗体群と、前
記２Ｒ用抵抗体の他端に共通端子が、前記第１入力端子
と前記第２入力端子とに切替端子がそれぞれ接続された
Ｎｌ個の切替スイッチからなる第１切替スイッチ群とを
有し、 前記第２ディジタル・アナログ変換回路は、一端が前記
出力端子に接続された２Nu−１個の重み付け用単位抵抗
からなる重み付け用単位抵抗群と、前記重み付け用単位
抵抗の他端に共通端子が、前記第１入力端子と前記第２
入力端子とに切替端子がそれぞれ接続された２Nu−１個
の切替スイッチからなる第２切替スイッチ群とを有す
る、ことを特徴とするディジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31062999A JP3803900B2 (ja) | 1999-11-01 | 1999-11-01 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31062999A JP3803900B2 (ja) | 1999-11-01 | 1999-11-01 | ディジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001127634A true JP2001127634A (ja) | 2001-05-11 |
| JP3803900B2 JP3803900B2 (ja) | 2006-08-02 |
Family
ID=18007568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31062999A Expired - Fee Related JP3803900B2 (ja) | 1999-11-01 | 1999-11-01 | ディジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3803900B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415087B1 (ko) * | 2001-06-29 | 2004-01-13 | 주식회사 하이닉스반도체 | 디지털 신호를 아날로그 신호로 변환하는 장치 |
| WO2006032592A1 (en) | 2004-09-20 | 2006-03-30 | Analog Devices, Inc. | Digital-to-analog converter structures |
| JP2006165736A (ja) * | 2004-12-03 | 2006-06-22 | Rohm Co Ltd | デジタルアナログ変換器、δς変調型アナログデジタル変換器および移動体通信端末 |
| WO2015045187A1 (ja) * | 2013-09-30 | 2015-04-02 | 光俊 菅原 | Ｌｓｉに内蔵するｄａ変換器の設計方法 |
| WO2017122297A1 (ja) * | 2016-01-13 | 2017-07-20 | 三菱電機株式会社 | 電子機器及びｆａ機器 |
| CN109586725A (zh) * | 2018-12-22 | 2019-04-05 | 成都华微科技有限公司 | 超高精度r-2r电阻网络开关阵列 |
| JP2021052363A (ja) * | 2019-09-26 | 2021-04-01 | 株式会社テックイデア | イメージセンサ |
-
1999
- 1999-11-01 JP JP31062999A patent/JP3803900B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415087B1 (ko) * | 2001-06-29 | 2004-01-13 | 주식회사 하이닉스반도체 | 디지털 신호를 아날로그 신호로 변환하는 장치 |
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| JP2008514065A (ja) * | 2004-09-20 | 2008-05-01 | アナログ・デバイシズ・インコーポレーテッド | デジタル・アナログ変換器 |
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| JP4570946B2 (ja) * | 2004-12-03 | 2010-10-27 | ローム株式会社 | デジタルアナログ変換器、δς変調型アナログデジタル変換器および移動体通信端末 |
| WO2015045187A1 (ja) * | 2013-09-30 | 2015-04-02 | 光俊 菅原 | Ｌｓｉに内蔵するｄａ変換器の設計方法 |
| JP2015070112A (ja) * | 2013-09-30 | 2015-04-13 | 光俊 菅原 | Ｌｓｉに内蔵するｄａ変換器の設計方法 |
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| CN109586725A (zh) * | 2018-12-22 | 2019-04-05 | 成都华微科技有限公司 | 超高精度r-2r电阻网络开关阵列 |
| JP2021052363A (ja) * | 2019-09-26 | 2021-04-01 | 株式会社テックイデア | イメージセンサ |
| WO2021060177A1 (ja) * | 2019-09-26 | 2021-04-01 | 株式会社テックイデア | イメージセンサ |
| JP7333060B2 (ja) | 2019-09-26 | 2023-08-24 | 株式会社テックイデア | イメージセンサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3803900B2 (ja) | 2006-08-02 |
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