JP2015070112A - Ｌｓｉに内蔵するｄａ変換器の設計方法 - Google Patents
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Abstract
【課題】ＬＳＩ内部のＤＡ変換器の自動設計に適した、統一的、かつ解析的な解を与える。【解決手段】単位素子の縦と横の比をかかる素子の物理量から算出し、かかる単位素子の縦と横の積を前記分割の結果許容される精度を満たす値としてかかる物理量のペリグロム係数を用いて算出し、両者の連立方程式から前記単位素子の縦と横の長さを算出し、かかる算出された縦と横の長さの一つが半導体の設計基準を満たない場合はそれを満たす値に置き換えて、他方を算出することを特徴とするＤＡ変換器の設計方法。【選択図】図４
Description
本発明はＬＳＩに内蔵するＤＡ変換器の設計方法に関し、特に自動設計に適したＤＡ変換器の設計方法に関する。
従来からLSIの中で、DA変換器や、DA変換器を含むAD変換器は広く使われている。しかしながらこれらを統一した設計方法は無く、ましてや統一した手法で自動設計することは及びもつかない状況だった。
LSIに内蔵するDA変換器の設計方法はその種類に応じて、それぞれのやり方で、経験にもとづいて行われてきた。このため設計の自動化は困難であり、現実に統一した自動設計ツールは無い。
本願発明の目的は、種々のDA変換器の設計に当たり、自動設計に適した、統一的、かつ解析的な解を与えることである。
図1は、従来の抵抗を使った、下位4ビットのR-2R型DA変換器と、上位2ビットのセグメント型DA変換器を組み合わせた、6ビットのDA変換器の回路図の一例であり、かつ本願発明を適用する対象の回路の一つである。
ここでT1が出力端子である。T2が正の電源、T3がGNDとすることが多いがこれに限らない。
かかるDA変換器に入力されるデジタル値の下位4ビットの2進数の各重みに応じて、最下位ビットが0のときは、S1をT3側につなぎ、最下位ビットが1のときは、S1をT2側につなぐ。次のビットが0のときは、S2をT3側につなぎ、そのビットが1のときは、S2をT2側につなぐ。同様にS3,S4も動作し、下位4ビット分のDA変換器が構成されている。ここでR1’=R2’=R3’=R4’=R、R0=R1=R2=R3=R4=2Rとなるように設計する。ここでRは単位抵抗の値であり、設計時に与えられるものである。
かかるDA変換器に入力される上位側2bitの値が0の場合は、S5,S6,S7はともにT3側につなぐ。上位側2bitの値が1の場合は、S5をT2側に、S6,S7をT3側につなぐ。上位側2bitの値が2の場合は、S5,S6をT2側に、S7をT3側につなぐ。上位側2bitの値が3の場合は、S5,S6,S7はともにT2側につなぐ。つまり上位2ビットの示す数のスイッチをT2側につなぐ。ここで、R5=R6=R7=2Rとし、下位4bitのDA変換器の合成抵抗2Rと等しくする。
かかるDA変換器に入力されるデジタル値の下位4ビットの2進数の各重みに応じて、最下位ビットが0のときは、S1をT3側につなぎ、最下位ビットが1のときは、S1をT2側につなぐ。次のビットが0のときは、S2をT3側につなぎ、そのビットが1のときは、S2をT2側につなぐ。同様にS3,S4も動作し、下位4ビット分のDA変換器が構成されている。ここでR1’=R2’=R3’=R4’=R、R0=R1=R2=R3=R4=2Rとなるように設計する。ここでRは単位抵抗の値であり、設計時に与えられるものである。
かかるDA変換器に入力される上位側2bitの値が0の場合は、S5,S6,S7はともにT3側につなぐ。上位側2bitの値が1の場合は、S5をT2側に、S6,S7をT3側につなぐ。上位側2bitの値が2の場合は、S5,S6をT2側に、S7をT3側につなぐ。上位側2bitの値が3の場合は、S5,S6,S7はともにT2側につなぐ。つまり上位2ビットの示す数のスイッチをT2側につなぐ。ここで、R5=R6=R7=2Rとし、下位4bitのDA変換器の合成抵抗2Rと等しくする。
図2は、図1のDA変換器を、LSIチップ上にレイアウト設計した一例である。抵抗値Rを示す単位抵抗を20本並べ、抵抗値2Rの抵抗は単位抵抗を2本直列に接続することで実現している。スイッチは近年はMOSトランジスタで構成するのが一般的であるが、それに限定しない。また図2では各スイッチへの制御信号の接続は省略した。
図3は、かかるDA変換器の従来の設計方法を示すフローチャートである。
まず設計仕様として、DA変換器のビット数と、単位抵抗値もしくは出力抵抗値が与えられる。
回路設計者は経験により、二進部とセグメント部の分割を決める。
回路設計者は、DA変換器の精度を満たすために必要な抵抗比の相対精度を決める。
レイアウト設計者が、抵抗比の相対精度に応じ、プロセス毎の経験に基づき、単位抵抗Rの幅Wを決める。
レイアウト設計者は、式に基づき、単位抵抗Rの長さLを決める。
単位抵抗を配置し、配線する。
まず設計仕様として、DA変換器のビット数と、単位抵抗値もしくは出力抵抗値が与えられる。
回路設計者は経験により、二進部とセグメント部の分割を決める。
回路設計者は、DA変換器の精度を満たすために必要な抵抗比の相対精度を決める。
レイアウト設計者が、抵抗比の相対精度に応じ、プロセス毎の経験に基づき、単位抵抗Rの幅Wを決める。
レイアウト設計者は、式に基づき、単位抵抗Rの長さLを決める。
単位抵抗を配置し、配線する。
本願発明によれば、下記に詳細を述べるように、設計者の経験によらず、与えられた条件と半導体プロセス毎の設計基準等から、単位素子のサイズを解析的に計算することが出来る。単位素子は抵抗のみならず、容量や、電流源などでも同一の方法で設計できる。また二進部とセグメント部や2つのセグメント部のビットの分割を変数nとおき、nの関数として計算することにより、評価関数、例えば総面積、縦横比、あるいは、出力抵抗で最適なものを選択することが出来る。なお、0とnを含むすべての場合を計算できるので、二進部のみのDA変換器や、セグメント部のみのDA変換器を作ることも出来る。
本願に依れば、
集積回路上で、複数の入力ビットと、複数の単位素子の物理量に比例した出力を持つDA変換器の設計において、
前記入力ビットを分割するためのゼロを含むことができる変数を設けて複数のDA変換器の組合せとして分割設計し、
前記変数の関数として単位物理量の値からかかる単位素子の縦と横の比を算出し、
前記単位素子の縦と横の積を、上記分割の結果許容される精度を満たす値としてかかる物理量のペリグロム係数を用いて算出し、
両者の連立方程式から前記単位素子の概略の縦と横の長さを算出し、
かかる算出された縦と横の長さの一つが半導体の設計基準を満たない場合は、それを満たす値に置き換えて、他方を算出し、
前記変数の値をゼロを含む取り得る値で変化させたときの評価関数を算出し、
かかる評価関数により前記変数値を選択することを特徴とするDA変換器の設計方法が得られる。
集積回路上で、複数の入力ビットと、複数の単位素子の物理量に比例した出力を持つDA変換器の設計において、
前記入力ビットを分割するためのゼロを含むことができる変数を設けて複数のDA変換器の組合せとして分割設計し、
前記変数の関数として単位物理量の値からかかる単位素子の縦と横の比を算出し、
前記単位素子の縦と横の積を、上記分割の結果許容される精度を満たす値としてかかる物理量のペリグロム係数を用いて算出し、
両者の連立方程式から前記単位素子の概略の縦と横の長さを算出し、
かかる算出された縦と横の長さの一つが半導体の設計基準を満たない場合は、それを満たす値に置き換えて、他方を算出し、
前記変数の値をゼロを含む取り得る値で変化させたときの評価関数を算出し、
かかる評価関数により前記変数値を選択することを特徴とするDA変換器の設計方法が得られる。
図4は本願の第一の実施例であり、図1に示すようなDA変換器の解析的な設計方法である。まず設計条件として、図1では6bit DA変換器を、単位抵抗値Rが与えられている。図1では、経験的に上位2ビットがセグメント方式で単一重み、下位4ビットがいわゆるR-2R方式の二進重みの構成であるが、本願発明ではこの組み合わせが最適かどうかを含めて算出する。このため上位ビット数を変数とし、例えばnで示す。なお他のビット数のDA変換器への拡張を考え、以下の説明ではDA変換器のビット数をbビットとおく。
ここでnとbを用いて、予めいくつかのパラメータを算出しておく。
上位のセグメント方式の2Rの抵抗の本数は2n-1本である。単位抵抗R換算はその2倍の2(2n-1)本である。
DA変換器の出力抵抗はこれらとR-2R側合成抵抗値2Rとの並列なので、2R/2nと計算される。
下位b-nビットがR-2R方式の二進重みである。
下位各ビットともRの抵抗1本と2Rの抵抗2本で構成され、最左端のR0(値は2R)を加えて、単位抵抗R換算で3(b-n)+2本である。
上位と下位の合計で、基準抵抗は2(2n-1)+3(b-n)+2本である。
上位のセグメント方式の2Rの抵抗の本数は2n-1本である。単位抵抗R換算はその2倍の2(2n-1)本である。
DA変換器の出力抵抗はこれらとR-2R側合成抵抗値2Rとの並列なので、2R/2nと計算される。
下位b-nビットがR-2R方式の二進重みである。
下位各ビットともRの抵抗1本と2Rの抵抗2本で構成され、最左端のR0(値は2R)を加えて、単位抵抗R換算で3(b-n)+2本である。
上位と下位の合計で、基準抵抗は2(2n-1)+3(b-n)+2本である。
次にDA変換器を所望の精度とすべく、抵抗の相対精度の許容値(Aとする)を求める式を導出する。DA変換器の所望の精度として一般的には最小値1LSBの半分である。下位b-nビットがフルスケールの時、つまりDA変換器の入力が十進法で2b-n-1の時から、1LSB大きい十進法で2b-nへ変化する時に、下位b-nビットが0となり、上位nビットが1となる。この時の重みの変化量は、上位ビットの1/(2b-n)である。所望の精度Aを得るには、この精度が保証される必要がある。つまりA≦1/2b-nである。設計マージンm1を用いてA=m1/2b-nと書ける。
設計マージンは、通常1/2程度を用いるが、これに限定しない。またDA変換器の所望の精度が甘くてよい場合には、m1として1以上の値とすることもありうる。
設計マージンは、通常1/2程度を用いるが、これに限定しない。またDA変換器の所望の精度が甘くてよい場合には、m1として1以上の値とすることもありうる。
設計に用いる半導体プロセス固有の設計基準として、以下のようなものが与えられる。
抵抗の種類と、シート抵抗値(ρsとおく)、最小幅(Xminとおく)、幅の補正値(ΔXとおく)、コンタクト抵抗(Rcとおく)、最小抵抗間隔(Xsとおく)などである。
最近は、抵抗の相対精度を示す値として、通称ペリグロム係数もしくはグラフが参考値として提示される。
そうでない場合には、設計者がペリグロム係数を測るためのテストチップを作ることもある。
ペリグロム氏の論文ではトランジスタのばらつきに関してであったが、ここでは一般化して、ペリグロム係数を扱う。縦軸にばらつきの標準偏差値σ、横軸に素子面積の平方根の逆数を取った時に、ほぼ直線に載るので、その傾きをペリグロム係数と定義し、pとおく。
抵抗の種類と、シート抵抗値(ρsとおく)、最小幅(Xminとおく)、幅の補正値(ΔXとおく)、コンタクト抵抗(Rcとおく)、最小抵抗間隔(Xsとおく)などである。
最近は、抵抗の相対精度を示す値として、通称ペリグロム係数もしくはグラフが参考値として提示される。
そうでない場合には、設計者がペリグロム係数を測るためのテストチップを作ることもある。
ペリグロム氏の論文ではトランジスタのばらつきに関してであったが、ここでは一般化して、ペリグロム係数を扱う。縦軸にばらつきの標準偏差値σ、横軸に素子面積の平方根の逆数を取った時に、ほぼ直線に載るので、その傾きをペリグロム係数と定義し、pとおく。
単位抵抗Rの幅をX、縦の長さをYとおくと、前項により、抵抗比のばらつきの標準偏差σ=p/√(X×Y)となる。所望の歩留まり(例えば99%)を得るために、通常は±3σや±4σの範囲をばらつき範囲と考える。ここでは±m×σとおく。
かかるばらつき範囲と、前記抵抗の相対精度の許容値Aが等しくなるときが、許容限界となる。
従ってA=m×p/√(X×Y)となり、面積X×Y=(m×p/A)2が得られる。
かかるばらつき範囲と、前記抵抗の相対精度の許容値Aが等しくなるときが、許容限界となる。
従ってA=m×p/√(X×Y)となり、面積X×Y=(m×p/A)2が得られる。
一方単位抵抗Rの値Uは、U=k×Y/(X-ΔX)+αで算出される。ここでU=R、k=ρs、α=2Rcである。
前項と合わせて、X,Yの連立方程式が求まった。これを解けば単位抵抗の幅Xが求められる。
これを厳密に解いても良いが、近似式U≒k×Y/Xを使うと、両式の比からX2=(m×p/A)2/kとなり、幅X=m×p/(A√k)と求められる。
なお、ここで得られた幅Xが、設計基準の最小幅Xmin未満の場合は、X=Xminに変更する。
この幅Xを用いて、Y=(U-α)(X-ΔX)/kで厳密に長さYを求めることができる。
前項と合わせて、X,Yの連立方程式が求まった。これを解けば単位抵抗の幅Xが求められる。
これを厳密に解いても良いが、近似式U≒k×Y/Xを使うと、両式の比からX2=(m×p/A)2/kとなり、幅X=m×p/(A√k)と求められる。
なお、ここで得られた幅Xが、設計基準の最小幅Xmin未満の場合は、X=Xminに変更する。
この幅Xを用いて、Y=(U-α)(X-ΔX)/kで厳密に長さYを求めることができる。
上記で求めた幅Xと最小抵抗間隔Xsと、００１３項で算出した合計の抵抗本数から抵抗領域の全体の幅が算出できる。長さYにコンタクト部分の長さを加えたものが抵抗領域の全体の高さとなる。これらを乗ずると、抵抗領域全体の面積が求められる。
変数nの値を、n=0からn=bまで変えつつ、評価関数の一例としてそれぞれの抵抗領域全体の面積を求めることが出来る。そこでその最少なものを選択する。あるいは評価関数として抵抗領域の全体の幅と高さを考え、所望に近いものを選択することもできる(例えば、細長すぎる形状のものを排除することが出来る)。
選択したものをレイアウト設計すればよい。
あるいは上記の算出結果から、少なくとも単位抵抗を必要本数並べた自動配置は容易である。
選択したものをレイアウト設計すればよい。
あるいは上記の算出結果から、少なくとも単位抵抗を必要本数並べた自動配置は容易である。
設計要求として、単位抵抗値のかわりに、DA変換器の出力抵抗値が与えられることもあるが、００１３項で述べた通り、基準抵抗はDA変換器の出力抵抗×2nなので、これを用いて上記の計算を行うことが出来る。
実施例１に示す設計方法を発明したことにより、００１６項で、基準抵抗の面積X×Yは、許容ばらつきとペリグロム係数で決まることに注目することが可能となった。
第二の実施例は、図1の回路図のDA変換器において、レイアウトの基準抵抗として値が2Rのものを選択することを提唱する。値がRの抵抗は、かかる基準抵抗を2個並列にすることで実現できる。
００１６項は、基準抵抗の値がRであっても2Rであっても、その面積X×Yは許容ばらつきとペリグロム係数で決まるので、同じであることを示している。
００１７項で示すように単位抵抗値2R=U≒k×Y/Xなので、実施例2の単位抵抗の形状は、実施例1の単位抵抗に比べて、Xが概略1/√2、Yが概略√2倍となり、形状は異なるが、面積は等しい。
上記以外は、実施例1のフローチャート及び詳細な説明を準用できる。
第二の実施例は、図1の回路図のDA変換器において、レイアウトの基準抵抗として値が2Rのものを選択することを提唱する。値がRの抵抗は、かかる基準抵抗を2個並列にすることで実現できる。
００１６項は、基準抵抗の値がRであっても2Rであっても、その面積X×Yは許容ばらつきとペリグロム係数で決まるので、同じであることを示している。
００１７項で示すように単位抵抗値2R=U≒k×Y/Xなので、実施例2の単位抵抗の形状は、実施例1の単位抵抗に比べて、Xが概略1/√2、Yが概略√2倍となり、形状は異なるが、面積は等しい。
上記以外は、実施例1のフローチャート及び詳細な説明を準用できる。
下位b-nビットがR-2R方式の二進重みの部分は下位各ビットとも、2Rの抵抗1本と、Rの値を作るための2Rの抵抗2本で構成される。最左端のR0(値は2R)を加えて、単位抵抗R換算で3(b-n)+1本である。
一方、上位nビットのセグメント方式の部分は2Rの抵抗が2n-1本となる。
上位と下位の合計で、単位抵抗は(2n-1)+3(b-n)+1本である。この本数は、００１３項に示された実施例1の場合より2n本も少ない。単位抵抗の面積が同じで本数が少ないので、抵抗領域全体の面積も小さいという利点が得られる。
図5はこれをレイアウトした例であり、単位抵抗16本でできた。
一方、上位nビットのセグメント方式の部分は2Rの抵抗が2n-1本となる。
上位と下位の合計で、単位抵抗は(2n-1)+3(b-n)+1本である。この本数は、００１３項に示された実施例1の場合より2n本も少ない。単位抵抗の面積が同じで本数が少ないので、抵抗領域全体の面積も小さいという利点が得られる。
図5はこれをレイアウトした例であり、単位抵抗16本でできた。
図8は特許文献1で開示された従来のD/A変換装置の趣旨に従って描いた図であり、抵抗ストリングス型のDA変換器を2個組合せた、サブレンジング型のDA変換器の一例である。なお素子番号等は本願発明の詳細な説明のために変更した。またデコーダ部は記載を省略した。
ここでT11が出力端子である。T12を正の電源、T13をGNDとすることが多いがこれに限らない。T14は説明のための内部端子である。
この動作は、抵抗R10〜R16の7本の抵抗の直列接続により、端子T12とT14間の電圧を分圧した電圧の内、DA変換器の入力の上位3bitをデコードした値で選択されたスイッチS10〜S17の1つを介し、アンプAmpの第一の端子に出力される。抵抗R20〜R26の7本の直列接続により、端子T13とT14間の電圧を分圧した電圧の内、DA変換器の入力の下位3bitをデコードした値で選択されたスイッチS20〜S27の1つを介し、アンプAmpの第２の端子に出力される。アンプAmpは両入力の差を取り、端子T11に出力する。ここで、抵抗R29は下位側のDA変換器の出力と上位側の1LSBとを合わせるためのスケーリング用抵抗である。この例では抵抗R29は端子T14,T13間の電圧を、端子T12,T14間の電圧の1/8にするための抵抗であり、概略R10〜R16と等しい値を持つ。
ここでT11が出力端子である。T12を正の電源、T13をGNDとすることが多いがこれに限らない。T14は説明のための内部端子である。
この動作は、抵抗R10〜R16の7本の抵抗の直列接続により、端子T12とT14間の電圧を分圧した電圧の内、DA変換器の入力の上位3bitをデコードした値で選択されたスイッチS10〜S17の1つを介し、アンプAmpの第一の端子に出力される。抵抗R20〜R26の7本の直列接続により、端子T13とT14間の電圧を分圧した電圧の内、DA変換器の入力の下位3bitをデコードした値で選択されたスイッチS20〜S27の1つを介し、アンプAmpの第２の端子に出力される。アンプAmpは両入力の差を取り、端子T11に出力する。ここで、抵抗R29は下位側のDA変換器の出力と上位側の1LSBとを合わせるためのスケーリング用抵抗である。この例では抵抗R29は端子T14,T13間の電圧を、端子T12,T14間の電圧の1/8にするための抵抗であり、概略R10〜R16と等しい値を持つ。
図8は、かかるDA変換器の従来の設計方法を示すフローチャートである。
まず設計仕様として、DA変換器のビット数と、単位抵抗値が与えられる。
回路設計者は経験により、上位抵抗ストリングス部と下位抵抗ストリングス部の分割を決める。
回路設計者は、DA変換器の精度を満たすために必要な抵抗比の相対精度を決める。
レイアウト設計者が、抵抗比の相対精度に応じ、プロセス毎の経験に基づき、単位抵抗Rの幅Wを決める。
レイアウト設計者は、式に基づき、単位抵抗Rの長さLを決める。
単位抵抗を配置し、配線する。
図9はそのレイアウトの一例である。なお抵抗の数が多い場合は、蛇行させて配置するのが一般的である(図示せず)。
まず設計仕様として、DA変換器のビット数と、単位抵抗値が与えられる。
回路設計者は経験により、上位抵抗ストリングス部と下位抵抗ストリングス部の分割を決める。
回路設計者は、DA変換器の精度を満たすために必要な抵抗比の相対精度を決める。
レイアウト設計者が、抵抗比の相対精度に応じ、プロセス毎の経験に基づき、単位抵抗Rの幅Wを決める。
レイアウト設計者は、式に基づき、単位抵抗Rの長さLを決める。
単位抵抗を配置し、配線する。
図9はそのレイアウトの一例である。なお抵抗の数が多い場合は、蛇行させて配置するのが一般的である(図示せず)。
図9は本願の第三の実施例のフローチャートであり、図6に示すようなDA変換器の解析的な設計方法である。まず設計条件として、図6で6bit DA変換器で、経験的に上位3ビットが抵抗ストリング方式で単一重み、下位3ビットも抵抗ストリング方式で単一重みの構成であるが、本願発明ではこの組み合わせが最適かどうかを含めて算出する。このため上位ビット数を変数とし、例えばnで示す。なお他のビット数のDA変換器への拡張を考え、以下の説明ではDA変換器のビット数をbビットとおく。
ここでnとbを用いて、予めいくつかのパラメータを算出しておく。
上位の抵抗ストリング方式の単位抵抗の本数は2n-1本である。下位b-nビットのR-2R方式の抵抗ストリング方式の単位抵抗の本数は2b-n-1本である。
上位と下位の合計で、基準抵抗は2n-1+2b-n-1本である。
上位の抵抗ストリング方式の単位抵抗の本数は2n-1本である。下位b-nビットのR-2R方式の抵抗ストリング方式の単位抵抗の本数は2b-n-1本である。
上位と下位の合計で、基準抵抗は2n-1+2b-n-1本である。
次にDA変換器を所望の精度とすべく、抵抗の相対精度の許容値(Aとする)を求める式を導出する。DA変換器の所望の精度として一般的には最小値1LSBの半分である。下位b-nビットがフルスケールの時、つまりDA変換器の入力が十進法で2b-n-1の時から、1LSB大きい十進法で2b-nへ変化する時に、下位b-nビットが0となり、上位nビットが1となる。この時の重みの変化量は、上位ビットの1/2b-nである。所望の精度Aを得るには、この精度が保証される必要がある。つまりA≦1/2b-nである。設計マージンm1を用いてA=m1/2b-nと書ける。
設計マージンは、通常1/2程度を用いるが、これに限定しない。またDA変換器の所望の精度が甘くてよい場合には、m1として1以上の値とすることもありうる。
設計マージンは、通常1/2程度を用いるが、これに限定しない。またDA変換器の所望の精度が甘くてよい場合には、m1として1以上の値とすることもありうる。
設計に用いる半導体プロセス固有の設計基準として、以下のようなものが与えられる。
抵抗の種類と、シート抵抗値(ρsとおく)、最小幅(Xminとおく)、幅の補正値(ΔXとおく)、コンタクト抵抗(Rcとおく)、最小抵抗間隔(Xsとおく)などである。
最近は、抵抗の相対精度を示す値として、通常ペリグロム係数もしくはグラフが参考値として提示される。
そうでない場合は、設計者がペリグロム係数を測るためのテストチップを作ることもある。
ここで一般的にペリグロム係数というのは、縦軸にばらつきの標準偏差値σ、横軸に素子面積の平方根の逆数を取った時に、ほぼ直線に載るので、その傾きのことである。ここではペリグロム係数をpとおく。
抵抗の種類と、シート抵抗値(ρsとおく)、最小幅(Xminとおく)、幅の補正値(ΔXとおく)、コンタクト抵抗(Rcとおく)、最小抵抗間隔(Xsとおく)などである。
最近は、抵抗の相対精度を示す値として、通常ペリグロム係数もしくはグラフが参考値として提示される。
そうでない場合は、設計者がペリグロム係数を測るためのテストチップを作ることもある。
ここで一般的にペリグロム係数というのは、縦軸にばらつきの標準偏差値σ、横軸に素子面積の平方根の逆数を取った時に、ほぼ直線に載るので、その傾きのことである。ここではペリグロム係数をpとおく。
単位抵抗Rの幅をX、縦の長さをYとおくと、前項により、抵抗比のばらつきの標準偏差σ=p/√(X×Y)となる。所望の歩留まり(例えば99%)を得るために、通常は±3σや±4σの範囲をばらつき範囲と考える。ここでは±m×σとおく。
かかるばらつき範囲と、前記抵抗の相対精度の許容値Aが等しくなるときが、許容限界となる。
従ってA=m×p/√(X×Y)となり、面積X×Y=(m×p/A)2が得られる。
かかるばらつき範囲と、前記抵抗の相対精度の許容値Aが等しくなるときが、許容限界となる。
従ってA=m×p/√(X×Y)となり、面積X×Y=(m×p/A)2が得られる。
一方単位抵抗Rの値Uは、U=k×Y/(X-ΔX)+αで算出される。ここでU=R、k=ρs、α=2Rcである。
前項と合わせて、X,Yの連立方程式が求まった。これを解けば単位抵抗の幅Xが求められる。
これを厳密に解いても良いが、近似式U≒k×Y/Xを使うと、両式の比からX2=(m×p/A)2/kとなり、幅X=m×p/(A√k)と求められる。
なお、ここで得られた幅Xが、設計基準の最小幅Xmin未満の場合は、X=Xminに変更する。
この幅Xを用いて、Y=(U-α)(X-ΔX)/kで厳密に長さYを求めることができる。
前項と合わせて、X,Yの連立方程式が求まった。これを解けば単位抵抗の幅Xが求められる。
これを厳密に解いても良いが、近似式U≒k×Y/Xを使うと、両式の比からX2=(m×p/A)2/kとなり、幅X=m×p/(A√k)と求められる。
なお、ここで得られた幅Xが、設計基準の最小幅Xmin未満の場合は、X=Xminに変更する。
この幅Xを用いて、Y=(U-α)(X-ΔX)/kで厳密に長さYを求めることができる。
上記で求めた長さYにコンタクト部分の長さを加えたものと最小抵抗間隔Xsと、００２６項で算出した合計の抵抗本数から抵抗領域の全体の長さが算出できる。抵抗領域の幅は幅Xである。これらを乗ずると、抵抗領域全体の面積が求められる。なお抵抗を蛇行して配置する場合には、蛇行の本数をmとすれば、概略全体の長さが1/mに、全体の幅がm倍になる。
変数nの値を、n=0からn=bまで変えつつ、評価関数の一例としてそれぞれの抵抗領域全体の面積を求めることが出来る。そこでその最少なものを選択する。あるいは評価関数として抵抗領域の全体の幅と高さを考え、所望に近いものを選択することもできる(例えば、細長すぎる形状のものを排除することが出来る)。
選択したものをレイアウト設計すればよい。
あるいは上記の算出結果から、少なくとも単位抵抗を必要本数並べた自動配置は容易である。
選択したものをレイアウト設計すればよい。
あるいは上記の算出結果から、少なくとも単位抵抗を必要本数並べた自動配置は容易である。
上記の説明は、実施例1の説明と酷似している。単位素子の縦と横の長さを求めるための連立方程式は同一である。つまり本願発明の、DA変換器の設計方法は汎用性がある。
図10は、従来のスイッチド・キャパシタ型のDA変換器を2組用いて、容量C40,C40’で結合したDA変換器の回路図の一例であり、本願発明の対象でもある。
図11は、特許文献2で示した発明の一例であり、図10の回路のレイアウトの一例である。かかる発明は本願発明と同じ発明者の発明である。各スイッチを制御する配線は省略してある。
図11は、特許文献2で示した発明の一例であり、図10の回路のレイアウトの一例である。かかる発明は本願発明と同じ発明者の発明である。各スイッチを制御する配線は省略してある。
ここでT31が出力端子である。T32が正の電源、T33がGNDとすることが多いがこれに限らない。
この動作は、容量C41〜C47の7個の容量の内、DA変換器の入力の上位3bitをデコードした値の個数分をスイッチS41〜S48を介して端子T32に接続し、そうでない容量はスイッチS41’〜S47’を介して端子T33に接続する。容量C31〜C37の7個の容量の内、DA変換器の入力の下位3bitをデコードした値の個数分をスイッチS31〜S37を介して端子T32に接続し、そうでない容量はスイッチS31’〜S37’を介して端子T33に接続する。
ここで、容量C40,C40’は下位側の容量を、上位側の容量の1LSBと合わせるためのスケーリング容量である。この例では容量C40,C40’は下位側の容量を上位側の1/8にする容量であり、C40〜C47の1〜2倍の容量値である。正しく1/8にするために、容量C40,C40’の値を調節するか、あるいは容量C31〜C37に並列に調整容量を入れる(図示せず)ことが知られている。
この動作は、容量C41〜C47の7個の容量の内、DA変換器の入力の上位3bitをデコードした値の個数分をスイッチS41〜S48を介して端子T32に接続し、そうでない容量はスイッチS41’〜S47’を介して端子T33に接続する。容量C31〜C37の7個の容量の内、DA変換器の入力の下位3bitをデコードした値の個数分をスイッチS31〜S37を介して端子T32に接続し、そうでない容量はスイッチS31’〜S37’を介して端子T33に接続する。
ここで、容量C40,C40’は下位側の容量を、上位側の容量の1LSBと合わせるためのスケーリング容量である。この例では容量C40,C40’は下位側の容量を上位側の1/8にする容量であり、C40〜C47の1〜2倍の容量値である。正しく1/8にするために、容量C40,C40’の値を調節するか、あるいは容量C31〜C37に並列に調整容量を入れる(図示せず)ことが知られている。
図12は、かかるDA変換器の従来の設計方法を示すフローチャートである。
まず設計仕様として、DA変換器のビット数と、単位容量値もしくは合計容量が与えられる。
回路設計者は経験により、上位スイッチド・キャパシタ部とスイッチド・キャパシタ部の分割を決める。
レイアウト設計者が、プロセス毎の単位容量の電極間隔dを選ぶ。
レイアウト設計者は、式に基づき、単位容量の長さLを決める。
単位容量を配置し、配線する。
まず設計仕様として、DA変換器のビット数と、単位容量値もしくは合計容量が与えられる。
回路設計者は経験により、上位スイッチド・キャパシタ部とスイッチド・キャパシタ部の分割を決める。
レイアウト設計者が、プロセス毎の単位容量の電極間隔dを選ぶ。
レイアウト設計者は、式に基づき、単位容量の長さLを決める。
単位容量を配置し、配線する。
図13は本願の第四の実施例のフローチャートであり、図10に示すようなDA変換器の解析的な設計方法である。まず設計条件として、図10で6bit DA変換器で、経験的に上位3ビットがスイッチド・キャパシタ方式で単一重み、下位3ビットもスイッチド・キャパシタ方式で単一重みの構成であるが、本願発明ではこの組み合わせが最適かどうかを含めて算出する。このため上位ビット数を変数とし、例えばnで示す。なお他のビット数のDA変換器への拡張を考え、以下の説明ではDA変換器のビット数をbビットとおく。
ここでnとbを用いて、予めいくつかのパラメータを算出しておく。
上位のスイッチド・キャパシタ方式の単位容量Cの個数は2n-1個である。下位b-nビットのスイッチド・キャパシタ方式の単位容量Cの個数は2b-n-1個である。分割用容量C40,C40’を加えて、合計で単位容量は2n+2b-n個である。
出力側から見た合計容量はC×2nとなる。もし設計仕様として合計容量が与えられた場合は、この式を使い単位容量Cの値を算出しておく。
上位のスイッチド・キャパシタ方式の単位容量Cの個数は2n-1個である。下位b-nビットのスイッチド・キャパシタ方式の単位容量Cの個数は2b-n-1個である。分割用容量C40,C40’を加えて、合計で単位容量は2n+2b-n個である。
出力側から見た合計容量はC×2nとなる。もし設計仕様として合計容量が与えられた場合は、この式を使い単位容量Cの値を算出しておく。
次にDA変換器を所望の精度とすべく、容量の相対精度の許容値(Aとする)を求める式を導出する。DA変換器の所望の精度として一般的には最小値1LSBの半分である。下位b-nビットがフルスケールの時、つまりDA変換器の入力が十進法で2b-n-1の時から、1LSB大きい十進法で2b-nへ変化する時に、下位b-nビットが0となり、上位nビットが1となる。この時の重みの変化量は、上位ビットの1/2b-nである。所望の精度Aを得るには、この精度が保証される必要がある。つまりA≦1/2b-nである。設計マージンm1を用いてA=m1/2b-nと書ける。
設計マージンは、通常1/2程度を用いるが、これに限定しない。またDA変換器の所望の精度が甘くてよい場合には、m1として1以上の値とすることもありうる。
設計マージンは、通常1/2程度を用いるが、これに限定しない。またDA変換器の所望の精度が甘くてよい場合には、m1として1以上の値とすることもありうる。
設計に用いる半導体プロセス固有の設計基準もしくは参考値として、以下のようなものが与えられる。
配線間櫛形容量の誘電率(εとおく)、最小電極間隔(Xminとおく)、電極間隔の補正値(ΔXとおく)、フリンジ容量(Ccとおく)、最小電極幅(Xsとおく)などである。
最近は、容量の相対精度を示す値として、通称ペリグロム係数もしくはグラフが参考値として提示される。
そうでない場合は、設計者がペリグロム係数を測るためのテストチップを作ることもある。
ここで一般的にペリグロム係数というのは、縦軸にばらつきの標準偏差値σ、横軸に素子面積の平方根の逆数を取った時に、ほぼ直線に載るので、その傾きのことである。ここではペリグロム係数をpとおく。
配線間櫛形容量の誘電率(εとおく)、最小電極間隔(Xminとおく)、電極間隔の補正値(ΔXとおく)、フリンジ容量(Ccとおく)、最小電極幅(Xsとおく)などである。
最近は、容量の相対精度を示す値として、通称ペリグロム係数もしくはグラフが参考値として提示される。
そうでない場合は、設計者がペリグロム係数を測るためのテストチップを作ることもある。
ここで一般的にペリグロム係数というのは、縦軸にばらつきの標準偏差値σ、横軸に素子面積の平方根の逆数を取った時に、ほぼ直線に載るので、その傾きのことである。ここではペリグロム係数をpとおく。
単位容量の電極間隔をX、対向長をYとおくと、前項により、抵抗比のばらつきの標準偏差σ=p/√(X×Y)となる。所望の歩留まり(例えば99%)を得るために、通常は±3σや±4σの範囲をばらつき範囲と考える。ここでは±m×σとおく。
かかるばらつき範囲と、前記抵抗の相対精度の許容値Aが等しくなるときが、許容限界となる。
従ってA=m×p/√(X×Y)となり、面積X×Y=(m×p/A)2が得られる。
かかるばらつき範囲と、前記抵抗の相対精度の許容値Aが等しくなるときが、許容限界となる。
従ってA=m×p/√(X×Y)となり、面積X×Y=(m×p/A)2が得られる。
一方単位容量の値Uは、U=k×Y/(X-ΔX)+αで算出される。ここでk=ε、α=Ccである。
前項と合わせて、X,Yの連立方程式が求まった。これを解けば単位抵抗の幅Xが求められる。
これを厳密に解いても良いが、近似式U≒k×Y/Xを使うと、両式の比からX2=(m×p/A)2/kとなり、幅X=m×p/(A√k)と求められる。
なお、ここで得られた幅Xが、設計基準の最小電極間隔Xmin未満の場合は、X=Xminに変更する。
この電極間隔Xを用いて、Y=(U-α)(X-ΔX)/kで厳密に長さYを求めることができる。
前項と合わせて、X,Yの連立方程式が求まった。これを解けば単位抵抗の幅Xが求められる。
これを厳密に解いても良いが、近似式U≒k×Y/Xを使うと、両式の比からX2=(m×p/A)2/kとなり、幅X=m×p/(A√k)と求められる。
なお、ここで得られた幅Xが、設計基準の最小電極間隔Xmin未満の場合は、X=Xminに変更する。
この電極間隔Xを用いて、Y=(U-α)(X-ΔX)/kで厳密に長さYを求めることができる。
上記で求めた電極間隔Xに最小電極幅Xsを加えたものと、００３８項で算出した合計の容量の個数から容量領域の全体の幅が算出できる。容量領域の高さは幅Yである。これらを乗ずると、容量領域全体の面積が求められる。
変数nの値を、n=0からn=bまで変えつつ、評価関数の一例としてそれぞれの容量抵抗領域全体の面積を求めることが出来る。そこでその最少なものを選択する。あるいは評価関数として容量領域の全体の幅と高さを考え、所望に近いものを選択することもできる(例えば、細長すぎる形状のものを排除することが出来る)。
選択したものをレイアウト設計すればよい。
あるいは上記の算出結果から、少なくとも単位容量を必要本数並べた自動配置は容易である。
選択したものをレイアウト設計すればよい。
あるいは上記の算出結果から、少なくとも単位容量を必要本数並べた自動配置は容易である。
上記の説明は、実施例1、3の説明の「抵抗」を「容量」に置き換えたものと酷似している。単位素子の縦と横の長さを求めるための連立方程式は同一である。つまり本願発明の、DA変換器の設計方法は、抵抗のみならず容量によるDA変換器にも適用でき、汎用性がある。
図14は、従来の単位定電流型のDA変換器を2組用いたDA変換器の回路図の一例であり、本願発明の対象でもある。
図15は図14の回路のレイアウトの一例である。各スイッチを制御する配線は省略してある。
図15は図14の回路のレイアウトの一例である。各スイッチを制御する配線は省略してある。
ここでT51が出力端子である。T52が正の電源とすることが多いがこれに限らない。
この動作は、電流源I60のカレントミラーとして動作するPチャネルMOSトランジスタM61〜M67の7個のドレイン電流の内、DA変換器の入力の上位3bitをデコードした値の個数分をスイッチS61〜S67を介して端子T52に接続する。電流源I50のカレントミラーとして動作するPチャネルMOSトランジスタM51〜M57の7個のドレイン電流の内、DA変換器の入力の下位3bitをデコードした値の個数分をスイッチS51〜S57を介して端子T52に接続する。
ここで、下位側の電流値を上位側の1LSBの電流と合わせるために、I50は、I60の電流をカレントミラー等で1/8にした電流を供給する(図示せず)。
この動作は、電流源I60のカレントミラーとして動作するPチャネルMOSトランジスタM61〜M67の7個のドレイン電流の内、DA変換器の入力の上位3bitをデコードした値の個数分をスイッチS61〜S67を介して端子T52に接続する。電流源I50のカレントミラーとして動作するPチャネルMOSトランジスタM51〜M57の7個のドレイン電流の内、DA変換器の入力の下位3bitをデコードした値の個数分をスイッチS51〜S57を介して端子T52に接続する。
ここで、下位側の電流値を上位側の1LSBの電流と合わせるために、I50は、I60の電流をカレントミラー等で1/8にした電流を供給する(図示せず)。
図16は、かかるDA変換器の従来の設計方法を示すフローチャートである。
まず設計仕様として、DA変換器のビット数と、単位電流値もしくは合計電流値が与えられる。
回路設計者は経験により、上位電流源部と下位電流源部の分割を決める。
回路設計者は経験により、カレントミラーを構成するPチャネルMOSトランジスタのチャネル長Lとチャネル幅Wを決める。
レイアウト設計者が、与えられたLとWに従いトランジスタを所定個数発生し、配置する。
配線する。
まず設計仕様として、DA変換器のビット数と、単位電流値もしくは合計電流値が与えられる。
回路設計者は経験により、上位電流源部と下位電流源部の分割を決める。
回路設計者は経験により、カレントミラーを構成するPチャネルMOSトランジスタのチャネル長Lとチャネル幅Wを決める。
レイアウト設計者が、与えられたLとWに従いトランジスタを所定個数発生し、配置する。
配線する。
図17は本願の第四の実施例のフローチャートであり、図14に示すようなDA変換器の解析的な設計方法である。まず設計条件として、図14で6bit DA変換器で、経験的に上位3ビットが単位定電流源方式で単一重み、下位3ビットも単位定電流源方式で単一重みの構成であるが、本願発明ではこの組み合わせが最適かどうかを含めて算出する。このため上位ビット数を変数とし、例えばnで示す。なお他のビット数のDA変換器への拡張を考え、以下の説明ではDA変換器のビット数をbビットとおく。
ここでnとbを用いて、予めいくつかのパラメータを算出しておく。
上位の単位定電流源方式の単位トランジスタの個数は2n-1個である。下位b-nビットの単位定電流源方式の単位トランジスタの個数は2b-n-1個である。合計で単位トランジスタは2n+2b-n個である。
出力側から見た合計電流値はI60×2nとなる。もし設計仕様として合計電流値が与えられた場合は、この式を使いカレントミラーの電流値I60を算出しておく。
上位の単位定電流源方式の単位トランジスタの個数は2n-1個である。下位b-nビットの単位定電流源方式の単位トランジスタの個数は2b-n-1個である。合計で単位トランジスタは2n+2b-n個である。
出力側から見た合計電流値はI60×2nとなる。もし設計仕様として合計電流値が与えられた場合は、この式を使いカレントミラーの電流値I60を算出しておく。
次にDA変換器を所望の精度とすべく、容量の相対精度の許容値(Aとする)を求める式を導出する。DA変換器の所望の精度として一般的には最小値1LSBの半分である。下位b-nビットがフルスケールの時、つまりDA変換器の入力が十進法で2b-n-1の時から、1LSB大きい十進法で2b-nへ変化する時に、下位b-nビットが0となり、上位nビットが1となる。この時の重みの変化量は、上位ビットの1/2b-nである。所望の精度Aを得るには、この精度が保証される必要がある。つまりA≦1/2b-nである。設計マージンm1を用いてA=m1/2b-nと書ける。
設計マージンは、通常1/2程度を用いるが、これに限定しない。またDA変換器の所望の精度が甘くてよい場合には、m1として1以上の値とすることもありうる。
設計マージンは、通常1/2程度を用いるが、これに限定しない。またDA変換器の所望の精度が甘くてよい場合には、m1として1以上の値とすることもありうる。
設計に用いる半導体プロセス固有の設計基準もしくはモデル・パラメータあるいは回路シミュレーション結果として、以下のようなものが与えられる。
増幅率β、閾値(VTとおく)、最小ゲート長(Xminとおく)、ゲート長の補正値(ΔXとおく)、最小ドレイン/ソース長(Xsとおく)などである。
最近は、トランジスタの相対精度を示す値として、通称ペリグロム係数もしくはグラフが参考値として提示される。
そうでない場合は、設計者がペリグロム係数を測るためのテストチップを作ることもある。
ここで一般的にペリグロム係数というのは、縦軸にばらつきの標準偏差値σ、横軸に素子面積の平方根の逆数を取った時に、ほぼ直線に載るので、その傾きのことである。ここではペリグロム係数をpとおく。
増幅率β、閾値(VTとおく)、最小ゲート長(Xminとおく)、ゲート長の補正値(ΔXとおく)、最小ドレイン/ソース長(Xsとおく)などである。
最近は、トランジスタの相対精度を示す値として、通称ペリグロム係数もしくはグラフが参考値として提示される。
そうでない場合は、設計者がペリグロム係数を測るためのテストチップを作ることもある。
ここで一般的にペリグロム係数というのは、縦軸にばらつきの標準偏差値σ、横軸に素子面積の平方根の逆数を取った時に、ほぼ直線に載るので、その傾きのことである。ここではペリグロム係数をpとおく。
単位トランジスタのゲート長をX、ゲート幅をYとおくと、前項により、ドレイン電流比のばらつきの標準偏差σ=p/√(X×Y)となる。所望の歩留まり(例えば99%)を得るために、通常は±3σや±4σの範囲をばらつき範囲と考える。ここでは±m×σとおく。
かかるばらつき範囲と、前記ドレイン電流の相対精度の許容値Aが等しくなるときが、許容限界となる。
従ってA=m×p/√(X×Y)となり、面積X×Y=(m×p/A)2が得られる。
かかるばらつき範囲と、前記ドレイン電流の相対精度の許容値Aが等しくなるときが、許容限界となる。
従ってA=m×p/√(X×Y)となり、面積X×Y=(m×p/A)2が得られる。
一方単位トランジスタのドレイン電流Idの値Uは、U=((β/2)×Y/(X-ΔX))(VGS-VT)2≡k×Y/(X-ΔX)+αで算出される。ここでU=Id、k≡(β/2)(VGS-VT)2、α=0である。単位トランジスタを定電流動作させるためには、五極管領域で動作させる必要があり、VGS-VTが所定の範囲に無ければならない。その値を予め決めれば、上式は実施例1〜4と同じ式となり、前項と合わせて、X,Yの連立方程式が求まった。これを解けば単位トランジスタのゲート長Xが求められる。
これを厳密に解いても良いが、近似式U≒k×Y/Xを使うと、両式の比からX2=(m×p/A)2/kとなり、幅X=m×p/(A√k)と求められる。
なお、ここで得られたゲート長Xが、設計基準の最小ゲート長Xmin未満の場合は、X=Xminに変更する。
このゲート長Xを用いて、Y=(U-α)(X-ΔX)/kで厳密にゲート幅Yを求めることができる。
これを厳密に解いても良いが、近似式U≒k×Y/Xを使うと、両式の比からX2=(m×p/A)2/kとなり、幅X=m×p/(A√k)と求められる。
なお、ここで得られたゲート長Xが、設計基準の最小ゲート長Xmin未満の場合は、X=Xminに変更する。
このゲート長Xを用いて、Y=(U-α)(X-ΔX)/kで厳密にゲート幅Yを求めることができる。
上記で求めたゲート長Xに最小ドレイン/ソース電極長Xsを加えたものと、００３８項で算出した合計の容量の個数からトランジスタ領域の全体の幅が算出できる。トランジスタ領域の高さは幅Yである。これらを乗ずると、容量領域全体の面積が求められる。
変数nの値を、n=0からn=bまで変えつつ、評価関数の一例としてそれぞれのトランジスタ領域全体の面積を求めることが出来る。そこでその最少なものを選択する。あるいは評価関数としてトランジスタ領域の全体の幅と高さを考え、所望に近いものを選択することもできる(例えば、細長すぎる形状のものを排除することが出来る)。
選択したものをレイアウト設計すればよい。
あるいは上記の算出結果から、少なくとも単位トランジスタを必要本数並べた自動配置は容易である。
選択したものをレイアウト設計すればよい。
あるいは上記の算出結果から、少なくとも単位トランジスタを必要本数並べた自動配置は容易である。
上記の説明は、実施例1、3、4の説明の「抵抗」や「容量」を「トランジスタ」に置き換えたものと酷似している。単位素子の縦と横の長さを求めるための連立方程式はこれらの実施例で全て同一である。つまり本願発明の、DA変換器の設計方法は、抵抗や容量のみならずトランジスタに依る電流源タイプのDA変換器にも適用でき、極めて汎用性がある。
従来経験に基づき個別に設計していたDA変換器の設計を、統一的にかつ解析的に設計する手法を発明したことは、これらの自動設計に道を開くものであり、産業上決めて有益なものである。本願発明は、これまでに述べてきた実施例に限定することなく、また抵抗値、容量値、電流値に限定することなく任意の物理量を基準とするDA変換器や、DA変換器を含むAD変換器等に広く応用できる。またビット数や方式の組合せ方法なども実施例に限定することなく、適宜変更できることは言うまでもない。
R1〜R29, R1’〜R4’ 抵抗
C31〜C47, C40’ 容量
S1〜S67, S31’〜S47’ MOSトランジスタによるスイッチ
T1〜T52 端子
I50, I60 電流源
C31〜C47, C40’ 容量
S1〜S67, S31’〜S47’ MOSトランジスタによるスイッチ
T1〜T52 端子
I50, I60 電流源
Claims (14)
- 集積回路上で、複数の入力ビットと、複数の単位素子の物理量に比例した出力を持つDA変換器の設計において、
前記入力ビットを分割する変数を設けて複数のDA変換器の組合せとして分割設計し、
前記変数の関数として前記物理量の値からかかる単位素子の縦と横の比を算出し、
前記単位素子の縦と横の積を、前記分割の結果許容される精度を満たす値としてかかる物理量のペリグロム係数を用いて算出し、
両者の連立方程式から前記単位素子の正確なもしくは概略の縦と横の長さを算出し、
かかる算出された縦と横の長さの一つが半導体の設計基準を満たない場合は、それを満たす値に置き換えて、他方を算出し、
前記変数の値をゼロを含む取り得る値で変化させたときの評価関数を算出し、
かかる評価関数により前記変数値を選択することを特徴とするDA変換器の設計方法。 - 前項のDA変換器の設計方法で、前記評価関数がその面積及び/もしくは、縦横比であることを特徴とするDA変換器の設計方法。
- 前項のDA変換器の設計方法で、前記評価関数がかかるDA変換器の出力インピーダンスであることを特徴とするDA変換器の設計方法。
- 前各項のDA変換器の設計方法で、前記物理量が抵抗値であることを特徴とするDA変換器の設計方法。
- 請求項1〜3のDA変換器の設計方法で、前記物理量が容量値であることを特徴とするDA変換器の設計方法。
- 請求項1〜3のDA変換器の設計方法で、前記物理量が電流値であり、単位素子がトランジスタであることを特徴とするDA変換器の設計方法。
- 請求項1〜3のDA変換器の設計方法で、物理量が容量値であることを特徴とするDA変換器の設計方法。
- 前各項のDA変換器の設計方法で、前記分割された複数のDA変換器の方式が、二進重みづけ方式と、前記単位素子の数に比例するセグメント方式との、ゼロ個及び重複を含む任意組み合わせであることを特徴とするDA変換器の設計方法。
- 集積回路上で、複数の単位素子の物理量に比例した出力を持つDA変換器の設計において、
前記単位物理量の値からかかる単位素子の縦と横の比を算出し、
前記単位素子の縦と横の積を、前記分割の結果許容される精度を満たす値としてかかる物理量のペリグロム係数を用いて算出し、
両者の連立方程式から前記単位素子の正確なもしくは概略の縦と横の長さを算出し、
かかる算出された縦と横の長さの一つが半導体の設計基準を満たない場合は、それを満たす値に置き換えて、他方を算出することを特徴とするDA変換器の設計方法。 - 前項のDA変換器の設計方法で、前記物理量が抵抗値であることを特徴とするDA変換器の設計方法。
- 請求項8のDA変換器の設計方法で、前記物理量が容量値であることを特徴とするDA変換器の設計方法。
- 請求項8のDA変換器の設計方法で、前記物理量が電流値であり、単位素子がトランジスタであることを特徴とするDA変換器の設計方法。
- 請求項8のDA変換器の設計方法で、物理量が容量値であることを特徴とするDA変換器の設計方法。
- R-2R方式とセグメント抵抗2Rの組合せからなるDA変換器において、2Rの抵抗を単位抵抗とし、掛かる2Rの抵抗を2個並列にしてR-2R方式のRの抵抗を実現することを特徴とするDA変換器の設計方法。
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| JP2013203114A Pending JP2015070112A (ja) | 2013-09-30 | 2013-09-30 | Ｌｓｉに内蔵するｄａ変換器の設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2015070112A (ja) |
| WO (1) | WO2015045187A1 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55104128A (en) * | 1978-01-02 | 1980-08-09 | Nippon Telegr & Teleph Corp <Ntt> | R-2r resistor series |
| JPS6079766A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | Ｒ−２ｒはしご形抵抗回路 |
| JP2001127634A (ja) * | 1999-11-01 | 2001-05-11 | Rohm Co Ltd | ディジタル・アナログ変換器 |
| JP2013182578A (ja) * | 2012-03-05 | 2013-09-12 | Renesas Electronics Corp | 半導体装置の自動レイアウト設計方法 |
| JP5531723B2 (ja) * | 2010-03-30 | 2014-06-25 | 富士通セミコンダクター株式会社 | 半導体装置の設計方法及びプログラム |
-
2013
- 2013-09-30 JP JP2013203114A patent/JP2015070112A/ja active Pending
- 2013-10-14 WO PCT/JP2013/077873 patent/WO2015045187A1/ja active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55104128A (en) * | 1978-01-02 | 1980-08-09 | Nippon Telegr & Teleph Corp <Ntt> | R-2r resistor series |
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| JP2013182578A (ja) * | 2012-03-05 | 2013-09-12 | Renesas Electronics Corp | 半導体装置の自動レイアウト設計方法 |
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| WO2015045187A1 (ja) | 2015-04-02 |
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