JPS6079766A - Ｒ−２ｒはしご形抵抗回路 - Google Patents
Ｒ−２ｒはしご形抵抗回路Info
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- JPS6079766A JPS6079766A JP18655283A JP18655283A JPS6079766A JP S6079766 A JPS6079766 A JP S6079766A JP 18655283 A JP18655283 A JP 18655283A JP 18655283 A JP18655283 A JP 18655283A JP S6079766 A JPS6079766 A JP S6079766A
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- 239000002131 composite material Substances 0.000 claims abstract description 15
- 239000008188 pellet Substances 0.000 claims abstract description 8
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- 238000010586 diagram Methods 0.000 description 8
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、集積回路装置として形成され、デジタル−
アナログ変換器（以下ＤＡＣと略記ず）やアナログ−デ
ジタル変換器（以下ＡＤＣと略記す）に用いられるＲ−
２Ｒはしご形抵抗回路に関する。
アナログ変換器（以下ＤＡＣと略記ず）やアナログ−デ
ジタル変換器（以下ＡＤＣと略記す）に用いられるＲ−
２Ｒはしご形抵抗回路に関する。
Ｒ−２Ｒはしご形抵抗回路はＤＡＣやＡＤＣの主要な要
素として周知であシ、例えば昭和５０年１１月２０日に
■オーム社書店から発行されたしご形抵抗回路付ＤＡＣ
の回路図である。スイツ′チＳ１〜Ｓ４は入力コードに
応じて接地側又はオペアンプの入力側に倒される。本図
には入力のコードが（１０１１）の時のスイッチの状態
が示されている。このＤＡＣのＲ−２Ｒはしご形抵抗回
路の各抵抗要素の抵抗値はＲ、＝Ｒ，＝Ｒ，＝Ｒ，＝Ｒ
，＝２Ｒ。
素として周知であシ、例えば昭和５０年１１月２０日に
■オーム社書店から発行されたしご形抵抗回路付ＤＡＣ
の回路図である。スイツ′チＳ１〜Ｓ４は入力コードに
応じて接地側又はオペアンプの入力側に倒される。本図
には入力のコードが（１０１１）の時のスイッチの状態
が示されている。このＤＡＣのＲ−２Ｒはしご形抵抗回
路の各抵抗要素の抵抗値はＲ、＝Ｒ，＝Ｒ，＝Ｒ，＝Ｒ
，＝２Ｒ。
九＝Ｒ，＝Ｒ，＝ Ｒであシ、抵抗値が１＝２の関係に
ある２種角の抵抗要素が用いられる。こうする事によシ
各ビットに１”が立ったとき、上位ビットから下位ビッ
トに行くに従って各ビットのスには入力コードに応じて
０から馬１まで等間隔な階段的ｉ！圧■。が現われる。
ある２種角の抵抗要素が用いられる。こうする事によシ
各ビットに１”が立ったとき、上位ビットから下位ビッ
トに行くに従って各ビットのスには入力コードに応じて
０から馬１まで等間隔な階段的ｉ！圧■。が現われる。
第２図は第１図のＲ−２Ｒはしご形抵抗回路を半導体集
積回路装置で実現する場合における抵抗要素及び導体の
平面図であシ、第３図（ａ）及びΦ）はこれら抵抗要素
の構成図である。この第３図（ａ）及びΦ）にそれぞれ
示す様に、抵抗値Ｒの抵抗要素は一本の帯状半導体５で
実現した単一抵抗体であシ、抵抗値２Ｒの抵抗要素は互
いに直列に接続した２本の帯状半導体５で実現した複合
抵抗であって等制約に一つの抵抗要素にしである。この
ように、抵抗値及び形が同じである１つの抵抗体の組合
せＫよシ両方の抵抗要素を構成することにより両抵抗要
素の抵抗比の祠匿の向上が図っである。なお、６はＡ／
導体であり、帯状半導体５の上面には絶縁層がちシ、導
体６と帯状半導体５とはコンタク如 ト穴７で接続されている。従来は、第２図にボすく、配
置の容易さから上位ビットに対応する抵抗要素から下位
ビットに対応する抵抗要素の順に隣シ合うように配置し
ていた。
積回路装置で実現する場合における抵抗要素及び導体の
平面図であシ、第３図（ａ）及びΦ）はこれら抵抗要素
の構成図である。この第３図（ａ）及びΦ）にそれぞれ
示す様に、抵抗値Ｒの抵抗要素は一本の帯状半導体５で
実現した単一抵抗体であシ、抵抗値２Ｒの抵抗要素は互
いに直列に接続した２本の帯状半導体５で実現した複合
抵抗であって等制約に一つの抵抗要素にしである。この
ように、抵抗値及び形が同じである１つの抵抗体の組合
せＫよシ両方の抵抗要素を構成することにより両抵抗要
素の抵抗比の祠匿の向上が図っである。なお、６はＡ／
導体であり、帯状半導体５の上面には絶縁層がちシ、導
体６と帯状半導体５とはコンタク如 ト穴７で接続されている。従来は、第２図にボすく、配
置の容易さから上位ビットに対応する抵抗要素から下位
ビットに対応する抵抗要素の順に隣シ合うように配置し
ていた。
しかしながら従来の如く抵抗要素を配置したＲ−２１は
しご形抵抗回路には以下に述べるような欠点がありだ。
しご形抵抗回路には以下に述べるような欠点がありだ。
半導体は通常有限の抵抗温ｊＩｆ係数をもつから、周辺
の素子の発熱が均一でないとき、帯状半導体が形成しで
あるペレットの内部における温度分布の不均一によりそ
の抵抗比が所望の値、すなわちＲ対２Ｒから−ずれ、Ｄ
Ａ Ｃや順の精度を悪化させる。また帯状半導体の抵
抗値は拡敢やイオン注入等の手段により半導体に含ませ
る不純物濃度により決まるから同一のペレット内におい
ても中央付近と周辺部とでは抵抗値７５５異なる。この
ようなペレット上における位置によりじた帯状半導体の
抵抗値の傾きによつ・てもやはりＤＡＣやＡｌ）Ｃの精
度の悪化を生じる。さらＶこ、ペレットをプラスチック
、ガラス、カン等のケースに１６ｆｌみ込んだ場合、ペ
レットの受ける応力が場所により異なるから、帯状半導
体の抵抗値がある傾きをもつ、いわゆイ）ピエゾ抵抗効
果によっても抵抗比都度の悪化が生じ、ひいてはＤＡＣ
の精度の悪化をもたらす。このＤＡＣの積置の感化は一
般にＭ２Ｒのビットが変化するときに表われやすい。
の素子の発熱が均一でないとき、帯状半導体が形成しで
あるペレットの内部における温度分布の不均一によりそ
の抵抗比が所望の値、すなわちＲ対２Ｒから−ずれ、Ｄ
Ａ Ｃや順の精度を悪化させる。また帯状半導体の抵
抗値は拡敢やイオン注入等の手段により半導体に含ませ
る不純物濃度により決まるから同一のペレット内におい
ても中央付近と周辺部とでは抵抗値７５５異なる。この
ようなペレット上における位置によりじた帯状半導体の
抵抗値の傾きによつ・てもやはりＤＡＣやＡｌ）Ｃの精
度の悪化を生じる。さらＶこ、ペレットをプラスチック
、ガラス、カン等のケースに１６ｆｌみ込んだ場合、ペ
レットの受ける応力が場所により異なるから、帯状半導
体の抵抗値がある傾きをもつ、いわゆイ）ピエゾ抵抗効
果によっても抵抗比都度の悪化が生じ、ひいてはＤＡＣ
の精度の悪化をもたらす。このＤＡＣの積置の感化は一
般にＭ２Ｒのビットが変化するときに表われやすい。
すなわち〔００・・・・・・０〕から〔１１・・・・・
・１〕までのコードを順次入力したとき〔０１１・・・
・・・ｌ〕から〔１００・・・・・・０〕にコードが移
行したときに最も精度の悪化が表われやすく、極端な場
合には単調性がくずれることもある。
・１〕までのコードを順次入力したとき〔０１１・・・
・・・ｌ〕から〔１００・・・・・・０〕にコードが移
行したときに最も精度の悪化が表われやすく、極端な場
合には単調性がくずれることもある。
本発明の目的は、抵抗比精度が高いＲ−２Ｒはしご形抵
抗回路の提供にある。
抗回路の提供にある。
本発明の構成は、各各の抵抗１１１ｆが１＜でりる複数
の第１の抵抗要素及び各各の抵抗値が２Ｒ”ｔ’ある複
数の第２の抵抗要素が組合せてあり、これら両抵抗要素
は１つ又は２Ｚ）の帯状半纏体からそれぞ゛れなり、前
記帯状半導体は抵抗値及び形が同じであシ、前記両抵抗
要素のうち一力は前記帯状半導体が１つである１ト一抵
抗１本でありＩＩ！！力は前記’＋ｊｒ ’人手導体が
２つである複合抵抗体であシ、こノＬら、Ｊ状半導体は
長手軸を弘いに平行にして１つのペレット上に形成しで
あるｉ＜ −２Ｒ’ｔよしこ形抵抗Ｉ目°１１において
、前記複合抵抗体の前記両イ１２状半導体Ｑ、１゜前記
長手軸に平行な前６ピベレツトの中心載に／／−いに対
称に配Ｖｔシてあり、前記単一抵抗体は目１１記＋Ｖ合
半導体より前記中心線に近く配置６シであることを特徴
とする。
の第１の抵抗要素及び各各の抵抗値が２Ｒ”ｔ’ある複
数の第２の抵抗要素が組合せてあり、これら両抵抗要素
は１つ又は２Ｚ）の帯状半纏体からそれぞ゛れなり、前
記帯状半導体は抵抗値及び形が同じであシ、前記両抵抗
要素のうち一力は前記帯状半導体が１つである１ト一抵
抗１本でありＩＩ！！力は前記’＋ｊｒ ’人手導体が
２つである複合抵抗体であシ、こノＬら、Ｊ状半導体は
長手軸を弘いに平行にして１つのペレット上に形成しで
あるｉ＜ −２Ｒ’ｔよしこ形抵抗Ｉ目°１１において
、前記複合抵抗体の前記両イ１２状半導体Ｑ、１゜前記
長手軸に平行な前６ピベレツトの中心載に／／−いに対
称に配Ｖｔシてあり、前記単一抵抗体は目１１記＋Ｖ合
半導体より前記中心線に近く配置６シであることを特徴
とする。
次に図面を参照して本発明をｎ睨１１１１に説明する。
いて、抵抗値Ｒの抵抗要素ｌζｖ Ｒ？及びＲ８は第３
図（ａ）に示す１つの帯状半導体５でそれぞれ形成した
単一抵抗体である。第１図のＲ１−Ｒ１に相当する抵抗
値２１（の抵抗要素は、第３図（ｂ）の如く２つの帯状
半導体５の直列接続で形成した複合抵抗体であり、これ
らの帯状半導体には符号ＲＩ Ｏ””Ｒ１゜が与えであ
る。従って、Ｒ，ｏ、 Ｒ，。は抵抗値がＲ″Ｌ′ある
。そして、これらの４−！会抵抗体は、第４図に示す如
く、（Ｒ，。、Ｒｓｚ ）−（Ｒｌｔ、 Ｒｔｓ ）（
Ｂ１４− ＲＩ！ ）。
図（ａ）に示す１つの帯状半導体５でそれぞれ形成した
単一抵抗体である。第１図のＲ１−Ｒ１に相当する抵抗
値２１（の抵抗要素は、第３図（ｂ）の如く２つの帯状
半導体５の直列接続で形成した複合抵抗体であり、これ
らの帯状半導体には符号ＲＩ Ｏ””Ｒ１゜が与えであ
る。従って、Ｒ，ｏ、 Ｒ，。は抵抗値がＲ″Ｌ′ある
。そして、これらの４−！会抵抗体は、第４図に示す如
く、（Ｒ，。、Ｒｓｚ ）−（Ｒｌｔ、 Ｒｔｓ ）（
Ｂ１４− ＲＩ！ ）。
（Ｒ＋ｓ、Ｒｘｔ ）、 （Ｒｔｓ−Ｒｌｅ ）の各局
が中心ＡＣに１羽し線対称罠なるように配置されている
。また、≠−抵抗体く帯状半導体’％−Ｒ７−Ｒｓ ｙ
／ｉ５対の帯状半導ＩＲｔｏ〜１り、。の内側に配置さ
れている。かつ、上位ビットに対応しているＲ８は下位
ビットに対応しているＲ２．爬 よシも中心線Ｃに近い
位置に配置）ｊされている。
が中心ＡＣに１羽し線対称罠なるように配置されている
。また、≠−抵抗体く帯状半導体’％−Ｒ７−Ｒｓ ｙ
／ｉ５対の帯状半導ＩＲｔｏ〜１り、。の内側に配置さ
れている。かつ、上位ビットに対応しているＲ８は下位
ビットに対応しているＲ２．爬 よシも中心線Ｃに近い
位置に配置）ｊされている。
ｇ６図は本発明の第２の実施例の平面図、第７図はこの
実施例の１路図、第８図（ａ）及びΦンはこの実施例忙
おけるＲ及び２Ｒの抵抗要素の構成図である。この実施
例では、Ｒ＝ＲｔにＲａ ＝Ｉ％ ”Ｒ１＝２Ｒは一本
の帯状半導体８で構成した単一抵抗体である。第１図の
Ｒ６−Ｒ８に相当する抵抗値Ｒの抵抗要素は２本の帯状
半導体８を第８図＜＆）の如く並列にして構成した複合
抵抗体である。そして、これら並列接続した帯状半導体
には符号Ｒ，。〜Ｒ□が与えである。等状半導体とｋｌ
導体との配列が詳細に示しである第６図で明らかなよう
に、複合抵抗体をなす帯状半導体（ｌり、。＊ １（２
１）ｌ （’％ｌＪＩ％ｓ ）−（Ｒｘｔ −Ｒａｗ
）の各局は中心線ＣＫ ｊｊ’！ シ斧丘！対称に配置
されている。−ｚｉヒ、抵抗（１αフバ２ Ｒのｌｐ
：ｊ抵抗体（帯状半導体Ｒ１，Ｒ，、Ｒ３，Ｒ，、Ｒ，
慰浅合抵抗体の内側に配置にされている。そしと、債上
位ビットに対応する帯状半導（４）Ｒ１は噌も内側の中
心線Ｃの部分に配置汽され”Ｃいる。又、第２、ｆ４（
３ビツトに対応するＲ、、Ｒｓ は最下位ビット及び染
１也に対応する＾ｔ ’％よりも中心線ＣＫ近い位置に
配置されてしる。
実施例の１路図、第８図（ａ）及びΦンはこの実施例忙
おけるＲ及び２Ｒの抵抗要素の構成図である。この実施
例では、Ｒ＝ＲｔにＲａ ＝Ｉ％ ”Ｒ１＝２Ｒは一本
の帯状半導体８で構成した単一抵抗体である。第１図の
Ｒ６−Ｒ８に相当する抵抗値Ｒの抵抗要素は２本の帯状
半導体８を第８図＜＆）の如く並列にして構成した複合
抵抗体である。そして、これら並列接続した帯状半導体
には符号Ｒ，。〜Ｒ□が与えである。等状半導体とｋｌ
導体との配列が詳細に示しである第６図で明らかなよう
に、複合抵抗体をなす帯状半導体（ｌり、。＊ １（２
１）ｌ （’％ｌＪＩ％ｓ ）−（Ｒｘｔ −Ｒａｗ
）の各局は中心線ＣＫ ｊｊ’！ シ斧丘！対称に配置
されている。−ｚｉヒ、抵抗（１αフバ２ Ｒのｌｐ
：ｊ抵抗体（帯状半導体Ｒ１，Ｒ，、Ｒ３，Ｒ，、Ｒ，
慰浅合抵抗体の内側に配置にされている。そしと、債上
位ビットに対応する帯状半導（４）Ｒ１は噌も内側の中
心線Ｃの部分に配置汽され”Ｃいる。又、第２、ｆ４（
３ビツトに対応するＲ、、Ｒｓ は最下位ビット及び染
１也に対応する＾ｔ ’％よりも中心線ＣＫ近い位置に
配置されてしる。
このように第１及び第２の実施例においては、直列又は
並列接続した２本の帯状半導体からなる複合抵抗体は、
１本ずつを中心線に対して対称に配置し、１本の帯状半
導体からなる単一抵抗体は中心線に近く複合抵抗体の内
側に配置しである。
並列接続した２本の帯状半導体からなる複合抵抗体は、
１本ずつを中心線に対して対称に配置し、１本の帯状半
導体からなる単一抵抗体は中心線に近く複合抵抗体の内
側に配置しである。
そこで熱的分布の不均一、拡散やイオン注入の不均一、
ピエゾ効果等より生じる抵抗値のずれは、複合抵抗体に
おいては互いに打ち消し合うととにによシ、単一抵抗体
においては中心位置にちることによシ、起シ呻゛い。従
って、これらの実施例では、相対精度の悪化を除去又は
Ｉｉ！￥：滅する事が出来る。また、よシ上位ピッ）Ｋ
対応する抵抗の相対精度がり、ＡＣの相対精肥を高める
のにより重要である事から、より上位ビットに対応する
帯状半導体はど中心線に近く配置〇−するηＩによって
相対抵抗精度を向上している。
ピエゾ効果等より生じる抵抗値のずれは、複合抵抗体に
おいては互いに打ち消し合うととにによシ、単一抵抗体
においては中心位置にちることによシ、起シ呻゛い。従
って、これらの実施例では、相対精度の悪化を除去又は
Ｉｉ！￥：滅する事が出来る。また、よシ上位ピッ）Ｋ
対応する抵抗の相対精度がり、ＡＣの相対精肥を高める
のにより重要である事から、より上位ビットに対応する
帯状半導体はど中心線に近く配置〇−するηＩによって
相対抵抗精度を向上している。
以上のように、本発明によれは、熱的分布の不均一、製
造工程より生じる不均一、ピエゾ効果等に起因する抵抗
値の相対精度の悪化が４ＬＬ、難い、従って抵抗比精度
の高いＲ−２Ｒはしご形拒抗回
造工程より生じる不均一、ピエゾ効果等に起因する抵抗
値の相対精度の悪化が４ＬＬ、難い、従って抵抗比精度
の高いＲ−２Ｒはしご形拒抗回
第１図は一般的なりＡＣの回路図、第２図は従来のＲ−
２Ｒはしご形抵抗回路の平面図、第３図（Ｂ７及び第８
図Φ）は抵抗値がそれぞれＲ及び２Ｒの単一抵抗体の構
成図、第３図Φ）及び第８図（ａ）は抵抗値がそれぞれ
２Ｒ及びＲの複合抵抗体の構成図、第４図は本発明の第
１の実施例の平面図、第５図はこの実施例の回路図、第
６図は本発明の第２の実施例の平面図、第７図はこの第
２の実施例の回路図である。なお、第２図、第３図（ａ
）及びΦ）、第４図、第６図並びに第８図（ａ）及びΦ
）における斜線部分はＡＩ導体である。 １・・・・・・負電源端子、２・・・・・・演算増幅器
、３・・・・・・出力端子、４・・・・・・定電流源、
５・・・・・・抵抗値Ｒの帯状半導体、６・・・・・・
ＡＩ導体、７・・・・・・コンタクト穴、８・・・・・
・抵抗値２Ｒの帯状半導体。 唇 １ 図 Ｒ５ｇ４ ／”ｔ ｋ３ Ａ）７ ｋ２ 均 Ａ’／屏
２ 図 （α） （も） 第３ 図 （α０ （ム２ 第 ８ 図
２Ｒはしご形抵抗回路の平面図、第３図（Ｂ７及び第８
図Φ）は抵抗値がそれぞれＲ及び２Ｒの単一抵抗体の構
成図、第３図Φ）及び第８図（ａ）は抵抗値がそれぞれ
２Ｒ及びＲの複合抵抗体の構成図、第４図は本発明の第
１の実施例の平面図、第５図はこの実施例の回路図、第
６図は本発明の第２の実施例の平面図、第７図はこの第
２の実施例の回路図である。なお、第２図、第３図（ａ
）及びΦ）、第４図、第６図並びに第８図（ａ）及びΦ
）における斜線部分はＡＩ導体である。 １・・・・・・負電源端子、２・・・・・・演算増幅器
、３・・・・・・出力端子、４・・・・・・定電流源、
５・・・・・・抵抗値Ｒの帯状半導体、６・・・・・・
ＡＩ導体、７・・・・・・コンタクト穴、８・・・・・
・抵抗値２Ｒの帯状半導体。 唇 １ 図 Ｒ５ｇ４ ／”ｔ ｋ３ Ａ）７ ｋ２ 均 Ａ’／屏
２ 図 （α） （も） 第３ 図 （α０ （ム２ 第 ８ 図
Claims (2)
- （１） 各各の抵抗値がＲである複数の第１の抵抗要素
及び各各の抵抗値が２ Ｒである複数の第２の抵抗要素
が組合せてあシ、これら両抵抗要素は１つ又は２つの帯
状半導体からそれぞれなシ、前記帯状半導体は抵抗値及
び形が同じであシ、前記両抵抗要素のうち一方は前記帯
状半導体が１つである単一抵抗体であシ他方は前記帯状
半導体が２つである複合抵抗体であシ、これら帯状半導
体は長手軸を互いに平行にして１つのペレット上に形成
しであるＲ−２Ｒはしご形抵抗回路において、前記複合
抵抗体の前記両帯状半導体は前記長手軸に平行な前記ペ
レットの中心線に互いに対称に配置してあシ、前記単一
抵抗体は前記複合半導体よシ前記中心線に近く配置しで
あることを特徴とするＲ−２Ｒはしご形抵抗回路。 - （２） 特許請求の範囲第１項記載のＲ−２Ｒはしご形
抵抗回路において、上位ピットに対応する前記単一抵抗
体の前記帯状半導体は下位ビット対応する前記単一抵抗
体の前記帯状半導体よシ前記中心線に近くか又は同距離
に配置しであることを特徴とするＲ−２Ｒはしご形抵抗
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18655283A JPS6079766A (ja) | 1983-10-05 | 1983-10-05 | Ｒ−２ｒはしご形抵抗回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18655283A JPS6079766A (ja) | 1983-10-05 | 1983-10-05 | Ｒ−２ｒはしご形抵抗回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6079766A true JPS6079766A (ja) | 1985-05-07 |
| JPH0228269B2 JPH0228269B2 (ja) | 1990-06-22 |
Family
ID=16190508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18655283A Granted JPS6079766A (ja) | 1983-10-05 | 1983-10-05 | Ｒ−２ｒはしご形抵抗回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079766A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0521718A (ja) * | 1991-07-10 | 1993-01-29 | Mitsubishi Electric Corp | Ｒ−２ｒラダー抵抗装置 |
| JPH0613544A (ja) * | 1992-06-25 | 1994-01-21 | Fujitsu Ltd | 半導体集積装置 |
| WO1999001939A1 (fr) * | 1997-07-03 | 1999-01-14 | Seiko Epson Corporation | Circuit de resistances en echelle et convertisseur n/a et dispositif a semi-conducteur l'utilisant |
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| WO2003105229A3 (en) * | 2002-06-11 | 2004-03-04 | Koninkl Philips Electronics Nv | RESISTANCE NETWORK SUCH AS DEGRADING RESISTANCE NETWORK AND METHOD FOR MANUFACTURING SUCH RESISTANCE NETWORK |
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