JPH0119474Y2 - - Google Patents
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- JPH0119474Y2 JPH0119474Y2 JP17282880U JP17282880U JPH0119474Y2 JP H0119474 Y2 JPH0119474 Y2 JP H0119474Y2 JP 17282880 U JP17282880 U JP 17282880U JP 17282880 U JP17282880 U JP 17282880U JP H0119474 Y2 JPH0119474 Y2 JP H0119474Y2
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- JP
- Japan
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- output
- output line
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- source switch
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- 239000011159 matrix material Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229920005994 diacetyl cellulose Polymers 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案は行列状に隣接して配置された電流源ス
イツチセル群を有するモノリシツクデイジタル−
アナログ変換器の改良に関するものである。
イツチセル群を有するモノリシツクデイジタル−
アナログ変換器の改良に関するものである。
出願人は高速動作、低電圧動作及び単調増加特
性を容易に満足する電流出力型モノリシツクデイ
ジタル−アナログ変換（DAC）の回路手段を特
願昭55−57395にて提案した。第１図はその基本
構成図であり、６ビツトのデイジタル入力の列を
示している。
性を容易に満足する電流出力型モノリシツクデイ
ジタル−アナログ変換（DAC）の回路手段を特
願昭55−57395にて提案した。第１図はその基本
構成図であり、６ビツトのデイジタル入力の列を
示している。
第１図において、１１１は最上位ビツト
（MSB）デイジタル入力端子であり、１１２，１
１３，１１４，１１５はそれぞれ第２、第３、第
４、第５ビツトデイジタル入力端子であり、１１
６は最下位ビツト（LSB）デイジタル入力端子
である。１０２，１０３，１０４はそれぞれエン
コード回路であり、ROM（リードオンリーメモ
リー）で構成される。又１００は電流源スイツチ
セルの行列配置されたものであり、各々の電流源
スイツチセルは同一形状のものが行列状に隣接し
て配置されている。前述の第１のエンコード回路
１０２はデイジタル入力の上位３ビツト信号から
A0〜A7なる８個の第１エンコード信号群を作り、
それぞれ信号線１２０〜１２７を通して同一列に
属する電流源スイツチセルに対して対応する信号
A0〜A7を供給する。ここで第０列〜第７列をそ
れぞれ160〜167の番号で示した。よつて例えば信
号線１２０は第０列160に属する全ての電流源ス
イツチセルへ共通に信号A0を供給する。
（MSB）デイジタル入力端子であり、１１２，１
１３，１１４，１１５はそれぞれ第２、第３、第
４、第５ビツトデイジタル入力端子であり、１１
６は最下位ビツト（LSB）デイジタル入力端子
である。１０２，１０３，１０４はそれぞれエン
コード回路であり、ROM（リードオンリーメモ
リー）で構成される。又１００は電流源スイツチ
セルの行列配置されたものであり、各々の電流源
スイツチセルは同一形状のものが行列状に隣接し
て配置されている。前述の第１のエンコード回路
１０２はデイジタル入力の上位３ビツト信号から
A0〜A7なる８個の第１エンコード信号群を作り、
それぞれ信号線１２０〜１２７を通して同一列に
属する電流源スイツチセルに対して対応する信号
A0〜A7を供給する。ここで第０列〜第７列をそ
れぞれ160〜167の番号で示した。よつて例えば信
号線１２０は第０列160に属する全ての電流源ス
イツチセルへ共通に信号A0を供給する。
第２のエンコード回路１０３は前述の第１のエ
ンコード信号群A0〜A7の信号をさらにエンコー
ドし第２のエンコード信号群B0〜B7を作り、そ
れぞれ信号線１３０〜１３７を通して、同一列に
属する電流源スイツチセルに対して対応する信号
B0，B1，……，B7を供給する。
ンコード信号群A0〜A7の信号をさらにエンコー
ドし第２のエンコード信号群B0〜B7を作り、そ
れぞれ信号線１３０〜１３７を通して、同一列に
属する電流源スイツチセルに対して対応する信号
B0，B1，……，B7を供給する。
一方第３のエンコード回路１０４は、第４、第
５ビツト及び最下位ビツト（LSB）で構成され
る下位３ビツトデイジタル信号からC0〜C7なる
８個の第３のエンコード信号群を作り、それぞれ
信号線１４０〜１４７を通して、同一行に属する
電流源スイツチセルに対して各々対応する信号
C0，C1，C7を供給する。ここで第０行〜第７行
をそれぞれ170〜177の番号で示した。よつて例え
ば信号１４３は第３行173に属する全ての電流源
スイツチセルへ共通に信号C3を供給する。
５ビツト及び最下位ビツト（LSB）で構成され
る下位３ビツトデイジタル信号からC0〜C7なる
８個の第３のエンコード信号群を作り、それぞれ
信号線１４０〜１４７を通して、同一行に属する
電流源スイツチセルに対して各々対応する信号
C0，C1，C7を供給する。ここで第０行〜第７行
をそれぞれ170〜177の番号で示した。よつて例え
ば信号１４３は第３行173に属する全ての電流源
スイツチセルへ共通に信号C3を供給する。
各電流源スイツチセルからの出力電流は１５０
〜１５７で示した出力線を通して端子１０５から
取り出す事が出来る。
〜１５７で示した出力線を通して端子１０５から
取り出す事が出来る。
次に本回路手段の動作原理について説明する。
第１図の構成例は６ビツトのDACであり、上位
３ビツト信号によりDACの入出力範囲を８セグ
メントに等分割する事が出来る。今デイジタル入
力コードの上位３ビツトの000なるコードに対し
て第８セグメントを、順に001なるコードから111
なるコードまで、第１〜第７セグメントを定義す
る。第８セグメントには000000から000111までの
８組のコードが属し、第１セグメントには001000
から001111までの８組のコードが属し、以下同様
に第７セグメントまで各セグメントには対応する
８組のデイジタル入力コードが各々属する。第１
図の構成例に於いては６ビツトに対応して26＝64
個の電流源スイツチセルが８行×８列構成で電流
源スイツチセル群100として行列配置されており、
各列160〜167に属する電流源スイツチセルが第０
〜第７セグメントに対応しており、各行140〜147
に属する電流源スイツチセルが下位３ビツトで決
まる加算重みビツトに対応している。例えば、今
デイジタル入力が011111なるコードである時、上
位３ビツトの011なるコードに対応して第３セグ
メントまでの全電流源スイツチセルを出力状態と
し、さらに第４セグメント中の111なる下位ビツ
トのコードに対応した７個の電流源スイツチセル
を出力状態とし、第４セグメント中の他の１個の
電流源スイツチセル及び第５、第６、第７セグメ
ントに属する全ての電流源スイツチセルを禁止状
態とする事によつて011111なるコードに対応した
アナログ出力電流を得る事が可能となる。
第１図の構成例は６ビツトのDACであり、上位
３ビツト信号によりDACの入出力範囲を８セグ
メントに等分割する事が出来る。今デイジタル入
力コードの上位３ビツトの000なるコードに対し
て第８セグメントを、順に001なるコードから111
なるコードまで、第１〜第７セグメントを定義す
る。第８セグメントには000000から000111までの
８組のコードが属し、第１セグメントには001000
から001111までの８組のコードが属し、以下同様
に第７セグメントまで各セグメントには対応する
８組のデイジタル入力コードが各々属する。第１
図の構成例に於いては６ビツトに対応して26＝64
個の電流源スイツチセルが８行×８列構成で電流
源スイツチセル群100として行列配置されており、
各列160〜167に属する電流源スイツチセルが第０
〜第７セグメントに対応しており、各行140〜147
に属する電流源スイツチセルが下位３ビツトで決
まる加算重みビツトに対応している。例えば、今
デイジタル入力が011111なるコードである時、上
位３ビツトの011なるコードに対応して第３セグ
メントまでの全電流源スイツチセルを出力状態と
し、さらに第４セグメント中の111なる下位ビツ
トのコードに対応した７個の電流源スイツチセル
を出力状態とし、第４セグメント中の他の１個の
電流源スイツチセル及び第５、第６、第７セグメ
ントに属する全ての電流源スイツチセルを禁止状
態とする事によつて011111なるコードに対応した
アナログ出力電流を得る事が可能となる。
第２図はこのときの単位セルの状態を示す。図
中、I0で示された31個の単位セルが出力状態とな
る。相補電流出力型DACの場合は、I0で示され
た31個の単位セルの出力電流がI0出力端子１０５
（第１図）へ導かれる。２０１，２０２および２
０３はそれぞれ第１図におけるエンコード回路１
０２，１０３および１０４の出力レベルを示す。
電流源スイツチセルは、出力レベル２０１が低レ
ベルでかつ出力レベル２０２が低レベルの時に単
位電流を出力線１５０〜１５７に流し、出力レベ
ル２０１が高レベルの時には出力レベル２０３が
低レベルの時にのみ単位電流を対応する出力線１
５０〜１５７に流し、合計電流が端子１０５から
取り出される。各電流源スイツチセルは出力レベ
ル２０２が高レベルの時および出力レベル２０１
が高レベルで出力レベル２０２が低レベルでかつ
出力レベル２０３が高レベルのの時には出力電流
を生じない。このようにして、出力電流を生じる
電流源スイツチセル群I0と出力電流を生じない電
流源スイツチセル群0とが形成される。
中、I0で示された31個の単位セルが出力状態とな
る。相補電流出力型DACの場合は、I0で示され
た31個の単位セルの出力電流がI0出力端子１０５
（第１図）へ導かれる。２０１，２０２および２
０３はそれぞれ第１図におけるエンコード回路１
０２，１０３および１０４の出力レベルを示す。
電流源スイツチセルは、出力レベル２０１が低レ
ベルでかつ出力レベル２０２が低レベルの時に単
位電流を出力線１５０〜１５７に流し、出力レベ
ル２０１が高レベルの時には出力レベル２０３が
低レベルの時にのみ単位電流を対応する出力線１
５０〜１５７に流し、合計電流が端子１０５から
取り出される。各電流源スイツチセルは出力レベ
ル２０２が高レベルの時および出力レベル２０１
が高レベルで出力レベル２０２が低レベルでかつ
出力レベル２０３が高レベルのの時には出力電流
を生じない。このようにして、出力電流を生じる
電流源スイツチセル群I0と出力電流を生じない電
流源スイツチセル群0とが形成される。
本回路手段を用いれば多ビツトデイジタル入力
の高精度DACを得るためには基本的には行列状
に配列されたセル数を増加させること及び入力エ
ンコード回路のROMのビツト数を増加させるこ
とで達成することができる。
の高精度DACを得るためには基本的には行列状
に配列されたセル数を増加させること及び入力エ
ンコード回路のROMのビツト数を増加させるこ
とで達成することができる。
しかしながら単位電流源セルが増加するにつれ
て、またペレツト面積が広くなるにしたがつて、
必然的に単位電流源セル間に不整合性が現われて
くる。すなわち、単位電流源スイツチセル群の中
心部と周辺部あるいは縁端部ともう一方の縁端部
においては単位電流源スイツチセルを構成してい
るトランジスタの不整合性やチツプ上の温度勾配
等により各単位電流源セルの特性が異つてくる。
さらに集積回路においては、このような特性の不
整合性はその熱発生源に対して、ある一定の勾配
をもつて単位電流源スイツチセル部の縁端部から
もう一方の縁端部へ向つて発生する。それ故、隣
接する単位電流源セル間あるいはその近傍では整
合性がよいが一方の縁端部と他方の縁端部にある
素子間の不整合性は大となる。
て、またペレツト面積が広くなるにしたがつて、
必然的に単位電流源セル間に不整合性が現われて
くる。すなわち、単位電流源スイツチセル群の中
心部と周辺部あるいは縁端部ともう一方の縁端部
においては単位電流源スイツチセルを構成してい
るトランジスタの不整合性やチツプ上の温度勾配
等により各単位電流源セルの特性が異つてくる。
さらに集積回路においては、このような特性の不
整合性はその熱発生源に対して、ある一定の勾配
をもつて単位電流源スイツチセル部の縁端部から
もう一方の縁端部へ向つて発生する。それ故、隣
接する単位電流源セル間あるいはその近傍では整
合性がよいが一方の縁端部と他方の縁端部にある
素子間の不整合性は大となる。
したがつて、第２図に示すように、あるデイジ
タル入力に対して単位電流源スイツチセル群のあ
る固まつた部分を選択することはそのアナログ出
力電流に偏つた誤差を発生させる。
タル入力に対して単位電流源スイツチセル群のあ
る固まつた部分を選択することはそのアナログ出
力電流に偏つた誤差を発生させる。
いま、ペレツト上の温度勾配等により単位電流
源スイツチセル群に発生する誤差を第３図に示す
ように単純化したモデルで考える。このモデルで
は、第０行より＋3e，＋2e，…と順次減少し、第
７行では−3eなる誤差が発生すると仮定する。ま
た、このモデルでは同一行上の単位電流源スイツ
チセルは同一の誤差を持つているものとする。
源スイツチセル群に発生する誤差を第３図に示す
ように単純化したモデルで考える。このモデルで
は、第０行より＋3e，＋2e，…と順次減少し、第
７行では−3eなる誤差が発生すると仮定する。ま
た、このモデルでは同一行上の単位電流源スイツ
チセルは同一の誤差を持つているものとする。
そこで、入力デイジタル量に対応した単位電流
源スイツチセルを選択する場合、第２図に示す従
来例による方法では、第４図の４０１で表わされ
るように＋6eのリニヤリテイエラーが発生する。
源スイツチセルを選択する場合、第２図に示す従
来例による方法では、第４図の４０１で表わされ
るように＋6eのリニヤリテイエラーが発生する。
本考案はデイジタル入力に対して選択される単
位電流源スイツチセルの配列を工夫することによ
り各セルに存在する誤差を相殺もしくは平均化し
てリニヤリテイエラーを改善することによつて、
高精度のモノリシツクDACを提供することを目
的とする。
位電流源スイツチセルの配列を工夫することによ
り各セルに存在する誤差を相殺もしくは平均化し
てリニヤリテイエラーを改善することによつて、
高精度のモノリシツクDACを提供することを目
的とする。
以下図面に従つて本考案を説明する。第５図に
本考案を６ビツトDACに適用した場合の実施例
を示す。本実施例は、第１図の構成図において、
１０２，１０３および１０４のエンコード回路の
ROM構成を変更するのみで実現される。
本考案を６ビツトDACに適用した場合の実施例
を示す。本実施例は、第１図の構成図において、
１０２，１０３および１０４のエンコード回路の
ROM構成を変更するのみで実現される。
すなわち、第２図に示すように前記特願昭55−
57395においてはA0〜A7，B0〜B7およびC0〜C7
のエンコード信号を発生するエンコード回路部の
ROMがA0，A1，A2，…，A7，B0，B1，B2，
…，B7およびC0，C1，C2，…，C7の順序で配列
されているが、これを第５図に示すようにA0，
A4，A2，A6，A7，A3，A5，A1，B0，B4，B2，
B6，B7，B3，B5，B1およびC0，C2，C4，C6，
C7，C5，C3，C1の順序で配列することによつて、
例えばデイジタル入力が〔011111〕の場合、選択
される単位電流源スイツチセルは第５図に示すよ
うに１列おきに選択され、チツプ上の全単位電流
源スイツチセル群の中から偏よることなく選択さ
れる。
57395においてはA0〜A7，B0〜B7およびC0〜C7
のエンコード信号を発生するエンコード回路部の
ROMがA0，A1，A2，…，A7，B0，B1，B2，
…，B7およびC0，C1，C2，…，C7の順序で配列
されているが、これを第５図に示すようにA0，
A4，A2，A6，A7，A3，A5，A1，B0，B4，B2，
B6，B7，B3，B5，B1およびC0，C2，C4，C6，
C7，C5，C3，C1の順序で配列することによつて、
例えばデイジタル入力が〔011111〕の場合、選択
される単位電流源スイツチセルは第５図に示すよ
うに１列おきに選択され、チツプ上の全単位電流
源スイツチセル群の中から偏よることなく選択さ
れる。
本実施例を第３図に示す誤差の分布モデルに適
用した場合そのリニヤリテイエラーは第４図の４
０２に示すように、最大＋5e改善され総合でも＋
3e改善される。
用した場合そのリニヤリテイエラーは第４図の４
０２に示すように、最大＋5e改善され総合でも＋
3e改善される。
このように従来例のエンコード回路のROMの
並べ方を変更するのみでリニヤリテイエラーを半
減することができる。本実施例においては、誤差
の分布方向が一方向（列方向）の場合を考えた
が、それが２方向（行方向および列方向）の場合
でも、単位電流源スイツチセルを行方向、および
列方向に対して離散的に選択することによつて、
同様の効果が得られることは明らかである。
並べ方を変更するのみでリニヤリテイエラーを半
減することができる。本実施例においては、誤差
の分布方向が一方向（列方向）の場合を考えた
が、それが２方向（行方向および列方向）の場合
でも、単位電流源スイツチセルを行方向、および
列方向に対して離散的に選択することによつて、
同様の効果が得られることは明らかである。
本考案は多ビツトDAC程その効果は大きく、
特に現在DACの主流となりつつある12ビツト以
上のDACをモノリシツクチツプ上に構成する場
合に好適な配列手段を提供している。
特に現在DACの主流となりつつある12ビツト以
上のDACをモノリシツクチツプ上に構成する場
合に好適な配列手段を提供している。
第１図は従来のDACの構成図、第２図は従来
のDACの構成説明図、第３図は誤差の分布モデ
ル、第４図はリニヤリテイエラーの特性図、第５
図は本考案のDACの構成説明図である。 １１１〜１１５……デジタル入力端子、１０２
〜１０４……エンコード回路。
のDACの構成説明図、第３図は誤差の分布モデ
ル、第４図はリニヤリテイエラーの特性図、第５
図は本考案のDACの構成説明図である。 １１１〜１１５……デジタル入力端子、１０２
〜１０４……エンコード回路。
Claims (1)
- ｎ（ｎは正の整数）ビツトのデイジタル信号を
入力する手段と、ｎ／２ビツトで得られる最大数
より“１”だけ多い数の出力線をもつ第１の出力
線群と第２の出力線群とを有し、前記デイジタル
信号の上位ｎ／２ビツトを10進数のａ（ａは正の
整数）に変換して前記第１の出力線群中のａ＋１
番目に該当する出力線に第１の出力を生じ、前記
第２の出力線群中のａ＋１番以下の番号に該当す
る出力線に第２の出力を生じる第１のエンコード
回路と、ｎ／２ビツトで得られる最大数より
“１”だけ多い数の出力線をもつ第３の出力線群
を有し、前記デイジタル信号の下位ｎ／２ビツト
を10進数のｂ（ｂは正の整数）に変換して前記第
３の出力線群中のｂ番以下の番号に該当する出力
線に第３の出力を生じる第２のエンコード回路
と、ｎ／２ビツトで得られる最大数より“１”だ
け多い数の列と行とを有する単一の半導体基板上
に形成された電流源スイツチセルのマトリクス
で、各列の前記電流源スイツチセルにはそれぞれ
前記第１の出力線群中の１つの出力線と前記第２
の出力線群中の１つの出力線とが接続され、各行
の前記電流源スイツチセルにはそれぞれ前記第３
の出力線群中の１つの出力線と１つの電流出力線
とが接続され、各電流源スイツチセルは前記第２
の出力があつてかつ前記第１の出力がない時およ
び前記第１の出力があつてかつ前記第３の出力が
ある時に前記電流出力線に所定の値の電流を流す
ように構成されている電流源スイツチセルのマト
リクスと、前記電流源スイツチセルのマトリクス
の前記各行に接続された前記電流出力線に得られ
る電流を加算して出力する出力手段とを有するデ
イジタル−アナログ変換器において、前記電流源
スイツチセルのマトリクスの列および行の誤差最
小部分を中心として誤差正の列および行と誤差負
の列および行が前記デイジタル信号の上位ｎ／２
ビツトおよび下位ｎ／２ビツトを変換して得られ
る10進数の増加に対応して順次離散的に選択され
るように配置されていることを特徴とするデイジ
タル−アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17282880U JPH0119474Y2 (ja) | 1980-12-02 | 1980-12-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17282880U JPH0119474Y2 (ja) | 1980-12-02 | 1980-12-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5794243U JPS5794243U (ja) | 1982-06-10 |
| JPH0119474Y2 true JPH0119474Y2 (ja) | 1989-06-06 |
Family
ID=29531112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17282880U Expired JPH0119474Y2 (ja) | 1980-12-02 | 1980-12-02 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0119474Y2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779244B2 (ja) * | 1985-07-24 | 1995-08-23 | 株式会社日立マイコンシステム | 半導体集積回路装置 |
| US4812818A (en) * | 1987-02-24 | 1989-03-14 | Brooktree Corporation | Digital-to-analog converter |
| US6526557B1 (en) * | 2000-07-25 | 2003-02-25 | Xilinx, Inc. | Architecture and method for partially reconfiguring an FPGA |
-
1980
- 1980-12-02 JP JP17282880U patent/JPH0119474Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5794243U (ja) | 1982-06-10 |
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