JP2008514065A5 - - Google Patents

Claims (22)

1. デジタル入力ワードをアナログ出力電圧信号に変換するデジタル・アナログ変換器（ＤＡＣ）であって、前記デジタル入力ワードは、上部及び下部に分割可能であり、前記ＤＡＣは、
   前記デジタル入力ワードの前記下部によって制御される抵抗器ラダーＤＡＣを含み、出力電圧を生成する第１の構成要素と、
   前記デジタル入力ワードの前記上部によって制御される抵抗器ラダーＤＡＣを含み、出力電圧を生成する第２の構成要素とを含み、
   前記第２の構成要素はセグメント化され、前記個々のセグメントの少なくとも１つは、前記デジタル入力ワードの前記上部の１ＬＳＢ未満の加重を有し、前記第１の構成要素は、前記第２の構成要素のセグメントの選択に応答して、前記第２の構成要素の前記出力を調整するようにしたことを特徴とするデジタル・アナログ変換器。
2. 前記第２の構成要素の前記セグメントの少なくとも１つの前記加重は、前記デジタル入力ワードの前記下部の総加重未満であることを特徴とする請求項１に記載のデジタル・アナログ変換器。
3. 前記第１の構成要素の前記ラダーは、Ｒ−２Ｒアーキテクチャを有することを特徴とする請求項１に記載のデジタル・アナログ変換器。
4. 前記第１の構成要素の前記ラダーは、複数の抵抗器を有するレッグを備える、スケーリングされたＲ−２Ｒアーキテクチャを有し、前記レッグは、リンク抵抗器によって分離されることを特徴とする請求項３に記載のデジタル・アナログ変換器。
5. 前記リンク抵抗器の少なくとも１つは、従来のＲ−２Ｒアーキテクチャと比較して除去され、残りのレッグ抵抗器は、その除去に整合してスケーリングされることを特徴とする請求項４に記載のデジタル・アナログ変換器。
6. 前記ＤＡＣの前記第１の構成要素は、終端レッグを備え、該終端レッグは、基準信号に直接結合されることを特徴とする請求項１に記載のデジタル・アナログ変換器。
7. 前記ＤＡＣの前記第１の構成要素は、電流源に結合され、該電流源は、前記ラダーのノードに、スケーリングされた電流を注入するように構成されることを特徴とする請求項１に記載のデジタル・アナログ変換器。
8. 前記注入される電流は、前記ラダーの終端レッグに注入されることを特徴とする請求項７に記載のデジタル・アナログ変換器。
9. デジタル入力ワードをアナログ出力電圧信号に変換するデジタル・アナログ変換器（ＤＡＣ）であって、前記ＤＡＣは、抵抗器ラダー構成で提供され、前記ラダーは、基準電圧に結合された終端レッグと、各々が基準電圧に切換え可能に結合された切換え可能な複数のレッグとを含み、前記ＤＡＣの前記レッグの少なくとも１つは、電流源にさらに結合され、該電流源は、前記ＤＡＣの分解能を向上させるように、前記ラダー構成に調節可能な電流を注入するようにしたことを特徴とするデジタル・アナログ変換器。
10. 前記ラダー構成に注入される前記電流は、前記基準電圧に相対してスケーリングされることを特徴とする請求項９に記載のデジタル・アナログ変換器。
11. 前記ラダーは、Ｒ−２Ｒラダー構成として提供され、前記レッグにおいて与えられる抵抗の値は、隣接レッグに結合する回路の部分における抵抗の値の２倍であることを特徴とする請求項９に記載のデジタル・アナログ変換器。
12. 前記ラダーは、第１の部分及び第２の部分にサブ分割され、前記第１及び第２の部分はそれぞれ、ラダー構成で与えられ、前記第１の部分の上部レッグは、結合抵抗器なしで前記第２の部分の下部レッグに直接結合されることによって、前記第１の部分における前記レッグの抵抗が、前記第２の部分における前記レッグの抵抗のスケーリングされた倍数となることを特徴とする請求項１１に記載のデジタル・アナログ変換器。
13. 少なくとも１つのレッグは、セグメント化されることを特徴とする請求項１２に記載のデジタル・アナログ変換器。
14. 前記ラダーの前記第１及び第２の部分は、前記ＤＡＣの第１の構成要素を構成し、該第１の構成要素は、入力デジタルワードの下部をアナログ電圧出力に変換するように適合され、前記ＤＡＣは、第２の構成要素をさらに含み、該第２の構成要素は、前記デジタル入力ワードの上部をアナログ電圧出力に変換するように適合され、前記第２の構成要素の少なくとも一部分は、セグメント化された構造で提供され、前記個々のセグメントの少なくとも１つは、前記デジタル入力ワードの前記下部の総加重未満の加重を有し、前記ＤＡＣは、前記第１の構成要素が、前記第２の構成要素のセグメントの選択に応答して前記第２の構成要素の前記出力を調整するように較正されることを特徴とする請求項１２に記載のデジタル・アナログ変換器。
15. デジタル入力ワードをアナログ出力電圧信号に変換するように適合されたデジタル・アナログ変換器（ＤＡＣ）であって、前記ＤＡＣは、抵抗器ラダー構成で提供される複数のレッグを含み、前記ラダーは、基準電圧に結合された終端レッグと、基準電圧に切換え可能に結合された切換え可能な複数のレッグとを含み、前記ラダーは、第１の部分及び第２の部分にサブ分割され、前記第１及び第２の部分はそれぞれ、ラダー構成で与えられ、前記第１の部分の上部レッグは、結合抵抗器なしで前記第２の部分の下部レッグに直接結合されることによって、前記第１の部分における前記レッグの抵抗は、前記第２の部分における前記レッグの抵抗のスケーリングされた倍数となることを特徴とするデジタル・アナログ変換器。
16. 電流源ＤＡＣをさらに含み、前記電流源ＤＡＣは、前記レッグの少なくとも１つに電流を注入するようにしたことを特徴とする請求項１５に記載のデジタル・アナログ変換器。
17. 前記電流は、前記終端レッグに注入されることを特徴とする請求項１６に記載のデジタル・アナログ変換器。
18. 前記第１及び第２の部分は、前記ＤＡＣの下位構成要素を構成し、該下位構成要素は、デジタル入力ワードの下部を対応する出力電圧に変換するように適合され、前記ＤＡＣは、上位構成要素をさらに含み、該上位構成要素は、前記デジタル入力ワードの上部を変換するように適合され、前記上部は、セグメント化されたアーキテクチャで提供される抵抗器ラダーを含み、前記セグメント化されたアーキテクチャの少なくとも１つのレッグは、前記デジタル入力ワードの前記下部の総加重未満の加重を有し、前記ＤＡＣは、前記上部のセグメントが選択されると、前記上部の出力を調整するのに前記下部が使われるように較正されることを特徴とする請求項１５に記載のデジタル・アナログ変換器。
19. 入力デジタルコードに応答して、アナログ電圧出力をその出力端で与えるデジタル・アナログ変換器（ＤＡＣ）であって、
    前記入力デジタルコードの最上位ビット（ＭＳＢ）を電圧出力に変換する抵抗器ラダー構造を含むメインＤＡＣセクションであって、サブＤＡＣセクションは、前記入力デジタルコードの最下位ビット（ＬＳＢ）を電圧出力に変換する抵抗器ラダー構造を含み、前記メインＤＡＣ及び前記サブＤＡＣの前記出力は、前記ＤＡＣの前記出力を与えるように組み合わされ、前記メインＤＡＣの前記ＬＳＢは、前記サブＤＡＣのフルスケール未満であるが、前記サブＤＡＣの前記ＬＳＢ及び全体的ＤＡＣ伝達関数ＬＳＢより大きいメインＤＡＣセクションと、
    メインＤＡＣコードが選択されると、サブＤＡＣがゼロとフルスケールの間となり、インターフェースデコードは、前記入力デジタルコードをＭＳＢ ＤＡＣワード及びＬＳＢ ＤＡＣワードに分離するように、入力ユーザコードに対するメインＤＡＣ及びサブＤＡＣワードを選択するように構築されたインターフェースデコードと、
    前記メインＤＡＣに対する誤差訂正を格納する較正メモリと、
    選択された誤差訂正を、前記較正メモリから前記ＬＳＢ ＤＡＣワードに加える加算器とを含むことを特徴とするデジタル・アナログ変換器。
20. 前記較正メモリは、前記ＤＡＣの製造試験の間、誤差訂正と共にロードされることを特徴とする請求項１９に記載のデジタル・アナログ変換器。
21. 前記加算器は、前記メインＤＡＣの所定のセグメントが選択されると、前記サブＤＡＣにロードされた前記コードに前記訂正を自動的に加えるように構成されることを特徴とする請求項１９に記載のデジタル・アナログ変換器。
22. デジタル入力ワードを対応する出力電圧に変換するデジタル入力ワード変換方法であって、
    前記デジタル入力ワードを下部及び上部に分割するステップと、
    抵抗器ラダーデジタルアナログ変換器（ＤＡＣ）アーキテクチャの第１の構成要素を使って、前記デジタル入力ワードの前記下部を対応する電圧出力に変換するステップと、
    抵抗器ラダーデジタルアナログ変換器アーキテクチャの第２の構成要素を使って、前記デジタル入力ワードの前記上部を対応する電圧出力に変換するステップであって、前記第２の部分は、セグメント化された構造で提供されるステップと、
    前記変換プロセスにおいて前記第２の構成要素のセグメントが使われると、前記第１の構成要素を使って、前記第２の構成要素の前記出力を調整するステップとを有することを特徴とするデジタル入力ワード変換方法。