CN101924554B

CN101924554B - 电荷耦合流水线模数转换器的共模误差校准电路

Info

Publication number: CN101924554B
Application number: CN 201010220516
Authority: CN
Inventors: 吴俊�; 陈珍海; 季惠才; 黄嵩人; 于宗光
Original assignee: CETC 58 Research Institute
Current assignee: CETC 58 Research Institute
Priority date: 2010-06-30
Filing date: 2010-06-30
Publication date: 2013-07-03
Anticipated expiration: 2030-06-30
Also published as: CN101924554A

Abstract

本发明提供了一种对电荷耦合流水线模数转换器中共模误差进行校准的电路，该电路包括共模误差检测模块、误差量化模块、误差纠正模块和控制器模块。该共模误差校准电路能够自动检测全差分结构电荷耦合流水线模数转换器中由于非理想特性而引起的共模误差，并对该共模误差进行校准，将该共模误差的影响控制在模数转换器的最低分辨率要求以内，以克服工艺波动带来的共模误差对现有电荷耦合流水线模数转换器的精度限制的问题，进一步提高现有电荷耦合流水线模数转换器的转换精度。

Description

电荷耦合流水线模数转换器的共模误差校准电路

技术领域

本发明涉及一种流水线模数转换器的非理想特性的校准实现电路，尤其涉及一种电荷耦合流水线模数转换器中共模误差的校准电路。

背景技术

随着数字信号处理技术的不断发展，电子系统的数字化和集成化是必然趋势。然而现实中的信号大都是连续变化的模拟量，需经过模数转换变成数字信号方可输入到数字系统中进行处理和控制，因而模数转换器在未来的数字系统设计中是不可或缺的组成部分。在宽带通信、数字高清电视和雷达等应用领域，系统要求模数转换器同时具有非常高的采样速率和分辨率。这些应用领域的便携式终端产品对于模数转换器的要求不仅要高采样速率和高分辨率，其功耗还应该最小化。

目前，能够同时实现高采样速率和高分辨率的模数转换器结构为流水线结构模数转换器。流水线结构是一种多级的转换结构，每一级使用低精度的基本结构的模数转换器，输入信号经过逐级的处理，最后由每级的结果组合生成高精度的输出。其基本思想就是把总体上要求的转换精度平均分配到每一级，每一级的转换结果合并在一起可以得到最终的转换结果。由于流水线结构模数转换器可以在速度、功耗和芯片面积上实现最好的折中，因此在实现较高精度的模数转换时仍然能保持较高的速度和较低的功耗。

现有比较成熟的实现流水线结构模数转换器的方式是基于开关电容技术的流水线结构。基于该技术的流水线模数转换器中采样保持电路和各个子级电路的工作也都必须使用高增益和宽带宽的运算放大器。模数转换器的速度和处理精度取决于所使用高增益和超宽带宽的运算放大器负反馈的建立速度和精度。因此该类流水线结构模数转换器设计的核心是所使用高增益和超宽带宽的运算放大器的设计。这些高增益和宽带宽运算放大器的使用限制了开关电容流水线模数转换器的速度和精度，成为该类模数转换器性能提高的主要限制瓶颈，并且精度不变的情况下模数转换器功耗水平随速度的提高呈直线上升趋势。要降低基于开关电容电路的流水线模数转换器的功耗水平，最直接的方法就是减少或者消去高增益和超宽带宽的运算放大器的使用。

电荷耦合流水线模数转换器就是一种不使用高增益和超宽带宽的运算放大器的模数转换器，该结构模数转换器具有低功耗特性同时又能实现高速度和高精度。电荷耦合流水线模数转换器采用电荷耦合信号处理技术。电路中，信号以电荷包的形式表示，电荷包的大小代表不同大小的信号量，不同大小的电荷包在不同存储节点间的存储、传输、加/减、比较等处理实现信号处理功能。通过采用周期性的时钟来驱动控制不同大小的电荷包在不同存储节点间的信号处理便可以实现模数转换功能。

一个电荷耦合流水线模数转换器通常包括以下模块：(1)一个电荷耦合采样保持电路，其用于将模拟输入电压转换成对应大小成比例的电荷包，并将电荷包传输给第一级子级电路；(2)n级基于电荷耦合信号处理技术的子级流水线电路，其用于对采样得到的电荷包进行各种处理完成模数转换和余量放大，并将每一个子级电路的输出数字码输入到延时同步寄存器，且每一个子级电路输出的电荷包进入下一级重复上述过程；(3)最后一级(第n+1级)电荷耦合子级流水线电路，其将第n级传输过来的电荷包重新转换成电压信号，并进行最后一级的模数转换工作，并将本级电路的输出数字码输入到延时同步寄存器，该级电路只完成模数转换，不进行余量放大；(4)延时同步寄存器，其用于对每个子流水级输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块；(5)数字校正电路模块，其用于接收同步寄存器的输出数字码，将接收的数字码进行移位相加，以得到模数转换器数字输出码；(6)时钟信号产生电路，其用于提供前述所有电路模块工作需要的时钟信号；(7)基准信号产生电路，其用于提供前述所有电路模块工作需要的基准信号和偏置信号。

图1所示即为典型全差分结构实现的1.5bit/级电荷耦合子级流水线电路原理图。图1中电路由全差分的信号处理通道10p和10n构成，整个电路包括2个本级电荷传输控制开关11p和11n、2个电荷存储节点14p和14n、6个连接到电荷存储节点的电荷存储电容、2个比较器，2个受比较器输出结果控制的基准电荷选择电路13p和13n，2个连接到本级电荷存储节点的下一级子级电路的电荷传输控制开关12p和12n。电路正常工作时，前级差分电荷包首先通过11p和11n传输并存储在本级电荷存储节点14p和14n，比较器对差分电荷包输入所引起的节点14p和14n之间的电压差变化量与基准信号Vrp和Vrn进行比较，得到本级2位量化输出数字码D1D0；数字输出码D1D0将输出到延时同步寄存器，同时D1D0还将会控制本级的基准信号选择电路11p和13n，使它们分别产生一对互补的基准信号分别控制本级正负端电荷加减电容底板，对由前级传输到本级的差分电荷包进行相应大小的加减处理，得到本级差分余量电荷包；最后，电路完成本级差分余量电荷包由本级向下一级传输，复位信号Vset对本级差分电荷存储节点14p和14n进行复位，完成1.5bit/级电荷耦合流水线子级电路一个完整时钟周期的工作。

在电荷耦合流水线模数转换器中，电荷耦合采样保持电路采样得到的电荷包将会送到后续各级电荷耦合子级流水线电路中进行逐级比较量化处理。对于采用全差分结构实现的电荷耦合流水线模数转换器来说，信号处理在两个信号状态以共模信号为中心互补对称的正、负信号处理通路上同步进行，最后以两个信号通道处理结果的差值作为最终处理结果。输入电压信号首先转换为全差分形式的两个电荷包，分别供后续各级全差分电荷耦合子级流水线电路量化处理，最后得到量化输出结果。

上述电荷耦合流水线模数转换器中，后续各级电荷耦合子级流水线电路对输入电荷包进行处理时其共模电荷包大小一般保持相等不变。在现有的CMOS工艺条件下，由于工艺波动随机性以及其他各类非理性因素的存在，所实现的各级电荷耦合子级流水线电路的共模电荷大小不能严格相等，而是存在一定的共模误差。对于精度在10位以下的电荷耦合流水线模数转换器来说，现有CMOS工艺的工艺波动带来的共模误差可以忽略不计。对于精度达10位以上的电荷耦合流水线模数转换器，现有工艺条件带来的共模误差将不能忽略。假设前一级电荷耦合子级流水线电路处理得到的余量电荷包向下一级电荷耦合子级流水线电路传输时，两级电荷耦合子级流水线电路的共模电荷间存在一个ΔQcm的差值，那么电荷传输节点之间在开始电荷传输时所存在的初始电势差就会出现相应的变化，而该电势差的变化会影响电荷包的传输效率和传输速度，从而引起电荷传输误差。因此要实现精度10位以上的全差分结构高精度电荷耦合流水线模数转换器，必须提供一种对其正、负信号处理通路中共模误差进行校准的电路，以克服各种非理想特性所带来的共模误差对电荷耦合流水线模数转换器动态性能的限制。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种共模误差校准电路，用于对全差分结构电荷耦合流水线模数转换器中共模误差进行校准。

按照本发明提供的技术方案，所述电荷耦合流水线模数转换器的共模误差校准电路包括：

开关选择阵列模块，用于选择输出需检测的共模信号和参考共模信号；

误差量化模块，用于将所述需检测共模信号和参考共模信号进行比较量化并得到量化码；

寄存器及控制器模块，用于控制整个校准电路的工作，提供所述开关选择阵列模块工作所需要的控制码，并对所述量化码进行处理产生误差纠正模块工作所需要的纠错码；

误差纠正模块，用于根据所述纠错码对电荷耦合流水线模数转换器进行共模校准；

所述寄存器及控制器模块包括一个控制器和一个寄存器阵列，其中寄存器阵列由n+2组寄存器组成；控制器控制n+2组寄存器的工作存储状态，控制各组寄存器根据输入的量化码产生纠错码，并不断产生用于开关选择阵列模块工作所需要的控制码；n为电荷耦合流水线模数转换器中除最后一级电荷耦合子级流水线电路之外的电荷耦合子级流水线电路的级数。

所述开关选择阵列模块包括1个对电荷耦合采样保持电路共模信号进行检测的开关单元电路、n+1个对各级电荷耦合子级流水线电路共模信号进行检测的开关单元电路和1个对参考共模信号进行选择的开关电路；其中，n+2个开关单元电路的电路结构相同，输入端均连接到对应所要检测子模块电路中的差分电荷存储节点，即第零开关单元对电荷耦合采样保持电路的共模信号进行检测，第i开关单元对第i级电荷耦合子级流水线电路的共模信号进行检测，0＜i＜n+1，第n+1开关单元对最后一级电荷耦合子级流水线电路的共模信号进行检测；所述n+2个开关单元电路的输出端均连接到误差量化模块的需检测共模信号输入端；所述1个对参考共模信号进行选择的开关电路的输入端连接到输入共模基准信号，输出端连接到误差量化模块的参考共模信号输入端；所述输入共模基准信号为电荷耦合流水线模数转换器中基准信号产生电路所产生的共模参考输出信号。

所述开关选择阵列模块中对输入信号的采样和对采样得到的共模信号的输出均采用源跟随器电路以消除电荷存储节点上所存储的电荷发生电荷分享作用。

所述误差量化模块的输出量化码的格式采用一位串行或多位并行格式。

所述误差量化模块的输出量化码的格式采用一位串行格式时，所使用的对目标校准电路的共模误差校准算法为逐次逼近算法。

所述误差纠正模块对电荷耦合采样保持电路和各级电荷耦合子级流水线电路中共模电荷大小进行补偿的方法为：保持各电路中电荷存储节点的存储电容不变而调整电荷存储节点上的电压。

本发明还提出一种共模误差校准方法，所述方法校准次序为：首先对电荷耦合采样保持电路进行校准，其次对第一级电荷耦合子级流水线电路进行校准，再次对第二级电荷耦合子级流水线电路进行校准，后续各级电荷耦合子级流水线电路采用相同的方式，在前级电路校准完成之后再开始后级电路的校准工作。

本发明实施方案的优点是：能够自动检测全差分结构电荷耦合流水线模数转换器中共模误差，并对该共模误差进行校准，将该共模误差的影响控制在模数转换器的最低分辨率要求以内，以克服工艺波动带来的共模误差对现有电荷耦合流水线模数转换器的精度限制的问题，进一步提高现有电荷耦合流水线模数转换器的转换精度。

附图说明

图1为典型1.5bit/级电荷耦合子级流水线电路原理图；

图2为本发明共模误差校准电路的结构框图；

图3为细化了的本发明共模误差校准电路的结构框图；

图4为本发明开关选择阵列模块电路原理框图；

图5为本发明中共模信号检测选择开关单元电路图；

图6为本发明中参考共模信号选择开关单元电路图；

图7为本发明寄存器及控制器模块结构框图；

图8为本发明误差纠正模块电路结构；

图9为本发明误差纠正单元电路结构原理图；

图10为本发明在1.5bit/级电荷耦合子级流水线电路中的应用示意图。

具体实施方式

下面将结合附图对本发明优选实施例进行详细说明。

如图2所示，本发明对全差分结构电荷耦合流水线模数转换器中共模误差进行校准的电路结构包括：开关选择阵列模块21、误差量化模块22、误差纠正模块23和寄存器及控制器模块24。其中，开关选择阵列模块21用于根据控制码选择输出需检测的共模信号和参考共模信号；误差量化模块22用于将开关选择阵列模块21输出的待检测共模信号和基准共模信号进行比较量化；控制器模块24作用在于控制整个校准电路的工作，提供开关选择阵列模块21工作所需要的控制码，并对误差量化模块22输出的量化码进行处理产生误差纠正模块23工作所需要的纠错码；误差纠正模块23作用在于根据控制器模块提供的纠错码对全差分结构电荷耦合流水线模数转换器中电荷耦合采样保持电路和各电荷耦合子级流水线电路进行共模纠正。

图2所示电路的工作原理为：电路首先由寄存器及控制器模块发出校准模式开始信号，整个共模误差校准电路开始工作；电荷耦合流水线模数转换器输入一个校准基准信号，并且该校准基准信号在整个校准过程中均保持不变；开关选择阵列模块21根据寄存器及控制器模块24提供的控制码选择输出模数转换器中所要校准子电路的共模信号和对应的基准共模信号；误差量化模块22将接收到的所要检测共模信号和对应的基准共模信号进行比较量化得到量化码，并将量化码输出到寄存器及控制器模块24；寄存器及控制器模块24对该量化码进行处理并产生误差纠正模块23工作所需要的纠错码；误差纠正模块23根据寄存器及控制器模块提供的纠错码对全差分结构电荷耦合流水线模数转换器中电荷耦合采样保持电路和各电荷耦合子级流水线电路进行校准。上述校准过程进行时，电路首先对电荷耦合采样保持电路进行校准，其次对各级电荷耦合子级流水线电路由前向后逐级校准，当完成最后一级电荷耦合子级流水线电路的共模校准之后，整个共模校准工作结束。

图3为细化了的本发明共模误差校准电路的结构框图。图中给出的电荷耦合流水线模数转换器30包含了一个电荷耦合采样保持电路300、3(n＝3)级基于电荷耦合信号处理技术的子级流水线电路301～303、最后一级(第n+1级)电荷耦合子级流水线电路304。开关选择阵列模块31根据寄存器及控制器模块34提供的控制码Ctrl(n)依次选择电荷耦合采样保持电路和各电荷耦合子级流水线电路的共模信号进行输出Vcm(n)，同时还根据控制码Ctrl(n)依次选择输出所检测子电路对应的基准共模信号Vr(n)；误差量化模块32将接收到的所要检测子电路共模信号Vcm(n)和对应的基准共模信号Vr(n)之间的误差量进行比较量化得到量化码D(n)，并将量化码D(n)输出到寄存器及控制器模块34；寄存器及控制器模块34对该量化码D(n)进行处理并产生误差纠正模块33工作所需要的纠错码E(n)；误差纠正模块33根据寄存器及控制器模块提供的纠错码E(n)对全差分结构电荷耦合流水线模数转换器中电荷耦合采样保持电路和各电荷耦合子级流水线电路进行校准。

下面详细说明图3中所示共模误差校准电路的工作原理。

输入校准基准信号进入电荷耦合模数转换器30后首先经过电荷耦合采样保持电路300，其用于将输入基准电压信号转换成对应大小成比例的电荷包Q0p和Q0n，并将该电荷包传输给第一级电荷耦合子级流水线电路301；共模校准电路先对电荷耦合采样保持电路300进行共模校准，开关选择阵列模块31根据寄存器及控制器模块34提供的控制码Ctrl(0)选择电荷耦合采样保持电路300的所产生电荷包Q0p和Q0n的共模信号作为输出Vcm(0)，同时开关选择阵列模块31还根据控制码Ctrl(0)选择电荷耦合采样保持电路300所对应的参考共模信号作为输出Vr(0)；误差量化模块32将接收到的电荷耦合采样保持电路共模信号Vcm(0)和对应的基准共模信号Vr(0)之间的误差量进行比较量化得到量化码D(0)，并将量化码D(0)输出到寄存器及控制器模块34；寄存器及控制器模块34对该量化码D(0)进行处理并产生误差纠正模块33工作所需要的纠错码E(0)；误差纠正模块33根据寄存器及控制器模块提供的纠错码E(0)对全差分结构电荷耦合流水线模数转换器中电荷耦合采样保持电路的共模信号进行校准；在完成对电荷耦合采样保持电路的共模校准之后，寄存器及控制器模块34将开关选择阵列模块31所使用的控制码Ctrl(0)改变为Ctrl(1)，校准电路开始第一级电荷耦合子级流水线电路301的共模校准工作。

当校准电路开始对第一级电荷耦合子级流水线电路301进行共模校准工作时，开关选择阵列模块31根据寄存器及控制器模块34提供的控制码Ctrl(1)选择第一级电荷耦合子级流水线电路301对Q0p和Q0n进行处理所产生的余量电荷包Q1p和Q1n的共模信号作为输出Vcm(1)，同时开关选择阵列模块31还根据控制码Ctrl(1)选择电荷耦合采样保持电路301所对应的参考共模信号作为输出Vr(1)；误差量化模块32将接收到的第一级电荷耦合子级流水线电路301的共模信号Vcm(1)和对应的基准共模信号Vr(1)之间的误差量进行比较量化得到量化码D(1)，并将量化码D(1)输出到寄存器及控制器模块34；寄存器及控制器模块34对该量化码D(1)进行处理并产生误差纠正模块33工作所需要的纠错码E(1)；误差纠正模块33根据寄存器及控制器模块提供的纠错码E(1)对第一级电荷耦合子级流水线电路301的共模信号进行校准；在完成对第一级电荷耦合子级流水线电路301的共模校准之后，寄存器及控制器模块34将开关选择阵列模块31所使用的控制码Ctrl(1)改变为Ctrl(2)，校准电路开始第二级电荷耦合子级流水线电路302的共模校准工作。

共模校准电路对第二级电荷耦合子级流水线电路302进行共模校准的工作步骤和对第一级电荷耦合子级流水线电路301进行共模校准的工作步骤完全相同；当共模校准电路完成第二级电荷耦合子级流水线电路302的共模校准工作以后，寄存器及控制器模块34将开关选择阵列模块31所使用的控制码Ctrl(2)改变为Ctrl(3)，共模校准电路开始后一级电荷耦合子级流水线电路的共模校准工作；以此类推，当共模校准电路完成最后一级电荷耦合子级流水线电路304的共模校准工作以后，整个共模校准工作完成。

图4所示为本发明开关选择阵列模块电路原理框图。开关选择阵列模块41包含一系列的对电荷耦合采样保持电路和各级电荷耦合子级流水线电路共模信号进行检测的开关单元电路410、411、412、…、41n、41n+1和对参考共模信号Vr进行选择的开关电路425。其中，对电荷耦合采样保持电路和各级电荷耦合子级流水线电路共模信号进行检测的开关单元电路410、411、412、…、41n、41n+1的电路结构相同，并且它们的输入端连接到对应所要检测子模块电路中的差分电荷存储节点，开关单元410对电荷耦合采样保持电路400的共模信号进行检测，开关单元411对第一级电荷耦合子级流水线电路401的共模信号进行检测，开关单元412对第二级电荷耦合子级流水线电路402的共模信号进行检测，依次类推，开关单元41n对第n级电荷耦合子级流水线电路403的共模信号进行检测，开关单元41n+1对最后一级电荷耦合子级流水线电路404的共模信号进行检测，开关单元电路410、411、412、…、41n、41n+1的输出端连接到均连接到误差量化模块42的Vcm(n)信号输入端，在共模校准过程中仅有一个开关单元电路被选中输出。开关电路425的输入端连接到Vr_in，输出端连接到到误差量化模块42的Vr(n)信号输入端。Vr_in为由电荷耦合流水线模数转换器中基准信号产生模块产生的输入到共模误差校准模块20的共模参考信号。

图5为上述开关选择阵列模块中用于对电荷耦合采样保持电路和各级电荷耦合子级流水线电路共模信号进行检测的开关单元电路原理图。电路基本结构为开关电容共模检测电路，时钟cp和cp1为两相不交叠时钟。当时钟处于cp1相时，开关单元电路对输入信号Vip/Vin进行采样，Vip/Vin信号被采样到采样电容54上；当时钟处于cp相时，存储在采样电容54之上的采样得到输入信号Vip/Vin将会被迭加并输出到Vcm(n)，得到输入信号Vip/Vin的共模信号。

图5所示电路中，由两相不交叠时钟cp和cp1所控制的开关均为普通MOS开关。对输入信号Vip/Vin的采样和对采样共模信号的输出均采用了由时钟控制的源跟随器电路，时钟控制源跟随器电路51和52分别用于对输入信号Vip和Vin进行采样，共模信号的输出采用时钟控制源跟随器电路53作为输出缓冲器。电路中对共模信号的检测之所以采用时钟控制源跟随器电路，是因为输入信号Vip/Vin将分别连接到所要检测电荷耦合采样保持电路和各级电荷耦合子级流水线电路中的两个差分互补电荷存储节点。若采用普通MOS采样开关管的源极或漏极连接到差分互补电荷存储节点，则差分互补电荷存储节点上所存储的电荷会通过MOS采样开关管的源极或漏极和电容54发生电荷分享作用，使差分互补电荷存储节点上所存储的电荷会发生变化，从而使检测得到的共模信号大小发生误差；而采用时钟控制源跟随器电路对信号进行检测，由于源跟随器电路的输入信号连接到MOS管的栅极，不存在电荷注入和泄放通道，因此不会使差分互补电荷存储节点上所存储的电荷会发生变化，从而可以对共模信号实现准确采样。

图6为图4所述开关选择阵列模块中用于对参考共模信号进行选择的开关单元电路原理图。开关电路60在图5中单元电路的基础上增加了一个基准信号选择开关阵列64。电荷耦合流水线模数转换器的基准信号产生电路产生的基准信号Vr_in首先经基准信号选择开关阵列64进行选择，被选择得到的参考共模信号被传输到端点65，V65即为输入参考共模信号。电路对参考共模信号V65的处理过程与图5中电路相同，受两相不交叠时钟cp和cp1控制。当时钟处于cp1相时，开关单元电路对输入参考共模信号V65进行采样，输入参考共模信号V65被采样到采样电容66上；当时钟处于cp相时，存储在采样电容66之上的采样得到输入参考共模信号V65将会被迭加并输出到Vr(n)，得到输出参考共模信号。

图7为本发明寄存器及控制器模块电路结构框图。整个寄存器及控制器模块70其内部模块包括一个控制器71和一个M位寄存器阵列，其中M位寄存器阵列由n+2组M位寄存器(720、721、722、…、72n、72n+1)组成。控制器模块71控制2+1组M位寄存器的工作存储状态，控制各组M位寄存器根据输入的量化码D(n)产生纠错码E(0)～E(n+1)，并不断产生用于图4中所示开关选择阵列模块41工作所需要的控制码Ctrl(n)。控制器71的实现可以采用一个高性能状态机实现，也可以采用一个嵌入式MCU控制。下面详细说明图7中所示电路工作情况。

电路开始共模校准工作时，所有n+2组M位寄存器(720、721、722、…、72n、72n+1)所输出M位纠错码E(0)～E(n+1)均为初始纠错码，即输出均为初始值；控制器首先产生第一组校准控制码Ctrl(0)用于对电荷耦合采样保持电路进行共模校准，电荷耦合采样保持电路将根据初始纠错码E(0)0产生共模误差并被误差量化电路32量化，误差量化电路32产生的量化码D(0)被输入到控制器71中，控制器71根据该量化码D(0)产生第一组M位寄存器720输出所需要的M位新纠错码E(0)1，误差纠正模块33根据寄存器及控制器模块提供的M位新纠错码E(0)1对电荷耦合流水线模数转换器中电荷耦合采样保持电路的共模信号进行校准，在完成对电荷耦合采样保持电路的共模校准之后，控制器模块71将开关选择阵列模块31所使用的控制码Ctrl(0)改变为Ctrl(1)，开始第一级电荷耦合子级流水线电路的共模校准工作，同时第一组M位寄存器720将保存输出的M位新纠错码E(0)1，并保持不变；第一级电荷耦合子级流水线电路将根据初始纠错码E(1)0产生共模误差并被误差量化电路32量化，误差量化电路32产生的量化码D(1)被输入到控制器71中，控制器71根据该量化码D(1)产生第一组M位寄存器721输出所需要的M位新纠错码E(1)1，误差纠正模块33根据寄存器及控制器模块提供的M位新纠错码E(1)1对电荷耦合流水线模数转换器中第一级电荷耦合子级流水线电路的共模信号进行校准，在完成对第一级电荷耦合子级流水线电路的共模校准之后，控制器模块71将开关选择阵列模块31所使用的控制码Ctrl(1)改变为Ctrl(2)，开始第二级电荷耦合子级流水线电路的共模校准工作，同时第二组M位寄存器721将保存输出的M位新纠错码E(1)1，并保持不变；以此类推，当控制器共模校准电路完成最后一级电荷耦合子级流水线电路的共模校准工作以后，第n+2组M位寄存器72n+1将保存输出的M位新纠错码E(n+1)1，并保持不变；此时，控制器71将控制所有n+2组M位寄存器(720、721、722、…、72n、72n+1)所输出M位纠错码保持不变，整个共模校准工作完成。

对于本发明共模误差校准电路，其中误差量化模块的输出量化码的设置可以是一位串行或M(M＞1)位并行格式，M为寄存器的位数，其取值可以是大于1的任意整数。输出量化码的位数和其内部所使用的量化比较器的数目有关，若采用多位并行量化码则需使用多个高精度比较器；而采用单个高精度比较器要得到图7中M位寄存器组输出所需要的M位纠错码则需要连续比较M次，即一位串行输出量化码形式的共模校准的速度要比M位输出量化码形式慢M倍。而通常情况下，模数转换器在处于校准工作模式时，校准所需要的时间不是主要限制因素，校准过程所要追求的目标是在硬件开销最小的情况下精度最大化，在相同的处理精度情况下硬件开销越小越好。因此误差量化模块采用一个高精度低失调电压的比较器电路便可以实现。

由于误差量化模块采用一个比较器，其输出量化码采用一位串行数据格式，要得到图7中任一组N位寄存器输出所需要的N位纠错码则均需要连续比较N次，即对电荷耦合采样保持电路和各级电荷耦合子级流水线电路中任一子级电路的共模校准工作均需要运行N个比较量化周期。假设电路开始对第一级电荷耦合子级流水线电路进行共模校准，而图7中N位寄存器组输出所需要的N位纠错码的位数为8位，则对第一级电荷耦合子级流水线电路进行共模校准过程中需要循环比较8次，以确定8位纠错码。

图8所示为本发明中误差纠正模块电路结构框图。误差纠正模块800其内部包括n+2个共模纠错单元(80、81、82、…、8n、8n+1)，共模纠错单元的个数比电荷耦合模数转换器中电荷耦合子级流水线电路的级数多一个，即电荷耦合采样保持电路加上电荷耦合子级流水线电路的级数。n+2个共模纠错单元(80、81、82、…、8n、8n+1)分别根据移位及控制器模块提供的n+2组纠错码(E(0)、E(1)、…、E(n)、E(n+1))产生用于各级电荷耦合子级流水线电路的共模纠错信号。

在电荷耦合流水线模数转换器中，信号电荷以电荷包大小的形式表示，而电荷包大小可采用Q＝C*V的形式具体实现，因此要实现对电路中的共模电荷进行补偿，可以通过改变电路中电荷存储节点的电压V或者存储电容C来实现。实际电路中，当电路在工艺线上被制造出来以后，电路的物理器件大小均为固定不变，要实现对电容C大小的线性调整会相当困难，而偏置电压则可以通过外部信号进行线性调整。因此，采用保持电容C不变，而调整偏置基准电压V的方法相对更易于实现。

假设要调整纠错的共模电荷大小为ΔQcm，则需要在电荷存储节点的电压上提供一个ΔV的纠错电压量，ΔV满足下式：

ΔV＝ΔQcm/C

其中

C：被纠错子电路中电荷存储节点电容值；

ΔV：需纠错的电压值；

ΔQcm：要调整纠错的共模电荷大小。

图9所示即为本发明中采用调整偏置基准电压V方式的输入共模偏移误差补偿单元电路原理图。误差补偿单元电路90包括一个工作状态控制开关91，用于对基准电压Vref进行分压的第一电阻920、第二电阻921和第三电阻922以及调整输出电压的N-bit DAC 93。当模数转换器进入正常工作模式时，控制信号置0，工作状态控制开关91导通，第一电阻920、第二电阻921和第三电阻922对基准电压Vref进行分压得到一个初始电压输出Vr0，由图7中移位及寄存器电路产生的N位纠错码将会作为N-bit电流型DAC 93的控制码产生一个到地的纠错电流Ic，纠错电流Ic流经第三电阻922到地，这样就会在电阻922上叠加一个ΔV＝Ic×R922的电压量，输出到基准信号输出电路的电压Vset＝Vr0+ΔV。因此，只要控制N位纠错码便可以实现改变输出基准电压的目的。

实际应用时，上述共模补偿单元电路实现采用分布式结构，一般电荷耦合流水线模数转换器中所使用电荷耦合子级流水线电路数目可以达到十几个，这样对该模数转换器进行共模补偿所要使用的共模补偿单元的数目就比较多。而共模补偿单元电路的校准精度取决于其内部N-bit电流型DAC的精度，显然DAC位数越高其精度越高，同时功耗和面积也越大。因此，共模补偿模块复杂度和补偿精度取决于其内部所使用共模补偿单元电路的个数和精度。实际应用时只能根据具体需求适当折衷。

图10为本发明在电荷耦合流水线模数转换器中1.5bit/级电荷耦合子级流水线电路中的一种具体应用。图10中的典型全差分结构实现的1.5bit/级电荷耦合子级流水线电路由全差分的信号处理通道100p和100n构成，电路包括2个本级电荷传输控制开关(101p和101n)、2个电荷存储节点(104p和104n)、6个连接到电荷存储节点的电荷存储电容、2个比较器，2个受比较器输出结果控制的基准电荷选择电路(103p和103n)，2个连接到本级电荷存储节点的下一级子级电路的电荷传输控制开关(102p和102n)。图10所述电路中输入电荷包信号分别存储在电荷存储节点104p和104n上。要实现上述通过保持电容C不变，而调整偏置基准电压V的方法实现对1.5bit/级电荷耦合子级流水线电路中共模电荷大小的调整，只要调整电荷存储节点104p和104n上的一个共模偏置电压信号即可实现。图10中采用的调整方式为对电荷存储节点104p和104n上的复位电压Vset进行补偿。通过调整其他共模偏置电压信号也可以实现同样的功能，在此不再举例。

图10所示应用中，共模校准电路中误差量化模块105输出量化码为1位数据串行格式，寄存器及控制器模块106输出纠错码数据格式为8位纠错码。对1.5bit/级电荷耦合子级流水线电路的校准工作开始时，寄存器及控制器模块106首先输出控制码选通所校准1.5bit/级电荷耦合子级流水线电路对应的开关单元电路108，电荷存储节点104p和104n上的差分信号V104p和V104n以及所检测1.5bit/级电荷耦合子级流水线电路的参考共模信号Vr in通过开关单元电路108进行检测和传输得到共模信号Vcm(0)和参考共模信号Vr；误差量化模块105对共模信号Vcm(0)和参考共模信号Vr之间的误差进行比较量化，得到量化码D1(0)；寄存器及控制器模块106根据误差量化模块105提供的量化码D1(0)产生纠错码E(8)0；共模纠错单元107将根据纠错码E(8)0对1.5bit/级电荷耦合子级流水线电路的共模信号进行调整，电荷存储节点104p和104n的差分信号被调整得到一组新的V104p(0)和V104n(0)，同时8位纠错码的最高位将保持固定。

紧接着，寄存器及控制器模块106再一次选通开关单元电路108，电荷存储节点104p和104n上的新差分信号V104p(0)和V104n(0)通过开关单元电路108进行检测和传输得到新共模信号Vcm(1)，而参考共模信号Vr保持不变；误差量化模块105对共模信号Vcm(1)和参考共模信号Vr之间的误差进行比较量化，得到量化码D1(1)；寄存器及控制器模块106根据误差量化模块105提供的量化码D1(1)产生纠错码E(8)1；共模纠错单元107将根据纠错码E(8)1对1.5bit/级电荷耦合子级流水线电路的共模信号进行调整，电荷存储节点104p和104n的差分信号被调整得到一组新的V104p(1)和V104n(1)，同时8位纠错码的最高位和次高位数据将保持固定。依次类推，共模校准电路将继续对共模信号进行调整，同时得到不断调整的量化码和纠错码，循环比较8次，直到8位纠错码的最低位数据被调整之后，8位纠错码将保持不变，对1.5bit/级电荷耦合子级流水线电路的共模校准工作完成。

可以看出上述采用一位量化器的共模校准电路对1.5bit/级电荷耦合子级流水线电路的校准算法为逐次逼近算法。首先确定纠错码的最高位，其次确定纠错码的次高位，最后确定纠错码的最低位，当纠错码所有位数均确定之后，纠错码的所有位数将保持不变，对1.5bit/级电荷耦合子级流水线电路的共模校准工作结束。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种电荷耦合流水线模数转换器的共模误差校准电路，其特征是：包括

2.根据权利要求1所述共模误差校准电路，其特征在于所述开关选择阵列模块包括1个对电荷耦合采样保持电路共模信号进行检测的开关单元电路、n+1个对各级电荷耦合子级流水线电路共模信号进行检测的开关单元电路和1个对参考共模信号进行选择的开关电路；其中，n+2个开关单元电路的电路结构相同，输入端均连接到对应所要检测子模块电路中的差分电荷存储节点，即第零开关单元对电荷耦合采样保持电路的共模信号进行检测，第i开关单元对第i级电荷耦合子级流水线电路的共模信号进行检测，0＜i＜n+1，第n+1开关单元对最后一级电荷耦合子级流水线电路的共模信号进行检测；所述n+2个开关单元电路的输出端均连接到误差量化模块的需检测共模信号输入端；所述1个对参考共模信号进行选择的开关电路的输入端连接到输入共模基准信号(Vr_in)，输出端连接到误差量化模块的参考共模信号输入端；所述输入共模基准信号(Vr_in)为电荷耦合流水线模数转换器中基准信号产生电路所产生的共模参考输出信号。

3.根据权利要求2所述共模误差校准电路，其特征在于所述开关选择阵列模块中对输入信号的采样和对采样得到的共模信号的输出均采用源跟随器电路以消除电荷存储节点上所存储的电荷发生电荷分享作用。

4.根据权利要求1所述共模误差校准电路，其特征在于所述误差量化模块的输出量化码的格式采用一位串行或多位并行格式。

5.根据权利要求1所述共模误差校准电路，其特征在于所述误差量化模块的输出量化码的格式采用一位串行格式时，所使用的对目标校准电路的共模误差校准算法为逐次逼近算法。

6.根据权利要求1所述共模误差校准电路，其特征在于所述误差纠正模块对电荷耦合采样保持电路和各级电荷耦合子级流水线电路中共模电荷大小进行补偿的方法为：保持各电路中电荷存储节点的存储电容不变而调整电荷存储节点上的电压。

7.一种共模误差校准方法，其特征是，所述方法所用的共模误差校准电路包括：

所述寄存器及控制器模块包括一个控制器和一个寄存器阵列，其中寄存器阵列由n+2组寄存器组成；控制器控制n+2组寄存器的工作存储状态，控制各组寄存器根据输入的量化码产生纠错码，并不断产生用于开关选择阵列模块工作所需要的控制码；n为电荷耦合流水线模数转换器中除最后一级电荷耦合子级流水线电路之外的电荷耦合子级流水线电路的级数；

所述方法的校准次序为：首先对电荷耦合采样保持电路进行校准，其次对第一级电荷耦合子级流水线电路进行校准，再次对第二级电荷耦合子级流水线电路进行校准，后续各级电荷耦合子级流水线电路采用相同的方式，在前级电路校准完成之后再开始后级电路的校准工作。