CN104092462B - 具有数字后台校准功能的电荷耦合流水线模数转换器 - Google Patents

Abstract

本发明提供了一种具有数字后台校准功能的电荷耦合流水线模数转换器，其包括电荷耦合采样保持电路、伪随机调制的基于电荷耦合信号处理技术的流水线子级电路、N‑1级基于电荷耦合信号处理技术的流水线子级电路、第N+1级N‑bit Flash 模数转换器电路、伪随机码产生电路、后台误差纠正模块、后台误差估计模块、求平均模块、基准信号产生电路和时钟信号产生电路。本发明能够自动检测全差分结构电荷耦合流水线模数转换器电路正常工作之后由于温度和电压波动带来的误差，并对这些误差进行校准，将影响控制在模数转换器的最低分辨率要求以内，以克服各类非理想特性所造成的误差对现有电荷耦合流水线模数转换器的精度限制的问题，进一步提高模数转换器的转换精度。

Description

具有数字后台校准功能的电荷耦合流水线模数转换器

技术领域

本发明涉及一种流水线模数转换器，尤其涉及一种具有各类误差校准功能的电荷耦合流水线模数转换器。

背景技术

随着数字信号处理技术的不断发展，电子系统的数字化和集成化是必然趋势。然而现实中的信号大都是连续变化的模拟量，需经过模数转换变成数字信号方可输入到数字系统中进行处理和控制，因而模数转换器在未来的数字系统设计中是不可或缺的组成部分。在宽带通信、数字高清电视和雷达等应用领域，系统要求模数转换器同时具有非常高的采样速率和分辨率。这些应用领域的便携式终端产品对于模数转换器的要求不仅要高采样速率和高分辨率，其功耗还应该最小化。

目前，能够同时实现高采样速率和高分辨率的模数转换器结构为流水线结构模数转换器。流水线结构是一种多级的转换结构，每一级使用低精度的基本结构的模数转换器，输入信号经过逐级的处理，最后由每级的结果组合生成高精度的输出。其基本思想就是把总体上要求的转换精度平均分配到每一级,每一级的转换结果合并在一起可以得到最终的转换结果。由于流水线结构模数转换器可以在速度、功耗和芯片面积上实现最好的折中，因此在实现较高精度的模数转换时仍然能保持较高的速度和较低的功耗。

现有比较成熟的实现流水线结构模数转换器的方式是基于开关电容技术的流水线结构。基于该技术的流水线模数转换器中采样保持电路和各个子级电路的工作也都必须使用高增益和宽带宽的运算放大器。模数转换器的速度和处理精度取决于所使用高增益和超宽带宽的运算放大器负反馈的建立速度和精度。因此该类流水线结构模数转换器设计的核心是所使用高增益和超宽带宽的运算放大器的设计。这些高增益和宽带宽运算放大器的使用限制了开关电容流水线模数转换器的速度和精度，成为该类模数转换器性能提高的主要限制瓶颈，并且精度不变的情况下模数转换器功耗水平随速度的提高呈直线上升趋势。要降低基于开关电容电路的流水线模数转换器的功耗水平，最直接的方法就是减少或者消去高增益和超宽带宽的运算放大器的使用。

电荷耦合流水线模数转换器就是一种不使用高增益和超宽带宽的运算放大器的模数转换器，该结构模数转换器具有低功耗特性同时又能实现高速度和高精度。电荷耦合流水线模数转换器采用电荷耦合信号处理技术。电路中，信号以电荷包的形式表示，电荷包的大小代表不同大小的信号量，不同大小的电荷包在不同存储节点间的存储、传输、加/减、比较等处理实现信号处理功能。通过采用周期性的时钟来驱动控制不同大小的电荷包在不同存储节点间的信号处理便可以实现模数转换功能。

在电荷耦合流水线模数转换器中，电荷耦合采样保持电路采样得到的电荷包将会送到后续各级电荷耦合子级流水线电路中进行逐级比较量化处理。对于采用全差分结构实现的电荷耦合流水线模数转换器来说，信号处理在两个信号状态以共模信号为中心互补对称的正、负信号处理通路上同步进行，最后以两个信号通道处理结果的差值作为最终处理结果。输入电压信号首先转换为全差分形式的两个电荷包，分别供后续各级全差分电荷耦合子级流水线电路量化处理，最后得到量化输出结果。

图1所示为专利号为200910264739.2的发明中给出的最基本的电荷耦合流水线模数转换器电路结构框图。一个电荷耦合流水线模数转换器通常包括：一个电荷耦合采样保持电路0、n级基于电荷耦合信号处理技术的流水线子级电路1～3、最后一级(第n+1级)N-bit Flash模数转换器电路4、延时同步寄存器5、数字校正电路模块6、基准信号产生电路7和时钟信号产生电路8。另外工作模式控制模块也是模数转换器工作所必须的辅助工作模块，该模块未在图中标识出来。

图2所示即为典型全差分结构实现的1.5bit/级电荷耦合子级流水线电路原理图。图2中电路由全差分的信号处理通道20p和20n构成，整个电路包括2个本级电荷传输控制开关(21p和21n)、2个电荷存储节点(24p和24n)、6个连接到电荷存储节点的电荷存储电容、2个比较器，2个受比较器输出结果控制的基准电荷选择电路(23p和23n)，2个连接到本级电荷存储节点的下一级子级电路的电荷传输控制开关(22p和22n)。电路正常工作时，前级差分电荷包首先通过21p和21n传输并存储在本级电荷存储节点24p和24n，比较器对差分电荷包输入所引起的节点24p和24n之间的电压差变化量与基准信号Vrp和Vrn进行比较，得到本级2位量化输出数字码D1D0；数字输出码D1D0将输出到延时同步寄存器，同时D1D0还将会控制本级的基准信号选择电路23p和23n，使它们分别产生一对互补的基准信号分别控制本级正负端电荷加减电容底板，对由前级传输到本级的差分电荷包进行相应大小的加减处理，得到本级差分余量电荷包；最后，电路完成本级差分余量电荷包由本级向下一级传输，复位信号Vset对本级差分电荷存储节点24p和24n进行复位，完成1.5bit/级电荷耦合流水线子级电路一个完整时钟周期的工作。

采用全差分结构进行信号处理具有非常好的抗共模干扰特性，并且可以使输入信号范围扩大为单端形式的两倍。然而要实现全差分结构信号处理电路的高性能，其进行信号处理的正、负信号处理通路必须严格对称；同时，上述电荷耦合流水线模数转换器中，后续各级电荷耦合子级流水线电路对输入电荷包进行处理时其共模电荷包大小一般保持相等不变。然而，在现有的CMOS工艺条件下，由于工艺波动随机性以及其他各类非理性因素的存在，所实现的正、负信号处理通路不能严格对称，各级电荷耦合子级流水线电路的共模电荷大小不能严格相等，而是存在一定的差模和共模误差。对于精度在10位以下的电荷耦合流水线模数转换器来说，现有CMOS工艺的工艺波动带来的误差可以忽略不计。对于精度达10位以上的电荷耦合流水线模数转换器，现有工艺条件带来的元器件失配差模误差和共模误差将不能忽略。

因此要实现精度10位以上的全差分结构高精度电荷耦合流水线模数转换器，必须对其正、负信号处理通路中元器件失配所带来的差模误差和各类共模误差进行校准，以克服各种非理想特性所带来的差模及共模误差对电荷耦合流水线模数转换器性能的限制。专利号为201010110526.7和201010220516.9的发明分别提供了针对电荷耦合模数转换器的差模和共模误差进行校准的技术，能够自动检测全差分结构电荷耦合流水线模数转换器中因工艺波动所引起的差模和共模误差，并对该误差进行校准，提高现有电荷耦合流水线模数转换器的转换精度。然而该专利技术当校准模式结束进入正常工作模式一段时间后，对于温度和电压波动引起的误差则无法作出校准处理，该类误差将会直接叠加在输出结果上，影响模数转换器的转换精度。为解决该问题，需要提供一种可在电路进入正常工作模式后对温度和电压波动误差进行自适应校准的装置。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种全差分结构、具有差模和共模误差校准功能的电荷耦合流水线模数转换器电路，以实现更高的精度。

按照本发明提供的方案，所述具有数字后台校准功能的电荷耦合流水线模数转换器，包括电荷耦合采样保持电路，所述电荷耦合采样保持电路的输出依次连接多级电荷耦合子级流水线电路，再连接最后一级Flash模数转换器电路；还包括基准信号产生电路和时钟信号产生电路，其特征是：所述多级电荷耦合子级流水线电路的每一级和最后一级Flash模数转换器电路的输出数字码均连接到后台误差纠正模块，其中除第一级外的每一级电路的输出数字码连接到求平均模块；多级电荷耦合子级流水线电路中的第一级为伪随机调制的电荷耦合子级流水线电路，最后一级Flash模数转换器电路没有模拟电荷包输出；伪随机码产生电路分别连接到第一级电荷耦合子级流水线电路和后台误差纠正模块；所述求平均模块对除第一级电荷耦合子级流水线电路输出数字码之外的电荷耦合子级流水级电路的输出数字码进行平均处理，并将平均码输出给后台误差纠正模块；后台误差估计模块根据所述后台误差纠正模块所提供的误差原码进行实时误差估计，并将纠错码反馈给后台误差纠正模块；后台误差纠正模块对各级流水线子级电路提供的输出码、伪随机码产生电路产生的伪随机码、求平均模块所提供的平均码和后台误差估计模块提供的纠错码进行处理得到模数转换器的最终输出。

所述伪随机调制的电荷耦合子级流水线电路单端形式包括：一个电荷传输控制开关，电荷传输控制开关的一端接下一级电荷耦合子级流水线电路的电荷存储节点，另一端是本级电路的电荷存储节点；所述本级电路的电荷存储节点分别通过第一电容连接伪随机序列调制的子模数转换器，通过第二电容连接子数模转换器的输出基准信号，同时还通过一个复位开关连接到复位信号，伪随机码产生电路生成的伪随机序列输入到伪随机序列调制的子模数转换器电路，伪随机序列调制的子模数转换器输出数字码连接子数模转换器。

所述伪随机调制的电荷耦合子级流水线电路的全差分形式由两组连接方式相同的所述单端形式电荷耦合子级流水线电路互补连接构成，控制时钟的工作相位和单端形式相同。

所述伪随机序列调制的子模数转换器中，伪随机码产生电路生成的伪随机序列控制子模数转换器电路中比较器的参考电压，使得伪随机序列调制的子模数转换器电路中的比较器之间的参考电压成伪随机性质变化，比较器阵列之间的高低位随伪随机序列而变化，从而消除比较器的失调电压对流水线模数转换器转换特性的影响。

所述伪随机序列调制的子模数转换器电路输出的温度计码具有伪随机性质，温度计码之间不再有高低位之分，伪随机序列调制的子模数转换器电路输出的具有伪随机性质的温度计码调制子数模转换器电路。

本发明的优点是：能够自动检测全差分结构电荷耦合流水线模数转换器中由于非理想特性而引起的差模误差、共模误差、输入共模电压偏移误差和电路正常工作之后由于温度和电压波动带来的误差，并对这些误差进行校准，将这些误差的影响控制在模数转换器的最低分辨率要求以内，以克服各类非理想特性所造成的误差对现有电荷耦合流水线模数转换器的精度限制的问题，进一步提高现有电荷耦合流水线模数转换器的转换精度。

附图说明

图1为现有典型电荷耦合流水线模数转换器结构框图。

图2为典型1.5bit/级电荷耦合子级流水线电路原理图。

图3为本发明具有数字后台校准功能的电荷耦合流水线模数转换器结构框图。

图4为典型电荷耦合采样保持电路原理图。

图5为本发明中伪随机调制的流水线子级电路结构框图。

图6为本发明中伪随机码产生电路结构框图。

图7为本发明中伪随机码对子ADC电路的调制原理图。

图8为本发明中后台误差纠正模块结构框图。

具体实施方式

如图3所示，本发明设计具有数字后台校准功能的的电荷耦合流水线模数转换器包括：一个电荷耦合采样保持电路、一个伪随机调制的基于电荷耦合信号处理技术的流水线子级电路、N－1级基于电荷耦合信号处理技术的流水线子级电路、最后一级(第N+1级)N-bit Flash模数转换器电路、伪随机码产生电路、后台误差纠正模块、后台误差估计模块、求平均模块、基准信号产生电路和时钟信号产生电路。另外工作模式控制模块也是模数转换器工作所必须的辅助工作模块，该模块未在图中标识出来。

图3中电路基本工作原理如下：输入模拟电压信号Vin首先经电荷耦合采样保持电路转换成一个大小为Qp0－Qn0的电荷包，当第一级伪随机调制的流水线子级电路的电荷传输控制开关打开时，该电荷包被传输到第一级伪随机调制的流水线子级电路；第一级流水线子级电路接收电荷包完成之后立即将该电荷包同基准信号进行比较量化，得到本级的k1位量化输出数字码，本级比较器的k1位量化输出数字码将输出到后台误差纠正模块，量化输出数字码还将会控制本级基准信号对电荷包进行相应大小的加减处理，得到本级的大小为Qp1－Qn1余量电荷包，在时钟相位切换之后，本级电路的余量电荷包通过下一级的电荷传输控制开关进入第二级流水线子级电路并且重复上述过程，产生k2位量化输出数字码，该输出码在输出到后台误差纠正模块的同时还输出到求平均模块；以次类推，当第N级子级流水线电路完成本级转换工作时将得到大小为Qpn－Qnn的余量电荷包，并产生kn位量化输出数字码输出到后台误差纠正模块的同时还输出到求平均模块；当第N级子级电路的大小为Qpn－Qnn的余量电荷包通过电荷传输控制开关量传输到最后一级(第N+1级)N-bitFlash模数转换器电路时，该级电路将对接收到的电荷包进行最后一级的模数转换工作，并将本级电路的kn+1位输出数字码输入到后台误差纠正模块的同时还输出到求平均模块，不过该级电路只完成模数转换，不进行余量处理；求平均模块对第2级到第N+1级流水线子级电路的输出进行平均处理，并将平均码输出给后台误差纠正模块；后台误差估计模块根据后台误差纠正模块所提供的误差原码进行实时误差估计，并将纠错码反馈给后台误差纠正模块；后台误差纠正模块对各级流水线子级电路提供的输出码、伪随机机产生模块产生的伪随机码、求平均模块所提供的平均码和后台误差纠正模块提供的纠错码进行处理得到模数转换器的最终输出Dout。前述所有电路模块工作需要的时钟信号由时钟信号产生电路提供，所有电路模块工作需要的基准信号和偏置信号基准信号产生电路提供。

如图4所示，本发明的电荷耦合采样保持电路包括电荷传输控制开关、通用MOS开关、采样电容和控制电路工作的时钟。这里以最简单的采样和保持两相时钟说明电路的工作原理，实际电路的工作控制时钟将复杂得多。在采样时钟相位有效时，输入电压信号通过开关Kts输入，将输入电压Vinp和Vinn连接到采样电容的顶极板，采样电容的底板通过开关Kbs连接到共模电压Vcmi，输入电压就以一定量电荷的形式存储在采样电容上；保持时钟相位有效时，采样电容的顶极板通过开关Kth连接到共模电压Vcmi，采样电容的底极板通过电荷传输控制开关将前半时钟相位采样得到的电荷包传输给第一级子级流水线电路，完成采样保持功能。整个采样保持过程中，输入全差分电压信号大小为Vd，输出电荷包大小为Qd，在理想情况下它们之间具有如下关系式：

Qd＝Qp-Qn＝Vd*Cs＝(Vinp-Vinn)*Cs (1)

通过上式可以看出，在理想情况下采样保持电路得到的差分电荷包Qd的大小与输入全差分电压信号Vd大小成正比关系。

要采用电荷耦合技术实现本发明所述的模数转换器，最核心的一个问题就是电荷包的存储传输、比较量化以及加减运算等关键步骤在现有的工艺条件下(特别是普通CMOS工艺)能够实现。本发明中所有电荷均以电子形式说明，采用空穴的形式也可以实现相关电荷传输，只要采用互补的相关器件和控制信号的工作模式便可实现。

所述电荷耦合采样保持电路由开关、电容和控制电路工作的时钟经电路连接构成。前半时钟相位有效时，输入信号通过开关输入，将输入电压连接到采样电容的顶极板，共模电压通过开关连接到采样电容的底板，输入电压就以一定量电荷的形式存储在采样电容；后半时钟相位有效时，采样电容的顶极板连接到共模电压，采样电容的底极板通过开关将前半时钟相位采样得到的电荷包传输给第一级伪随机调制的流水线子级电路，完成采样保持功能。

图5所示为所述基于电荷耦合信号处理技术的伪随机调制的流水线子级电路50的单端实现形式，包括一个电荷传输控制开关55，电荷传输控制开关55的一端接下一级电荷耦合子级流水线电路的电荷存储节点，另一端是本级电路的电荷存储节点54，连接到本级电荷传输控制开关51，所述本级电路的电荷存储节点54分别通过第一电容连接伪随机序列调制的子ADC 52，通过第二电容连接子DAC 53的输出基准信号，同时还通过一个复位开关连接到复位信号Vset，伪随机码产生电路56生成的伪随机序列输入到伪随机序列调制的子ADC 52，伪随机序列调制的子ADC 52输出数字码连接子DAC 53；所述基准信号由子DAC根据子ADC输出结果控制的基准信号选择电路产生。实际使用的全差分形式由两组连接方式相同的上述单端形式电荷耦合子级流水线电路互补连接构成，控制时钟的工作相位和单端形式相同。对于伪随机在电荷耦合流水线模数转换器的第一级电路中的作用方式，本实施例中采用的是伪随机码作用于子ADC模块，将伪随机码作用于子DAC模块的方式也成立，不过配套的数字算法不同。

所述伪随机码产生电路56的一个实例如图6所示。该电路为一般的线性移位寄存器。能产生2¹⁵个时钟周期长度的伪随机序列，总共有28个抽头，每个抽头不会自相关，抽头之间也不会相关。由Q0～Q27中抽取出8个节点作为伪随机信号产生点，记为S1_PN1、S1_PN2、S2_PN1、S2_PN2。其中S1_PN1、S1_PN2送到第一级子模数转换器，S2_PN1、S2_PN2送到第二级子模数转换器。S1_PN1、S2_PN1为1比特序列，用于噪声信号的注入；S1_PN2、S2_PN2为3比特序列，用于标示8个采样电容。

图7所示为本发明伪随机序列调制子ADC电路的原理图。伪随机序列调制的子ADC电路301包括2^K-1组由伪随机序列PR₁～PR₂ ^K-1控制的参考电压选通电路301、302、···、303，311、312、···、313和2^K个动态锁存比较器阵列321、322、···、323。伪随机序列PR₁～PR₂ ^K-1由伪随机码产生电路生成，伪随机序列PR₁～PR₂ ^K-1控制选通电路301、302、···、303，使得选择一组高电平Ref_p1～Ref_p2 ^K-2生成一组高电平信号Vref_p1～Vref_p2 ^K-2，伪随机序列PR₁～PR₂ ^K-1控制选通电路311、312、···、313，使得选择一组低电平Ref_n1～Ref_n2 ^K-2生成一组低电平信号Vref_n1～Vref_n2 ^K-2，伪随机序列PR₁～PR₂ ^K-1分别控制2^K-2组选通电路301、302、···、303中的2^K-1个开关，伪随机序列PR₁～PR₂ ^K-1的顺序可以是任意的，只要在这2^K-2组选通电路301、302、···、303中不重复即可，伪随机序列PR₁～PR₂ ^K-1分别控制2^K-2组选通电路311、312、···、313中的2^K-1个开关，伪随机序列PR₁～PR₂ ^K-1的顺序可以是任意的，只要在这2^K-1组选通电路311、312、···、313中不重复即可。两组高低电平信号Vref_p1～Vref_p2 ^K-2、Vref_n1～Vref_n2 ^K-2输出到2^K个组动态锁存比较器阵列321、322、···、323的参考电压输入端，Vref₁～Vref₂ ^K-1信号输出到2^K个动态锁存比较器阵列321、322、···、323的参考电压输入端的顺序也可以是任意的，但必须确保当动态锁存比较器阵列321、322、···、323的参考电压输入端的正端为Vref_p1～Vref_p2 ^K-2中的一个时，该比较器的参考电压输入端的负端必须是Vref_n1～Vref_n2 ^K-2中与正端相对应的那个，2^K个动态锁存比较器阵列321、322、···、323通过对输入信号V_ip、V_in和参考电压Vref_p1～Vref_p2 ^K-2，Vref_n1～Vref_n2 ^K-2进行比较量化，生成两组相位相反的温度计码T₁、T_n1，···，T₂ ^K、T_n2 ^K，由于参考电压Vref_p1～Vref_p2 ^K-2，Vref_n1～Vref_n2 ^K-2信号由伪随机序列PR₁～PR₂ ^K-1选通得到，因此动态锁存比较器阵列321、322、···、323输出的温度计T₁、T_n1，···，T₂ ^K、T_n2 ^K具有伪随机性质，所以这2^K个动态锁存比较器321、322、···、323的顺序可以是任意的，即在随机序列调制的子ADC电路201中的比较器的位置摆放没有高低位之分，温度计T₁、T_n1，···，T₂ ^K、T_n2 ^K作为伪随机序列调制的子ADC电路201的最终输出。高低电平Ref_p1～Ref_p2 ^K-2，Ref_n1～Ref_n2 ^K-2由基准电路产生，其中Ref_p1～Ref_p2 ^K-2电平为从高到低，Ref_n1～Ref_n2 ^K-2电平为从低到高，Ref_p2 ^K-2大于Ref_n2 ^K-2，Ref_p1～Ref_p2 ^K-2～Ref_n2 ^K-2～Ref_n1可以是成等差排列的参考电平，也可以是在等差排列的基础上加入了随机或伪随机抖动信号的参考电平，或是具有其他特性的从高至低排列的参考电平。伪随机序列PR₁～PR₂ ^K-1控制的开关可以用单独的NMOS、PMOS或CMOS传输门电路实现。

本发明所述的求平均模块，具体实现方式多种多样，可以采用存储器存储一定数据然后求取平均的方式进行，在此不再详细说明。

如图8所示即为一种可以采用的后台误差纠正模块，由误差估计模块得到校正参数b₁和p₃的值，连同模数转换器后级数字输出D_res一并送入误差纠正模块。根据公式，利用p₃和D_res的值可得到子模块f(D_res,p₃)的结果如下：

其中p₃为b₃和b₁的函数，是数字后台校正中实际用到的校正参数，p₃＝-(b₃/b₁)。b₃和b₁均为误差估计公式的变量参考系数，由实验统计结果设定。为了简化硬件设计，可以把函数f(D_res,p₃)做成以p₃和D_res为变量的二维查找表存储在ROM中，通常对于每一个D_res值只需要64-kBits大小的ROM就可以存储足够覆盖温度和工艺变化的p₃参数。

将上式结果和b₁的值代入下式求出校正后的后级数字输出D_res,corr，

最后将插入模数转换器的伪随机序列从数字输出中消除，并将模数转换器各级输出编码，得到最终数字输出结果。

由上可见，本发明具有如下优点：能够自动检测全差分结构电荷耦合流水线模数转换器电路正常工作之后由于温度和电压波动带来的误差，并对这些误差进行校准，将这些误差的影响控制在模数转换器的最低分辨率要求以内，以克服各类非理想特性所造成的误差对现有电荷耦合流水线模数转换器的精度限制的问题，进一步提高现有电荷耦合流水线模数转换器的转换精度。

Claims (5)

1.具有数字后台校准功能的电荷耦合流水线模数转换器，包括电荷耦合采样保持电路，所述电荷耦合采样保持电路的输出依次连接多级电荷耦合子级流水线电路，再连接最后一级Flash模数转换器电路；还包括基准信号产生电路和时钟信号产生电路，其特征是：所述多级电荷耦合子级流水线电路的每一级和最后一级Flash模数转换器电路的输出数字码均连接到后台误差纠正模块，其中除第一级外的每一级电路的输出数字码连接到求平均模块；多级电荷耦合子级流水线电路中的第一级为伪随机调制的电荷耦合子级流水线电路，最后一级Flash模数转换器电路没有模拟电荷包输出；伪随机码产生电路分别连接到第一级电荷耦合子级流水线电路和后台误差纠正模块；所述求平均模块对除第一级电荷耦合子级流水线电路输出数字码之外的电荷耦合子级流水级电路的输出数字码进行平均处理，并将平均码输出给后台误差纠正模块；后台误差估计模块根据所述后台误差纠正模块所提供的误差原码进行实时误差估计，并将纠错码反馈给后台误差纠正模块；后台误差纠正模块对各级流水线子级电路提供的输出码、伪随机码产生电路产生的伪随机码、求平均模块所提供的平均码和后台误差估计模块提供的纠错码进行处理得到模数转换器的最终输出。

2.根据权利要求1所述具有数字后台校准功能的电荷耦合流水线模数转换器，其特征是，所述伪随机调制的电荷耦合子级流水线电路单端形式包括：一个电荷传输控制开关，电荷传输控制开关的一端接下一级电荷耦合子级流水线电路的电荷存储节点，另一端是本级电路的电荷存储节点；

所述本级电路的电荷存储节点分别通过第一电容连接伪随机序列调制的子模数转换器，通过第二电容连接子数模转换器的输出基准信号，同时还通过一个复位开关连接到复位信号，伪随机码产生电路生成的伪随机序列输入到伪随机序列调制的子模数转换器电路，伪随机序列调制的子模数转换器输出数字码连接子数模转换器。

3.根据权利要求2所述具有数字后台校准功能的电荷耦合流水线模数转换器，其特征在于，所述伪随机调制的电荷耦合子级流水线电路的全差分形式由两组连接方式相同的所述单端形式电荷耦合子级流水线电路互补连接构成，控制时钟的工作相位和单端形式相同。

4.根据权利要求2所述具有数字后台校准功能的电荷耦合流水线模数转换器，其特征在于，所述伪随机序列调制的子模数转换器中，伪随机码产生电路生成的伪随机序列控制子模数转换器电路中比较器的参考电压，使得伪随机序列调制的子模数转换器电路中的比较器之间的参考电压成伪随机性质变化，比较器阵列之间的高低位随伪随机序列而变化，从而消除比较器的失调电压对流水线模数转换器转换特性的影响。

5.根据权利要求2所述具有数字后台校准功能的电荷耦合流水线模数转换器，其特征在于，所述伪随机序列调制的子模数转换器电路输出的温度计码具有伪随机性质，温度计码之间不再有高低位之分，伪随机序列调制的子模数转换器电路输出的具有伪随机性质的温度计码调制子数模转换器电路。