CN101023583B - 数模转换器及数模转换方法 - Google Patents

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Abstract

描述了一种DAC架构。所述架构尤其适于基于数字输入字来提供模拟电压输出。所述架构包括电阻器梯配置，所述电阻器梯配置可细分成适于转换所述输入字的低部的第一部件以及适于转换所述输入字的高部的第二部件。所述DAC被校准，使得当从所述第二部件中选择特定段时，所述第一部件可以用于调节所述第二部件的输出。

Description

数模转换器及数模转换方法
技术领域
本发明涉及数模转换器(DAC)，具体而言涉及使用电阻梯配置来实施的DAC结构。本发明更为具体地涉及基于R-2R配置的DAC结构。
背景技术
DAC在现有技术中是公知的。它们用于将通常以二进制码形式提供的输入数字信号转换成对应的电压或电流形式的模拟输出信号。这是利用开关或电阻器网络或电流源来实现的。
公知的DAC结构的例子在Dempsey等人的美国专利5 764 174(USP’174)中给出，该专利转让给本申请的受让人，该专利的内容通过引用结合于此。USP‘174描述了包括多个支路的R-2R梯结构。每个支路都对器件的分辨率有贡献，以致在该结构中提供的支路越多，分辨率越高。然而，当将更多的支路添加到该梯结构中时，亦必须添加多个需要被适当地比例缩放的对应的开关。开关的添加不是微不足道的工作，因为每个新的开关需要根据在前的开关来被适当地比例缩放。开关的比例缩放由发明USP’174解决，该发明提供控制电路，使得针对基准值来控制开关的导通电阻。但是，如果期望DAC有高分辨率，则在将开关保持在合理的工作参数以及在电路布局上提供足够的面积来容纳大数量的开关方面，仍然存在问题。
高分辨率DAC的另一个问题是DAC的线性和单调性受到部件匹配的限制。随机部件失配可能减小DAC结构的单调性和线性。该问题传统上通过激光微调部件调整它们的值来解决，或者通过在板上合并校准电路来解决。
因此，有必要提供一种适于提供高DAC分辨率并且有助于DAC线性误差的校准的DAC配置。
发明内容
因此，本发明的第一实施例提供了适于将数字输入字转换成模拟输出电压信号的数模转换器(DAC)，所述字分成高部和低部，该DAC包括：第一部件，其包括由所述字的低部控制的电阻器梯DAC并产生输出电压；以及第二部件，其包括由所述字的高部控制的电阻器梯DAC并产生输出电压。第二部件是分段式的，各个段中的至少一个具有小于所述字的高部的1LSB的权重，且第一部件进一步适于响应于第二部件的段的选择而调节第二部件的输出。
本发明的优选特征由这里所附的独立权利要求提供。有利的实施例在从属权利要求中提供。
所述梯典型地以R-2R拓扑或其修改版本提供。在这种对标准R-2R结构的修改中，链接电阻器′R′中的一些被去除，且剩余的DAC电阻器被比例缩放。这以电阻器面积为代价增大了第一部件或低DAC部分的阻抗，但减小了DAC中流动的电流，并且还减小了与DAC低部中的电阻器值有关的开关和布线不理想的影响。
通过将DAC的低部耦合到电流源，电流源被配置成将经比例缩放的电流(与基准有关)注入R-2R梯的节点，本发明针对给定分辨率提供了总DAC面积的最小化，并减小了开关比例缩放问题。这样的注入可以被添加到梯的任何节点，但典型地耦合到端接电阻器的顶。
参考下面的附图将更好地理解本发明的上述以及其它特征。
附图说明
现在将参考附图来对本发明进行描述，其中：
图1是根据用于实践本发明的第一说明性实施例的DAC配置的示意图；
图2是根据图1的实施例的4位DAC架构的例子；
图3是根据第二说明性实施例的DAC架构的例子；
图4是根据第三实施例的DAC架构的例子；
图5是可以与图4的实施例一起使用的电流源的例子；
图6A、6B和6C是合并了图2、3和4中图示的所有三个实施例的DAC架构的示意图；以及
图7是示出第四说明性实施例的示意图。
具体实施方式
现在将参考图1到图6对本发明进行描述。如图1所示，根据实践本发明的DAC的第一说明性实施例，提供了适于将输入数字信号转换成模拟输出信号的数模转换器100。该转换器包括：高部105，其负责转换包括数字输入字的最高有效位(MSB)的数字输入字的第一部分；以及低部110，其负责转换数字输入字的剩余部分(即最低有效位LSB)。高部的电阻R2可以小于低部的电阻R1。应理解，本发明的DAC将输入字转换成对应于该输入字的单个模拟输出。然而，为便于解释，可以认为输入字可以被分成两个子字(sub-word)：包含输入字的最低有效位(LSB)的第一子字以及包含输入字的最高有效位(MSB)的第二子字，两个子字中的每个都由DAC的一部分进行转换。根据本发明，低部不仅为输入字的LSB提供对应的模拟输出电压信号，而且可以用于调节高部。
应理解，图2所示为被实施为4位DAC的图1中的配置的示例实施例，高部105包括第一段组200，这里示出为两个段205、210。低部被提供为采用传统R-2R配置的三个支路215、220、225，其中低部的每个支路提供对DAC的输出有贡献的1LSB、2LSB或4LSB。端接支路230耦合到典型地为地信号的Vref-。低部的三个支路中的每个分别通过开关235、240、245可开关地耦合于Vref-和Vref+之间。
对高部的组中的每个段进行开关对DAC的输出的影响与对来自数字输入字的低部的多个一位进行开关的影响(其等价于小于所述字的高部的一个LSB的权重)相对应。在图2中的4位DAC的实例中，第一段设有8/3LSB的权重，而第二段设有16/3LSB的权重(等价于所述字的高部的位的标称权重的1/3和2/3)。当高部的两段一起开关时，效果等于如在标准R-2R装置中的8LSB。但是，这些元件也可以被独立地开关，对输出产生8/3LSB和16/3LSB的影响。因此，此段组可视为提供了开关电阻，该开关电阻对DAC输出的影响超越(straddle)了前面的支路的影响。考虑到电阻器的匹配(这对每个过程是已知的)，可以修改图2的DAC结构以保证在DAC内部存在将接近所有的所需输出电压的开关组合。校准算法于是成为一种将输入码映射成产生所需输出的开关码的技术。
图2还指示了每个可开关元件的位权重。这是当每个位被开关时对DAC输出的影响。如所预期的那样，对于4位DAC，当所有元件被开关时，输出等于15LSB。下面的表1示出了两个可能的开关序列，其等于或接近期望传递函数：输出＝码×LSB。在不存在电阻器误差的情况下，序列1给出了每个输入码的理想输出。在从码7到码8的中间级转换存在正DNL误差(8/3或16/3权重太大或者两者权重都太大)的情况下，如果使用开关序列1，则该DAC不能被校正。如果选择第二序列，那么在不存在失配的情况下，其接近每个输入码的理想输出。在由于8/3或16/3段太大或者两者都太大而存在正DNL误差的情况下，加载到DAC的LSB部分的码可以被修改以校正输出，即对于码7加载10001而不是码10010以校正+1LSB DNL的误差。可以扩展该基本机制以校准高分辨率DAC。
表1
  输入码   选项1开关序列   选项2开关序列
  0   00000   00000＝0
  1   00001   00001＝1
  2   00010   00010＝2
  3   00011   00011＝3
  4   00100   00100＝4
  5   00101   00101＝5
  6   00110   00110＝6
  7   00111   10010＝7.333
  8   11000   10011＝8.333
  9   11001   10100＝9.333
  10   11010   10101＝10.333
  11   11011   11011＝11
  12   11100   11100＝12
  13   11101   11101＝13
  14   11110   11110＝14
  15   11111   11111＝15
因此应理解，如果使用第二开关序列，则当来自高部的组中的段已被选择时，DAC的低部的支路用于调节DAC的输出。所使用的校准算法确保低部从来不以全偏差(full deflection)、即低部的支路为全开或者全关来实施。因此，低部的支路可以用于调节或适应来自高部的段的贡献，以针对输入数字字提供所需的DAC输出，且优选地，可以用于确保没有脱离+DNL＜1LSB。
在要求进行数字校准以获得＜1LSB的正DNL的应用中，利用诸如图2中所示的配置是有利的。这在高分辨率标准R-2R结构中由于电阻器匹配局限而难以得到保证。如果标准4位R-2R DAC中从0111到1000的中间级转换具有＞1LSB的正DNL，那么无论将什么码加载到DAC上都不能获得所需的输出电压。在图2的例子中，R-2R结构已被修改以增大冗余。在标准N位R-2R结构中，存在产生2N个可能输出的N个可开关的元件。根据本发明，存在产生2(N+X)个可能输出的N+X个可开关的元件。这些附加的可开关的元件以诸如保证正DNL＜1 LSB的方式来构造和排序。
如图2所示，低部优选地以梯配置提供。本发明还提供了对这种传统梯配置的修改。在这种对标准R-2R结构的修改中，如图3所示，相邻支路之间的链接电阻器′R′中的一些被去除，且剩余的DAC电阻器、即在端接支路和被去除的电阻器之间的梯的支路上提供的那些电阻器被比例缩放。在此情况下，电阻器的数量增加到两倍以便提供有2R-4R配置。这以电阻器面积为代价增大了这些低支路的阻抗，但减小了DAC中流动的电流，并且还减小了与DAC的这些低支路中的电阻器值有关的开关和布线不理想的影响。通过将电阻器的值加倍，支路中的电压的大部分落在电阻器上而非开关上。因此，开关的电阻对支路的贡献较小，并且它们的相关联的比例缩放问题在误差方面的贡献比在此之前可实现的要小。
如上所述，DAC的低部优选地设有端接支路，该端接支路直接耦合到基准信号，典型地为地。还已知将这种梯配置的端接支路经由开关耦合到地，但是根据本发明的优选实施例，该耦合是直接的而非经由开关。
根据第三实施例，提供了对梯配置的修改，其中，该梯还耦合到电流源400，该电流源被配置成将经比例缩放的电流(与基准有关)注入R-2R梯的节点。这针对给定分辨率使得总DAC面积最小化，并减小了开关比例缩放问题。这种注入可以被添加到该梯的任何节点，但典型地耦合到端接电阻器的顶，如图4所示。优选地将电流源耦合到端接支路，因为DAC架构内的可用净空间(headroom)在这里最大，因而更容易设计电流源。R-2R DAC梯架构和电流源DAC的组合使得能够扩展R-2R DAC的分辨率而无需增加电阻器和开关的数量。这用于扩展由这种架构提供的分辨率。应理解，注入端接支路的电流的值典型地具有微安的量级，然而，如果电流被注入该梯的其它支路，则将典型地需要幅度大大减小的信号。
图5示出了可以在根据本发明的DAC的实施中使用的电流源电路的类型的例子。然而应理解，所图示的结构和部件是可由本领域的技术人员考虑用来向图4的电阻器梯提供电流注入的配置的类型的示例。在本实例中，提供了放大器A，其同相输入端耦合到Vref+。反相输入端采用反馈配置耦合到电阻器和开关Q2，它们的值被比例缩放到DAC的低部的支路中的开关和电阻器的值。开关Q2的栅极由偏置电压Vbias控制，以便实现比例缩放效果。放大器的输出控制第二开关Q1的栅极，第二开关Q1的源极控制镜装置(mirror arrangement)的主MOSFET器件。该镜适于提供电流(这里所示为B0、B0/2以及B0/4)到DAC的低部的端接支路(本图中未示出，但在前面的图3中示出)中的选择性的耦合。该选择性的开关分别实现等价于1LSB、1LSB/2以及1LSB/4的电流注入。这种电流注入是有利的，原因在于其改进了DAC的分辨率，而不需要在电阻器梯DAC装置内增加额外的支路。
应理解，该三个实施例中的任何一个、例如在图2、图3和图4中所示的那些实施例可以独立于其它实施例来使用，但是在优选的实施中，组合了全部三个实施例。这样的实例在图6的架构中示出。为了清楚起见，图6被细分成三个图，如图6A、图6B和图6C所示。这些图可以彼此结合来看，以查看整个DAC结构。在图6的此实施例中，高部105适于提供4个输入字位。这4个位在具有15个相同权重的段的分段式架构中提供，14个支路S1到S14每个都具有两个电阻器，且一个支路/段(S0)被进一步划分以提供具有1/3标称权重的第一段和2/3标称权重的第二段的组。这由第一支路(支路S0A)中的6个电阻器以及第二支路(支路S0B)中的3个电阻器来提供。
DAC的低部被提供为经修改的R-2R架构，其中低部和高部之间的链接电阻被去除，使得低支路(支路B1-B11)(即，传统上本来应出现链接电阻器的区域以下的那些支路)被比例缩放以提供2R-4R架构。段B11、B10、B9、B8之后的4个位可替选地被分成图2的标称权重组，其在这里示出为1/3和2/3标称权重装置。接下来的7个位(B7...B1)被提供为标准2R-4R实施。通过将端接支路耦合到电流源并利用电流源来将电流注入该支路的中点、即端接支路所提供的4个电阻器的中点，来产生位0以及LSB/2和LSB/4的权重。如果需要的话，小于1LSB的权重适于向DAC提供额外的分辨率。作为应被注入端接支路以产生所需结果的电流的类型的实例，该电流源应注入
Vref/[16R+4swres1]
(其中，swres1＝B1支路上的开关的电阻)以产生LSB/4的输出变化。
应理解，支路(B0-B11和S0-S14)中的每个都可开关地耦合到电压基准，这对于电阻器梯配置是普通的，但是为方便起见，各个开关部件未示出。
应理解，这里的教示提供了改进的DAC架构，其中改进可独立地提供或者彼此组合地提供。本教示尤其适于提供针对数字校准而优化的DAC结构。该目的是通过提供包括高部和低部的DAC结构来实现的，其中高部限定DAC架构的主部，低部限定该架构的副DAC部。该副DAC部用于提供对DAC高部的调节，以便确保针对增大施加到DAC的输入码，DAC提供变化不大于1LSB的输出。这通过对DAC的高部和低部一起选择性地开关来实现。
为了利用数字校准算法来校准DAC的DNL误差和INL误差，作为基础的DAC架构应该具有比经校准的输出的期望分辨率大的分辨率，且还应该具有保证在传递函数中没有间隙的方法(即保证没有正DNL误差＞1LSB的方法)。这里讨论的架构满足这些要求。
图7示出了为实践本发明提供的DAC校准系统700的示意图。该系统提供用于在存在部件匹配误差的情况下产生线性的、电阻器梯式、电压输出DAC的装置和方法。在这个说明性例子中，在接口解码器705处提供16位用户输入字，其中，该字的MSB和LSB被分开。
DAC 700包括将DAC字的MSB转换成输出电压的主部分710以及转换DAC字的LSB的副部分715。所述部分耦合到一起以在输出720处提供总的输出电压。
主部分710可以以诸如图6中示出为方框105的、包含电阻器梯的配置来提供，该电阻器梯被构造成使得它的LSB小于副部分715的满标度(full scale)，但是显著大于副部分的LSB以及总的DAC传递函数LSB。
副部分715也包含电阻器梯结构，该结构类型的例子如图6中的方框110所示。
应理解，布置主部分的梯结构并且比例缩放副部分，使得(在不存在失配的情况下)可以获得DAC传递函数中的所有电压点(除零标度(zeroscale)(ZS)和满标度(FS)以外)，而无需将ZS或FS加载到副部分DAC。通过这种方式，很显然，副部分DAC使用了缩小的码范围。
接口解码器被构造成针对每个用户输入码(除满标度以外)选择主部分DAC字和副部分DAC字，使得当主部分码被选择时，副部分不处于零标度或满标度。还提供了校准存储器725，其存储针对主部分的每个段的误差校正。可以针对所选择的主部分的每个段、使用加法器730将来自存储在该存储器内的数据的所选校正加到LSB字上。
在生产测试期间，对主部分的段中的误差进行测量，并且将对应的校正存储在存储器725中。然后，取决于所加载的主部分码(即在主部分的梯中所选择的段)，这些校正被自动加到加载到副部分的码上。
本领域的技术人员应理解，本发明提供了一种DAC配置，其可用于将数字输入字转换成模拟电压输出。已经参考高部和低部或者第一和第二部件描述了图示的实施例和工作原理，但是应理解，使用这种命名法是为了便于解释，而并非旨在以任何方式限制保护范围，除非根据所附权利要求而可能认为是必要的。同样地，在不背离本发明的精神和范围的情况下，可以对这里所描述的示例性实施例进行修改，这样的修改对于本领域的技术人员来说应是显而易见的。
本说明书中使用的词语“包括(comprise)”、“包括(comprises)”以及“包括(comprising)”用于说明所规定的特征、整体、步骤或部件的存在，但并不排除一个或多个其它的特征、整体、步骤、部件或它们的组的存在或增加。

Claims (17)

1.一种适于将数字输入字转换成模拟输出电压信号的数模转换器(DAC)，所述数字输入字可分成高部和低部，所述DAC包括：
第一电阻器梯DAC，其由所述字的低部控制，并且产生输出电压，以及
第二电阻器梯DAC，其由所述字的高部控制，并且产生输出电压，
所述第一电阻器梯DAC包括多个二进制权重的分支，所述第二电阻器梯DAC包括至少两个分立的段，对高部的组中的每个段进行开关对DAC的输出的影响与对来自数字输入字的低部的多个一位进行开关的影响相对应，且所述至少两个分立的段合计具有所述字的高部的相应位的标称权重；其中，从校准过程得到的开关序列对所述第一电阻器梯DAC的分支和所述第二电阻器梯DAC的段进行控制，使得所述DAC的输出电压达到期望值，其中，所述开关序列确保所述字的低部从来不以全偏差来实施。
2.根据权利要求1所述的DAC，其中，所述第二电阻器梯DAC的所述段中的至少一个的权重小于所述字的低部的总权重。
3.根据权利要求1所述的DAC，其中，所述第一电阻器梯DAC的梯具有R-2R架构。
4.根据权利要求1所述的DAC，其中，所述第一电阻器梯DAC的梯具有经比例缩放的R-2R架构，该R-2R架构包括具有多个电阻器的支路，所述支路被链接电阻器分隔。
5.根据权利要求4所述的DAC，其中，与传统的R-2R架构相比，所述链接电阻器中的至少一个被去除，且根据该去除来对剩余的支路电阻器进行比例缩放。
6.根据权利要求1所述的DAC，其中，所述第一电阻器梯DAC设有端接支路，所述端接支路直接耦合到基准信号。
7.根据权利要求1所述的DAC，其中，所述第一电阻器梯DAC耦合到电流源，所述电流源被配置成将经比例缩放的电流注入所述梯的节点。
8.根据权利要求7所述的DAC，其中，所述注入电流被注入所述梯的端接支路。
9.根据权利要求8所述的DAC，其中，所述端接支路耦合到基准电压，且多个可开关的支路每个都可开关地耦合到基准电压，且其中，所述DAC的所述支路中的至少一个还耦合到电流源，所述电流源适于将经比例缩放的电流注入所述第一电阻器梯DAC，以便增大所述DAC的分辨率。
10.根据权利要求9所述的DAC，其中，注入所述第一电阻器梯DAC的电流相对于所述基准电压来进行比例缩放。
11.根据权利要求9所述的DAC，其中，所述第一电阻器梯DAC的支路中提供的电阻的值是所述第二电阻器梯DAC的支路中的电阻的值的两倍。
12.根据权利要求11所述的DAC，其中，无需耦合电阻器，所述第一电阻器梯DAC的高支路直接耦合到所述第二电阻器梯DAC的低支路，使得所述第一电阻器梯DAC中的支路的电阻是所述第二电阻器梯DAC中的支路的电阻的经比例缩放的倍数。
13.根据权利要求12所述的DAC，其中，至少一个支路是分段式的。
14.根据权利要求1所述的DAC，其中，所述DAC包括接口解码器，所述接口解码器被构造成针对输入用户码选择所述第一电阻器梯DAC的字和所述第二电阻器梯DAC的字，使得当所述第二电阻器梯DAC的字被选择时，所述第一电阻器梯DAC处于零和满标度之间，所述接口解码器将输入数字码分成MSB DAC字和LSB DAC字；所述DAC还包括用于存储所述第二电阻器梯DAC的DNL和/或INL误差校正的校准存储器、以及用于将来自所述校准存储器的所选误差校正与所述LSB DAC字相加的加法器。
15.根据权利要求14所述的DAC，其中，在所述DAC的生产测试期间，所述校准存储器被加载有误差校正。
16.根据权利要求14所述的DAC，其中，所述加法器被配置成当所述第二电阻器梯DAC的预定段被选择时自动地将所述校正与加载到所述第一电阻器梯DAC的码相加。
17.一种将数字输入字转换成对应的输出电压的方法，所述方法包括如下步骤：
将所述数字输入字分成低部和高部；
使用第一电阻器梯数模转换器(DAC)将所述数字输入字的低部转换成对应的电压输出；
使用第二电阻器梯数模转换器将所述数字输入字的高部转换成对应的电压输出，
所述第一电阻器梯DAC包括多个二进制权重的分支，所述第二电阻器梯DAC包括至少两个分立的段，对高部的组中的每个段进行开关对DAC的输出的影响与对来自数字输入字的低部的多个一位进行开关的影响相对应，且所述至少两个分立的段合计具有所述字的高部的相应位的标称权重；其中，从校准过程得到的开关序列对所述第一电阻器梯DAC的分支和所述第二电阻器梯DAC的段进行控制，使得所述DAC的输出电压达到期望值，其中，所述开关序列确保所述字的低部从来不以全偏差来实施。
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