KR20140104651A - 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치 및 방법. - Google Patents

아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치 및 방법. Download PDF

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Abstract

본 발명은 아날로그 디지털 변환부에(Analog-to-Digital Converter, ADC) 있어서, 디지털 아날로그 변환부(Digital-to-Analog Converter, DAC)에서 커패시터 부정합(capacitor mismatch)으로 인한 차이를 보정하기 위해 높은 품질의 아날로그 디지털 변환부를 사용한 것이다.
본 발명은 저전력을 구현하는 축차근사 레지스터 구조(SAR)를 이용하여 커패시터 부정합으로 인한 에러를 디지털 배경 보정 장치 및 방법(Digital Background Calibration)으로 보정하여 고해상도를 가지도록 할 장치 및 방법을 제공하여 저전력 고해상도 아날로그 디지탈 변환부를 만들 수 있는 장점이 있다.

Description

아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치 및 방법.{Digital Background Calibration by dividing and swapping capacitor to reduce the effect of capacitor mismatch of Analog-to-Digital Converter.}
본 발명은 아날로그 디지털 변환부에(Analog-to-Digital Converter, ADC) 관한 것으로, 특히 디지털 아날로그 변환부(Digital-to-Analog Converter, DAC)에서 커패시터 부정합(capacitor mismatch)으로 인한 차이를 보정하기 위한 디지털 배경 보정 장치 및 방법(digital background calibration)에 관한 것이다.
일반적으로, 아날로그 디지털 변환부는 아날로그 신호를 디지털 신호로 변환해주는 회로로서, 무선통신분야 뿐 아니라 모든 신호처리 분야에서 반드시 필요한 핵심 블록 중 하나이다.
특히, 휴대용 기기 및 무선 센서 네트워크와 같은 전력 공급원이 배터리에 의존하여 사용가능한 에너지가 극히 제한된 응용분야의 경우 공급전압을 낮추어 전력소모를 최소화시키는 것이 필수적이다.
전력소모를 최소화하는데 있어 가장 유리한 아날로그 디지털 변환부는 축차 근사형 아날로그 디지털 변환(Successive Approximation Register, SAR) 구조로 큰 전력을 소모하지 않아 저전력(low-power)에 유리하다. 하지만 다른 아날로그 디지털 변환부에 비하여 큰 커패시터를 사용한다는 단점이 있다.
일반적으로, 1비트의 해상도(resolution)를 높이기 위해서는 2배 큰 커패시터의 용량(capacitance)이 필요하다. 커패시터가 커지게 되면 차지하는 면적이 커질 뿐만 아니라 전력 소모도 커지게 된다. 또한 부정합(mismatch)의 정도가 커지게 되어 아날로그 값을 디지털 코드로 변환하는데 있어 정확도가 낮아진다는 문제점이 있다.
도 1은 기존의 완전차동 축차 근사형 아날로그 디지털 변환부(Fully differential Successive Approximation Register ADC, SAR-ADC)의 상세도이다. 차동구조의 디지털 아날로그 변환부(Digital-to-Analog Converter, DAC), 상기 변환기에서 출력되는 전압인 제1출력신호(110), 제2출력신호(120)를 비교하는 비교기(comparator, 130) 및 축차근사 레지스터(Successive Approximation Register, SAR, 140)를 포함하여 구성된다.
도 1을 참조하여 종래기술의 완전 차동 아날로그 디지털 변환부(100)의 작용을 설명하면 다음과 같다.
우선 차동 디지털 아날로그 변환부(100)에서 디지털 신호를 아날로그 전압으로 변환하여 출력한다. 상기 비교기(130)는 차동 디지털 아날로그 변환부의 출력 전압인 제1출력신호(110) 및 제2출력신호(120)의 크기를 비교한다. 상기 비교기(130)는 비교 결과 어느 쪽 전압 값이 큰 지를 한 개의 디지털 값으로 출력한다. 이 후 축차근사 레지스터를 통해 최종 디지털 결과를 얻게 된다.
여기에서 관심을 가지는 부분은 디지털 아날로그 변환부(100)이다.
도 2는 종래기술의 완전 차동 디지털 아날로그 변환부(100)의 이진가중형 구조(binary-weighted capacitor array)를 보여주는 회로도이다.
디지털 아날로그 변환부(100)는 주로 도 2 에서와 같은 이진가중형(binary-weighted)의 구조를 가진다. 이진가중형의 구조란 디지털 아날로그 변환부의 커패시터 어레이가 상위 비트로 갈수록 2배 커지는 구조를 말한다. 제일 하위 디지털 코드의 커패시터 용량을 단위 용량 1로 보았을 때, 상위 디지털 코드로 갈수록 커패시터의 용량이 2배씩 커지는 구조이다. 이것은 효율적인 비교를 위하여 이진탐색(binary-search)을 하며, 이 구조에서는 인접한 커패시터의 비율이 2가 되는 것이 가장 중요하다고 할 수 있다.
병렬로 연결된 커패시터의 총 용량은 각각의 커패시터의 합과 같다. 이점을 이용하여 먼저 아날로그 디지털 변환부의 성능에 큰 영향을 미치게 되는 상위 비트의 커패시터 값을 반으로 나누도록 하였다. 이진가중형의 구조에서 반을 나누었으므로 그 하위 비트의 커패시터 용량과 같아지게 된다.
디지털 코드의 비트수(n)가 작을 때에는 커패시터의 부정합(capacitor mismatch) 정도가 최소유효비트(Least Significant Bit, LSB)에 해당하는 값보다 비교적 작아 결과에 큰 영향을 미치지 못한다. 그러나 비트수가 커지게 되면 커패시터 값이 커지게 되어 최소유효비트(LSB)의 몇 배까지 부정합이 커질 수 있게 된다.
이러한 커패시터 부정합은 아날로그 디지털 변환부의 성능을 나타내는 중요한 척도인 ENOB(Effective number of bits) 뿐만 아니라 DNL(Differential Non-Linearity), INL(Integral Non-Linearity) 에 큰 영향을 미치게 되어, 저전력 고해상도 아날로그 디지털 변환부를 만드는 것을 힘들게 하는 문제점이 있었다.
본 발명에서 해결하고자 하는 기술적 과제는 높은 품질의 아날로그 디지털 변환부이다. 저전력을 구현하는 축차근사 레지스터 구조(SAR)를 이용하여 커패시터 부정합으로 인한 에러를 디지털 배경 보정 장치 및 방법(Digital Background Calibration)으로 보정하여 고해상도까지 가지도록 할 방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치 및 방법은 아날로그 디지털 변환부(500)에 있어서, 제1 입력신호 및 제2 입력신호를 입력받고, 제1 제어신호 및 제2 제어신호를 통하여 상기 제1 입력신호와 상기 제2 입력신호를 선택하거나 또는 접지전압이나 기준전압 중 하나를 선택하고, 선택한 신호를 캐패시터를 통해 아날로그 신호로 변환하여 제1 변환 신호(521) 및 제2 변환 신호(522)를 출력하는 디지털 아날로그 변환부(520), 상기 제1 변환 신호(521) 및 상기 제2 변환 신호(522)를 입력받아 두 값을 비교하고, 상기 제1 변환 신호(521) 및 상기 제2 변환 신호(522)와 두 값을 비교한 비교값을 디지털 신호로 변환하여 출력하는 비교기(530), 상기 비교기(530)의 출력을 입력받아 입력받은 데이터를 제1 레지스터 신호(Dout, 541) 및 제3 레지스터 신호(543)를 출력하고, 상기 비교값으로 제어신호인 제1 제어신호(542)를 출력하는 축차 근사 레지스터(SAR, 540), 제1 비교신호와 외부 제어 신호(570)를 이용하여 입력되는 상기 제1 레지스터 신호(Dout, 541)의 부정합값을 보정하고, 보정된 디지털 코드 보정신호(Dcal_out, 551)를 출력하되, 상기 디지털 코드 보정신호는 제1 비교신호로 피드백하여 입력되는 보정부(550) 및 상기 외부 제어 신호(570)로 제어 받고, 입력되는 상기 제3 레지스터 신호(543)의 비트값을 쉬프트 하거나 또는 입력된 비트값을 그대로 비트 제어부 출력신호(561)로 출력하되, 상기 비트 제어부 출력신호(561)는 상기 제2 제어신호로 사용되는 비트 제어부(bit controller, 560)를 포함하고, 제1 제어신호 및 제2 제어신호에 의해 복수의 입력된 신호들 중 하나 또는 그 이상을 선택하거나 접지전압 또는 기준전압을 선택하여 출력하되, 복수의 아날로그 신호를 출력하는 변환 단계, 상기 변환 단계에서 출력된 상기 아날로그 신호들을 입력받아 디지털 신호로 변환하고, 상기 복수의 아날로그 신호들을 비교하여 비교한 값과 상기 디지털 신호를 각각 출력하는 비교 단계, 상기 디지털 신호를 입력받아 제1 디지털 신호 및 제2 디지털 신호로 분산하여 출력하고, 상기 비교한 값을 상기 변환 단계의 상기 제1 제어신호로 출력하는 레지스터 단계, 제1 비교신호와 외부 제어 신호(570)를 이용하여 상기 디지털 신호의 부정합값을 보정하여 출력하고, 보정하여 출력된 값을 상기 제1 비교신호로 피드백 하는 보정 단계, 상기 제2 디지털 신호를 상기 외부 제어 신호(570)를 이용하여 비트값을 쉬프트 하거나 또는 그대로 출력하여 제2 제어신호로 입력하는 제어단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치 및 방법을 통하여 커패시터의 부정합(capacitor mismatch)을 줄여 ENOB(Effective number of bits) 뿐만 아니라 DNL(Differential Non-Linearity), INL(Integral Non-Linearity)를 향상하게 되고, 결과적으로 저전력의 고해상도 아날로그 디지털 변환부를 얻을 수 있다는 장점이 있다.
도 1은 종래기술에 따른 완전차동 축차 근사형 아날로그 디지털 변환부(Fully differential Successive Approximation Register ADC, SAR-ADC)의 구조를 보여주는 상세도이다.
도 2는 종래기술에 따른 완전 차동 디지털 아날로그 변환부(100)의 이진가중형 구조(binary-weighted capacitor array)를 보여주는 회로도이다.
도 3은 본 발명에 따른 디지털 아날로그 변환부(100)에서 커패시터를 분할하고 조합하는 예를 보여 주는 회로도이다.
도 4는 본 발명에 따른 아날로그 디지털 변환부의 입력과 출력과의 관계를 나타낸 그래프이다.
(a)는 이상적인 경우로 선형의 성질을 나타낸다.
(b)와 (c)는 커패시터 부정합이 존재 하는 각각 다른 경우의 아날로그 디지털 변환 그래프이다.
도 5는 본 발명에 따른 실시 예로, 아날로그 디지털 변환부의 구조를 나타내는 상세도이다.
도 6은 본 발명에 따른 실시 예로, 디지털 아날로그 변환부의 커패시터를 다중으로 분할하는 예를 보여주는 회로 상세도이다.
도 7은 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에서 비트 제어부(560)의 구조를 나타내는 상세도이다.
도 8은 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 비트 제어기의 구조를 나타내는 상세도이다.
도 9는 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 비트 제어부(560)의 동작 예시 테이블이다.
도 10은 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 보정부(Calibration, 550)의 구조를 나타내는 상세도이다.
도 11은 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 최상위 비트(MSB)의 커패시터 부정합으로 인한 차이를 보여주는 아날로그 디지털 변환 그래프 예이다.
도 12는 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 최상위 비트의 하위비트(2nd MSB)의 커패시터 부정합으로 인한 차이를 보여주는 아날로그 디지털 변환 그래프 예이다.
도 13은 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 최상위 비트의 두 번째 하위 비트(3rd MSB)커패시터 부정합으로 인한 차이를 보여주는 아날로그 디지털 변환 그래프 예이다.
도 14는 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 디지털 배경 보정 장치 및 방법에서의 코드 카운트기의 순서도이다.
도 15는 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 디지털 아날로그 변환부(520)에서 최상위 비트에 부정합이 존재하는 경우의 예를 나타내는 회로도와 조합의 경우에 따른 연결을 나타내는 표이다.
도 16는 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법 따른 디지털 배경 보정 기법에서의 레지스터 업데이트기(5502)의 순서도이다.
도 17은 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 디지털 배경 보정 기법에서의 덧셈부(5503)의 간단한 상세도이다.
도 18은 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 디지털 아날로그 변환부에 부정합이 존재하는 경우 부정합의 효과가 모든 커패시터에 분산되어 있다는 것을 나타내 주는 회로도이다.
도 19는 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 디지털 배경 보정 기법에서의 레지스터 분산기의 동작 테이블이다.
도 20은 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 디지털 배경 보정 기법에서의 덧셈부(5503)의 순서도이다.
도 21은 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 디지털 배경 보정 기법 전후 아날로그 디지털 변환부의 시뮬레이션 결과를 보여주는 그래프이다.
도 22는 본 발명에 따른 실시 예로, 디지털 배경 보정 장치 및 방법에 따른 디지털 배경 보정 기법 전후 아날로그 디지털 변환부의 시뮬레이션 결과를 정리한 표이다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
본 발명에 따른 디지털 배경 보정 장치 및 방법에 의하면, 커패시터를 분할하고 역할을 바꾸는 방식(dividing & swapping capacitor)이 사용되었다.
도 3은 본 발명에 따른 디지털 아날로그 변환부(100)에서 커패시터를 분할하고 조합하는 예를 보여 주는 회로도이다.
도 3에는 디지털 아날로그 변환기의 기존의 이진가중형 구조(a)와 상위 3bit의 capacitor를 분할한 구조(b) 가 나타나 있다. 최상위 비트(MSB, D13)를 예로 들면, 원래 4096C의 커패시터 용량을 가지지만 반으로 나뉘어져 (b)에서는 2048C 의 용량을 가지는 커패시터 두 개로 이루어져 있다. 분할한 커패시터 용량 2048C 는 분할되기 전 하위 비트(2nd MSb, D12)의 용량과 같아지기 때문에, 커패시터를 분할한 결과 최상위 비트에 해당하는 4096C를 만들기 위한 세 가지 조합이 존재하게 된다. 그 세 가지 조합에 대한 설명은 도 3의 (c), (d), (e)에 나타나 있다. 도 3의 (c), (d), (e)에 도시된 구조는 결국 도 3의 (a)의 구조와 같아지게 된다.
부정합이 없다면 이 세 가지 조합은 같은 결과를 낼 것이지만 부정합이 있다면 위의 세 가지 조합은 다른 결과를 낼 것이다. 이러한 세 가지 조합의 디지털 코드 결과를 비교한다면 커패시터 부정합의 정도를 알아 낼 수 있을 것이다.
도 4는 본 발명에 따른 아날로그 디지털 변환부의 입력과 출력과의 관계를 나타낸 그래프이다.
도 4를 살펴보면, 이상적인 커패시터 값을 가진 아날로그 디지털 변환부는 선형의 아날로그 디지털 변환 그래프(a)를 보여준다. 하지만 커패시터 부정합이 존재하면 그래프에서의 기울기가 이상적인 경우와 비교해 달라진다. 또한 부정합의 경우에 따라 특정 디지털 코드가 매우 많이 나온다거나(b) 아예 나오지 않는 구간(missing code, c)도 생겨나게 된다.
각각의 경우는 부정합의 여부에 따라 기울기가 달라진다. 특정한 코드 영역에서 나오는 디지털 코드 개수를 세어보게 되면 그 차이를 분명히 알 수 있게 된다. 이러한 코드 카운트의 차이를 이용하여 결과 보정이 가능해 진다.
도 5는 본 발명에 따른 실시 예로, 아날로그 디지털 변환부의 구조를 나타내는 상세도이다.
도 5를 살펴보면, 보정 블록(510)이 달라진 것을 확인할 수 있다.
도 5를 참조하여 본 발명의 아날로그 디지털 변환부(500)의 대략적인 작용을 설명하면 다음과 같다.
비트 제어부(bit controller, 560)는 제3 레지스터 신호(543)를 디지털 아날로그 변환부(520)에 적절한 신호 비트 제어부 출력신호(561)로 바꾸게 되며, 외부 제어 신호(external control signal, 570)로 제어된다.
디지털 아날로그 변환부(520)는 바뀐 디지털 신호인 비트 제어부 출력신호(561)과 축차 근사 레지스터(SAR, 540)에서 나오는 제어 신호인 제1 제어신호(542)에 따라 아날로그 신호인 제1 변환 신호(521) 및 제2 변환 신호(522)로 변환한다.
비교기(530)에서는 차동의 두 아날로그 신호인 제1 변환 신호(521) 및 제2 변환 신호(522)를 입력 받아 어느 것이 더 큰지 비교를 하게 되고 비교한 결과를 디지털 신호로 내보내게 된다.
비교기(530)의 구조나 동작방법은 본원 발명에서 발명에 해당하는 부분은 아니므로 자세한 설명은 생략하도록 한다.
디지털 신호는 축차 근사 레지스터(540)를 거쳐 아날로그 디지털 변환부의 디지털 신호인 제1 레지스터 신호(Dout, 541)가 된다.
보정부(Calibration, 550)는 외부 제어 신호(570)의 제어신호에 따라 제1 레지스터 신호(Dout, 541)를 분석하여 보정하게 되고 최종적으로 보정한 디지털 코드 보정신호(Dcal_out, 551)를 출력하게 된다.
축차 근사 레지스터(SAR, 540)의 구조나 동작방법은 본원 발명에서 발명에 해당하는 부분은 아니므로 자세한 설명은 생략하도록 한다.
본원발명의 보정 블록(510)을 자세하게 정리해 보면 아래와 같다.
먼저, 이진가중형의 완전차동 디지털 아날로그 변환부(Fully differential binary weighted DAC)와 같은 구조로서 상위 비트의 커패시터 값이 반으로 나뉘어져 있는 구조인 디지털 아날로그 변환부(520)를 가지고 있다.
커패시터 분할에 있어서는 상위 비트(bit)에서 원하는 만큼 다중으로 분할 할 수 있다.
도 6은 본 발명에 따른 실시 예로, 디지털 아날로그 변환부의 커패시터를 다중으로 분할하는 예를 보여주는 회로 상세도이다.
도 6을 살펴보면, 일실시예로 14 비트(bit)의 아날로그 디지털 변환부를 이용하여 설명하도록 한다.
14 비트(bit)의 아날로그 디지털 변환부에서 상위 3 비트(bit)의 커패시터를 이용하여 분할하는 디지털 아날로그 변환부(520)에 예가 나타나 있다. 14 비트(bit) 아날로그 디지털 변환부의 커패시터를 이용하여 분할하는 디지털 아날로그 변환부(520)에서 최상위 비트(Most Significant Bit, MSB)에 해당하는 커패시터의 값은 2n-2C 로 즉, 4096C 의 용량(Capacitance)을 가져야 한다.
도 6을 살펴보면 분할된 구조에서는 최상위 비트 커패시터는 2048C 용량을 가진 커패시터가 2개가 존재한다. 그 하위 비트에 대하여도 마찬가지 규칙이 적용된다. 최상위 비트의 하위 비트(2nd MSB)의 경우는 원래 2048C 용량을 가진 커패시터가 반으로 나누어진 1024C 용량을 가진 커패시터 2개가, 그 하위 비트(3rd MSB)는 512C 용량을 가진 커패시터 2개로 나뉘었다.
같은 디지털 비트가 커패시터의 한쪽 노드에 연결 되면 병렬 커패시터 연결이기 때문에 총 용량(total capacitance)은 그 합과 같다.
예를 들어 도 3의 (c)와 같이 [D13-1] 과 [D13-2] 에 디지털 D13 의 값을 연결하면 D13 비트에 해당하는 커패시터의 총 용량은 4096C 가 된다. D13 비트는 14비트 아날로그 디지털 변환부의 커패시터를 이용하여 분할하는 디지털 아날로그 변환부(520)에서의 최상위 비트이다. 차동 구조(differential)이므로 왼쪽(positive DAC part)과 오른쪽(negative DAC part)의 디지털 아날로그 변환부의 커패시터를 이용하여 분할하는 디지털 아날로그 변환부(520)의 디지털 입력은 쌍으로 함께 바뀐다.
이와 같은 원리로 D12 비트(2nd MSB)와 D11 비트(3rd MSB)를 바꾸는 경우도 알아보겠다. 본래 D12와 D11은 각각 2048C 용량을 가진 커패시터와 1024C 용량을 가진 커패시터이다. 분할되어 있는 1024C 용량을 가진 커패시터 두 개와 512C 용량을 가진 커패시터 두 개, 총 4개의 커패시터의 노드 연결을 바꾸어 총 3가지의 D12 와 D11 의 조합을 만들어 낼 수 있다.
먼저 첫 번째 경우는 [D12-1]과 [D12-2](5201)를 묶고 D12를 [DB12-1]과 [DB12-2](5202)를 묶어 DB12를 연결하여 2048C 용량의 커패시터를 만드는 것이다. 이 경우 자연스럽게 [D11-1]과 [D11-2]를 묶은 것이 D11이고 [DB11-1]과 [DB11-2]를 묶은 것이 DB11 로서 각각 1024C 용량의 커패시터가 된다.
두 번째 경우는 [D12-2]와 [D11-1], [D11-2](5203)에 D12를 [DB12-2]와 [DB11-1], [DB11-2](5204)에 DB12를 연결하여 2048C 용량의 커패시터를 만드는 것이다. 이 경우는 [D12-1]이 D11에 [DB12-1]가 DB11에 연결되며 각각 1024C 용량의 커패시터를 만든다.
마지막 세 번째 경우는 두 번째 경우와 비슷한 방식이다. [D12-1]과 [D11-1], [D11-2](5205)를 D12에 연결하고, [DB12-1]과 [DB11-1], [DB11-2](5206)를 DB12에 연결하여 2048C 용량을 만들고 [D12-2]는 D11을 [DB12-2]는 DB11을 연결하여 1024C 용량을 만들게 된다.
이와 같이 디지털 아날로그 변환부(520)의 커패시터를 이용하여 분할하는 디지털 아날로그 변환부(520)에서 커패시터의 노드에 연결되는 디지털 비트를 바꿈으로써 다양한 이진가중형의 구조를 만들어 낼 수 있다.
본원발명의 비트 제어부(bit controller, 560)는 다음과 같다. 비트 제어부(560)는 외부 제어 신호(570)를 통하여 커패시터의 역할을 바꿀 내부 교환 모드 중 하나의 모드를 정하는 신호인 비트 제어부 출력신호(561)을 만들어 낸다.
커패시터가 분할되어 있는 상위 비트의 개수가 n개 일 경우, 인접한 두 개 비트의 커패시터 역할을 교환하는데 있어 세 가지 경우의 수가 존재한다. 단, 각각의 비트의 교환 경우의 수에 대하여 [D13-1], [D13-2] 가 D13으로 [D12-1], [D12-2]가 D12로 연결 되는 등 순서 그대로 각 비트로 연결되는 경우가 중복되어 있으므로 총 [(3-1)n+1=2n+1]의 경우의 수가 있다. 따라서 x ≥ log2(2n+1)가 되는 최소의 정수 x를 외부 제어 신호(570)의 비트수로 정하면 된다. 비트 제어부(560)은 비트 제어기를 통하여 구현할 수 있다. 본 예시에서처럼 상위 3 비트의 커패시터를 분할하는 경우, 내부 교환 모드가 총 7가지 모드가 존재하게 되며, 외부 제어신호(570)의 bit 수는 x = 3이 된다.
도 7은 본 발명에 따른 비트 제어부(560)의 동작 예시 테이블이다.
도 7을 살펴보면, 비트 제어부(560)의 구성에 대해 설명하도록 한다.
비트 제어부(560)는 (2 * 커패시터가 분할되어 있는 상위 비트의 개수 + 1) * 2 개 만큼의 비트 제어기를 포함하여 구성되고 있으며, 모든 비트 제어기는 같은 구성으로 되어있다.
또한, 3비트인 외부 제어 신호(570)인 C0, C1, C2를 입력받아 제1 비트 제어 신호 및 제2 비트 제어 신호를 출력하는 비트 제어기 컨트롤러(5610)도 포함하고 있다.
축차 근사 레지스터(SAR, 540)의 디지털 비트 값인 디지털 신호인 제3 레지스터 신호(543)는 비트 제어부(560)에 입력되어 각 비트 제어기의 업비트신호(DU)와 다운비트신호(DD) 및 기존비트신호(DO)에 연결되어 신호를 입력한다.
각각의 비트 제어기 출력신호는 비트 제어부 출력신호(561)가 되어 디지털 아날로그 변환부(520)에 입력된다.
도 8은 본 발명에 따른 비트 제어기의 구조를 나타내는 상세도이다.
도 8을 살펴보면, 비트 제어부(560)에 포함된 비트 제어기 중 하나인 제1 비트 제어기(5611)는 제1 멀티플렉서(5612)와 제2 멀티플렉서(5613)로 구성되어 있다. 제1 멀티플렉서(5612)는 상기 업비트신호(DU) 및 다운비트신호(DD)를 입력받아 상기 제1 비트 제어 신호에 응답하여 제1 멀티플렉서 출력신호를 출력한다. 제2 멀티플렉서(5613)는 상기 기존비트신호(DO) 및 상기 제1 멀티플렉서 출력신호를 입력받아 상기 제2 비트 제어 신호에 응답하여 상기 디지털 아날로그 변환부(520)로 제2 제어신호를 출력한다.
도 9는 비트 제어부(560)의 동작 예시 테이블이다.
도 9를 살펴보면, 비트 제어부(560)는 외부 제어 신호(570)에 따라 7가지의 각각의 내부 교환 모드 중 하나가 선택되고, 축차 근사 레지스터(SAR, 540)의 디지털 비트 값인 제3 레지스터 신호(543)중에 선택된 모드에 해당되는 신호가 비트 제어부 출력신호(561)로 변환된다.
외부 제어 신호(570)는 3비트 신호로 구성되며, 도표에서 C0, C1, C2로 나타나 있다.
이러한 방식으로 변환된 신호인 비트 제어부 출력신호(561)는 디지털 아날로그 변환부(520) 내부의 스위치(S/W)들을 제어한다.
축차 근사 레지스터(SAR, 540)에서 출력되는 제1 제어신호(542)에 의하여 디지털 아날로그 변환부를 초기화 시키는 리셋모드, 입력신호를 저장하는 샘플모드 및 샘플모드일 때 저장된 값을 보내는 홀드모드를 가진다. 홀드 모드에서 비트 제어부 출력신호(561)의 각각 비트가 1일 경우는 디지털 아날로그 변환부(520) 내부의 커패시터 노드가 기준전압(Vref=VDD)에 연결되고, 비트가 0일 경우는 GND에 연결된다.
축차 근사 레지스터(SAR, 540)의 제1 제어신호(542)에 의해 제어되는 방법은 축차 근사 레지스터를 이용하는 디지털 아날로그 변환부(520)에서 사용되는 일반적인 방법이므로 자세한 설명은 생략하도록 한다.
비트 제어부 출력신호(561)는 디지털 아날로그 변환부(520), 전압을 비교하는 비교기(530), 축차 근사 레지스터(SAR, 540)를 거쳐 아날로그 디지털 변환부(500)의 출력신호인 제1 레지스터 신호(Dout, 541)를 만들어 낸다.
본원발명에서는 디지털 배경 보정 장치 및 방법을 기반으로 한 보정부(Calibration, 550)가 있다. 보정부(550)는 외부 제어 신호(570)와 디지털 코드 결과인 제1 레지스터 신호(Dout, 541), 그리고 피드백으로 받은 보정된 디지털 코드 보정신호(Dcal_out, 551)를 접목시켜 최종 보정된 디지털 코드 보정신호(Dcal_out, 551)가 출력 된다.
도 10은 보정부(Calibration, 550)의 구조를 나타내는 상세도이다.
도 10을 살펴보면, 보정부(550)는 크게 코드 카운트기(code count, 5501), 레지스터 업데이트기(register update, 5502), 덧셈부(adder, 5503)로 이루어져 있으며 자세한 동작은 다음과 같다.
먼저 코드 카운트기(5501)는 외부 제어 신호(570)를 입력받아 코드 카운트 행렬신호(matrix, 5504)를 레지스터 업데이트기(5502)로 전달하고, 레지스터 업데이트기(5502)는 레지스터 업데이트기 출력신호(5505)를 덧셈부(Adder, 5503)에 입력하게 되며, 덧셈부(Adder, 5503)는 레지스터 업데이트기 출력신호(5505)외에 제1 레지스터 신호(Dout, 541)를 입력받아 디지털 코드 보정신호(Dcal_out, 551)를 출력한다. 이때, 디지털 코드 보정신호(Dcal_out, 551)는 코드 카운트기(5501)에 피드백 된다.
코드 카운트기(5501)는 외부 제어 신호(570)와 디지털 코드 보정신호(Dcal_out, 551)를 피드백 받아 디지털 아날로그 변환부(520)의 내부에서 입력신호의 값이 어떻게 커패시터를 통해 출력되었는지 판별해 낸다.
판별 결과로서 7가지 내부 교환 모드 중 어떤 모드로 동작되었는지 알 수 있다.
모드에 대한 데이터 값은 도 9에 도시된 비트 제어부(560)의 변환 테이블을 참고로 하여 결정된다. 결국 디지털 결과 데이터와 바뀐 7가지 내부 교환 모드 중 하나의 모드를 입력으로 받는 것과 같다. 예를 들어 상위 비트 3개를 분할할 경우 총 7가지 내부 교환 모드가 있게 되며, 7가지 내부 교환 모드 정보와 디지털 결과를 토대로 보정을 시작한다.
7가지 내부 교환 모드 중 하나의 모드를 판별해 낸 후에 해당 모드에 따라 정해진 구간에서의 코드 개수를 카운트한다. 코드 카운트를 하는 이유는 커패시터의 부정합이 존재하는 경우, 바꾼 7가지 내부 교환 모드 중 해당된 모드에 따라 아날로그 디지털 변환 그래프가 달라지고 이로 인하여 코드 카운트에 차이가 생기기 때문이다. 부정합이 없이 모든 커패시터가 이진가중형의 구조를 유지하게 된다면 아무리 7가지 내부 교환 모드중 하나로 모드를 바꾸어 결과를 내어 보더라도 모든 경우가 같아 단 하나의 아날로그 디지털 변환 그래프가 존재하게 된다. 하지만 부정합이 존재하여 기울기가 달라진다면 각각 7가지 내부 교환 모드에 따라 코드 카운트 차이가 나게 된다.
코드 카운트는 다음과 같이 변화하게 된다. 특정한 디지털 코드의 범위(도 11 에서의 회색부분)를 정하여 코드 카운트를 해보면, 이에 대응하는 아날로그 입력의 범위에 대한 코드 카운트가 나오게 된다.
도 11은 최상위 비트(MSB)의 커패시터 부정합으로 인한 차이를 보여주는 아날로그 디지털 변환 그래프 예이다.
도 11을 살펴보면, 중간 코드 부분을 확대한 부분(940)에서 자세하게 확인할 수 있듯이 검정 점선은 가장 넓은 아날로그 범위인 C영역(930)으로 검정 실선은 가장 좁은 아날로그 범위인 A영역(910)으로 회색 실선은 중간 아날로그 범위인 B영역(920)에 대응하는 것을 알 수 있다.
특정한 디지털 코드의 범위는 다음과 같이 정해진다. 최상위 비트에 해당하는 커패시터에 부정합이 있을 경우 도 11 와 같이 중간 코드(1/2 full code) 근처에서 큰 특징을 보이게 된다. 부정합의 정도가 양(>0)일 경우, 최상위 비트의 커패시터가 나머지 모든 하위 커패시터의 합보다 큰 경우는 특정 코드가 많이 나오게 되는 특징(도 11에서의 점선)이 있으며 기울기가 회색(linear ideal case)보다 작아져 대응하는 아날로그 범위 또한 B영역(920) 보다 큰 C영역(930)이 된다. 반대로 부정합의 정도가 음(<0)일 경우, 최상위 비트의 커패시터가 나머지 모든 하위 커패시터의 합보다 작은 경우, 특정 코드들이 나오지 않는 부분(missing code, 도 11에서의 실선)이 생기게 되며 기울기가 회색(linear ideal case)보다 커져 대응하는 아날로그 범위가 B영역(920) 보다 작은 A영역(910)이 나오게 된다.
즉, 정리해보면 최상위 비트와 그 하위 비트의 역할을 바꾸어 볼 때, 중간 코드 근처에서 최상위 비트의 부정합이 크다면 코드 카운트가 커지고, 부정합이 작다면 코드 카운트가 작아진다.
도 12는 최상위 비트의 하위비트(2nd MSB)의 커패시터 부정합으로 인한 차이를 보여주는 아날로그 디지털 변환 그래프 예이다.
도 12를 살펴보면, 같은 원리로 최상위의 하위 비트(2nd MSB)에 부정합이 존재할 경우는 1/4 코드에서 위와 같은 현상을 보이게 되며 3/4 코드에서도 대칭으로 같은 현상이 일어나게 된다.
도 13은 최상위 비트의 두 번째 하위 비트(3rd MSB)커패시터 부정합으로 인한 차이를 보여주는 아날로그 디지털 변환 그래프 예이다.
도 13을 살펴보면, 그 다음 하위 비트(3rd MSB)는 1/8, 3/8, 5/8, 7/8 코드에서 같은 현상이 나타난다.
그리하여 각각 7가지 내부 교환 모드에 대하여 최상위 비트의 부정합의 정도를 나타낼 1/2 코드, 최상위의 하위 비트(2nd MSB) 의 부정합의 정도를 나타낼 1/4, 3/4 코드, 그 하위 비트(3rd MSB) 의 부정합의 정도를 나타낼 1/8, 3/8, 5/8, 7/8 코드를 기준으로 위 아래로 지정한 코드 수만큼의 범위에서 코드 카운트를 저장하게 된다. 결과적으로 코드 카운트 행렬신호(matrix, 5504)가 만들어져 레지스터 업데이트기(5502)로 전달된다.
도 14는 본 발명에 따른 디지털 배경 보정 기법에서의 코드 카운트기의 순서도이다.
도 14를 살펴보면, 순서도를 통하여 코드 카운트기의 동작을 정리해보면 보정된 디지털 코드 보정신호(Dcal_out, 551)와 외부 제어 신호(570)을 입력으로 받아들여 먼저 1/2 코드 범위에 들어가는지 확인한다. 범위에 들어간다면(Y) 외부제어신호를 통해 알아낸 7가지 내부 교환 모드 중 하나의 모드에 따라 해당 모드에 해당하는 제 1열 카운트의 수를 1만큼 증가시킨다. 이 때 1/2 코드는 최상위 비트(MSB)의 부정합의 정도를 나타내므로 최상위 비트를 만들어 내는 조합 3가지에 대해서만 카운트하면 된다.
도 9 에서의 7가지 내부 교환 모드에 대한 표를 참고로 한다면 기준이 되는 모드 1, 모드 2 및 모드 3에서 카운트 하면 된다. 반대로 범위에 들어가지 않을 경우(N) 1/4, 3/4 코드 범위에 들어가는지 확인한다. 마찬가지로 동작하며 만약 범위에 들어간다면 제 2열의 카운트의 수를 증가시킨다. 위에서와 마찬가지로 이 경우 최상위 비트의 하위 비트(2nd MSB)의 부정합의 정도를 나타내고 있는 기준 모드 1, 모드 4 및 모드 5에서 카운트 하게 된다.
이와 같은 방식으로 분할된 상위 비트 수만큼 같은 동작을 수행한다. 마지막 까지 아무런 범위에도 들어가지 않는 다면 코드 카운트는 아무런 변화가 없게 된다. 제 1열 ~ 제 n열을 병합한 [(특정 커패시터 용량을 만들기 위한 조합의 수)ㅧ(분할된 커패시터에 해당하는 상위 비트 수, n) = 3ㅧn] 행렬을 레지스터 업데이트기(5502)으로 전달한다.
보정부(550)가 두 번째로 거치는 회로는 레지스터 업데이트기(5502)이다.
분할된 상위 비트의 커패시터는 각각 부정합의 정도를 저장할 수 있는 레지스터를 가지고 있다. 차동 구조의 디지털 아날로그 변환부의 경우 [Dx] 신호와 [DBx] 신호는 차동으로 함께 움직이므로 두 개 커패시터를 합하여 하나의 레지스터를 놓게 된다. 도 6을 예로 든다면 [D13-1]과 [DB13-1]을 합친 커패시터에 대한 레지스터 REG(13-1), 같은 방식으로 REG(13-2)부터 [D11-2] & [DB11-2] 의 레지스터 REG(11-2) 까지 총 6개(2n)가 존재하게 된다.
레지스터 업데이트기(5502)은 코드 카운트기(5501)으로부터 코드 카운트 행렬신호(5504)로 받아들인다. 이러한 코드 카운트 정보를 분석한 후 각각 커패시터에 해당하는 레지스터의 값을 업데이트 하는 역할을 수행하게 된다.
코드 카운트 행렬신호(5504)는 각 7가지 내부 교환 모드에 따른 특정 범위의 코드 카운트 정보를 행렬의 형태이다.
코드 카운트의 기준은 모든 커패시터의 역할이 바뀌지 않은 모드 1을 기준으로 삼는다. 최상위 비트와 그 하위 비트의 역할을 바꾼 경우 둘의 비율이 가장 큰 영향을 미치는 1/2 코드 범위에서의 코드 카운트 즉, 제 1열의 코드 카운트를 비교하게 된다. 최상위 비트의 하위 비트와 그 하위 비트의 역할을 바꾼 경우는 1/4, 3/4 코드 범위에서의 코드 카운트 즉, 제 2열의 코드 카운트를 비교하게 된다. 나머지 모드에 대해서도 위와 같은 방식으로 코드 카운트를 비교한다.
지금부터는 코드 카운트를 비교하여 레지스터 값을 업데이트 하는 방법에 대하여 설명하도록 하겠다.
도 15는 디지털 아날로그 변환부(520)에서 최상위 비트에 부정합이 존재하는 경우의 예를 나타내는 회로도와 조합의 경우에 따른 연결을 나타내는 표이다.
도 15를 살펴보면, 총 △=△1 + △2만큼의 부정합이 있으며, 분할된 커패시터에 각각 △1, △2 만큼 부정합이 있다.
첫 번째 경우(case 1)는 모든 경우의 기준(Reference)이 되는 경우이며, 최상위 비트에 해당하는 커패시터를 만들기 위하여 [MSB-1], [MSB-2] 가 연결되며 총 [4A - △] 의 커패시터를 이루고 자동적으로 최상위 비트의 하위비트(2nd MSB)는 [2nd MSB-1] 과 [2nd MSB-2] 가 연결되어 총 2A의 커패시터를 이룬다. 이 경우 최상위 비트와 최상위 비트의 하위비트의 부정합의 차이는 총 [△ = △1 + △2] 이 된다.
두 번째 경우(case 2)는 도 15의 표와 같이 연결되며 최상위 비트는 총 [4A-△2], 최상위의 하위 비트는 총 [2A - △1] 이 된다. 최상위 비트와 최상위 비트의 하위비트의 부정합의 차이는 총 [△2 - △1] 가 된다.
첫 번째 경우와 두 번째 경우를 비교해 보면 최상위 비트를 이루는데 [MSB-2]는 공통으로 존재하고 [2nd MSB-1]과 [2nd MSB-2]는 부정합이 존재하지 않는다고 가정하였으므로 결국 [MSB-1] 에 따라 결과가 달라진다. 다시 말해 첫 번째 경우의 부정합 [△ = △1 + △2] 와 두 번째 경우의 부정합 [△2 - △1] 에서 둘의 차이를 보게 되므로 △2 에 의한 효과는 상쇄되어 결국 △1 에 의한 차이를 나타나게 된다. 같은 원리로 첫 번째 경우와 세 번째 경우의 차이를 보면 △2 의 정도를 알 수 있다.
앞에서 말했듯이 커패시터의 부정합이 양으로 커지게 되면 코드 카운트가 커진다. 따라서 부정합이 음으로 커지게 되면 코드카운트가 작아지게 된다. 도 15 의 경우는 음의 코드 카운트를 비교하고 있으므로 세 가지 경우의 코드 카운트를 비교하게 되면 case1 < case 3 < case 2 가 된다. 따라서 코드 카운트 [case 2-case 1]는 △1 가 커지면 양의 방향으로 커지게 되며 코드 카운트 [case 3-case 1]는 △2 가 커지면 양의 방향으로 커지게 된다.
도 16는 본 발명에 따른 디지털 배경 보정 기법에서의 레지스터 업데이트기(5502)의 순서도이다.
도 16을 살펴보면, 특정한 범위에서의 코드 카운트의 차이에 따라 각각의 커패시터에 해당하는 레지스터 값이 업데이트 된다. 레지스터 값은 코드 카운트의 절대값(absolute value)이 정해진 기준 값(TH)을 넘어서게 되면 코드 카운트 차이의 부호에 따라 업데이트 한다. 부호가 양이면 정해놓은 레지스터의 최소 단위(△reg)만큼 레지스터를 키우고, 음이면 레지스터의 최소 단위(△reg)만큼 레지스터를 줄인다. 보정을 거듭할수록 차이는 점점 0 에 수렴하게 되며 더 이상 레지스터의 업데이트가 없을 때 보정이 종료된다.
보정 단계에서 마지막으로 거치게 되는 회로는 바로 덧셈부(Adder, 5503)이다. 덧셈부(5503)에서는 보정되기 전의 디지털 데이터인 제1 레지스터 신호(Dout, 541)와 외부 제어 신호(570), 각 커패시터의 레지스터 값인 레지스터 업데이트기 출력신호(5505)를 입력으로 받는다. 간단한 동작을 설명해 보면, 외부제어 신호에 따라 레지스터 값을 정렬하여 보정되기 전의 데이터에 적절하게 레지스터의 값을 더하여 보정된 결과(Dcal out)를 내보내게 된다.
도 17 은 본 발명에 따른 디지털 배경 보정 기법에서의 덧셈부(5503)의 간단한 상세도이다.
덧셈부(adder, 5503)가 가장 먼저 하는 일은 보정되기 전 데이터(Dout)의 커패시터 7가지 내부 교환 모드중 하나의 해당되는 모드가 어떤 것인지 외부제어 신호(External control signal)를 통하여 알아내는 것이다. 해당 모드가 정해지면, 레지스터 정렬기(Register Bit-array Arrangement, 5504)에서 각각 분할 커패시터마다 존재하는 레지스터의 값을 디지털 비트 기준으로 정렬된 레지스터 정렬기 출력신호(5507)가 출력 된다. 구체적인 정렬 예는 도 19 의 레지스터 정렬기(5514)에서 확인 할 수 있다.
그 다음 레지스터 분산기(Register Dispersion, 5515)을 거치게 된다. 디지털 비트 기준으로 정렬된 레지스터 값인 레지스터 정렬기 출력신호(5507)를 바로 사용하지 않는 이유는 도 18에 도시된 바와 같다.
도 18 은 디지털 아날로그 변환부에 부정합이 존재하는 경우 부정합의 효과가 모든 커패시터에 분산되어 있다는 것을 나타내 주는 회로도이다.
도 18을 살펴보면, 단 하나의 커패시터에만 에러가 존재하여도 이 효과는 에러가 난 커패시터와 연결된 모든 커패시터로 분산되는 것을 알 수 있다.
커패시터의 최상위 비트에 1C 용량을 가진 커패시터의 부정합이 존재 한다. 하지만 이 부정합은 결국 단위 커패시터(unit capacitor)를 변화시키기 때문에 최하위 비트(LSB)의 커패시터 값은 (변화된 단위 커패시터) - (종래기술의 단위 커패시터, 1C) 만큼의 부정합을 가지게 된다. 모든 커패시터들도 단위 커패시터가 변하여 각각 커패시터 용량에 비례하는 부정합을 가지게 된다. 따라서 레지스터 값 또한 분산되어 저장되어야할 필요가 있다.
결국 각 비트 기준으로 정렬된 커패시터의 레지스터의 값인 레지스터 정렬기 출력신호(5507)는 그 부정합의 정도가 분산되어 있듯이 커패시터 용량에 비례하여 분산 시키도록 하여 레지스터 분산기 출력신호(5508)를 출력한다.
도 19 는 본 발명에 따른 디지털 배경 보정 기법에서의 레지스터 분산기의 동작 테이블이다.
도 19를 살펴보면, 행렬에 의하여 레지스터 값은 저장되고 결국 부정합의 합이 0 이 되는 것과 마찬가지로 분산된 레지스터의 합 또한 최종적으로 0이 된다.
커패시터 부정합의 정도가 양일 경우 레지스터의 값도 양이 되도록 설정되었기 때문에 디지털 비트 '1'이 말하는 것은 본래의 가중치(weight)보다 훨씬 큰 값으로 계산되었다는 것을 말하는 것이므로 가감산기(5516)은 디지털 코드에서 레지스터의 값만큼 빼어주게 된다. 반대로 디지털 비트가 '0' 일 경우는 가감산기(5516)이 그 비트에 해당하는 레지스터 값을 더해주게 된다.
이렇게 커패시터의 최상위 비트부터 최하위 비트까지 레지스터 값을 더하고 빼는 계산이 완료되면 아날로그 디지털 변환부는 보정된 결과(Dcal_out)를 얻을 수 있다.
도 20 은 본 발명에 따른 디지털 배경 보정 기법에서의 덧셈부(5503)의 순서도이다.
도 20을 살펴보면, 덧셈부(5503)의 동작을 자세한 순서도로 나타낸 것이다. 각각 레지스터 정렬과 레지스터 분산 과정을 거친 후, 보정 전 결과(Dout)에 보정값(Calibration)을 더하여 최종적으로 보정된 결과(Dcal_out)를 얻어낸다.
도 21 은 본 발명에 따른 디지털 배경 보정 기법 전후 아날로그 디지털 변환부의 시뮬레이션 결과를 보여주는 그래프이다.
도 22 는 본 발명에 따른 디지털 배경 보정 기법 전후 아날로그 디지털 변환부의 시뮬레이션 결과를 정리한 표이다.
도 21 및 도 22를 살펴보면, 본 발명에 따른 저전력을 구현하는 축차근사 레지스터 구조(SAR)를 이용하여 커패시터 부정합으로 인한 에러를 디지털 배경 보정 장치 및 방법(Digital Background Calibration)으로 보정하면 고해상도를 출력할 수 있다는 것을 알 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
아날로그 디지털 변환부(500)
보정 블록(510) 디지털 아날로그 변환부(520)
비교기(530) 축차 근사 레지스터(SAR, 540)
보정부(550) 비트 제어부(560)

Claims (13)

  1. 디지털 배경 보정 장치에 있어서,
    제1 제어신호 및 제2 제어신호에 응답하여 제1 입력신호와 제2 입력신호로 이루어진 입력신호, 접지전압 및 기준전압 중 어느 하나를 선택한 후 아날로그 신호로 변환하여 제1 변환 신호 및 제2 변환 신호를 출력하는 디지털 아날로그 변환부;
    상기 제1 변환 신호 및 상기 제2 변환 신호를 디지털 신호로 변환된 제1 디지털 신호 및 제2 디지털 신호로 출력하고, 상기 제1 변환신호 및 상기 제2 변환 신호의 비교 값을 제3 디지털 신호로 출력하는 비교기;
    상기 제1 디지털 신호 및 제2 디지털 신호를 입력받아 제1 레지스터 신호 및 제3 레지스터 신호를 출력하고, 상기 제3 디지털 신호를 입력받아 상기 제1 제어 신호(542)로 출력하는 축차 근사 레지스터;
    외부 제어 신호에 응답하여 상기 제1 레지스터 신호의 부정합 값을 보정하여 디지털 코드 보정신호를 출력하는 보정부; 및
    상기 외부 제어 신호에 응답하여 상기 제3 레지스터 신호를 입력받아 상기 제2 제어 신호로 출력하는 비트 제어부;를 포함하되
    상기 디지털 코드 보정신호는 상기 보정부의 일측으로 피드백 되는 것을 특징으로 하는 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치.
  2. 제 1항에 있어서, 상기 디지털 아날로그 변환부는
    병렬로 연결된 복수개의 커패시터로 구성된 제1 커패시터부;
    병렬로 연결된 복수개의 커패시터로 구성된 제2 커패시터부;
    상기 제1 제어신호 및 제2 제어신호에 응답하여 상기 기준전압, 상기 접지전압 및 상기 제1 입력신호 중 어느 하나를 상기 복수개의 제1커패시터에 각각 연결시키는 복수 개의 제1스위치를 구비한 제1 스위치부;
    상기 제1 제어신호 및 제2 제어신호에 응답하여 상기 기준전압, 상기 접지전압 및 상기 제2 입력신호 중 어느 하나를 상기 복수개의 제2커패시터에 각각 연결시키는 복수 개의 제2스위치를 구비한 제2 스위치부; 및
    1단자가 상기 제1 캐패시터부에 연결되고, 다른 일단자가 상기 제2 캐패시터부에 연결되며, 상기 제1 제어신호에 응답하여 동작하는 제3스위치부;를 구비하며,
    상기 제1 커패시터부 및 제2 커패시터부는 이진가중형 구조를 가지는 것을 특징으로 하는 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치.
  3. 제 2항에 있어서, 상기 제3 레지스터 신호는
    업비트신호와 다운비트신호 및 기존비트신호로 구성되는 것을 특징으로 하는 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치.
  4. 제 3항에 있어서, 상기 비트 제어부는
    상기 제3 레지스터 신호를 입력받아 제2 제어 신호를 출력하는 다수개의 비트 제어기;
    각각의 상기 비트 제어기들의 일측에 연결된 비트 제어기 컨트롤러를 포함하는 것을 특징으로 하는 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치.
  5. 제 4항에 있어서, 상기 비트 제어기 컨트롤러는
    상기 외부 제어 신호를 입력받아 상기 비트 제어기를 제어하는 신호인 제1 비트 제어 신호 및 제2 비트 제어 신호를 출력하는 것을 특징으로 하는 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치.
  6. 제5항에 있어서, 상기 비트 제어기는
    상기 업비트신호 및 다운비트신호를 입력받아 상기 제1 비트 제어 신호에 응답하여 제1 멀티플렉서 출력신호를 출력하는 제1 멀티플렉서;
    상기 기존비트신호 및 상기 제1 멀티플렉서 출력신호를 입력받아 상기 제2 비트 제어 신호에 응답하여 상기 디지털 아날로그 변환부로 제2 제어신호를 출력하는 제2 멀티플렉서;를 포함하는 것을 특징으로 하는 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치.
  7. 제 1항에 있어서, 상기 보정부는
    상기 외부 제어신호에 응답하여 상기 디지털 코드 보정신호의 부정합의 정도를 나타내는 코드 카운트 행렬신호를 출력하는 코드 카운트기;
    상기 코드 카운트 행렬신호를 입력받아 코드 카운트 정보를 분석하여 레지스터 업데이트기 출력신호를 출력하는 레지스터 업데이트기; 및
    상기 제1 레지스터 신호을 입력받아 상기 레지스터 업데이트기 출력신호로부터 분석한 보정값을 더하여 디지털 코드 보정신호를 출력하는 덧셈부;를 포함하는 것을 특징으로 하는 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치.
  8. 제 7항에 있어서, 상기 보정부는
    상기 코드 카운트기로 디지털 코드 보정신호를 피드백 하는 것을 특징으로 하는 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치.
  9. 제 8항에 있어서, 상기 덧셈부는
    상기 외부 제어 신호에 응답하여 상기 레지스터 업데이트기 출력신호를 비트수 기준으로 정렬한 정렬기 출력신호를 출력하는 레지스터 정렬기;
    상기 정렬기 출력신호의 부정합 정도에 따라 레지스터 분산기 출력신호로 출력하는 레지스터 분산기; 및
    상기 레지스터 분산기 출력신호와 상기 제1 레지스터 신호를 입력받아 디지털 코드 보정신호를 출력하는 가감산기를 포함하는 것을 특징으로 하는 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치.
  10. 디지털 배경 보정 방법에 있어서,
    제1 제어신호 및 제2 제어신호에 응답하여 입력신호, 접지전압 또는 기준전압중 하나를 택일하여 복수의 아날로그 신호를 출력하는 변환 단계;
    상기 변환 단계에서 출력된 상기 복수의 아날로그 신호를 디지털 신호로 변환된 제1 디지털 신호 및 제2 디지털 신호를 출력하고, 상기 제1 변환신호 및 상기 제2 변환 신호의 비교값을 제3 디지털 신호로 출력하는 비교 단계;
    상기 제1 디지털 신호 및 제2 디지털 신호를 입력받아 제1 레지스터 신호 및 제2 레지스터 신호로 분산하여 출력하고, 상기 제3 디지털 신호를 상기 변환 단계의 상기 제1 제어신호로 출력하는 레지스터 단계;
    외부 제어 신호를 이용하여 상기 제1 레지스터 신호의 부정합 값을 보정하여 출력하고, 보정하여 출력된 값을 피드백 하는 보정 단계; 및
    상기 제2 디지털 신호를 상기 외부 제어 신호를 이용하여 쉬프트 하거나 또는 그대로 제2 제어신호로 입력하는 제어단계;를 포함하는 것을 특징으로 하는 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 방법.
  11. 제 10항에 있어서, 상기 변환 단계는
    디지털 아날로그 변환부를 초기화 시키는 리셋모드;
    상기 입력신호를 저장하는 샘플모드; 및
    상기 샘플모드일 때 저장된 값을 보내는 홀드모드;로 동작하는 것을 특징으로 하는 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 방법.
  12. 제 11항에 있어서,
    상기 제2 제어신호에 따라 입력신호를 저장하는 것을 특징으로 하는 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 방법.
  13. 제 12항에 있어서,
    상기 외부 제어 신호에 응답하여 내부 교환 모드 중 하나가 선택되며, 상기 제2 제어신호는 선택된 상기 내부 교환 모드에 따라 사용자에 의하여 미리 정해진 신호로 출력되는 것을 특징으로 하는 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 방법.
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