CN112152620B - 模拟数字转换器的校正电路及校正方法 - Google Patents

模拟数字转换器的校正电路及校正方法 Download PDF

Info

Publication number
CN112152620B
CN112152620B CN201910568745.0A CN201910568745A CN112152620B CN 112152620 B CN112152620 B CN 112152620B CN 201910568745 A CN201910568745 A CN 201910568745A CN 112152620 B CN112152620 B CN 112152620B
Authority
CN
China
Prior art keywords
voltage
capacitor
comparator
analog
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910568745.0A
Other languages
English (en)
Other versions
CN112152620A (zh
Inventor
陈昱璋
黄诗雄
林见儒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to CN201910568745.0A priority Critical patent/CN112152620B/zh
Publication of CN112152620A publication Critical patent/CN112152620A/zh
Application granted granted Critical
Publication of CN112152620B publication Critical patent/CN112152620B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明揭露了一种模拟数字转换器的校正电路及校正方法。模拟数字转换器的校正方法包含以下步骤：(a)重置比较器的第一输入端的电压及第二输入端的电压；(b)改变第一电容群组的至少一电容的端电压；(c)模拟数字转换器产生一第一数字码；(d)在得到该第一数字码后，重置比较器的第一输入端的电压及第二输入端的电压；(e)改变第三电容群组的至少一电容的端电压；以及(f)模拟数字转换器产生一第二数字码。该第一数字码及该第二数字码被用来修正该模拟数字转换器的输出。

Description

模拟数字转换器的校正电路及校正方法
技术领域
本发明涉及模拟数字转换器(Analog-to-Digital Converter,ADC)的校正电路及校正方法，尤其是涉及使用桥接式数字模拟转换器(Digital-to-Analog Converter,DAC)(bridge DAC)的ADC的校正电路及校正方法。
背景技术
图1是现有连续逼近式(successive approximation)ADC(以下简称SA ADC)的局部电路图。该SA ADC通过桥接式DAC 110的电容切换操作与比较器105的比较操作，使比较器105的两个输入端的电压互相逼近，而在电压互相逼近的过程中，耦接于比较器105输出端的连续逼近缓存器(successive approximation register,SAR)(图未示)，依据比较器105的输出产生数字码。最后等桥接式DAC 110的所有电容都切换完毕后(即所有电容耦接至适当的电压)，此时连续逼近缓存器所产生的数字码即是SA ADC的最后输出值，也就是输入信号(由Vin及Vip所组成)经过模拟数字转换后的结果。
桥接式DAC 110包含两个电容数组，各自耦接比较器105的一个输入端。每个电容数组包含一个桥接电容(bridge capacitor)130或140。此说明书中定义桥接电容130或140的右侧(即邻近比较器105的一侧)为电容数组的最高有效位(MSB)侧，左侧(即远离比较器105的一侧)为电容数组的最低有效位(LSB)侧。以图1中耦接比较器105的负输入端的电容数组为例，其MSB侧包含电容111、112、113，此三个电容的电容值分别为4C、2C、1C(C为正数)；其LSB侧包含电容151、152、153、154、155，此五个电容的电容值分别为8C、4C、2C、1C、1C。电容111、112、113的一端耦接桥接电容130的其中一端，并且直接与比较器105耦接；相对的，电容151、152、153、154、155的一端则不直接与比较器105耦接，而是先耦接桥接电容130的另一端，再通过桥接电容130耦接比较器105。电容111、112、113、151、152、153、154、155非耦接桥接电容130的一端则分别通过开关SW耦接至地或参考电压Vref。
理想上，对比较器105而言，LSB侧的所有电容与桥接电容130或140串联后的等效电容值，应实质上等于MSB侧的最小电容的电容值。然而，因为桥接电容130或140的电容值不易做的精准(因为电容值非为单位电容的整数倍)，加上LSB侧的电容的耦接桥接电容130或140的一端相对于地存在不可避免的寄生电容，使得桥接式DAC 110的线性度下降，而导致SA ADC的线性度下降。
文献「Split Capacitor DAC Mismatch Calibration in SuccessiveApproximation ADC」(Yanfei Chen,et al.,"Split Capacitor DAC MismatchCalibration in Successive Approximation ADC,"Custom Integrated CircuitsConference,2009.CICC'09.IEEE,pp.279-282,Sept.2009)提出一种校正桥接式DAC的方法。然而该文献所提出的方法必须先对比较器的偏移进行校正，当比较器的偏移够小时，其校正结果才精确。该文献的缺点在于，除了校正比较器必须耗费额外的时间之外，实际操作上发现，若比较器已执行校正流程但依然有残余的偏移量，或是比较器执行校正流程后遇到工艺、电压或温度的变化，执行该文献所提出的方法之后，桥接式DAC的线性度仍然不佳，而影响SA ADC的精确性。因此有必要提出ADC的校正方法与校正电路。
发明内容
鉴于先前技术的不足，本发明的一目的在于提供一种ADC的校正电路及校正方法。
本发明揭露一种ADC的校正电路及校正方法。ADC包含一桥接式数字模拟转换器。该桥接式数字模拟转换器包含一第一电容数组及一第二电容数组。该第一电容数组耦接该模拟数字转换器的一比较器的一第一输入端，该第二电容数组耦接该比较器的一第二输入端。该第一电容数组包含一第一电容群组、一第二电容群组及一第一桥接电容。该第一电容群组电连接该比较器，该第二电容群组通过该第一桥接电容耦接该比较器。该第二电容数组包含一第三电容群组、一第四电容群组及一第二桥接电容。该第三电容群组电连接该比较器，该第四电容群组通过该第二桥接电容耦接该比较器
本发明的ADC的校正方法包含以下步骤：(a)重置该比较器的该第一输入端的电压及该比较器的该第二输入端的电压；(b)改变该第一电容群组的至少一电容的端电压；(c)该模拟数字转换器产生一第一数字码；(d)在得到该第一数字码后，重置该比较器的该第一输入端的电压及该比较器的该第二输入端的电压；(e)改变该第三电容群组的至少一电容的端电压；以及(f)该模拟数字转换器产生一第二数字码。该第一数字码及该第二数字码被用来修正该模拟数字转换器的输出。
本发明的ADC的校正电路包含一缓存器以及一控制电路。该控制电路耦接该桥接式数字模拟转换器及该缓存器，用来执行一校正程序。该校正程序包含以下步骤：(a)重置该比较器的该第一输入端的电压及该比较器的该第二输入端的电压；(b)改变该第一电容群组的至少一电容的端电压；(c)将该模拟数字转换器的一第一数字码储存至该缓存器；(d)在得到该第一数字码后，重置该比较器的该第一输入端的电压及该比较器的该第二输入端的电压；(e)改变该第三电容群组的至少一电容的端电压；以及(f)将该模拟数字转换器的一第二数字码储存至该缓存器。该第一数字码及该第二数字码被用来修正该模拟数字转换器的输出。
本发明的ADC的校正电路及校正方法以简单的方式校正ADC。相较于现有的校正方法，本发明无需预先校正比较器的偏移，因此更容易实际操作且校正过程更为快速。
有关本发明的特征、实际操作与效果，兹配合图式作实施例详细说明如下。
附图说明
图1为现有SA ADC的局部电路图；
图2为本发明的ADC的校正电路与SA ADC结合的功能方框图；
图3为本发明的ADC的校正方法的流程图；
图4A至图4F为桥接式DAC在本发明的校正过程中开关切换状态的示意图；以及
图5为本发明的模拟数字转换器的校正方法的另一流程图。
具体实施方式
以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。
本发明的揭露内容包含ADC的校正电路及校正方法，用以校正包含桥接式DAC的ADC。由于本发明的ADC的校正电路所包含的部分组件单独而言可能为已知组件，因此在不影响该装置发明的充分揭露及可实施性的前提下，以下说明对于已知组件的细节将予以节略。此外，本发明的ADC的校正方法可以是软件及/或固件的形式，并且可通过本发明的ADC的校正电路或其等效装置来执行，在不影响该方法发明的充分揭露及可实施性的前提下，以下方法发明的说明将着重于步骤内容而非硬件。
图2为本发明的ADC的校正电路与SA ADC结合的功能方框图，图3为本发明的ADC的校正方法的流程图，图4A至图4F为桥接式DAC于本发明的校正过程中开关切换状态的示意图。桥接式DAC 210包含两个电容数组。以下的说明将耦接比较器205负输入端的电容数组称为第一电容数组，将耦接比较器205正输入端的电容数组称为第二电容数组。第一电容数组由第一电容群组(包含电容411至电容413，即MSB侧的所有电容)、桥接电容430以及第二电容群组(包含电容451至电容455，即LSB侧的所有电容)构成。第二电容数组由第三电容群组(包含电容421至423，即MSB侧的所有电容)、桥接电容440以及第四电容群组(包含电容461至电容465，即LSB侧的所有电容)构成。
以下假设电容411、412、413、451、452、453、454、455的电容值分别为4C、2C、1C、8C、4C、2C、1C、1C，电容421、422、423、461、462、463、464、465的电容值分别为4C、2C、1C、8C、4C、2C、1C、1C。此外，以下的说明中，电容耦接比较器205的一端称为上板，非耦接比较器205的一端称为下板。如此的定义只是为了方便说明起见，不必然与实际电路中的「上」及「下」有关。
校正开始前，控制电路230先使SA ADC不接收任何输入信号。校正开始时，首先，控制电路230通过控制信号Rst重置SA ADC的比较器205的两输入端的电压，亦即控制比较器205的正输入端及负输入端具有相等的电压(步骤S310)。举例来说，在步骤310中控制电路230可以控制开关270导通以使得比较器205的两输入端的电压相等(如图4A所示)。
重置结束后，控制电路230控制开关270不导通，然后控制第一电容群组的最小电容413的下板耦接第一电压V1并控制控制第四电容群组的所有电容的下板耦接第二电压V2(如图4B所示)(步骤S312)。控制电路230通过控制信号Csw控制开关SW1至开关SW8及开关SW1'至开关SW8'为导通或不导通。开关SW1至开关SW3分别对应电容411至电容413、开关SW4至开关SW8分别对应电容451至电容455、开关SW1'至开关SW3'分别对应电容421至电容423以及开关SW4'至开关SW8'分别对应电容461至电容465。
接下来控制电路230控制第一电容群组的最小电容413的下板由第一电压V1改为第三电压V3，以在比较器205的两输入端增加第一电压差ΔV1。第三电压不同于第一电压(如图4C所示)(步骤S314)。
接下来，在SA ADC的多个操作周期(由频率信号控制)中，连续逼近缓存器220依据比较器205的输出产生数字码Dn，控制电路230再依据数字码Dn决定开关SW4'至开关SW8'为导通或不导通(亦即决定电容461、462、463、464、465的耦接电位)(步骤S316)。换句话说，在步骤S316中，SA ADC经过多次的电容切换操作(亦即决定第四电容群组的电容下板的电压)与多次的比较操作，最终的开关状态例如图4D所示──电容461、462、463及465的下板由第二电压V2切换至第四电压V4，电容464的下板维持耦接第二电压V2。第一电压V1与第三电压V3的电压差(V1-V3)实质上等于第二电压V2与第四电压V4的电压差(V2-V4)。步骤S316结束时SA ADC产生第一数字码D1，并且控制电路230储存该第一数字码D1至缓存器250。图4D所对应的第一数字码D1为00011101。因为电容455为虚设的电容(dummy capacitor)，只用于校正而非用于实际操作，所以第一数字码D1对应的二进制值及十进制值分别等于00011102+1及1410+1。
接下来，控制电路230再次通过控制信号Rst重置SA ADC的比较器205两输入端的电压(如图4A所示)(步骤S320)。
重置结束后，控制电路230控制开关270不导通，然后控制第三电容群组的最小电容423的下板耦接第五电压V5并控制控制第二电容群组的所有电容的下板耦接第六电压V6(如图4B所示)(步骤S322)。
接下来控制电路230控制第三电容群组的最小电容423的下板由第五电压V5改为第七电压V7，以在比较器205的两输入端增加第二电压差ΔV2。第七电压不同于第五电压(如图4E所示)(步骤S324)。
接下来，在SA ADC的多个操作周期(由频率信号控制)中，连续逼近缓存器220依据比较器205的输出产生数字码Dn，控制电路230再依据数字码Dn决定开关SW4至开关SW8为导通或不导通(亦即决定电容451、452、453、454、455的耦接电位)(步骤S326)。换句话说，在步骤S326中，SA ADC经过多次的电容切换操作(亦即决定第二电容群组的电容下板的电压)与多次的比较操作，最终的开关状态例如图4F所示──电容451、452及455的下板由第六电压V6切换至第八电压V8，电容453及454的下板维持耦接第六电压V6。第五电压V5与第七电压V7的电压差(V5-V7)实质上等于第六电压V6与第八电压V8的电压差(V6-V8)。步骤S326结束时SA ADC产生第二数字码D2，并且控制电路230储存该第二数字码D2至缓存器250。图4F所对应的第二数字码D2为00011001。因为电容465为虚设的电容，只用于校正而非用于实际操作，所以第二数字码D2对应的二进制值及十进制值分别等于00011002+1及1210+1。
最后，在一些实施例中，控制电路230计算第一数字码D1及第二数字码D2的平均值(步骤S330)。详言之，假设比较器205的正输入端(V+)及负输入端(V-)之间存在电压偏移Vos＝V+-V-，则第一数字码D1反应第一电压差ΔV1与电压偏移Vos之和，即D1＝ΔV1+Vos，且第二数字码D2反应第二电压差ΔV2与电压偏移Vos之差，即D2＝ΔV2-Vos。第一数字码D1与第二数字码D2的平均值(D1+D2)/2＝(ΔV1+ΔV2)/2。当电容413及电容423实质上相等时(亦即ΔV1＝ΔV2＝ΔV)，(D1+D2)/2＝ΔV。换句话说，(D1+D2)/2可以代表电容413的电容值与第二电容群组的最小电容(454或455)的电容值的模拟的比值(也是数字的比值)，也可以代表电容423的电容值与第四电容群组的最小电容(464或465)的电容值的模拟的比值(也是数字的比值)。以图4D及图4F为例，平均值R＝(D1+D2)/2＝(00011112+00011012)/2＝(1510+1310)/2＝1410。
控制电路230可以根据平均值R计算SA ADC的校正因子α。校正因子α等于平均值R与第一电容群组的最小电容(即电容413)的理想权重或与第三电容群组的最小电容(即电容423)的理想权重的比值。SA ADC的后级电路(图未示)可以根据校正因子α来对SA ADC所产生的数字码Dn进行修正。以第一电容数组为例，因为电容454、453、452、451、413、412、411理想上的数字权重(十进制)分别是1、2、4、8、16、32、64，所以校正因子α＝14/16。只有第一电容群组及第三电容群组需要修正权重，而第二电容群组及第四电容群组则不需要。以校正因子α修正后，电容413(或423)、412(或422)、411(或421)的实际权重应该分别是16*α＝14、32*α＝28及64*α＝56。
在一些实施例中，控制电路230不计算平均值R及校正因子α，而是由SA ADC的后级电路从缓存器250中读取第一数字码D1及第二数字码D2，并计算平均值R及校正因子α。
本发明具有以下优点：(1)不需要校正比较器的偏移；(2)不需要校正桥接式DAC210的电容值；(3)可快速得到ADC的校正因子(只需要两个数字码)；(4)不需要特定的输入信号。
上述的校正流程可以用图5来总结。首先重置SA ADC的比较器的两输入端的电压(步骤S510，图4A)；接下来改变第一电容群组的至少一电容的端电压以产生一电压差(步骤S520，从图4B变换到图4C)；接下来控制SA ADC产生第一数字码(步骤S530，从图4C变换到图4D)；接下来重置SA ADC的比较器的两输入端的电压(步骤S540，图4A)；接下来改变第三电容群组的至少一电容的端电压以产生该电压差(步骤S550，从图4B变换到图4E)；接下来控制SA ADC产生第二数字码(步骤S560，从图4E变换到图4F)。得到第一数字码及该第二数字码后，SA ADC的后级电路即可根据第一数字码及该第二数字码修正SA ADC的输出。
在一些实施例中，V1＝V2且V3＝V4。在另一些实施例中，V5＝V6且V7＝V8。在另一些实施例中，V1＝V2＝V5＝V6且V3＝V4＝V7＝V8。V1至V8可以由参考电压产生单元260产生。
上述的说明虽以SA ADC为例，但本发明的校正电路及校正方法可适用于其他使用桥接式DAC的电路，例如运算放大器的模拟增益阶段(analog gain stage)。在运算放大器的应用中，无论运算放大器是否有偏移，本发明仍然能够找出桥接电容左右两边的等效电容值的比例。
由于本技术领域具有通常知识者可通过本案的装置发明的揭露内容来了解本案的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的揭露要求及可实施性的前提下，重复的说明在此予以节略。请注意，前揭图标中，组件的形状、尺寸、比例以及步骤的顺序等仅为示意，供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。
虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围需视本说明书的权利要求所界定者为准。
【符号说明】
105、205 比较器
110、210 桥接式DAC
130、140、430、440 桥接电容
220 连续逼近缓存器
230 控制电路
250 缓存器
260 参考电压产生单元
270、SW、SW1至SW8、SW1’至SW8’ 开关
111、112、113、151、152、153、154、155、411、412、413、451、452、453、454、455、421、422、423、461、462、463、464、465 电容
S310至S330、S510至S560 步骤。

Claims (10)

1.一种模拟数字转换器的校正方法，该模拟数字转换器包含一桥接式数字模拟转换器，该桥接式数字模拟转换器包含一第一电容数组及一第二电容数组，该第一电容数组耦接该模拟数字转换器的一比较器的一第一输入端，该第二电容数组耦接该比较器的一第二输入端，该第一电容数组包含一第一电容群组、一第二电容群组及一第一桥接电容，该第一电容群组电连接该比较器，该第二电容群组通过该第一桥接电容耦接该比较器，该第二电容数组包含一第三电容群组、一第四电容群组及一第二桥接电容，该第三电容群组电连接该比较器，该第四电容群组通过该第二桥接电容耦接该比较器，该校正方法包含：
(a)重置该比较器的该第一输入端的电压及该比较器的该第二输入端的电压；
(b)改变该第一电容群组的至少一电容的端电压；
(c)该模拟数字转换器产生一第一数字码；
(d)在得到该第一数字码后，重置该比较器的该第一输入端的电压及该比较器的该第二输入端的电压；
(e)改变该第三电容群组的至少一电容的端电压；以及
(f)该模拟数字转换器产生一第二数字码；
其中该第一数字码及该第二数字码被用来修正该模拟数字转换器的输出。
2.根据权利要求1所述的方法，其中，步骤(b)使该第一电容群组的至少一电容由一第一电压切换至一第三电压，且步骤(c)使该第四电容群组的至少一电容由一第二电压切换至一第四电压，该第一电压与该第三电压的电压差实质上等于该第二电压与该第四电压的电压差。
3.根据权利要求2所述的方法，其中，该第一电压等于该第二电压且该第三电压等于该第四电压。
4.根据权利要求2所述的方法，其中，步骤(e)使该第三电容群组的至少一电容由一第五电压切换至一第七电压，且步骤(f)使该第二电容群组的至少一电容由一第六电压切换至一第八电压，该第五电压与该第七电压的电压差实质上等于该第六电压与该第八电压的电压差，而且该第一电压与该第三电压的电压差实质上等于该第五电压与该第七电压的电压差。
5.根据权利要求4所述的方法，其中该第五电压等于该第六电压且该第七电压等于该第八电压。
6.一种模拟数字转换器的校正电路，该模拟数字转换器包含一桥接式数字模拟转换器，该桥接式数字模拟转换器包含一第一电容数组及一第二电容数组，该第一电容数组耦接该模拟数字转换器的一比较器的一第一输入端，该第二电容数组耦接该比较器的一第二输入端，该第一电容数组包含一第一电容群组、一第二电容群组及一第一桥接电容，该第一电容群组电连接该比较器，该第二电容群组通过该第一桥接电容耦接该比较器，该第二电容数组包含一第三电容群组、一第四电容群组及一第二桥接电容，该第三电容群组电连接该比较器，该第四电容群组通过该第二桥接电容耦接该比较器，该校正电路包含：
一缓存器；以及
一控制电路，耦接该桥接式数字模拟转换器及该缓存器，用来执行一校正程序，该校正程序包含以下步骤：
(a)重置该比较器的该第一输入端的电压及该比较器的该第二输入端的电压；
(b)改变该第一电容群组的至少一电容的端电压；
(c)将该模拟数字转换器的一第一数字码储存至该缓存器；
(d)在得到该第一数字码后，重置该比较器的该第一输入端的电压及该比较器的该第二输入端的电压；
(e)改变该第三电容群组的至少一电容的端电压；以及
(f)将该模拟数字转换器的一第二数字码储存至该缓存器；
其中该第一数字码及该第二数字码被用来修正该模拟数字转换器的输出。
7.根据权利要求6所述的校正电路，其中，步骤(b)使该第一电容群组的至少一电容由一第一电压切换至一第三电压，且步骤(c)使该第四电容群组的至少一电容由一第二电压切换至一第四电压，该第一电压与该第三电压的电压差实质上等于该第二电压与该第四电压的电压差。
8.根据权利要求7所述的校正电路，其中，该第一电压等于该第二电压且该第三电压等于该第四电压。
9.根据权利要求7所述的校正电路，其中，步骤(e)使该第三电容群组的至少一电容由一第五电压切换至一第七电压，且步骤(f)使该第二电容群组的至少一电容由一第六电压切换至一第八电压，该第五电压与该第七电压的电压差实质上等于该第六电压与该第八电压的电压差，而且该第一电压与该第三电压的电压差实质上等于该第五电压与该第七电压的电压差。
10.根据权利要求9所述的校正电路，其中，该第五电压等于该第六电压且该第七电压等于该第八电压。
CN201910568745.0A 2019-06-27 2019-06-27 模拟数字转换器的校正电路及校正方法 Active CN112152620B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910568745.0A CN112152620B (zh) 2019-06-27 2019-06-27 模拟数字转换器的校正电路及校正方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910568745.0A CN112152620B (zh) 2019-06-27 2019-06-27 模拟数字转换器的校正电路及校正方法

Publications (2)

Publication Number Publication Date
CN112152620A CN112152620A (zh) 2020-12-29
CN112152620B true CN112152620B (zh) 2024-02-27

Family

ID=73868737

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910568745.0A Active CN112152620B (zh) 2019-06-27 2019-06-27 模拟数字转换器的校正电路及校正方法

Country Status (1)

Country Link
CN (1) CN112152620B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012029188A (ja) * 2010-07-27 2012-02-09 Fujitsu Ltd Ａｄ変換器
JP2017005332A (ja) * 2015-06-05 2017-01-05 日本放送協会 巡回型ａｄ変換器、並びに巡回型ａｄ変換器用のデジタル補正器及びその方法
KR101774522B1 (ko) * 2016-06-02 2017-09-04 금오공과대학교 산학협력단 파이프라인 축차근사형 에이디씨
CN107306135A (zh) * 2016-04-22 2017-10-31 瑞昱半导体股份有限公司 数字模拟转换器的校正电路及校正方法
WO2018151473A1 (ko) * 2017-02-17 2018-08-23 서울대학교 산학협력단 아날로그 디지털 변환기 및 그 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012029188A (ja) * 2010-07-27 2012-02-09 Fujitsu Ltd Ａｄ変換器
JP2017005332A (ja) * 2015-06-05 2017-01-05 日本放送協会 巡回型ａｄ変換器、並びに巡回型ａｄ変換器用のデジタル補正器及びその方法
CN107306135A (zh) * 2016-04-22 2017-10-31 瑞昱半导体股份有限公司 数字模拟转换器的校正电路及校正方法
KR101774522B1 (ko) * 2016-06-02 2017-09-04 금오공과대학교 산학협력단 파이프라인 축차근사형 에이디씨
WO2018151473A1 (ko) * 2017-02-17 2018-08-23 서울대학교 산학협력단 아날로그 디지털 변환기 및 그 동작 방법

Also Published As

Publication number Publication date
CN112152620A (zh) 2020-12-29

Similar Documents

Publication Publication Date Title
TWI677195B (zh) 類比數位轉換器之校正電路及校正方法
US8223044B2 (en) INL correction circuitry and method for SAR ADC
US10069506B2 (en) Calibration circuit and calibration method for DAC
US7893860B2 (en) Successive approximation register analog-digital converter and method of driving the same
EP2579464B1 (en) Input-independent self-calibration method and apparatus for successive approximation analog-to-digital converter with charge-redistribution digital to analog converter
US8059021B2 (en) Digital-analog converting apparatus and test apparatus
EP3182593B1 (en) Circuit for stabilizing a dac reference voltage
US9300312B2 (en) Analog-digital converter
CN107306135B (zh) 数字模拟转换器的校正电路及校正方法
JP2021501526A (ja) 低減キャパシタアレイｄａｃを用いたｓａｒ ａｄｃにおけるオフセット補正のための方法及び装置
CN113839672B (zh) 一种利用冗余电容模拟域自校准逐次逼近模数转换器
KR101299215B1 (ko) 커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치
CN113839673A (zh) 一种新型数字域自校准逐次逼近模数转换器
KR20140104651A (ko) 아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치 및 방법.
CN106998206B (zh) 电荷再分配连续逼近式模拟数字转换器及其控制方法
CN113794475B (zh) 电容阵列型逐次逼近模数转换器的校准方法
CN112152620B (zh) 模拟数字转换器的校正电路及校正方法
CN113810052B (zh) 基于电容失配校准电路的逐次逼近模数转换器
CN112311395B (zh) 电荷型sar adc的校准方法
TW202241067A (zh) 類比數位轉換器及其操作方法
US11637558B2 (en) Analog-to-digital converter capable of reducing nonlinearity and method of operating the same
TWI763524B (zh) 類比數位轉換器之操作方法
CN117767946A (zh) 逐次逼近寄存器型模数转换器和电子设备
CN111327322A (zh) 连续逼近式模数转化器及其操作方法
CN115412098A (zh) 模拟数字转换器及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant