CN117767946A - 逐次逼近寄存器型模数转换器和电子设备 - Google Patents
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Abstract
本发明提供一种逐次逼近寄存器型模数转换器和电子设备，模数转换器包括：电容阵列、比较器、SAR逻辑模块和失配修正模块；电容阵列包括至少两个电容子阵列；每一电容子阵列包括若干权重电容和第一预设数量的小数电容，小数电容设置于最低位的权重电容与电压输出端之间；电容阵列在电容上存储电荷并输出两路电压信号至比较器；比较器将两路电压信号进行比较并输出比较结果；SAR逻辑模块根据比较结果和控制信号控制电容阵列中开关的连接，并输出采样数据；失配修正模块计算小数位并根据小数位修正采样数据。本发明通过增加小数电容来增加小数位的位宽，能够有效提升INL性能，无需大量硬件资源，位宽可灵活调整，结构简单、校准速度快。
Description
技术领域
本发明涉及电子电路技术领域，尤其涉及一种逐次逼近寄存器型模数转换器和电子设备。
背景技术
逐次逼近寄存器型(SAR)模数转换器(ADC)是采样速率低于5Msps(每秒百万次采样)的中等至高分辨率应用的常见结构，其分辨率一般为8位(bit)至18位，具有低功耗、小尺寸等特点。这些特点使该类型ADC具有很宽的应用范围，例如便携/电池供电仪表、生物医疗、工业控制和数据/信号采集等。
积分非线性(INL)是衡量ADC的重要指标，一般要求其在±1LSB以内。影响INL性能的因素是电容失配(mismatch)以及建立精度，建立精度可通过优化时间长度来改善，而电容失配导致实际做出来的SAR ADC的性能不及预期，部分bit采样失败，通常需要进行电容的失配校准。失配校准可以明显改善电容失配的影响，但在计算积分非线性(INL)误差时，仍然会有部分误差需要修调。
发明内容
本发明要解决的技术问题是为了克服现有技术中失配校准方法在计算INL时仍然会有部分误差需要修调的缺陷，提供一种逐次逼近寄存器型模数转换器和电子设备。
本发明是通过下述技术方案来解决上述技术问题：
第一方面，本发明提供一种逐次逼近寄存器型模数转换器，所述逐次逼近寄存器型模数转换器包括：电容阵列、比较器、SAR逻辑模块和失配修正模块；
所述电容阵列包括至少两个电容子阵列；
每一所述电容子阵列包括若干权重电容和第一预设数量的小数电容，所述小数电容设置于最低位的权重电容与所述电容子阵列的电压输出端之间；
所述电容阵列用于在电容上存储电荷并输出两路电压信号至所述比较器；
所述比较器用于将所述两路电压信号进行比较并输出比较结果；
所述SAR逻辑模块用于根据所述比较结果和控制信号控制所述电容阵列中开关的连接，并输出采样数据；
所述失配修正模块用于计算小数位并根据所述小数位修正所述采样数据。
优选地，至少一个所述电容子阵列的信号输入端接入采样信号的正相信号，对应的信号输出端与所述比较器的正相输入端电连接；
至少一个所述电容子阵列的信号输入端接入采样信号的反相信号，对应的信号输出端与所述比较器的反相输入端电连接；
和/或，对于同一电容子阵列中相邻两个的所述权重电容，较高位的所述权重电容的电容值为较低位的所述权重电容的电容值的两倍。
优选地，所述小数电容在同一电容子阵列中最低位的所述权重电容完成置位和比较之后依次进行置位和比较，以减小电容失配导致的误差。
优选地，最低位的所述权重电容的电容值为单位电容值；
按照置位顺序，首次置位的所述小数电容的电容值为所述单位电容值的一半，后一次置位的小数电容的电容值为前一次置位的所述小数电容的电容值的一半。
优选地，所述逐次逼近寄存器型模数转换器的分辨率在12bit至16bit之间时，所述第一预设数量的取值范围为2-4个。
优选地，所述分辨率为17bit以上时，所述第一预设数量大于等于4个。
优选地，所述分辨率为11bit以下时，所述第一预设数量为零。
优选地，每一所述电容子阵列还包括若干冗余电容；
沿最低位的权重电容向最高位的权重电容的方向，每隔第二预设数量的权重电容设置一个所述冗余电容。
优选地，所述冗余电容的电容值与邻近的较低位的权重电容的电容值相同；
和/或，所述第二预设数量为3个或4个。
第二方面，本发明提供一种电子设备，所述电子设备包括前述的逐次逼近寄存器型模数转换器。
本发明的积极进步效果在于：通过在电容阵列增加小数电容来增加小数位的位宽，能够有效提升模数转换器的INL性能，且无需大量的硬件资源，小数位的位宽可灵活调整，可用于高精度的SAR ADC系统中，电路具有结构简单、校准速度快的优点。
附图说明
图1为本发明实施例1的逐次逼近寄存器型模数转换器的一示例的电路结构图。
图2为本发明实施例1的逐次逼近寄存器型模数转换器的现有12位SAR ADC的一个示例的电路图。
图3为本发明实施例1的逐次逼近寄存器型模数转换器的示例在采样相时的CDAC的电位连接图。
图4为本发明实施例1的逐次逼近寄存器型模数转换器的示例在比较相时的CDAC的电位连接图。
图5为本发明实施例1的逐次逼近寄存器型模数转换器的示例在vdac值更新时的CDAC的电位连接图。
图6为本发明实施例1的逐次逼近寄存器型模数转换器的现有18位SAR ADC的INL实测结果。
图7为本发明实施例1的逐次逼近寄存器型模数转换器的18位SAR ADC加入小数电容后的INL实测结果。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例1
本实施例提供一种逐次逼近寄存器型模数转换器，参照图1，逐次逼近寄存器型模数转换器包括：电容阵列1、比较器2、SAR逻辑模块3和失配修正模块4。
电容阵列1包括至少两个电容子阵列11。
每一电容子阵列11包括若干权重电容和第一预设数量的小数电容，小数电容设置于最低位的权重电容与电容子阵列11的电压输出端之间。
电容阵列1用于在电容上存储电荷并输出两路电压信号至比较器2。
比较器2用于将两路电压信号进行比较并输出比较结果。
SAR逻辑模块3用于根据比较结果和控制信号控制电容阵列1中开关的连接，并输出采样数据。
失配修正模块4用于计算小数位并根据所述小数位修正所述采样数据。
其中，权重电容(Cp1-Cp11)和小数电容(Cpcal0-Cpcal3)属于一个电容子阵列11，权重电容Cn1-Cn11属于另一个电容子阵列11。同序号的权重电容彼此对应，其电容值相同，例如：Cp1与Cn1对应，电容值相同(Cp1＝Cn1)；Cp11与Cn11对应，电容值相同(Cp11＝Cn11)。同序号的小数电容彼此对应，其电容值相同，例如：Cpcal0与Cncal0对应，电容值相同(Cpcal0＝Cncal0)。P表示接入采样信号的正相信号，n表示接入采样信号的反相信号。
每一权重电容的下极板在SAR控制信号(sar_ctrl)的控制下通过一个开关连接参考电压vref或连接地gnd，下极板连接的电压可以在参考电压vref和地gnd之间切换，SAR控制信号(sar_ctrl)控制该开关进行连接电压的切换。SAR控制信号(sar_ctrl)可以由SAR逻辑模块3提供。同一电容子阵列中的每一权重电容的上极板均与该电容子阵列的信号输入端和信号输出端电连接，信号输入端在采样控制信号(Sample)的控制下通过一个开关接入采样信号的正相信号和反相信号中的一个，采样控制信号(Sample)控制该开关进行输入信号的连接和断开。
SAR逻辑模块3根据比较结果和控制信号控制电容阵列1中开关的连接，实现比较器2两端的电压不断相互逼近，输出采样数据Dowt[11:0]。
失配修正模块4(mismatch)用于计算小数位并根据所述小数位修正所述采样数据。失配修正模块4计算小数位(mia_code)，用小数位(mia_code)修正采样数据Dowt[11:0]，输出修正后的采样数据D[11:0]，并且输出[pcal3:pcal0]和[ncal3:ncal0]来切换小数电容的下极板接入的电压。失配修正模块4为现有技术，此处不再赘述。
图2示出了现有技术中典型12位SAR ADC的一个示例的电路图，SAR ADC主要由电容整列(CDAC)、比较器、SAR逻辑三部分组成。CDAC内电容之间的大小关系满足2倍，C1(Cp1和Cn1)为单位电容C，C11(Cp11和Cn11)为1024*C，CDAC分P端CDAC和N端CDAC，其根据SAR逻辑完成对应的电位连接，比较器对P端和N端CDAC输出电压进行比较，SAR逻辑电路判断比较器结果并反馈到CDAC进行相应电位切换。
以12-bit SAR ADC为例，如图3所示。SAR ADC工作可以分为采样、保持、比较、置位四个部分，分别的工作过程具体如下。首先，在采样相时，CDAC上极板连接输入信号，下极板接地信号gnd。然后，采样相结束后进入保持相，在保持相时电荷Qp和Qn分别为：
保持相结束后，进入最高位的权重位电容(MSB)的比较，比较器比较vdac＝vinp-vinn与0的相对大小，其中vinp和vinn分别为CDAC p端和n端初始电压。如果比较结果为1，则SAR逻辑判定vinp比vinn要大，因此比较器负输入端的MSB电容被置位到vref。MSB比较结束后vinp保持不变，vinn变成了：
vdac值更新为：
CDAC的电位连接图如图4所示。如果比较结果为0，则SAR逻辑判定vinp比vinn要小，因此比较器正输入端的MSB电容被置位到vref。MSB比较结束后vinn保持不变，vinp变成了:
vdac值更新为:
CDAC的电位连接图如图5所示。
然后对新的vdac电压与0做比较，基于比较结果对MSB-1位执行置位操作，置位结束后vdac电压变化
(由于没有电容失配Cpi和Cni是相等的)，比较结果为1，符号为负，比较结果为0，符号为正。依次“比较-置位-比较”下去，直到最后一位电容即C1被置位，然后将置位后的vdac与0进行比较产生最后一位数字码，至此，结束所有比较。输出码为Dout[11:0]。
由于实际生产过程中引入电容失配，实际做出来的性能不及预期，部分bit采样失败，通常需要进行电容的失配校准。校准可以明显改善电容失配的影响，但在计算积分非线性(INL)误差时，仍会有部分误差需要修调。
小数电容可采样可不采样，取决于整个CDAC阵列中冗余位设计以及资源的考虑。小数电容在置位阶段，其下极板连接vref或gnd由平均技术产生。在以往电容失配算法处理过程中，往往通过平均产生补偿系数，系数的小数部分一般是扔掉的。在本实施例的小数位电容增强INL技术中，利用电容失配产生的小数对小数位电容进行置位从而进行误差修调，进一步提升INL性能，误差包含了噪声以及电容失配的影响。
小数电容的数量不受理论限制，可多可少。具体到应用，根据电路结构、时序要求、资源配置自由选择个数多少。通常来说，数量越多，改善电容失配导致的INL误差的效果越好，但会导致电路结构更为复杂，对时序要求和资源配置的要求更高。可以根据实际需要设置小数电容的数量。
在18-bit的SAR ADC实际测试中，SAR ADC受限于比较器噪声，电容失配，基准电压建立的影响，INL实测往往不够理想，一般大于±1LSB，如图6所示。LSB电容本身有误差，也很难从工艺上进行修调，因此引入小数电容对LSB电容量化后的残余量进行精细的修调，使得INL进一步改善，如图7所示。小数功能使得SAR ADC有效位数近似多出一位的提升，提升效果明显。
本实施例中，通过在电容阵列增加小数电容来增加小数位的位宽，能够有效提升模数转换器的INL性能，且无需大量的硬件资源，小数位的位宽可灵活调整，可用于高精度的SAR ADC系统中，电路具有结构简单、校准速度快的优点。
在一个实施例中，至少一个电容子阵列11的信号输入端接入采样信号的正相信号，对应的信号输出端与比较器2的正相输入端电连接。
至少一个电容子阵列11的信号输入端接入采样信号的反相信号，对应的信号输出端与比较器2的反相输入端电连接。
其中，电容阵列1中对采样信号的正相信号和反相信号进行采样的电路结构相同以实现相同的bit采样处理。
在一个实施例中，对于同一电容子阵列中相邻两个的权重电容，较高位的权重电容的电容值为较低位的权重电容的电容值的两倍。
其中，CDAC内电容之间的大小关系满足2倍，C1(Cp1和Cn1)为单位电容C，C2(Cp2和Cn2)为2*C，…，以此类推，C11(Cp11和Cn11)为1024*C。
在一个实施例中，小数电容在同一电容子阵列中最低位的权重电容完成置位和比较之后依次进行置位和比较，以减小电容失配导致的误差。
其中，如图1所述的示例中，在最低位的权重电容C1(Cp1和Cn1)完成置位和比较之后，小数电容Ccal3(Cpcal3和Cncal3)再完成置位和比较，然后依次是Ccal2(Cpcal2和Cncal2)、Ccal1(Cpcal1和Cncal1)，最后是Ccal0(Cpcal0和Cncal0)。
在一个实施例中，最低位的权重电容的电容值为单位电容值。
按照置位顺序，首次置位的小数电容的电容值为单位电容值的一半，后一次置位的小数电容的电容值为前一次置位的小数电容的电容值的一半。
其中，如图1所述的示例中，在最低位的权重电容C1(Cp1和Cn1)的电容值为C，小数电容Ccal3(Cpcal3和Cncal3)的电容值为0.5*C，小数电容Ccal2(Cpcal2和Cncal2)的电容值为0.25*C，小数电容Ccal1(Cpcal1和Cncal1)的电容值为0.125*C，小数电容Ccal0(Cpcal0和Cncal0)的电容值为0.0625*C。
在一个实施例中，逐次逼近寄存器型模数转换器的分辨率在12bit至16bit之间时，第一预设数量的取值范围为2-4个。
其中，为了简化确定小数电容数量的过程，依据实操校验可以直接根据分辨率的位数来确定小数电容的数量。分辨率在12bit至16bit之间时，小数电容的数量优选为2-4个。
在一个实施例中，分辨率为17bit以上时，第一预设数量大于等于4个。
其中，为了简化确定小数电容数量的过程，依据实操校验可以直接根据分辨率的位数来确定小数电容的数量。分辨率为17bit以上时，小数电容的数量优选大于等于4个，如果时序支持，可再多配置几位小数电容。
在一个实施例中，分辨率为11bit以下时，第一预设数量为零。
其中，为了简化确定小数电容数量的过程，依据实操校验可以直接根据分辨率的位数来确定小数电容的数量。分辨率为11bit以下时，SAR ADC不用采用小数电容。
在一个实施例中，每一电容子阵列11还包括若干冗余电容。
沿最低位的权重电容向最高位的权重电容的方向，每隔第二预设数量的权重电容设置一个冗余电容。
其中，如图1所述的示例中，C4r(Cp4r和Cn4r)为冗余电容，r表示冗余电容，数字表示临近的较低位的权重电容，Cp4r设置在Cp4和Cp5之间，Cn4r设置在Cn4和Cn5之间，Cp4r＝Cn4r＝Cp4＝Cn4。
冗余电容用于存储额外的电压，增大CDAC的误差容忍能力。冗余电容根据电路结构及误差决定大小和数量，可以根据实际需要设置冗余电容。
在一个实施例中，冗余电容的电容值与邻近的较低位的权重电容的电容值相同。
在一个实施例中，第二预设数量为3个或4个。
其中，如图1所述的示例中，若第二预设数量为3个，则每隔3个权重电容设置一个冗余电容，可以设置冗余电容C3r(Cp3r和Cn3r)、C6r(Cp6r和Cn6r)和C9r(Cp9r和Cn9r)，C3r在C3和C4之间，C6r在C6和C7之间，C9r在C9和C10之间，可以设置：C3r＝C3，C6r＝C6，C9r＝C9；若第二预设数量为4个，则每隔4个权重电容设置一个冗余电容，可以设置冗余电容C4r(Cp4r和Cn4r)、C8r(Cp8r和Cn8r)，C4r在C4和C5之间，C8r在C8和C9之间，可以设置：C4r＝C4，C8r＝C8。
实施例2
本实施例提供一种电子设备，电子设备包括实施例1中的逐次逼近寄存器型模数转换器。
本实施例中，通过在电容阵列增加小数电容来增加小数位的位宽，能够有效提升模数转换器的INL性能，且无需大量的硬件资源，小数位的位宽可灵活调整，可用于高精度的SAR ADC系统中，电路具有结构简单、校准速度快的优点。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
Claims (10)
1.一种逐次逼近寄存器型模数转换器，其特征在于，所述逐次逼近寄存器型模数转换器包括：电容阵列、比较器、SAR逻辑模块和失配修正模块；
所述电容阵列包括至少两个电容子阵列；
每一所述电容子阵列包括若干权重电容和第一预设数量的小数电容，所述小数电容设置于最低位的权重电容与所述电容子阵列的电压输出端之间；
所述电容阵列用于在电容上存储电荷并输出两路电压信号至所述比较器；
所述比较器用于将所述两路电压信号进行比较并输出比较结果；
所述SAR逻辑模块用于根据所述比较结果和控制信号控制所述电容阵列中开关的连接，并输出采样数据；
所述失配修正模块用于计算小数位并根据所述小数位修正所述采样数据。
2.如权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，至少一个所述电容子阵列的信号输入端接入采样信号的正相信号，对应的信号输出端与所述比较器的正相输入端电连接；
至少一个所述电容子阵列的信号输入端接入采样信号的反相信号，对应的信号输出端与所述比较器的反相输入端电连接；
和/或，对于同一电容子阵列中相邻两个的所述权重电容，较高位的所述权重电容的电容值为较低位的所述权重电容的电容值的两倍。
3.如权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，所述小数电容在同一电容子阵列中最低位的所述权重电容完成置位和比较之后依次进行置位和比较，以减小电容失配导致的误差。
4.如权利要求3所述的逐次逼近寄存器型模数转换器，其特征在于，最低位的所述权重电容的电容值为单位电容值；
按照置位顺序，首次置位的所述小数电容的电容值为所述单位电容值的一半，后一次置位的小数电容的电容值为前一次置位的所述小数电容的电容值的一半。
5.如权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，所述逐次逼近寄存器型模数转换器的分辨率在12bit至16bit之间时，所述第一预设数量的取值范围为2-4个。
6.如权利要求5所述的逐次逼近寄存器型模数转换器，其特征在于，所述分辨率为17bit以上时，所述第一预设数量大于等于4个。
7.如权利要求5所述的逐次逼近寄存器型模数转换器，其特征在于，所述分辨率为11bit以下时，所述第一预设数量为零。
8.如权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，每一所述电容子阵列还包括若干冗余电容；
沿最低位的权重电容向最高位的权重电容的方向，每隔第二预设数量的权重电容设置一个所述冗余电容。
9.如权利要求8所述的逐次逼近寄存器型模数转换器，其特征在于，所述冗余电容的电容值与邻近的较低位的权重电容的电容值相同；
和/或，所述第二预设数量为3个或4个。
10.一种电子设备，其特征在于，所述电子设备包括如权利要求1-9中任一项所述的逐次逼近寄存器型模数转换器。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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