TW202101914A

TW202101914A - 類比數位轉換器之校正電路及校正方法

Info

Publication number: TW202101914A
Application number: TW108121544A
Authority: TW
Inventors: 陳昱璋; 黃詩雄; 林見儒
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2019-06-20
Filing date: 2019-06-20
Publication date: 2021-01-01
Also published as: US20200403632A1; US10862498B1; TWI677195B

Abstract

本發明揭露了一種類比數位轉換器之校正電路及校正方法。類比數位轉換器的校正方法包含以下步驟：(a)重置比較器之第一輸入端的電壓及第二輸入端的電壓；(b)改變第一電容群組的至少一電容的端電壓；(c)類比數位轉換器產生一第一數位碼；(d)於得到該第一數位碼後，重置比較器之第一輸入端的電壓及第二輸入端的電壓；(e)改變第三電容群組的至少一電容的端電壓；以及(f)類比數位轉換器產生一第二數位碼。該第一數位碼及該第二數位碼係被用來修正該類比數位轉換器的輸出。

Description

類比數位轉換器之校正電路及校正方法

本發明是關於類比數位轉換器（Analog-to-Digital Converter, ADC）之校正電路及校正方法，尤其是關於使用橋接式數位類比轉換器（Digital-to-Analog Converter, DAC）（bridge DAC）之ADC的校正電路及校正方法。

圖1係習知連續逼近式（successive approximation）ADC（以下簡稱SA ADC）的局部電路圖。該SA ADC藉由橋接式DAC 110的電容切換操作與比較器105的比較操作，使比較器105的兩個輸入端的電壓互相逼近，而在電壓互相逼近的過程中，耦接於比較器105輸出端的連續逼近暫存器（successive approximation register, SAR）（圖未示），依據比較器105的輸出產生數位碼。最後等橋接式DAC 110的所有電容都切換完畢後（即所有電容耦接至適當的電壓），此時連續逼近暫存器所產生的數位碼即是SA ADC的最後輸出值，也就是輸入訊號（由Vin及Vip所組成）經過類比數位轉換後的結果。

橋接式DAC 110包含兩個電容陣列，各自耦接比較器105的一個輸入端。每個電容陣列包含一個橋接電容（bridge capacitor）130或140。此說明書中定義橋接電容130或140的右側（即鄰近比較器105的一側）為電容陣列的最高有效位元（MSB）側，左側（即遠離比較器105的一側）為電容陣列的最低有效位元（LSB）側。以圖1中耦接比較器105之負輸入端的電容陣列為例，其MSB側包含電容111、112、113，此三個電容的電容值分別為4C、2C、1C（C為正數）；其LSB側包含電容151、152、153、154、155，此五個電容的電容值分別為8C、4C、2C、1C、1C。電容111、112、113的一端耦接橋接電容130的其中一端，並且直接與比較器105耦接；相對的，電容151、152、153、154、155的一端則不直接與比較器105耦接，而是先耦接橋接電容130的另一端，再透過橋接電容130耦接比較器105。電容111、112、113、151、152、153、154、155非耦接橋接電容130的一端則分別透過開關SW耦接至地或參考電壓Vref。

理想上，對比較器105而言，LSB側的所有電容與橋接電容130或140串聯後的等效電容值，應實質上等於MSB側之最小電容的電容值。然而，因為橋接電容130或140的電容值不易做的精準（因為電容值非為單位電容之整數倍），加上LSB側的電容的耦接橋接電容130或140的一端相對於地存在不可避免的寄生電容，使得橋接式DAC 110的線性度下降，而導致SA ADC的線性度下降。

文獻「Split Capacitor DAC Mismatch Calibration in Successive Approximation ADC」（Yanfei Chen, et al., " Split Capacitor DAC Mismatch Calibration in Successive Approximation ADC," Custom Integrated Circuits Conference, 2009. CICC '09. IEEE, pp. 279-282, Sept. 2009）提出一種校正橋接式DAC的方法。然而該文獻所提出的方法必須先對比較器的偏移進行校正，當比較器的偏移夠小時，其校正結果才精確。該文獻的缺點在於，除了校正比較器必須耗費額外的時間之外，實作上發現，若比較器已執行校正流程但依然有殘餘的偏移量，或是比較器執行校正流程後遇到製程、電壓或溫度的變化，執行該文獻所提出的方法之後，橋接式DAC的線性度仍然不佳，而影響SA ADC的精確性。因此有必要提出ADC的校正方法與校正電路。

鑑於先前技術之不足，本發明之一目的在於提供一種ADC之校正電路及校正方法。

本發明揭露一種ADC之校正電路及校正方法。ADC包含一橋接式數位類比轉換器。該橋接式數位類比轉換器包含一第一電容陣列及一第二電容陣列。該第一電容陣列耦接該類比數位轉換器之一比較器的一第一輸入端，該第二電容陣列耦接該比較器的一第二輸入端。該第一電容陣列包含一第一電容群組、一第二電容群組及一第一橋接電容。該第一電容群組電連接該比較器，該第二電容群組透過該第一橋接電容耦接該比較器。該第二電容陣列包含一第三電容群組、一第四電容群組及一第二橋接電容。該第三電容群組電連接該比較器，該第四電容群組透過該第二橋接電容耦接該比較器

本發明之ADC的校正方法包含以下步驟：(a)重置該比較器之該第一輸入端的電壓及該比較器之該第二輸入端的電壓；(b)改變該第一電容群組的至少一電容的端電壓；(c)該類比數位轉換器產生一第一數位碼；(d)於得到該第一數位碼後，重置該比較器之該第一輸入端的電壓及該比較器之該第二輸入端的電壓；(e)改變該第三電容群組的至少一電容的端電壓；以及(f)該類比數位轉換器產生一第二數位碼。該第一數位碼及該第二數位碼係被用來修正該類比數位轉換器的輸出。

本發明之ADC的校正電路包含一暫存器以及一控制電路。該控制電路耦接該橋接式數位類比轉換器及該暫存器，用來執行一校正程序。該校正程序包含以下步驟：(a)重置該比較器之該第一輸入端的電壓及該比較器之該第二輸入端的電壓；(b)改變該第一電容群組的至少一電容的端電壓；(c)將該類比數位轉換器的一第一數位碼儲存至該暫存器；(d)於得到該第一數位碼後，重置該比較器之該第一輸入端的電壓及該比較器之該第二輸入端的電壓；(e)改變該第三電容群組的至少一電容的端電壓；以及(f)將該類比數位轉換器的一第二數位碼儲存至該暫存器。該第一數位碼及該第二數位碼係被用來修正該類比數位轉換器的輸出。

本發明之ADC之校正電路及校正方法以簡單的方式校正ADC。相較於習知的校正方法，本發明無須預先校正比較器的偏移，因此更容易實作且校正過程更為快速。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含ADC之校正電路及校正方法，用以校正包含橋接式DAC之ADC。由於本發明之ADC之校正電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本發明之ADC之校正方法可以是軟體及/或韌體之形式，並且可藉由本發明之ADC之校正電路或其等效裝置來執行，在不影響該方法發明之充分揭露及可實施性的前提下，以下方法發明之說明將著重於步驟內容而非硬體。

圖2為本發明之ADC的校正電路與SA ADC結合的功能方塊圖，圖3為本發明之ADC之校正方法的流程圖，圖4A至圖4F為橋接式DAC於本發明之校正過程中開關切換狀態的示意圖。橋接式DAC 210包含兩個電容陣列。以下的說明將耦接比較器205負輸入端的電容陣列稱為第一電容陣列，將耦接比較器205正輸入端的電容陣列稱為第二電容陣列。第一電容陣列由第一電容群組（包含電容411~413，即MSB側的所有電容）、橋接電容430以及第二電容群組（包含電容451~455，即LSB側的所有電容）構成。第二電容陣列由第三電容群組（包含電容421~423，即MSB側的所有電容）、橋接電容440以及第四電容群組（包含電容461~465，即LSB側的所有電容）構成。

以下假設電容411、412、413、451、452、453、454、455的電容值分別為4C、2C、1C、8C、4C、2C、1C、1C，電容421、422、423、461、462、463、464、465的電容值分別為4C、2C、1C、8C、4C、2C、1C、1C。此外，以下的說明中，電容耦接比較器205的一端稱為上板，非耦接比較器205的一端稱為下板。如此的定義只是為了方便說明起見，不必然與實際電路中的「上」及「下」有關。

校正開始前，控制電路230先使SA ADC不接收任何輸入訊號。校正開始時，首先，控制電路230藉由控制訊號Rst重置SA ADC之比較器205之兩輸入端的電壓，亦即控制比較器205之正輸入端及負輸入端具有相等的電壓（步驟S310）。舉例來說，在步驟310中控制電路230可以控制開關270導通以使得比較器205的兩輸入端的電壓相等（如圖4A所示）。

重置結束後，控制電路230控制開關270不導通，然後控制第一電容群組的最小電容413的下板耦接第一電壓V1並控制控制第四電容群組的所有電容的下板耦接第二電壓V2（如圖4B所示）（步驟S312）。控制電路230藉由控制訊號Csw控制開關SW1~SW8及開關SW1'~SW8'為導通或不導通。開關SW1~SW3分別對應電容411~413、開關SW4~SW8分別對應電容451~455、開關SW1'~SW3'分別對應電容421~423以及開關SW4'~SW8'分別對應電容461~465。

接下來控制電路230控制第一電容群組的最小電容413的下板由第一電壓V1改為第三電壓V3，以在比較器205的兩輸入端增加第一電壓差ΔV1。第三電壓不同於第一電壓（如圖4C所示）（步驟S314）。

接下來，在SA ADC的數個操作週期（由時脈訊號控制）中，連續逼進暫存器220依據比較器205的輸出產生數位碼Dn，控制電路230再依據數位碼Dn決定開關SW4'~SW8'為導通或不導通（亦即決定電容461、462、463、464、465的耦接電位）（步驟S316）。換句話說，在步驟S316中，SA ADC經過多次的電容切換操作（亦即決定第四電容群組的電容下板的電壓）與多次的比較操作，最終的開關狀態例如圖4D所示──電容461、462、463及465的下板由第二電壓V2切換至第四電壓V4，電容464的下板維持耦接第二電壓V2。第一電壓V1與第三電壓V3的電壓差（V1-V3）實質上等於第二電壓V2與第四電壓V4的電壓差（V2-V4）。步驟S316結束時SA ADC產生第一數位碼D1，並且控制電路230儲存該第一數位碼D1至暫存器250。圖4D所對應的第一數位碼D1為00011101。因為電容455為虛設的電容（dummy capacitor），只用於校正而非用於實際操作，所以第一數位碼D1對應的二進位值及十進位值分別等於0001110₂ +1及14₁₀ +1。

接下來，控制電路230再次藉由控制訊號Rst重置SA ADC之比較器205兩輸入端的電壓（如圖4A所示）（步驟S320）。

重置結束後，控制電路230控制開關270不導通，然後控制第三電容群組的最小電容423的下板耦接第一電壓V5並控制控制第二電容群組的所有電容的下板耦接第六電壓V6（如圖4B所示）（步驟S322）。

接下來控制電路230控制第三電容群組的最小電容423的下板由第五電壓V5改為第七電壓V7，以在比較器205的兩輸入端增加第二電壓差ΔV2。第七電壓不同於第五電壓（如圖4E所示）（步驟S324）。

接下來，在SA ADC的數個操作週期（由時脈訊號控制）中，連續逼進暫存器220依據比較器205的輸出產生數位碼Dn，控制電路230再依據數位碼Dn決定開關SW4~SW8為導通或不導通（亦即決定電容451、452、453、454、455的耦接電位）（步驟S326）。換句話說，在步驟S326中，SA ADC經過多次的電容切換操作（亦即決定第二電容群組的電容下板的電壓）與多次的比較操作，最終的開關狀態例如圖4F所示──電容451、452及455的下板由第六電壓V6切換至第八電壓V8，電容453及454的下板維持耦接第六電壓V6。第五電壓V5與第七電壓V7的電壓差（V5-V7）實質上等於第六電壓V6與第八電壓V8的電壓差（V6-V8）。步驟S326結束時SA ADC產生第二數位碼D2，並且控制電路230儲存該第二數位碼D2至暫存器250。圖4F所對應的第二數位碼D2為00011001。因為電容465為虛設的電容，只用於校正而非用於實際操作，所以第二數位碼D2對應的二進位值及十進位值分別等於0001100₂ +1及12₁₀ +1。

最後，在一些實施例中，控制電路230計算第一數位碼D1及第二數位碼D2的平均值（步驟S330）。詳言之，假設比較器205的正輸入端（V₊ ）及負輸入端（V_- ）之間存在電壓偏移Vos=V₊ -V_- ，則第一數位碼D1反應第一電壓差ΔV1與電壓偏移Vos之和，即D1=ΔV1+Vos，且第二數位碼D2反應第二電壓差ΔV2與電壓偏移Vos之差，即D2=ΔV2-Vos。第一數位碼D1與第二數位碼D2的平均值(D1+D2)/2=(ΔV1+ΔV2)/2。當電容413及電容423實質上相等時（亦即ΔV1=ΔV2=ΔV），(D1+D2)/2=ΔV。換句話說，(D1+D2)/2可以代表電容413的電容值與第二電容群組的最小電容（454或455）的電容值的類比的比值（也是數位的比值），也可以代表電容423的電容值與第四電容群組的最小電容（464或465）的電容值的類比的比值（也是數位的比值）。以圖4D及圖4F為例，平均值R=(D1+D2)/2=(0001111₂ +0001101₂ )/2=(15₁₀ +13₁₀ )/2=14₁₀ 。

控制電路230可以根據平均值R計算SA ADC的校正因子α。校正因子α等於平均值R與第一電容群組的最小電容（即電容413）的理想權重或與第三電容群組的最小電容（即電容423）的理想權重的比值。SA ADC的後級電路（圖未示）可以根據校正因子α來對SA ADC所產生的數位碼Dn進行修正。以第一電容陣列為例，因為電容454、453、452、451、413、412、411理想上的數位權重（十進位）分別是1、2、4、8、16、32、64，所以校正因子α=14/16。只有第一電容群組及第三電容群組需要修正權重，而第二電容群組及第四電容群組則不需要。以校正因子α修正後，電容413（或423）、412（或422）、411（或421）的實際權重應該分別是16*α=14、32*α=28及64*α=56。

在一些實施例中，控制電路230不計算平均值R及校正因子α，而是由SA ADC的後級電路從暫存器250中讀取第一數位碼D1及第二數位碼D2，並計算平均值R及校正因子α。

本發明具有以下優點：(1)不需要校正比較器的偏移；(2)不需要校正橋接式DAC 210的電容值；(3)可快速得到ADC的校正因子（只需要兩個數位碼）；(4)不需要特定的輸入訊號。

上述的校正流程可以用圖5來總結。首先重置SA ADC之比較器的兩輸入端的電壓（步驟S510，圖4A）；接下來改變第一電容群組的至少一電容的端電壓以產生一電壓差（步驟S520，從圖4B變換到圖4C）；接下來控制SA ADC產生第一數位碼（步驟S530，從圖4C變換到圖4D）；接下來重置SA ADC之比較器的兩輸入端的電壓（步驟S540，圖4A）；接下來改變第三電容群組的至少一電容的端電壓以產生該電壓差（步驟S550，從圖4B變換到圖4E）；接下來控制SA ADC產生第二數位碼（步驟S560，從圖4E變換到圖4F）。得到第一數位碼及該第二數位碼後，SA ADC的後級電路即可根據第一數位碼及該第二數位碼修正SA ADC的輸出。

在一些實施例中，V1=V2且V3=V4。在另一些實施例中，V5=V6且V7=V8。在另一些實施例中，V1=V2=V5=V6且V3=V4=V7=V8。V1至V8可以由參考電壓產生單元260產生。

上述的說明雖以SA ADC為例，但本發明的校正電路及校正方法可適用於其他使用橋接式DAC的電路，例如運算放大器的類比增益階段（analog gain stage）。在運算放大器的應用中，無論運算放大器的是否有偏移，本發明仍然能夠找出橋接電容左右兩邊的等效電容值的比例。

由於本技術領域具有通常知識者可藉由本案之裝置發明的揭露內容來瞭解本案之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

105、205:比較器 110、210:橋接式DAC 130、140、430、440:橋接電容 220:連續逼進暫存器 230:控制電路 250:暫存器 260:參考電壓產生單元 270、SW、SW1~SW8、SW1’~SW8’:開關 111、112、113、151、152、153、154、155、411、412、413、451、452、453、454、455、421、422、423、461、462、463、464、465:電容 S310～S330、S510～S560:步驟

［圖1］為習知SA ADC的局部電路圖；［圖2］為本發明之ADC的校正電路與SA ADC結合的功能方塊圖；［圖3］為本發明之ADC之校正方法的流程圖；［圖4A］~［圖4F］為橋接式DAC於本發明之校正過程中開關切換狀態的示意圖；以及［圖5］為本發明之類比數位轉換器之校正方法的另一流程圖。

S510~S560:步驟

Claims

一種類比數位轉換器之校正方法，該類比數位轉換器包含一橋接式數位類比轉換器，該橋接式數位類比轉換器包含一第一電容陣列及一第二電容陣列，該第一電容陣列耦接該類比數位轉換器之一比較器的一第一輸入端，該第二電容陣列耦接該比較器的一第二輸入端，該第一電容陣列包含一第一電容群組、一第二電容群組及一第一橋接電容，該第一電容群組電連接該比較器，該第二電容群組透過該第一橋接電容耦接該比較器，該第二電容陣列包含一第三電容群組、一第四電容群組及一第二橋接電容，該第三電容群組電連接該比較器，該第四電容群組透過該第二橋接電容耦接該比較器，該校正方法包含： (a) 重置該比較器之該第一輸入端的電壓及該比較器之該第二輸入端的電壓； (b) 改變該第一電容群組的至少一電容的端電壓； (c) 該類比數位轉換器產生一第一數位碼； (d) 於得到該第一數位碼後，重置該比較器之該第一輸入端的電壓及該比較器之該第二輸入端的電壓； (e) 改變該第三電容群組的至少一電容的端電壓；以及 (f) 該類比數位轉換器產生一第二數位碼；其中該第一數位碼及該第二數位碼係被用來修正該類比數位轉換器的輸出。
如申請專利範圍第1項所述之方法，其中步驟(b)係使該第一電容群組的至少一電容由一第一電壓切換至一第三電壓，且步驟(c)係使該第四電容群組的至少一電容由一第二電壓切換至一第四電壓，該第一電壓與該第三電壓的電壓差實質上等於該第二電壓與該第四電壓的電壓差。
如申請專利範圍第2項所述之方法，其中該第一電壓等於該第二電壓且該第三電壓等於該第四電壓。
如申請專利範圍第2項所述之方法，其中步驟(e)係使該第三電容群組的至少一電容由一第五電壓切換至一第七電壓，且步驟(f)係使該第二電容群組的至少一電容由一第六電壓切換至一第八電壓，該第五電壓與該第七電壓的電壓差實質上等於該第六電壓與該第八電壓的電壓差，而且該第一電壓與該第三電壓的電壓差實質上等於該第五電壓與該第七電壓的電壓差。
如申請專利範圍第4項所述之方法，其中該第五電壓等於該第六電壓且該第七電壓等於該第八電壓。
一種類比數位轉換器之校正電路，該類比數位轉換器包含一橋接式數位類比轉換器，該橋接式數位類比轉換器包含一第一電容陣列及一第二電容陣列，該第一電容陣列耦接該類比數位轉換器之一比較器的一第一輸入端，該第二電容陣列耦接該比較器的一第二輸入端，該第一電容陣列包含一第一電容群組、一第二電容群組及一第一橋接電容，該第一電容群組電連接該比較器，該第二電容群組透過該第一橋接電容耦接該比較器，該第二電容陣列包含一第三電容群組、一第四電容群組及一第二橋接電容，該第三電容群組電連接該比較器，該第四電容群組透過該第二橋接電容耦接該比較器，該校正電路包含：一暫存器；以及一控制電路，耦接該橋接式數位類比轉換器及該暫存器，用來執行一校正程序，該校正程序包含以下步驟： (a) 重置該比較器之該第一輸入端的電壓及該比較器之該第二輸入端的電壓； (b) 改變該第一電容群組的至少一電容的端電壓； (c) 將該類比數位轉換器的一第一數位碼儲存至該暫存器； (d) 於得到該第一數位碼後，重置該比較器之該第一輸入端的電壓及該比較器之該第二輸入端的電壓； (e) 改變該第三電容群組的至少一電容的端電壓；以及 (f) 將該類比數位轉換器的一第二數位碼儲存至該暫存器；其中該第一數位碼及該第二數位碼係被用來修正該類比數位轉換器的輸出。
如申請專利範圍第6項所述之校正電路，其中步驟(b)係使該第一電容群組的至少一電容由一第一電壓切換至一第三電壓，且步驟(c)係使該第四電容群組的至少一電容由一第二電壓切換至一第四電壓，該第一電壓與該第三電壓的電壓差實質上等於該第二電壓與該第四電壓的電壓差。
如申請專利範圍第7項所述之校正電路，其中該第一電壓等於該第二電壓且該第三電壓等於該第四電壓。
如申請專利範圍第7項所述之校正電路，其中步驟(e)係使該第三電容群組的至少一電容由一第五電壓切換至一第七電壓，且步驟(f)係使該第二電容群組的至少一電容由一第六電壓切換至一第八電壓，該第五電壓與該第七電壓的電壓差實質上等於該第六電壓與該第八電壓的電壓差，而且該第一電壓與該第三電壓的電壓差實質上等於該第五電壓與該第七電壓的電壓差。
如申請專利範圍第9項所述之校正電路，其中該第五電壓等於該第六電壓且該第七電壓等於該第八電壓。