TWI407702B - 次區間的類比數位轉換裝置及其方法 - Google Patents

Description

次區間的類比數位轉換裝置及其方法

本發明為有關於一種類比數位轉換裝置及其方法，特別是指一種在電容陣列中增加重疊電容之次區間的類比數位轉換裝置及其方法。

近年來，隨著數位化的蓬勃發展，類比數位轉換裝置(亦稱之為類比數位轉換器)扮演著關鍵性的重要角色。而如何使類比數位轉換裝置具有更好的轉換效率則是各家廠商亟欲解決的問題之一。

一般而言，類比數位轉換裝置的作用是將類比的輸入轉換為相對應的數位輸出，在傳統的連續近似式(Successive Approximation,SAR)類比數位轉換器中，為了使每一位元作出正確的判斷，故對每一位元均採用相同的精準度，相對地亦造成耗費較多的比較時間。而為了提高分辨率，當電容陣列越大時電容陣列穩定的時間需要越長，其消耗功率及周邊電路複雜度則同樣越大。

因此，便有人提出一種非二元搜尋演算法的連續近似式類比數位轉換器(Non-Binary Successive Approximation ADC)，如：「F. Kuttner,“A 1.2V 10b 20MSamples/s Non-Binary Successive Approximation ADC in 0.13um CMOS,”ISSCC Dig. Tech. Papers. pp. 176-177,2002.」，用以解決上述問題並達到高速效果。但是，以此方式需要使用複雜的數位控制器及溫度碼(Thermometer coded)電容陣列來實現，以及進行錯誤校正。

有鑑於此，若能使用非二元搜尋演算法並避免使用複雜的數位控制器及溫度碼電容陣列來實現，但同樣允許在最高位元轉換出現錯誤時進行校正，將有助於提升轉換效率。

綜上所述，可知先前技術中長期以來一直存在轉換效率不佳之問題，因此實有必要提出改進的技術手段，來解決此一問題。

有鑒於先前技術存在的問題，本發明遂揭露一種次區間的類比數位轉換裝置及其方法。

本發明所揭露之次區間的類比數位轉換裝置，包含：電容陣列模組、轉換模組、控制模組及輸出模組。其中，電容陣列模組接收類比訊號，並將類比訊號儲存於透過LSB陣列及MSB陣列後，產生電容陣列輸出，其中LSB陣列包含第一耦合電容，MSB陣列包含第二耦合電容及重疊電容，且第二耦合電容與重疊電容相互並聯；轉換模組於預設的粗分(Coarse)時脈週期中，透過第一前置放大器放大電容陣列輸出，並將放大後的電容陣列輸出傳送至閂鎖比較器，且根據閂鎖比較器的比較結果產生粗分位元，並將此粗分位元設定為決定訊號，以及於預設的細分(Fine)時脈週期中，透過第一前置放大器及第二前置放大器放大電容陣列輸出，並將放大後的電容陣列輸出傳送至閂鎖比較器，且根據此閂鎖比較器的比較結果產生細分位元，並將此細分位元設定為決定訊號；控制模組用以接收決定訊號以執行預設的控制邏輯，並透過此控制邏輯控制LSB陣列及MSB陣列；輸出模組用以透過數位錯誤校正電路將粗分位元、細分位元及使用二元搜尋演算法對重疊區域進行運算的比較結果進行數位校正以產生數位輸出訊號。

特別要說明的是，所述電容陣列模組為二進位式電容陣列。上述提及的第二耦合電容的大小為“2^(7-x) -1”單位，重疊電容的大小則為“1”單位。另外，控制邏輯包含重疊邏輯及標準邏輯，此重疊邏輯用以控制重疊電容，而標準邏輯則用以控制第一耦合電容及第二耦合電容。接著，所述控制模組包含與重疊電容相同數量的D型正反器，用以作為暫存器並分別控制相應的重疊電容，其中各D型正反器的D端與相應的多工器電性連接，此多工器至少接收決定訊號。在實際實施上，轉換模組在細分時脈週期中的第二個時脈週期時，透過重疊邏輯計算出重疊區域，並根據此重疊區域控制重疊電容，而第一前置放大器及第二前置放大器將電容陣列輸出放大後，可透過增益控制多工器傳送至閂鎖比較器。

至於本發明之次區間的類比數位轉換方法，其步驟包括：接收類比訊號，並將類比訊號儲存於LSB陣列及MSB陣列後，產生電容陣列輸出；於預設的粗分(Coarse)時脈週期中，透過第一前置放大器放大此電容陣列輸出，並將放大後的電容陣列輸出傳送至閂鎖比較器，且根據閂鎖比較器的比較結果產生粗分位元，以及將此粗分位元設定為決定訊號；於預設的細分(Fine)時脈週期中，透過第一前置放大器及第二前置放大器放大電容陣列輸出，並將放大後的電容陣列輸出傳送至閂鎖比較器，且根據閂鎖比較器的比較結果產生細分位元，以及將此細分位元設定為決定訊號；接收決定訊號以執行預設的控制邏輯，並透過此控制邏輯產生重疊區域及控制LSB陣列及MSB陣列；透過數位錯誤校正電路將粗分位元、細分的位元及使用二元搜尋演算法對重疊區域進行運算的比較結果進行數位校正以產生數位輸出訊號。

上述控制邏輯包含重疊邏輯及標準邏輯，此重疊邏輯用以控制重疊電容，而標準邏輯則用以控制第一耦合電容及第二耦合電容。上述提及的第二耦合電容的大小為“2^(7-x) -1”單位，重疊電容的大小則為“1”單位。另外，本發明次區間的類比數位轉換方法更包含在細分時脈週期中的第二個時脈週期時，透過重疊邏輯計算出重疊區域，並根據此重疊區域控制重疊電容的步驟，以及在第一前置放大器及第二前置放大器將電容陣列輸出放大後，透過增益控制多工器傳送至閂鎖比較器。接著，所述重疊電容透過作為暫存器的相同數量之D型正反器進行控制，其中各D型正反器的D端與相應的多工器電性連接，此多工器至少接收決定訊號。而所述LSB陣列及所述MSB陣列則組成二進位式電容陣列。

本發明所揭露之裝置與方法如上，與先前技術之間的差異在於本發明是透過在電容陣列的MSB陣列中增加重疊電容，以便於粗分(Coarse)過程中降低對比較器的正確性要求，進而大幅減少比較器的比較時間。

透過上述的技術手段，本發明可以達到提高類比數位的轉換效率之技術功效。

以下將配合圖式及實施例來詳細說明本發明之實施方式，藉此對本發明如何應用技術手段來解決技術問題並達成技術功效的實現過程能充分理解並據以實施。

在說明本發明所揭露之次區間的類比數位轉換裝置及其方法之前，先對本發明所自行定義的名詞作說明，本發明所提及的重疊電容(Overlapping-capacitor,OLC)是用於進行校正的電容，並且設置於MSB陣列中，這些重疊電容透過相應的暫存器進行控制，有關MSB陣列及重疊電容的詳細電路將在稍後配合圖式作詳細說明。

以下配合圖式對本發明次區間的類比數位轉換裝置及其方法作進一步說明，首先，先針對本發明次區間的類比數位轉換裝置作說明，請參閱「第1圖」，「第1圖」為本發明次區間的類比數位轉換裝置之方塊圖，包含：電容陣列模組101、轉換模組102、控制模組103及輸出模組104。其中，電容陣列模組101用以接收類比訊號，並透過LSB陣列及MSB陣列產生電容陣列輸出，其中LSB陣列包含第一耦合電容，而MSB陣列則包含第二耦合電容及重疊電容，且第二耦合電容與重疊電容相互並聯。在實際實施上，電容陣列模組101是由LSB陣列及MSB陣列組成的二進位式(Binary-weighted)電容陣列。

轉換模組102用以於預設的粗分(Coarse)時脈週期中，透過第一前置放大器(Pre-amplifier)放大電容陣列輸出，並將放大後的電容陣列輸出傳送至閂鎖比較器(Latch comparator)，且根據此閂鎖比較器的比較結果產生粗分位元，並將此粗分位元設定為決定訊號；以及於預設的細分(Fine)時脈週期中，透過第一前置放大器及第二前置放大器放大電容陣列輸出，並將放大後的電容陣列輸出傳送至閂鎖比較器，且根據此閂鎖比較器的比較結果產生細分位元，並將此細分位元設定為決定訊號，所述決定訊號為“0”或“1”的數位訊號，用以決定二元搜尋演算法進行“加”或“減”的計算。在實際實施上，電容陣列輸出可透過第一前置放大器及第二前置放大器分成不同階段進行增益，用以降低閂鎖比較器的輸入抵補(Input-referred offset)。舉例來說，在粗分的時脈週期時，電容陣列輸出可透過一個第一前置放大器進行增益，而在細分的時脈週期時，電容陣列輸出可透過一個第一前置放大器及二個第二前置放大器進行放大(即增益)，此部分的詳細電路圖將在稍後配合圖式作說明。特別要說明的是，放大後的電容陣列輸出可先經由增益控制多工器(Gain control multiplexer)後，再傳送至閂鎖比較器進行閂鎖及比較，且本發明並未以此限定第一前置放大器及第二前置放大器的數量。

控制模組103用以接收決定訊號以執行預設的控制邏輯控制，並透過控制邏輯產生重疊區域及控制LSB陣列及MSB陣列。所述控制邏輯包含重疊邏輯及標準邏輯，此重疊邏輯用以控制重疊電容，如：「CL<0>==SC<N+1>∣(SC<9>&OLS<N>)、CL<1>==SC<N>」，而標準邏輯則用以控制第一耦合電容及第二耦合電容，如：「CL<0>==SC<N+1>、CL<1>==SC<N>」，其中N為位元、CL為控制邏輯、SC為狀態控制及OLS為重疊狀態，在實際實施上，此重疊邏輯設計成可以對重疊的比較結果做第二次的取樣，以及提供轉換模組102在細分時脈週期中的第二個時脈週期時，透過此重疊邏輯計算出二元搜尋演算法的重疊區域，以便控制模組103根據此重疊區域控制重疊電容，而標準邏輯控制則與習知的標準設計一樣。特別要說明的是，本發明並未以上述舉例對重疊邏輯與標準邏輯作限定，在不脫離本實施例之精神和範圍內，以等效電路所組成之相同功能，皆為本實施例之可實施手段。另外，控制模組103可包含與重疊電容相同數量的D型正反器，用以作為暫存器並分別控制相應的重疊電容。其中，各D型正反器的D端與相應的多工器電性連接，所述多工器至少接收轉換模組102產生的決定訊號。

輸出模組104用以透過數位錯誤校正電路將粗分位元、細分位元及重疊區域的比較結果進行數位校正以產生數位輸出訊號。在實際實施上，使用二元搜尋演算法搭配重疊區域，用以檢查粗分位元是否錯誤，並且於錯誤時進行數位校正。在此二元搜尋演算法中安插有重疊區域的比較過程，所述重疊區域在實際實施上是以電容陣列模組101輸入穩定的時間來計算，如果須要較長的穩定時間則須要較大的重疊區域。

如「第2圖」所示，「第2圖」為本發明次區間的類比數位轉換方法之流程圖，其步驟包括：接收類比訊號，並將類比訊號儲存於LSB陣列及MSB陣列後，產生電容陣列輸出(步驟210)；於預設的粗分(Coarse)時脈週期中，透過第一前置放大器放大電容陣列輸出，並將放大後的電容陣列輸出傳送至閂鎖比較器，且根據閂鎖比較器的比較結果產生粗分位元，以及將此粗分位元設定為決定訊號(步驟220)；於預設的細分(Fine)時脈週期中，透過第一前置放大器及第二前置放大器放大電容陣列輸出，並將放大後的電容陣列輸出傳送至閂鎖比較器，且根據閂鎖比較器的比較結果產生細分位元，以及將此細分位元設定為決定訊號(步驟230)；接收決定訊號以執行預設的控制邏輯，並透過此控制邏輯產生重疊區域及控制LSB陣列及MSB陣列(步驟240)；透過數位錯誤校正電路將粗分位元、細分位元及重疊區域的比較結果進行數位校正以產生數位輸出訊號(步驟250)。在實際實施上，步驟210是透過LSB陣列及MSB陣列組成二進位式電容陣列來產生電容陣列輸出，而LSB陣列包含第一耦合電容，MSB陣列包含第二耦合電容及重疊電容，且第一耦合電容與重疊電容相互並聯。另外，可在細分時脈週期中的第二個時脈週期時，透過重疊邏輯計算出重疊區域，並根據此重疊區域控制重疊電容(步驟231)，透過上述步驟，即可在電容陣列的MSB陣列中增加重疊電容，以便於粗分(Coarse)過程中降低對比較器的正確性要求，進而大幅減少比較器的比較時間。

以下配合「第3圖」至「第5圖」以實施例的方式進行如下說明，請先參閱「第3圖」，「第3圖」為應用本發明的電容陣列模組之電路示意圖。電容陣列模組101包含：類比訊號輸入端301、LSB陣列310、第一耦合電容311、MSB陣列320、第二耦合電容321、重疊電容322及電容陣列輸出端330。特別要說明的是，雖然上述以“12位元”的電容陣列進行示意，然而，本發明並未以此限定電容陣列模組101所包含的電子元件數量及類型。另外，LSB陣列310及MSB陣列320之間更可連接整數電容300b，而為了便於計算，故可如「第3圖」所示意額外增加湊數電容300a，使整數電容300b的單位電容值能夠維持整數，以此例而言，其湊數電容300a可由分別與“Vrp”及“Vrn”連接的二個耦合電容所組成，這兩個耦合電容共計為三十個單位電容值，如此一來，整數電容300b透過習知公式(例如：“(32+30)/31=2”；其中“32”為LSB陣列310的單位電容值、“30”為湊數電容300a的單位電容值)進行計算後，即可得知整數電容300b為兩個單位電容值的耦合電容。

以“12”位元的電容陣列模組101為例，此電容陣列模組101會透過類比訊號輸入端301接收類比訊號，並且透過LSB陣列310及MSB陣列320產生電容陣列輸出，而所產生的電容陣列輸出會透過電容陣列輸出端330輸出至轉換模組102，其中LSB陣列310包含多個第一耦合電容311，並且於「L1」至「L5」產生相應位元。而MSB陣列320包含多個第二耦合電容321及重疊電容322，且第二耦合電容321與重疊電容322如「第3圖」所示意相互並聯。

承上所述，在MSB陣列320中，前“6”位元是透過第二耦合電容321「Mx」及重疊電容322「OLx」所形成，其中「x」代表位元編號。其中，第二耦合電容321「Mx」的尺寸(Sizes)為「2^(7-x) -1」單位，舉例來說，第二耦合電容321「M1」的尺寸為「2^(7-1) -1=63」單位、第二耦合電容321「M2」的尺寸為「2^(7-2) -1=31」單位、......並以此類推至第二耦合電容321「M6」的尺寸為「2^(7-6) -1=1」單位。因此，「M1+OL1」至「M6+OL6」的第二耦合電容321及重疊電容322形成類似傳統連續近似式(Successive Approximation,SAR)類比數位轉換器(Analog-to-Digital Converter,ADC)的二進位式電容陣列。

在粗分(Coarse)轉換過程中，重疊電容322「OLx」就像其他第二耦合電容321「Mx」執行二元搜尋演算法一樣，第二個位元的細分轉換的結果可以改變其中一個重疊電容322的連接以執行重疊比較。以二元搜尋演算法為例，假設類比輸入階層相當於數值“2020”，在追蹤(Tracking)之後，相似於傳統的連續近似式類比數位轉換器，其第一個決定點(Decision Point)“2048”為全部輸入範圍的一半，控制邏輯設定「M1」及「OL1」連接至“Vrp”。其導致參考來源受到大電容負載變更，因此，參考來源及電容陣列輸出需要時間來穩定。假如閂鎖比較器在電容陣列輸出尚未完全穩定時進行解析位元，將可能會產生一個錯誤的判斷。在此例中，假設發生一個錯誤的判斷且比較器結果是以“1”代替“0”。使「M1」及「OL1」維持連接到“Vrp”，「M2」及「OL2」連接至“Vrp”以形成第二個決定點“3072”。因為第二個決定點的餘數電壓足夠大，即使電容陣列輸出尚未穩定，此閂鎖比較器亦可進行校正判斷。「M2」及「OL2」在第二個決定點產生後從“Vrp”切換至“Vrn”，而剩下的粗分轉換則以相同的方式重複搜尋。

從第七個位元開始，電容陣列輸出要較長的時間穩定及更大的增益放大；因此，類比電路具有高精確性以便精確轉換。不允許在之後具有錯誤。在第七個決定點產生後，輸入(即：“2020”)介於“2143”及“2016”之間。第七個決定點為“2080”且比較器結果需為“0”。第七個結果表明輸入應介於“2080”及“2016”之間，而在粗分轉換中，其錯誤決定只可能在“2048”。因此，其需要在第8位元重新檢查決定點“2048”。第七個位元比較器結果使「M7」從“Vrp”切換返回至“Vrn”。第八個位元結果需為“0”。

一個重疊邏輯的函式用以在粗分轉換結果中確定第一個“1”及第一個“0”。在此例中，粗分位元結果為“100000”。第一個“1”是在位元一及第一個“0”是在位元二。其意味著「OL1」可以透過LSB陣列310從“Vrp”切換至“Vrn”以減少決定點。因為，第七個位元結果表明其輸入可能小於“2048”且不大於“2080”，其「OL1」的暫存器閂鎖第八個位元結果且「OL2」的暫存器不改變。第八個位元結果為“0”其「OL1」從“Vrp”切換至“Vrn”。然後，在第九個位元結果「L1」從“Vrn”切換至“Vrp”。因為「OL1」透過LSB陣列310降低決定點，第九個到第十三個位元結果會透過傳統的二元搜尋演算法檢查輸入“2020”。因此，在第一個位元的錯誤會被修復。

在第十三次之後，數位錯誤校正電路重新組成粗分及細分的位元結果以形成“12”位元的輸出碼。其細分轉換輸出是由第七個位元結果及第九個位元至第十三個位元結果所組成。假設錯誤是由粗分轉換所產生，數位錯誤校正使用第七個及第八個位元結果進行檢查。其數位錯誤校正電路的函式如下：

Output=Coarse*64+Fine-32　if 7^th & 8^th results are 00

Output=Coarse*64+Fine　if 7^th &8^th results are 01 or 10

Output=Coarse*64+Fine+32　if 7^th & 8^th results are 11

雖然此方式需要額外的一個位元比較重疊，但是電容陣列輸出的穩定時間在粗分轉換可大幅減少，進而導致更高的轉換速度。

接下來，請參閱「第4圖」，「第4圖」為應用本發明的轉換模組之電路示意圖。其轉換模組102包含：輸入端401、第一前置放大器411、第二前置放大器412、閂鎖比較器430及輸出端440。前面提到，轉換模組102可透過第一前置放大器411及第二前置放大器412分成不同階段進行增益(即訊號放大)，其實際連接方式如「第4圖」所示意。輸入端401與電容陣列模組101的電容陣列輸出端330電性連接，用以接收電容陣列輸出。接著，在粗分時脈週期中僅透過第一前置放大器411放大電容陣列輸出，以達成快速轉換的目的。之後，在細分時脈週期中再透過第一前置放大器411及二個串連的第二前置放大器412放大電容陣列輸出，且將放大後的電容陣列輸出傳送至閂鎖比較器430。在實際實施上，更可透過二組增益控制多工器420接收放大後的電容陣列輸出，接著由這二組增益控制多工器420輸出至閂鎖比較器430以產生決定訊號，並且透過輸出端440傳送所產生的決定訊號至控制模組103。

如「第5圖」所示意，「第5圖」為應用本發明的暫存器之電路示意圖，暫存器500包含：多工器510、D型正反器530及控制邏輯520。其中，多工器510具有三條輸入線，分別用以接收工作電壓(Vdd)、與轉換模組102的輸出端440電性連接，用以接收轉換模組102所產生的決定訊號，以及與D型正反器530的Q端電性連接。除此之外，多工器510的輸出線則與D型正反器530的D端電性連接，且控制線與控制邏輯520電性連接。而在D型正反器530的部分更如「第5圖」所示意連接有時脈及取樣(Sample)。在實際實施上，控制邏輯520用以控制多工器510的輸入，例如：當CL為“00”時，位元“N”狀態維持先前的狀態；當CL為“01”時，取樣輸出端440的決定訊號；當CL為“10”或“11”時，則設定為“1”(即與“Vdd”電性連接)。而在追蹤時，所有暫存器500重置為“0”。

前面提到，重疊電容322透過相應的暫存器500進行控制，所述暫存器500即是由「第5圖」所示意的電路所組成。在實際實施上，重疊電容322與暫存器500具有相同的數量。舉例來說，假設MSB陣列320中的重疊電容322之數量為六個，則暫存器500的數量亦同樣為六個，每一暫存器500分別控制相應的重疊電容322。

綜上所述，可知本發明與先前技術之間的差異在於透過在電容陣列的MSB陣列中增加重疊電容，以便於粗分(Coarse)過程中降低對比較器的正確性要求，藉由此一技術手段可以解決先前技術所存在的問題，進而大幅減少比較器的比較時間，達成提高類比數位的轉換效率之技術功效。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。

101．．．電容陣列模組

102．．．轉換模組

103．．．控制模組

104．．．輸出模組

300a．．．湊數電容

300b．．．整數電容

301．．．類比訊號輸入端

310．．．LSB陣列

311．．．第一耦合電容

320．．．MSB陣列

321．．．第二耦合電容

322．．．重疊電容

330．．．電容陣列輸出端

401．．．輸入端

411．．．第一前置放大器

412．．．第二前置放大器

420．．．增益控制多工器

430．．．閂鎖比較器

440．．．輸出端

500．．．暫存器

510．．．多工器

520．．．控制邏輯

530．．．D型正反器

步驟210　接收一類比訊號，並將該類比訊號儲存於一LSB陣列及一MSB陣列後，產生一電容陣列輸出

步驟220　於預設的粗分(Coarse)時脈週期中，透過一第一前置放大器放大該電容陣列輸出，並將放大後的該電容陣列輸出傳送至一閂鎖比較器，且根據該閂鎖比較器的比較結果產生一粗分位元，以及將該粗分位元設定為一決定訊號

步驟230　於預設的細分(Fine)時脈週期中，透過該第一前置放大器及至少一第二前置放大器放大該電容陣列輸出，並將放大後的該電容陣列輸出傳送至該閂鎖比較器，且根據該閂鎖比較器的比較結果產生一細分位元，以及將該細分位元設定為該決定訊號

步驟231　在細分時脈週期中的第二個時脈週期時，透過該重疊邏輯計算出該重疊區域，並根據該重疊區域控制該至少一重疊電容

步驟240　接收該決定訊號以執行預設的一控制邏輯，並透過該控制邏輯產生一重疊區域及控制該LSB陣列及該MSB陣列

步驟250　透過一數位錯誤校正電路將該粗分位元、該細分位元及該重疊區域的比較結果進行數位校正以產生一數位輸出訊號

第1圖為本發明次區間的類比數位轉換裝置之方塊圖。

第2圖為本發明次區間的類比數位轉換方法之流程圖。

第3圖為應用本發明的電容陣列模組之電路示意圖。

第4圖為應用本發明的轉換模組之電路示意圖。

第5圖為應用本發明的暫存器之電路示意圖。

101．．．電容陣列模組

300a．．．湊數電容

300b．．．整數電容

301．．．類比訊號輸入端

310．．．LSB陣列

311．．．第一耦合電容

320．．．MSB陣列

321．．．第二耦合電容

322．．．重疊電容

330．．．電容陣列輸出端

Claims (16)

1. 一種次區間的類比數位轉換裝置，包含：一電容陣列模組，用以接收一類比訊號，並將該類比訊號儲存於一LSB陣列及一MSB陣列後，產生一電容陣列輸出，其中該LSB陣列包含至少一第一耦合電容，該MSB陣列包含至少一第二耦合電容及至少一重疊電容，且該至少一第二耦合電容與該至少一重疊電容相互並聯；一轉換模組，用以於預設的粗分(Coarse)時脈週期中，透過一第一前置放大器放大該電容陣列輸出，並將放大後的該電容陣列輸出傳送至一閂鎖比較器，且根據該閂鎖比較器的比較結果產生一粗分位元，並將該粗分位元設定為一決定訊號，以及於預設的細分(Fine)時脈週期中，透過該第一前置放大器及至少一第二前置放大器放大該電容陣列輸出，並將放大後的該電容陣列輸出傳送至該閂鎖比較器，且根據該閂鎖比較器的比較結果產生一細分位元，並將該細分位元設定為該決定訊號；一控制模組，用以接收該決定訊號以執行預設的一控制邏輯，並透過該控制邏輯產生一重疊區域及控制該LSB陣列及該MSB陣列；及一輸出模組，用以透過一數位錯誤校正電路將該粗分位元、該細分位元及使用二元搜尋演算法對該重疊區域進行運算的比較結果進行數位校正以產生一數位輸出訊號。
2. 如申請專利範圍第1項所述之次區間的類比數位轉換裝置，其中該電容陣列模組為二進位式電容陣列。
3. 如申請專利範圍第1項所述之次區間的類比數位轉換裝置，其中該至少一第二耦合電容的大小為2^(7-x) -1單位，該至少一重疊電容的大小為1單位。
4. 如申請專利範圍第1項所述之次區間的類比數位轉換裝置，其中該控制邏輯包含一重疊邏輯及一標準邏輯，該重疊邏輯用以控制該至少一重疊電容，該標準邏輯用以控制該至少一第一耦合電容及該至少一第二耦合電容。
5. 如申請專利範圍第1項所述之次區間的類比數位轉換裝置，其中該控制模組包含與該至少一重疊電容相同數量的D型正反器，用以作為暫存器並分別控制相應的該重疊電容。
6. 如申請專利範圍第5項所述之次區間的類比數位轉換裝置，其中各該D型正反器之D端與相應的一多工器電性連接，該多工器至少接收該決定訊號。
7. 如申請專利範圍第1項所述之次區間的類比數位轉換裝置，其中該轉換模組在細分時脈週期中的第二個時脈週期時，透過該重疊邏輯計算出該重疊區域，並根據該重疊區域控制該至少一重疊電容。
8. 如申請專利範圍第1項所述之次區間的類比數位轉換裝置，其中該第一前置放大器及該至少一第二前置放大器將該電容陣列輸出放大後，透過至少一增益控制多工器傳送至該閂鎖比較器。
9. 一種次區間的類比數位轉換方法，該方法包括：接收一類比訊號，並將該類比訊號儲存於一LSB陣列及一MSB陣列後，產生一電容陣列輸出；於預設的粗分(Coarse)時脈週期中，透過一第一前置放大器放大該電容陣列輸出，並將放大後的該電容陣列輸出傳送至一閂鎖比較器，且根據該閂鎖比較器的比較結果產生一粗分位元，以及將該粗分位元設定為一決定訊號；於預設的細分(Fine)時脈週期中，透過該第一前置放大器及至少一第二前置放大器放大該電容陣列輸出，並將放大後的該電容陣列輸出傳送至該閂鎖比較器，且根據該閂鎖比較器的比較結果產生一細分位元，以及將該細分位元設定為該決定訊號；接收該決定訊號以執行預設的一控制邏輯，並透過該控制邏輯產生一重疊區域及控制該LSB陣列及該MSB陣列；及透過一數位錯誤校正電路將該粗分位元、該細分位元及使用二元搜尋演算法對該重疊區域進行運算的比較結果進行數位校正以產生一數位輸出訊號。
10. 如申請專利範圍第9項所述之次區間的類比數位轉換方法，其中該控制邏輯包含一重疊邏輯及一標準邏輯，該重疊邏輯用以控制至少一重疊電容，該標準邏輯用以控制至少一第一耦合電容及至少一第二耦合電容。
11. 如申請專利範圍第10項所述之次區間的類比數位轉換方法，其中該方法更包含在細分時脈週期中的第二個時脈週期時，透過該重疊邏輯計算出該重疊區域，並根據該重疊區域控制該至少一重疊電容的步驟。
12. 如申請專利範圍第10項所述之次區間的類比數位轉換方法，其中該至少一第二耦合電容的大小為2^(7-x) -1單位，該至少一重疊電容的大小為1單位。
13. 如申請專利範圍第11項所述之次區間的類比數位轉換方法，其中該至少一重疊電容透過作為暫存器的相同數量之D型正反器進行控制。
14. 如申請專利範圍第13項所述之次區間的類比數位轉換方法，其中各該D型正反器之D端與相應的一多工器電性連接，該多工器至少接收該決定訊號。
15. 如申請專利範圍第9項所述之次區間的類比數位轉換方法，其中該LSB陣列及該MSB陣列組成二進位式電容陣列。
16. 如申請專利範圍第9項所述之次區間的類比數位轉換方法，其中該第一前置放大器及該至少一第二前置放大器將該電容陣列輸出放大後，透過至少一增益控制多工器傳送至該閂鎖比較器。