KR101299215B1 - 커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치 - Google Patents

커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치 Download PDF

Info

Publication number
KR101299215B1
KR101299215B1 KR1020120025236A KR20120025236A KR101299215B1 KR 101299215 B1 KR101299215 B1 KR 101299215B1 KR 1020120025236 A KR1020120025236 A KR 1020120025236A KR 20120025236 A KR20120025236 A KR 20120025236A KR 101299215 B1 KR101299215 B1 KR 101299215B1
Authority
KR
South Korea
Prior art keywords
capacitor
bit
mismatch
unit
comparator
Prior art date
Application number
KR1020120025236A
Other languages
English (en)
Inventor
박종범
이성호
Original Assignee
전자부품연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전자부품연구원 filed Critical 전자부품연구원
Priority to KR1020120025236A priority Critical patent/KR101299215B1/ko
Application granted granted Critical
Publication of KR101299215B1 publication Critical patent/KR101299215B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/34Analogue value compared with reference values
    • H03M1/38Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10Calibration or testing
    • H03M1/1009Calibration
    • H03M1/1014Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/1023Offset correction

Abstract

아날로그 디지털 변환 장치는 우측 단위 커패시터 열과 좌측 단위 커패시터 열을 이용하여 제1 기준 전압과 아날로그 입력 전압의 차이를 샘플링하고, 비교기에서 최상위 비트부터 차례대로 한 비트씩 아날로그 입력 전압과 제2 기준 전압을 비교한 결과에 따라서 디지털 신호를 결정하며, 디지털 신호로부터 커패시터의 부정합 발생 여부를 판단한 후 커패시터의 부정합이 발생한 것으로 판단되는 경우 상기 우측 단위 커패시터 열과 상기 좌측 단위 커패시터 열 사이에 연결되어 있는 분리형 가중치 커패시터의 커패시턴스를 조정한다.

Description

커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치 {METHOD FOR CORRECTING MISMATCH OF CAPACITORS AND ANALOG TO DIGITAL CONVERTER USING THEREOF}
본 발명은 커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치에 관한 것으로, 특히 SAR(Successive Approximation Register) 아날로그 디지털 변환 장치의 커패시터 어레이에서 발생하는 커패시턴스 부정합을 교정하는 방법 및 장치에 관한 것이다.
아날로그 디지털 컨버터(analog to digital converter, ADC)는 아날로그 입력 신호를 내부의 세분화된 기준 전압과 비교하여 아날로그 입력 신호를 디지털 값으로 변환하는 장치이다.
저전력 ADC로서 연속 근사 레지스터(successive approximation, SAR) ADC가 널리 사용되고 있다. SAR ADC는 면적과 ADC에서 소모되는 전력을 줄이기 위해 도 1 및 도 2와 같은 커패시터 어레이를 사용한다.
도 1 및 도 2는 각각 종래 SAR ADC에서 커패시터 어레이의 일부를 나타낸 도면이다.
도 1 및 도 2를 보면, SAR ADC는 분리형 가중치 커패시터(Cs)를 포함하는 커패시터 어레이(10, 10')를 사용하며, 분리형 가중치 커패시터(Cs)의 우측 단위 커패시터 열에서 디지털 신호의 상위 N 비트가 결정되고 커패시터(Cs)의 좌측 단위 커패시터 열에서 디지털 신호의 하위 M 비트가 결정된다.
분리형 가중치 커패시터(Cs)의 값에 따라서 상위 비트와 하위 비트 사이의 크기가 결정되므로, 분리형 가중치 커패시터(Cs)가 ADC의 성능에 중요한 역할을 한다. 분리형 가중치 커패시터(Cs)의 값이 설계한 값보다 크거나 작아지면 상위 비트와 하위 비트 사이의 커패시턴스 비율이 틀어지게 되어 ADC의 해상도가 저하된다.
도 1과 같은 경우, 분리형 가중치 커패시터(Cs)의 크기는 수학식 1과 같이 결정된다.
[수학식 1]
Figure 112012019962015-pat00001
도 1과 같은 구조의 경우, 분리형 가중치 커패시터(Cs)의 커패시턴스가 단위 커패시터(Cu)의 커패시턴스에 비하여 정수배가 아닌 분수로 결정되므로, 커패시터간의 정합이 어렵다는 단점이 있다. 반면에 도 2와 같이 우측 단위 커패시터 열과 좌측 단위 커패시터 열 사이에 교정(calibration) 커패시터(Ccal)를 둠으로써 분리형 가중치 커패시터(Cs)의 값을 단위 커패시터(Cu)의 2배의 크기로 구현이 가능하게 할 수 있다. 이러한 도 2의 구조는 도 1에 비해 좋은 정합을 얻을 수 있다는 장점이 있다.
그러나 커패시터 어레이(10, 10')에서 분리형 가중치 커패시터(Cs)의 값이 정확하다 할지라도 공정 상에서 커패시터간 부정합이 발생할 수도 있고 분리형 가중치 커패시터(Cs)의 기생 커패시턴스로 인하여 커패시터간 부정합이 발생할 수 있다. 따라서 커패시터간 부정합으로 인한 SAR ADC의 성능 저하를 방지하기 위해 커패시터 어레이(10, 10')에서 발생하는 커패시터간 부정합을 교정할 수 있는 방법이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 커패시터 어레이에서 발생하는 커패시터간 부정합을 교정할 수 있는 커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치를 제공하는 것이다.
본 발명의 한 실시 예에 따르면, 아날로그 디지털 변환 장치가 제공된다. 아날로그 디지털 변환 장치는 커패시터 어레이부, 제1 비교기, 제어부, 그리고 교정부를 포함한다. 상기 커패시터 어레이부는 제1 단이 좌측 단위 커패시터 열에 연결되어 있고 제2단이 우측 커패시터 열에 연결되어 있는 분리형 가중치 커패시터, 그리고 상기 분리형 가중치 커패시터의 제1단과 접지단 사이에 연결되어 있는 교정 커패시터를 포함하며, 커패시터 부정합 모드에서 상기 우측 단위 커패시터 열과 상기 좌측 단위 커패시터 열을 이용하여 제1 기준 전압과 아날로그 입력 전압의 차이를 샘플링한다. 상기 제1 비교기는 상기 커패시터 부정합 모드에서 최상위 비트부터 차례대로 한 비트씩 아날로그 입력 전압과 제2 기준 전압을 비교한다. 상기 제어부는 상기 제1 비교기의 비교 결과에 따라서 다음 비트의 제1 기준 전압을 변경시키며, 상기 커패시터 부정합 판단 모드에서 상기 최상위 비트부터 상기 제1 비교기의 비교 결과에 따라서 디지털 신호를 결정한다. 그리고 상기 교정부는 상기 디지털 신호로부터 커패시터의 부정합 발생 여부를 판단하고, 상기 커패시터의 부정합이 발생한 경우 상기 교정 커패시터의 커패시턴스를 변경한다.
상기 교정부는 제2 비교기, 입력비트 처리부, 그리고 커패시터 제어부를 포함한다. 상기 제2 비교기는 입력되는 두 비트가 동일한지 비교한다. 상기 입력 비트 처리부는 상기 디지털 신호를 상위 비트와 하위 비트로 나누고, 상기 상위 비트의 최상위 비트의 부호를 변경한 후 상기 상위 비트와 상기 하위 비트를 최상위 비트부터 한 비트씩 상기 제2 비교기로 출력한다. 그리고 상기 커패시터 제어부는 상기 제2 비교기의 비교 결과로부터 상기 상위 비트와 상기 하위 비트가 동일하지 않은 경우 상기 커패시터의 부정합이 발생한 것으로 판단한다.
상기 입력 비트 처리부는 상기 상위 비트와 하위 비트의 수가 다른 경우 상위 비트의 수를 증가 또는 감소시켜서 상기 하위 비트의 수와 동일하게 설정할 수 있다.
상기 교정 커패시터는 바랙터를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 아날로그 디지털 변환 장치에서 커패시터의 부정합을 교정하는 방법이 제공된다. 커패시터의 부정합 교정 방법은 우측 단위 커패시터 열과 좌측 단위 커패시터 열을 이용하여 제1 기준 전압과 아날로그 입력 전압의 차이를 샘플링하는 단계, 비교기에서 최상위 비트부터 차례대로 한 비트씩 아날로그 입력 전압과 제2 기준 전압을 비교하는 단계, 상기 최상위 비트부터 상기 비교기의 비교 결과에 따라서 디지털 신호를 결정하는 단계, 상기 디지털 신호로부터 커패시터의 부정합 발생 여부를 판단하는 단계, 그리고 상기 커패시터의 부정합이 발생한 경우 상기 우측 단위 커패시터 열과 상기 좌측 단위 커패시터 열 사이에 연결되어 있는 분리형 가중치 커패시터의 커패시턴스를 조정하는 단계를 포함한다.
상기 조정하는 단계는 상기 분리형 가중치 커패시터와 접지단 사이에 직접 연결되어 있는 교정 커패시터의 커패시턴스를 변경하는 단계를 포함할 수 있다.
상기 판단하는 단계는 상기 디지털 신호를 상위 비트와 하위 비트로 나누는 단계, 상기 상위 비트의 최상위 비트의 부호를 변경한 후 상기 상위 비트와 상기 하위 비트를 최상위 비트부터 한 비트씩 비교하는 단계, 상기 상위 비트와 상기 하위 비트의 각 비트를 비교한 결과, 상기 상위 비트와 상기 하위 비트가 동일하지 않은 경우 상기 커패시터의 부정합이 발생한 것으로 판단하는 단계를 포함할 수 있으며, 상기 아날로그 입력 전압은 상기 아날로그 디지털 변환 장치에서 표현할 수 있는 전압 범위 중에서 중간 전압을 포함할 수 있다.
본 발명의 실시 예에 의하면, SAR ADC 구조를 그대로 사용하면서 커패시터간 부정합을 교정할 수 있으므로 고성능 SAR ADC의 구현이 가능해질 수 있다.
또한 상위 비트와 하위 비트의 비트 수에 관계 없이 커패시터간 부정합을 교정함으로써 고정밀의 커패시터 어레이의 구현이 가능해지고, 이에 따라 커패시터 어레이를 적용한 다양한 회로의 성능 향상이 가능해질 수 있다.
도 1 및 도 2는 각각 종래 SAR ADC의 커패시터 어레이의 일 예를 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 SAR ADC를 나타낸 도면이다.
도 4는 도 1에 도시된 커패시터 어레이부의 일 예를 나타낸 도면이다.
도 5는 도 3에 도시된 교정부를 나타낸 도면이다.
도 6은 도 5에 도시된 교정부의 동작을 설명하기 위한 흐름도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시 예에 따른 커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 3은 본 발명의 실시 예에 따른 SAR ADC를 나타낸 도면이고, 도 4는 도 1에 도시된 커패시터 어레이부의 일 예를 나타낸 도면이다.
도 3을 참고하면, 연속 근사 레지스터(successive approximation, SAR) 아날로그 디지털 변환 장치(analog to digital converter, ADC)는 커패시터 어레이부(100), 비교기(200), 제어부(300) 및 교정부(400)를 포함한다.
커패시터 어레이부(100)는 아날로그 입력 전압(Vin)을 입력 받아서 이를 저장하고, 기준 전압(Vref)과 아날로그 입력 전압(Vin)의 차이(Vref-Vin)를 샘플링하며, 기준 전압(Vref)과 아날로그 입력 전압(Vin)의 차이(Vref-Vin)를 비교기(200)의 한 입력 단자로 출력한다.
도 4를 보면, 커패시터 어레이부(100)는 복수의 단위 커패시터(Cu)로 이루어진 우측 단위 커패시터 열(110), 복수의 단위 커패시터(Cu)로 이루어진 좌측 단위 커패시터 열(120), 분리형 가중치 커패시터(Cs), 교정(calibration) 커패시터(Ccal) 및 복수의 스위치(SW)를 포함한다.
복수의 스위치(SW)의 한 단자는 우측 단위 커패시터 열(110)의 각 단위 커패시터(Cu)와 좌측 단위 커패시터 열(120)의 각 단위 커패시터(Cu)의 한 단자에 연결되어 있고, 우측 단위 커패시터 열(110)의 각 단위 커패시터(Cu)와 좌측 단위 커패시터 열(120)의 각 단위 커패시터(Cu)의 다른 단자는 비교기(200)의 한 입력 단자에 연결되어 있다. 그리고 복수의 스위치(SW)의 다른 단자는 제어부(300)의 제어 신호에 따라서 아날로그 입력 전압(Vin)이 입력되는 노드(N1)나 기준 전압(Vref)을 공급하는 노드(N2) 또는 접지단에 연결되는 노드(N3)에 연결된다.
우측 단위 커패시터 열(110)의 복수의 단위 커패시터(Cu)와 좌측 단위 커패시터 열(120)의 복수의 단위 커패시터(Cu)의 개수는 SAR ADC의 해상도에 따라 결정된다. 우측 단위 커패시터 열(110)에 의해 디지털 신호의 상위 N 비트가 결정되며 좌측 단위 커패시터 열(120)에 의해 디지털 신호의 하위 M 비트가 결정된다. 이때 N과 M은 동일할 수도 있고 다를 수도 있다.
우측 단위 커패시터 열(110)의 각 단위 커패시터(Cu)에 의해 상위 N 비트의 각 비트가 결정되며, 좌측 단위 커패시터 열(120)의 각 단위 커패시터(Cu)에 의해 하위 M 비트의 각 비트가 결정된다. 따라서 우측 단위 커패시터 열(110)의 5개의 단위 커패시터(Cu) 중 최하위비트부터 최상위 비트를 나타내는 단위 커패시터(Cu)의 커패시턴스는 각각 20Cu, 21Cu, 22Cu, 23Cu, …, 2NCu로 설정되고 좌측 단위 커패시터 열(120)의 각 단위 커패시터(Cu) 중 최하위비트부터 최상위 비트를 나타내는 단위 커패시터(Cu)의 커패시턴스는 각각 20Cu, 21Cu, 22Cu, 23Cu, …, 2MCu로 설정된다.
예를 들어, 10비트의 해상도이며, 좌측 단위 커패시터 열(120) 및 우측 커패시터 열(110)의 단위 커패시터(Cu)의 개수가 각각 5개인 경우, 좌측 단위 커패시터 열(120)에 의해 디지털 신호의 하위 5비트가 결정되고 우측 좌측 단위 커패시터 열(110)에 의해 디지털 신호의 상위 5비트가 결정된다. 이때 좌측 단위 커패시터 열(120)의 5개의 단위 커패시터(Cu) 중 최하위비트부터 최상위 비트를 나타내는 단위 커패시터(Cu)의 커패시턴스는 각각 20Cu, 21Cu, 22Cu, 23Cu 및 24Cu로 설정되고, 우측 단위 커패시터 열(110)의 5개의 단위 커패시터(Cu) 중 최하위비트부터 최상위 비트를 나타내는 단위 커패시터(Cu)의 커패시턴스는 각각 20Cu, 21Cu, 22Cu, 23Cu 및 24Cu 로 설정된다.
우측 단위 커패시터 열(110)과 좌측 단위 커패시터 열(120)의 커패시턴스의 합은 (2n-1)Cu가 된다. 따라서 좌측 단위 커패시터 열(120)에는 단위 커패시터(Cu)와 동일한 커패시턴스를 가지는 더미 커패시터가 더 포함될 수 있다. 더미 커패시터로 사용되는 단위 커패시터(Cu)는 비교기(200)의 한 입력 단자와 접지단 사이에 연결될 수 있다. 이와 같이 더미 커패시터가 추가되면 총 커패시턴스는 2nCu가 될 수 있다.
분리형 가중치 커패시터(Cs)의 한 단자는 우측 단위 커패시터 열(110)에 연결되어 있고, 분리형 가중치 커패시터(Cs)의 다른 단자는 좌측 단위 커패시터 열에 연결되어 있다. 그리고 교정 커패시터(Ccal)는 분리형 가중치 커패시터(Cs)의 다른 단자와 접지단 사이에 직접 연결되어 있다.
분리형 가중치 커패시터(Cs)의 크기는 (2M+1-2)*Cu와 같이 설정될 수 있다.
다시, 도 1을 보면, 비교기(200)는 두 입력 단자를 가지며, 두 입력 단자로 입력되는 전압을 비교하고 비교 결과에 따라서 하이 레벨 또는 로우 레벨의 신호를 제어부(300)로 출력한다. 비교기(200)의 한 입력 단자로는 기준 전압(Vref)과 아날로그 입력 전압(Vin)의 차이(Vref-Vin)가 입력되고 비교기(200)의 다른 입력 단자로는 기준 전압이 입력될 수 있다. 도 1에서는 비교기(200)의 기준 전압으로 접지 전압을 도시하였으나 이와 다른 전압이 사용될 수도 있다. 예를 들어, 기준 전압(Vref)과 아날로그 입력 전압(Vin)의 차이(Vref-Vin)가 비교기(200)의 비반전 단자로 입력되고 접지 전압이 반전 단자로 입력되는 경우, 비교기(200)는 기준 전압(Vref)과 아날로그 입력 전압(Vin)의 차이(Vref-Vin)가 접지 전압보다 큰 경우 하이 레벨의 신호를 출력하고 기준 전압(Vref)과 아날로그 입력 전압(Vin)의 차이(Vref-Vin)가 접지 전압 이하인 경우 로우 레벨의 신호를 출력할 수 있다.
제어부(300)는 비교기(200)의 출력 신호에 따라 기준 전압(Vref)을 결정하고, 결정한 기준 전압(Vref)에 따라서 노드(N2)에 연결되는 스위치(SW)들의 온오프를 제어한다.
또한 제어부(300)는 SAR ADC의 아날로그 디지털 변환 동작 모드에 따라서 스위치(SW)의 연결을 제어한다. 즉, 제어부(300)는 SAR ADC의 아날로그 디지털 변환 동작 모드에 따라서 스위치(SW)의 다른 단자를 노드(N1, N2, N3) 중 하나에 연결하며, 각 동작 모드에서 스위치(SW)의 온오프를 제어한다.
또한 제어부(300)는 아날로그 디지털 변환 동작 동작 모드와 별도로 설정된 주기에 따라 커패시터 부정합 모드를 수행하도록 교정부(400) 및 커패시터 어레이부(100)를 제어할 수 있다.
교정부(400)는 우측 단위 커패시터 열(110)과 좌측 단위 커패시터 열(120)간 부정합이 발생하거나 기생 커패시턴스로 인하여 분리형 가중치 커패시터(Cs)의 커패시턴스가 증가하여 전체 커패시턴스의 비율이 틀어지는 경우, 교정 커패시터(Ccal)의 커패시턴스를 조정함으로써, 커패시터 부정합을 교정한다.
교정부(400)는 커패시터 부정합 모드에서 동작하며 이러한 커패시터 부정합 모드는 커패시터의 부정합을 판단하고 이를 교정하기 위한 일종의 테스트 모드에 해당할 수 있다.
커패시터 부정합 모드에서는 아날로그 입력 전압(Vin)으로 테스트 전압이 입력되고, 교정부(400)는 테스트 전압으로부터 나온 디지털 신호로부터 교정 커패시터(Ccal)의 커패시턴스를 조정함으로써, 커패시터의 부정합을 교정한다. 이때 테스트 전압은 SAR ADC에서 표현할 수 있는 전압 범위 중에서 중간 전압이 사용될 수 있다. 또한 차동 구조의 SAR ADC에서는 테스트 전압으로 동일한 두 입력 전압을 테스트 전압으로 사용될 수 있다.
먼저, SAR ADC의 아날로그 디지털 변환 동작에 대하여 간단하게 설명하면, SAR ADC는 3가지 동작 모드, 즉 샘플 모드, 홀드 모드 및 재분배 모드로 동작한다. 샘플 모드에서 복수의 스위치(SW)는 제어부(300)의 제어 신호에 따라서 복수의 스위치(SW)의 다른 단자를 노드(N1)에 연결한다. 그러면 커패시터 어레이부(100)는 아날로그 입력 전압(Vin)을 샘플링한다.
홀드 모드에서 복수의 스위치(SW)는 다른 제어부(300)의 제어 신호에 따라 복수의 스위치(SW)의 다른 단자를 노드(N3)에 연결한다. 그 결과 아날로그 입력 전압(Vin)이 커패시터 어레이부(100)에 저장된다.
그리고 재분배 모드에서 각각의 비트를 계산하는 과정이 진행된다. 하나의 비트는 한 사이클에 의해 결정되며, 아날로그 입력 전압(Vin)을 n비트의 디지털 신호로 변환하는 경우 n 사이클을 필요로 한다. 재분배 모드에서 디지털 신호의 최상위 비트부터 차례대로 한 비트씩 비교기(200)에서 기준 전압(Vref)과 아날로그 입력 전압(Vin)의 차이(Vref-Vin)와 접지 전압을 비교하고 그 결과에 따라 각 비트의 값을 출력한다. 또한 제어부(300)는 비교기(200)의 출력 신호에 따라서 다음 비트에서의 기준 전압(Vref)을 결정하고, 결정된 기준 전압(Vref)에 따라서 스위치(SW)의 온오프를 제어하여 다음 사이클의 비트를 결정한다. 이러한 방법으로 마지막 비트의 값이 결정되면 제어부(300)는 아날로그 입력 전압(Vin)에 대한 디지털 신호를 출력한다.
도 5는 도 3에 도시된 교정부를 나타낸 도면이고, 도 6은 도 5에 도시된 교정부의 동작을 설명하기 위한 흐름도이다.
도 5를 참고하면, 교정부(400)는 입력 비트 처리부(410), 비교기(420) 및 커패시터 제어부(430)를 포함한다.
도 6을 보면, 커패시터 부정합 모드가 시작되면(S600), 아날로그 입력 전압(Vin)으로 SAR ADC에서 표현할 수 있는 전압 범위 중에서 중간 전압이 입력된다. 커패시터의 부정합이 없는 경우, 중간 전압이 입력되면 디지털 신호는 "100…00" 또는 "011…11"이 출력된다. 한편, SAR ADC가 차동 구조에서, 아날로그 입력 전압(Vin)으로 동일한 입력 전압이 입력되는 경우에도 커패시터의 부정합이 없다면 디지털 신호는 "100…00" 또는 "011…11"이 출력된다.
아날로그 입력 전압(Vin')으로 중간 전압이 입력되는 경우, SAR ADC에 커패시터의 부정합이 있는 경우 디지털 신호는 "100…00" 또는 "011…11"과 다른 값이 출력된다. 따라서 교정부(400)는 아날로그 입력 전압(Vin)으로 중간 전압에 따른 디지털 신호로부터 커패시터의 부정합 발생 여부를 판단하고, 교정 커패시터(Ccal)의 커패시턴스를 조정한다.
구체적으로, 입력 비트 처리부(410)는 중간 전압에 해당하는 아날로그 입력 전압(Vin)에 따른 디지털 신호가 입력되면(S602), 디지털 신호를 상위 비트와 하위 비트로 분류하고(S604), 상위 비트의 최상위 비트의 부호를 변경한 후(S606), 상위 비트의 각 비트와 하위 비트의 각 비트를 차례로 비교기(420)로 출력한다.
한편, SAR ADC의 설계에 따라서 상위 비트의 수와 하위 비트의 수가 다르게 설정될 수도 있다. 상위 비트의 수와 하위 비트의 수가 다르게 설정된 경우 입력 비트 처리부(410)는 상위 비트의 수와 하위 비트의 수를 동일하게 설정한 후 상위 비트의 최상위 비트의 부호를 변경한다. 하위 비트의 수가 상위 비트의 수보다 많은 경우 입력 비트 처리부(410)는 상위 비트의 수를 증가시켜 하위 비트의 수와 동일하게 설정할 수 있다. 이때 입력 비트 처리부(410)는 상위 비트 중 최상위 비트의 다음 비트 위치에 최상위 비트 다음 비트와 동일한 값을 추가함으로써 비트 수를 증가시킬 수 있다. 예를 들어, 상위 비트가 an -1, an -2, an -3,…, a1, a0이고, 2 비트를 증가시켜야 할 경우, 입력 비트 처리부(410)는 상위 비트를 an -1, an -2, an -2, an-2, an -3,…, a1, a0으로 설정할 수 있다. 또한 하위 비트의 수가 상위 비트의 수보다 작은 경우 입력 비트 처리부(410)는 상위 비트의 수를 감소시켜서 하위 비트의 수와 동일하게 설정할 수 있다. 이때 입력 비트 처리부(410)는 상위 비트 중에서 최상위 비트 다음 비트를 제거할 수 있다. 예를 들어, 상위 비트가 an -1, an -2, an -3,…, a1, a0이고, 2 비트를 감소시켜야 할 경우, 입력 비트 처리부(410)는 상위 비트를 an -1, an -4, an -5, …, a1, a0으로 설정할 수 있다. 이와 같이 하면, 상위 비트와 하위 비트가 다른 경우에도 커패시터의 부정합을 교정할 수 있다.
비교기(420)는 입력되는 상위 비트의 각 비트와 하위 비트의 각 비트가 동일한지 비교한다(S608).
커패시터 제어부(430)는 비교기(420)의 출력 결과로부터 상위 비트와 하위 비트가 동일한지 판단한다(S610). 커패시터 제어부(430)는 상위 비트와 하위 비트의 동일 여부에 따라서 커패시터의 부정합 발생 여부를 판단한다.
커패시터 제어부(430)는 상위 비트와 하위 비트가 동일한 경우 커패시터의 부정합이 발생하지 않은 것으로 판단하고, 커패시터 부정합 모드를 종료한다(S612).
한편, 커패시터 제어부(430)는 상위 비트와 하위 비트가 동일하지 않은 경우 커패시터의 부정합이 발생한 것으로 판단하고, 교정 커패시터(Ccal)의 커패시턴스를 조정한다(S614).
교정 커패시터(Ccal)의 커패시턴스를 조정하는 방법으로는 다양한 방법이 사용될 수 있다. 교정 커패시터(Ccal)가 가변 커패시터로 이루어진 경우, 커패시터 제어부(430)는 교정 커패시터(Ccal)의 커패시턴스를 설정 값만큼 변경할 수 있다. 이러한 교정 커패시터(Ccal)로 바랙터가 사용될 수도 있다. 또한 교정 커패시터(Ccal)가 가변 커패시터가 아닌 경우 교정 커패시터(Ccal)에 병렬로 가변 커패시터(도시하지 않음)를 연결하고 커패시터 제어부(430)는 가변 커패시터의 커패시턴스를 조정할 수도 있다. 또한 교정 커패시터(Ccal)를 다수의 단위 커패시터(도시하지 않음)를 직렬 연결하고 다수의 단위 커패시터 중에서 적어도 하나의 단위 커패시터에 스위치를 병렬로 연결하여 구현할 수 있으며, 커패시터 제어부(430)는 단위 커패시터에 연결된 스위치를 제어함으로써 교정 커패시터(Ccal)의 커패시턴스를 조정할 수 있다.
이와 같이 교정 커패시터(Ccal)의 커패시턴스를 조정한 후 단계(S602~S614)를 반복한다. 이러한 반복 동작은 상위 비트와 하위 비트가 동일할 때까지 수행될 수 있다. 또는 이러한 반복 동작은 상위 비트와 하위 비트의 차이가 설정된 최소 값 이하가 될 때까지 수행될 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims (8)

  1. 제1 단이 좌측 단위 커패시터 열에 연결되어 있고 제2단이 우측 커패시터 열에 연결되어 있는 분리형 가중치 커패시터, 그리고 상기 분리형 가중치 커패시터의 제1단과 접지단 사이에 직접 연결되어 있는 교정 커패시터를 포함하며, 커패시터 부정합 모드에서 상기 우측 단위 커패시터 열과 상기 좌측 단위 커패시터 열을 이용하여 제1 기준 전압과 아날로그 입력 전압의 차이를 샘플링하는 커패시터 어레이부,
    상기 커패시터 부정합 모드에서 최상위 비트부터 차례대로 한 비트씩 아날로그 입력 전압과 제2 기준 전압을 비교하는 제1 비교기,
    상기 제1 비교기의 비교 결과에 따라서 다음 비트의 제1 기준 전압을 변경시키며, 상기 커패시터 부정합 판단 모드에서 상기 최상위 비트부터 상기 제1 비교기의 비교 결과에 따라서 디지털 신호를 결정하는 제어부, 그리고
    상기 디지털 신호로부터 커패시터의 부정합 발생 여부를 판단하고, 상기 커패시터의 부정합이 발생한 경우, 상기 교정 커패시터의 커패시턴스를 변경하는 교정부
    를 포함하는 아날로그 디지털 변환 장치.
  2. 제1항에서,
    상기 교정부는
    입력되는 두 비트가 동일한지 비교하는 제2 비교기,
    상기 디지털 신호를 상위 비트와 하위 비트로 나누고, 상기 상위 비트의 최상위 비트의 부호를 변경한 후 상기 상위 비트와 상기 하위 비트를 최상위 비트부터 한 비트씩 상기 제2 비교기로 출력하는 입력 비트 처리부, 그리고
    상기 제2 비교기의 비교 결과로부터 상기 상위 비트와 상기 하위 비트가 동일하지 않은 경우 상기 커패시터의 부정합이 발생한 것으로 판단하는 커패시터 제어부를 포함하는 아날로그 디지털 변환 장치.
  3. 제2항에서,
    상기 입력 비트 처리부는 상기 상위 비트와 하위 비트의 수가 다른 경우 상위 비트의 수를 증가 또는 감소시켜서 상기 하위 비트의 수와 동일하게 설정하는 아날로그 디지털 변환 장치.
  4. 제3항에서,
    상기 입력 비트 처리부는 상기 상위 비트와 하위 비트의 수가 다른 경우 상기 상위 비트의 최상위 비트의 다음 비트를 제거하거나 최상위 비트의 다음 비트와 동일한 값을 상기 최상위 비트의 다음 비트 위치에 추가하는 아날로그 디지털 변환 장치.
  5. 제1항에서,
    상기 교정 커패시터는 바랙터를 포함하는 아날로그 디지털 변환 장치.
  6. 아날로그 디지털 변환 장치에서 커패시터의 부정합을 교정하는 방법으로,
    우측 단위 커패시터 열과 좌측 단위 커패시터 열을 이용하여 제1 기준 전압과 아날로그 입력 전압의 차이를 샘플링하는 단계,
    비교기에서 최상위 비트부터 차례대로 한 비트씩 아날로그 입력 전압과 제2 기준 전압을 비교하는 단계,
    상기 최상위 비트부터 상기 비교기의 비교 결과에 따라서 디지털 신호를 결정하는 단계,
    상기 디지털 신호로부터 커패시터의 부정합 발생 여부를 판단하는 단계, 그리고
    상기 커패시터의 부정합이 발생한 경우 상기 우측 단위 커패시터 열과 상기 좌측 단위 커패시터 열 사이에 연결되어 있는 분리형 가중치 커패시터의 커패시턴스를 조정하는 단계
    를 포함하며,
    상기 조정하는 단계는
    상기 분리형 가중치 커패시터와 접지단 사이에 직접 연결되어 있는 교정 커패시터의 커패시턴스를 변경하는 단계를 포함하는 커패시터의 부정합 교정 방법.
  7. 삭제
  8. 제6항에서,
    상기 판단하는 단계는
    상기 디지털 신호를 상위 비트와 하위 비트로 나누는 단계,
    상기 상위 비트의 최상위 비트의 부호를 변경한 후 상기 상위 비트와 상기 하위 비트를 최상위 비트부터 한 비트씩 비교하는 단계,
    상기 상위 비트와 상기 하위 비트의 각 비트를 비교한 결과, 상기 상위 비트와 상기 하위 비트가 동일하지 않은 경우 상기 커패시터의 부정합이 발생한 것으로 판단하는 단계를 포함하며,
    상기 아날로그 입력 전압은 상기 아날로그 디지털 변환 장치에서 표현할 수 있는 전압 범위 중에서 중간 전압을 포함하는 커패시터의 부정합 교정 방법.
KR1020120025236A 2012-03-12 2012-03-12 커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치 KR101299215B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120025236A KR101299215B1 (ko) 2012-03-12 2012-03-12 커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120025236A KR101299215B1 (ko) 2012-03-12 2012-03-12 커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치

Publications (1)

Publication Number Publication Date
KR101299215B1 true KR101299215B1 (ko) 2013-08-22

Family

ID=49221086

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120025236A KR101299215B1 (ko) 2012-03-12 2012-03-12 커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치

Country Status (1)

Country Link
KR (1) KR101299215B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160084686A (ko) * 2015-01-06 2016-07-14 울산과학기술원 Sar 방식의 adc에서 커패시터 어레이 정합장치 및 방법
WO2017146307A1 (ko) * 2016-02-23 2017-08-31 한국표준과학연구원 전기 용량 브리지를 평가하기 위한 커패시터 레지스터 뱅크 장치
KR101810490B1 (ko) 2016-09-22 2017-12-20 충북대학교 산학협력단 기본 크기의 브릿지 커패시터를 가진 분리형 연속 근사 아날로그 디지털 변환기 및 이의 동작 방법
KR20180062975A (ko) * 2016-10-25 2018-06-11 선전 구딕스 테크놀로지 컴퍼니, 리미티드 Dac 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법
CN109792250A (zh) * 2018-05-31 2019-05-21 深圳市汇顶科技股份有限公司 具有精确分裂电容的sar adc
KR20190088095A (ko) * 2017-12-29 2019-07-26 엘지전자 주식회사 스위치드 커패시터 회로 및 그를 이용한 변조기
KR102248530B1 (ko) * 2019-12-06 2021-05-06 삼성전기주식회사 멀티 뱅크 어레이 타입의 커패시턴스 가변회로

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0078608A2 (en) 1981-11-03 1983-05-11 Texas Instruments Incorporated Analog-to-digital converter
US20100039303A1 (en) 2008-08-18 2010-02-18 Fujitsu Limited Digital analog converter
US20100156689A1 (en) * 2008-12-23 2010-06-24 Advantest Corporation A-d convert apparatus, d-a convert apparatus and adjustment method
KR20100077300A (ko) * 2008-12-29 2010-07-08 전자부품연구원 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0078608A2 (en) 1981-11-03 1983-05-11 Texas Instruments Incorporated Analog-to-digital converter
US20100039303A1 (en) 2008-08-18 2010-02-18 Fujitsu Limited Digital analog converter
US20100156689A1 (en) * 2008-12-23 2010-06-24 Advantest Corporation A-d convert apparatus, d-a convert apparatus and adjustment method
KR20100077300A (ko) * 2008-12-29 2010-07-08 전자부품연구원 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160084686A (ko) * 2015-01-06 2016-07-14 울산과학기술원 Sar 방식의 adc에서 커패시터 어레이 정합장치 및 방법
KR101666575B1 (ko) * 2015-01-06 2016-10-17 울산과학기술원 Sar 방식의 adc에서 커패시터 어레이 정합장치 및 방법
WO2017146307A1 (ko) * 2016-02-23 2017-08-31 한국표준과학연구원 전기 용량 브리지를 평가하기 위한 커패시터 레지스터 뱅크 장치
KR101851967B1 (ko) 2016-02-23 2018-04-26 한국표준과학연구원 전기 용량 브리지를 평가하기 위한 커패시터 레지스터 뱅크 장치
KR101810490B1 (ko) 2016-09-22 2017-12-20 충북대학교 산학협력단 기본 크기의 브릿지 커패시터를 가진 분리형 연속 근사 아날로그 디지털 변환기 및 이의 동작 방법
KR101972689B1 (ko) 2016-10-25 2019-04-25 선전 구딕스 테크놀로지 컴퍼니, 리미티드 Dac 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법
KR20180062975A (ko) * 2016-10-25 2018-06-11 선전 구딕스 테크놀로지 컴퍼니, 리미티드 Dac 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법
KR20190088095A (ko) * 2017-12-29 2019-07-26 엘지전자 주식회사 스위치드 커패시터 회로 및 그를 이용한 변조기
KR102415663B1 (ko) 2017-12-29 2022-07-01 엘지전자 주식회사 스위치드 커패시터 회로 및 그를 이용한 변조기
CN109792250A (zh) * 2018-05-31 2019-05-21 深圳市汇顶科技股份有限公司 具有精确分裂电容的sar adc
US10491233B1 (en) 2018-05-31 2019-11-26 Shenzhen GOODIX Technology Co., Ltd. SAR ADC having accurate split capacitor
WO2019227874A1 (en) * 2018-05-31 2019-12-05 Shenzhen GOODIX Technology Co., Ltd. Sar adc having accurate split capacitor
KR102248530B1 (ko) * 2019-12-06 2021-05-06 삼성전기주식회사 멀티 뱅크 어레이 타입의 커패시턴스 가변회로
WO2021112367A1 (ko) * 2019-12-06 2021-06-10 삼성전기 주식회사 멀티 뱅크 어레이 타입의 커패시터 회로 및 이를 갖는 커패시턴스 가변회로

Similar Documents

Publication Publication Date Title
KR101299215B1 (ko) 커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치
US8451151B2 (en) Successive approximation analog to digital converter with capacitor mismatch calibration and method thereof
US7893860B2 (en) Successive approximation register analog-digital converter and method of driving the same
US7609184B2 (en) D-A convert apparatus and A-D convert apparatus
US8004447B2 (en) Successive approximation analog to digital converter and method thereof
KR102001762B1 (ko) Dac 커패시턴스 어레이, sar형 아날로그-디지털 컨버터 및 전력 소비의 감소 방법
US10069506B2 (en) Calibration circuit and calibration method for DAC
WO2011021320A1 (ja) 電圧発生回路、デジタルアナログ変換器、ランプ波発生回路、アナログデジタル変換器、イメージセンサシステム及び電圧発生方法
US20130088375A1 (en) Input-independent self-calibration method and apparatus for successive approximation analog-to-digital converter with charge-redistribution digital to analog converter
KR102636356B1 (ko) 감소된 커패시터 어레이 dac를 이용한 sar adc에서의 오프셋 보정을 위한 방법 및 장치
US10862498B1 (en) Calibration circuit and calibration method for ADC
US8059021B2 (en) Digital-analog converting apparatus and test apparatus
KR101191054B1 (ko) 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기
US20110133963A1 (en) Successive aproximation A/D Converter
US7767953B2 (en) Voltage generator, analog-to-digital converter, and image sensor system
US9191018B2 (en) Analog-digital converter
US20130249728A1 (en) Successive approximation a/d converter
US20140210654A1 (en) Successive approximation ad converter and successive approximation ad conversion method
CN107306135B (zh) 数字模拟转换器的校正电路及校正方法
US10700694B2 (en) Calibration method and related calibration system
KR101879328B1 (ko) 이중 분리형 단조 연속 근사 아날로그 디지털 변환기
CN112152620B (zh) 模拟数字转换器的校正电路及校正方法
JP2004343163A (ja) パイプライン型a/d変換回路
TWI763524B (zh) 類比數位轉換器之操作方法
EP4125220A1 (en) Linearity and/or gain in mixed-signal circuitry

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160816

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180627

Year of fee payment: 6