WO2018151473A1 - 아날로그 디지털 변환기 및 그 동작 방법 - Google Patents

아날로그 디지털 변환기 및 그 동작 방법 Download PDF

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WO2018151473A1
WO2018151473A1 PCT/KR2018/001782 KR2018001782W WO2018151473A1 WO 2018151473 A1 WO2018151473 A1 WO 2018151473A1 KR 2018001782 W KR2018001782 W KR 2018001782W WO 2018151473 A1 WO2018151473 A1 WO 2018151473A1
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voltage
input voltage
switch
digital code
analog
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PCT/KR2018/001782
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French (fr)
Inventor
김수환
이재은
Original Assignee
서울대학교 산학협력단
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/186—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedforward mode, i.e. by determining the range to be selected directly from the input signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters

Definitions

  • the present invention relates to an analog-to-digital converter (hereinafter, referred to as an ADC) and an operation method thereof, and more particularly, an analog that can reduce an error due to mismatching of a capacitor while extending the input range as much as possible.
  • a digital converter and a method of operating the same are also known as an analog-to-digital converter (hereinafter, referred to as an ADC) and an operation method thereof, and more particularly, an analog that can reduce an error due to mismatching of a capacitor while extending the input range as much as possible.
  • Non-Patent Document 1 a capacitor mismatch error shaping technique for sampling a new input voltage while maintaining the digital code determined for the previous input voltage is proposed as in Non-Patent Document 1 below.
  • this method can cause overflow problems in which the value of the digital code exceeds the limit in converting a new input voltage to digital.
  • the resolution of the ADC may be increased by one bit, but this causes an excessive increase in the capacitance of the capacitor, resulting in an excessive increase in the size of the circuit.
  • the present invention provides an analog-to-digital converter and a method of operating the same, which can reduce an operation error due to a capacitor mismatch of the analog-to-digital converter while maintaining the maximum range of the input voltage input to the analog-to-digital converter.
  • An analog-to-digital converter comprises a first comparator for comparing the input voltage with a reference voltage; A second comparator for comparing a voltage of the first node with a common voltage; A capacitor array including a plurality of capacitors having one end connected to a first node; A switch array including a plurality of switches for controlling other ends of the plurality of capacitors; A control unit controlling the switch array according to the outputs of the first comparator and the second comparator; And a sampling switch for providing an input voltage to the first node according to the sampling signal.
  • a method of operating an analog to digital converter includes a first step of converting a first input voltage into a first digital code; A second step of comparing the second input voltage with a reference voltage before the second input voltage is input; Inverting at least one bit of the first digital code if the second input voltage is greater than the reference voltage; A fourth step of applying a second input voltage to one end of the capacitor array while controlling the voltage at the other end of the capacitor array according to the first digital code; And a fifth step of converting the second input voltage into a second digital code using the voltage charged in the capacitor array.
  • SNDR performance can be improved by addressing the problems caused by capacitor mismatch in analog-to-digital converters, while extending the input range of analog-to-digital converters.
  • FIG. 1 is a circuit diagram of an analog-to-digital converter according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram of the first switch of FIG. 1.
  • FIG. 2 is a circuit diagram of the first switch of FIG. 1.
  • FIG. 3 is a flow chart showing the operation of the analog-to-digital converter according to an embodiment of the present invention.
  • FIG. 1 is a circuit diagram of an analog-to-digital converter according to an embodiment of the present invention, which is a 4-bit ADC of a successive application register (SAR) type.
  • SAR successive application register
  • the ADC includes a first comparator 100, a second comparator 200, a controller 300, a capacitor array 400, a switch array 500, and a sampling switch 600.
  • the first comparator 100 compares the input voltage VIN with the reference voltage VREF and provides a comparison result to the controller 300.
  • the first comparator 100 compares the magnitude of the new input voltage VIN with the reference voltage VREF before the sampling switch 600 is turned on and the new input voltage VIN is sampled.
  • the reference voltage VREF corresponds to an intermediate value of the voltage range allowed as the input voltage and may be the same voltage as the common voltage VCM to be described later.
  • the second comparator 200 compares the charging voltage of the capacitor array 400 output from the first node N with the common voltage VCM, and provides a comparison result to the controller 300.
  • the controller 300 controls the capacitor mismatch error shaping operation (hereinafter, referred to as a first operation) by reflecting the output of the first comparator 100.
  • the controller 300 adjusts a method of performing capacitor mismatch error shaping according to the magnitude of the new input voltage VIN, thereby recognizing that the digital code DO may overflow due to the input voltage VIN. Reduce.
  • the controller 300 sequentially controls the switches of the switch array 400 according to the output of the second comparator 200 and sequentially determines the digital code DO from higher bits (hereinafter, referred to as a second operation). do.
  • the second operation is a well-known technique as a digital conversion operation generally performed in a SAR type ADC, a detailed description thereof will be omitted.
  • the controller 200 may include a register 310 that stores the digital code DO.
  • the capacitor array 400 includes a plurality of capacitors 410-460 having one end connected to the first node N.
  • This embodiment relates to a 4-bit ADC and includes first to sixth capacitors 410-460.
  • the capacity of the first capacitor 410 is C
  • One end of the first to sixth capacitors 410 to 460 is commonly connected to the first node N, and the other end thereof is connected to the switch array 500.
  • the other end M1 of the first capacitor 410 is connected to the first switch 510, the other end M2 of the second capacitor 420 is connected to the second switch 520, and the third capacitor 430 Is connected to the third switch 530, the other end M4 of the fourth capacitor 440 is connected to the fourth switch 540, and the other end M5 of the fifth capacitor 450. Is connected to the fifth switch 550, and the other end M6 of the sixth capacitor 460 is connected to the sixth switch 560.
  • the first to sixth switches 510 to 560 are controlled by the controller 300.
  • FIG. 2 is a circuit diagram illustrating the first switch 510.
  • the first switch 510 includes an eleventh switch 511, a twelfth switch 512, and a thirteenth switch 513.
  • the eleventh switch 511 is turned on and off by the eleventh signal ⁇ H1 to selectively apply the first power voltage VDD to the other end M1 of the first capacitor 410.
  • the twelfth switch 512 is turned on and off by the twelfth signal ⁇ C1 to selectively apply the common voltage VCM to the other end M1 of the first capacitor 410.
  • the thirteenth switch 513 is turned on and off by the thirteenth signal ⁇ L1 to selectively apply the second power supply voltage VSS to the other end M1 of the first capacitor 410.
  • the common voltage VCM corresponds to an intermediate value between the first power supply voltage VDD and the second power supply voltage VSS.
  • the first power supply voltage VDD and the second power supply voltage VSS correspond to the maximum and minimum values that the input voltage VIN may have.
  • the eleventh to thirteenth signals may be provided by the controller 300.
  • the second to sixth switches 520 to 560 have substantially the same configuration as the first switch 510, respectively.
  • the first to sixth switches 510 to 560 may be independently controlled by the controller 300.
  • the sampling switch 600 is turned on and off according to the sample signal ⁇ S to provide a new input voltage VIN to the first node N.
  • the sample signal ⁇ S may be provided by the controller 300.
  • FIG. 3 is a flowchart illustrating the operation of an analog-to-digital converter according to an embodiment of the present invention.
  • the first input voltage is converted into a first digital code (S110).
  • the converted first digital code may be output to the outside.
  • the second input voltage is compared with the reference voltage (S120). At this time, the sampling switch 600 is turned off.
  • the second input voltage is not less than the reference voltage, if a specific bit of the first digital code is 1, it is inverted to 0 (S130) otherwise the first digital code is maintained as it is.
  • the position of the bit inverted in the first digital code may be variously selected from the most significant bit to the least significant bit, but in the present embodiment, the second bit is selected from the most significant bit.
  • the first digital code is used to control the switch array 500 in the course of sampling the second input voltage for the capacitor mismatch error shaping operation (first operation).
  • the present invention adjusts the first digital code as described above without using the first digital code as it is. This reduces the possibility of overflow and maximizes the range of input voltages.
  • the position of the inverting bit in the first digital code may be selected in consideration of the energy consumption and the possibility of overflow.
  • the second higher bit is selected so that the energy consumption is not large while reducing the possibility of overflow.
  • the switch array 500 is controlled by the first digital code (S140), and the sampling switch 600 is turned on to sample the second input voltage (S150).
  • the switch array In the case of controlling the switch array with the first digital code, when the corresponding bit is 1, the first power supply voltage VDD is applied to the other end of the corresponding capacitor, and when the corresponding bit is 0, the second power supply is connected to the other end of the corresponding capacitor.
  • the switch is controlled so that the voltage VSS is applied.
  • the sampling switch is then turned off and the switch array 500 is reset.
  • the switch is controlled such that the common voltage VCM is applied to the other end of the corresponding capacitor.
  • the second input voltage is converted into a second digital code (S170).
  • S170 corresponds to the analog-to-digital conversion operation of a conventional SAR ADC, and a detailed description thereof will be omitted.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

본 기술에 의한 아날로그 디지털 변환기는 입력 전압을 기준 전압과 비교하는 제 1 비교기; 제 1 노드의 전압을 공통 전압과 비교하는 제 2 비교기; 제 1 노드에 일단이 연결된 다수의 커패시터를 포함하는 커패시터 어레이; 다수의 커패시터의 타단을 제어하는 다수의 스위치를 포함하는 스위치 어레이; 제 1 비교기와 제 2 비교기의 출력에 따라 스위치 어레이를 제어하는 제어부; 및 샘플링 신호에 따라 입력 전압을 제 1 노드에 제공하는 샘플링 스위치를 포함한다.

Description

아날로그 디지털 변환기 및 그 동작 방법
본 발명은 아날로그 디지털 변환기(Analog to Digital Converter, 이하 ADC로 표기할 수 있음) 및 그 동작 방법에 관한 것으로서, 보다 구체적으로는 입력 범위를 최대한 확장시키면서 커패시터의 미스매치로 인한 오류를 줄일 수 있는 아날로그 디지털 변환기 및 그 동작 방법에 관한 것이다.
커패시터를 사용하여 아날로그 입력 전압을 디지털 코드로 변환하는 아날로그 디지털 변환기에서 커패시터의 미스매치로 인하여 입력 전압에 대응하는 정확한 디지털 코드를 얻기 어려운 문제가 있다.
이러한 미스매치 문제를 해결하기 위하여 아래의 비특허문헌 1과 같이 이전 입력 전압에 대해서 결정된 디지털 코드를 그대로 유지하면서 새로운 입력 전압을 샘플링하는 커패시터 미스매치 에러 셰이핑 기술이 제안되었다.
그러나 이러한 방법은 새로운 입력 전압을 디지털로 변환하는 과정에서 디지털 코드의 값이 한계를 초과하는 오버플로우 문제를 야기할 수 있다.
이러한 문제를 방지하기 위하여 ADC의 해상도를 1비트 증가시킬 수도 있으나 이는 커패시터의 용량을 과도하게 증가시켜 결과적으로 회로의 크기를 과도하게 증가시키는 문제가 있다.
이에 따라 불가피하게 입력 전압의 범위를 ADC에서 허용하는 범위보다 더 좁게 설정하는데 이 경우의 SNDR(Signal-to-(Noise+Distortion)) 성능이 열화되는 문제가 있다.
이에 따라 커패시터 미스매치로 인한 동작 오류를 줄이는 동시에 입력되는 입력 전압의 범위를 가능하면 최대로 유지하기 위한 아날로그 디지털 변환 기술이 요구되고 있다.
본 발명은 아날로그 디지털 변환기의 커패시터 미스매치로 인한 동작 오류를 줄이는 동시에 아날로그 디지털 변환기에 입력되는 입력 전압의 범위를 가능한 최대로 유지할 수 있는 아날로그 디지털 변환기와 그 동작 방법을 제공한다.
본 발명의 일 실시예에 의한 아날로그 디지털 변환기는 입력 전압을 기준 전압과 비교하는 제 1 비교기; 제 1 노드의 전압을 공통 전압과 비교하는 제 2 비교기; 제 1 노드에 일단이 연결된 다수의 커패시터를 포함하는 커패시터 어레이; 다수의 커패시터의 타단을 제어하는 다수의 스위치를 포함하는 스위치 어레이; 제 1 비교기와 제 2 비교기의 출력에 따라 스위치 어레이를 제어하는 제어부; 및 샘플링 신호에 따라 입력 전압을 제 1 노드에 제공하는 샘플링 스위치를 포함한다.
본 발명의 일 실시예에 의한 아날로그 디지털 변환기의 동작 방법은 제 1 입력 전압을 제 1 디지털 코드로 변환하는 제 1 단계; 제 2 입력 전압이 입력되기 전에 제 2 입력 전압을 기준 전압과 비교하는 제 2 단계; 제 2 입력 전압이 기준 전압보다 큰 경우 제 1 디지털 코드 중 적어도 하나의 비트를 반전하는 제 3 단계; 제 1 디지털 코드에 따라 커패시터 어레이의 타단의 전압을 제어한 상태에서 제 2 입력 전압을 커패시터 어레이의 일단에 인가하는 제 4 단계; 및 커패시터 어레이에 충전된 전압을 이용하여 제 2 입력 전압을 제 2 디지털 코드로 변환하는 제 5 단계를 포함한다.
아날로그 디지털 변환기의 커패시터 미스매치로 인한 문제를 해결하는 동시에 아날로그 디지털 변환기의 입력 범위를 확대시킴으로써 SNDR 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 의한 아날로그 디지털 변환기의 회로도.
도 2는 도 1의 제 1 스위치의 회로도.
도 3은 본 발명의 일 실시예에 의한 아날로그 디지털 변환기의 동작을 나타내는 순서도.
이하에서는 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 아날로그 디지털 변환기의 회로도로서 SAR(Successive Approximation Register) 타입의 4비트 ADC이다.
본 발명의 일 실시예에 의한 ADC는 제 1 비교기(100), 제 2 비교기(200), 제어부(300), 커패시터 어레이(400), 스위치 어레이(500), 샘플링 스위치(600)를 포함한다.
제 1 비교기(100)는 입력 전압(VIN)과 기준 전압(VREF)을 비교하여 비교 결과를 제어부(300)에 제공한다.
본 실시예에서 제 1 비교기(100)는 샘플링 스위치(600)가 턴온되어 새로운 입력 전압(VIN)이 샘플링되기 전에 새로운 입력 전압(VIN)의 크기를 기준 전압(VREF)과 비교한다.
이때 기준 전압(VREF)은 입력 전압으로 허용되는 전압 범위의 중간값에 대응하며 후술할 공통 전압(VCM)과 동일한 전압일 수 있다.
제 2 비교기(200)는 제 1 노드(N)에서 출력되는 커패시터 어레이(400)의 충전 전압과 공통 전압(VCM)을 비교하여 비교 결과를 제어부(300)에 제공한다.
제어부(300)는 제 1 비교기(100)의 출력을 반영하여 커패시터 미스매치 에러 셰이핑 동작(이하, 제 1 동작)을 제어한다.
제 1 동작에서 제어부(300)는 새로운 입력 전압(VIN)의 크기에 따라 커패시터 미스매치 에러 셰이핑을 수행하는 방법을 조절하여 입력 전압(VIN)으로 인하여 디지털 코드(DO)가 오버플로우될 가능성을 현저하게 줄인다.
제 1 동작에 대해서는 이하에서 구체적으로 설명한다.
제어부(300)는 제 2 비교기(200)의 출력에 따라 스위치 어레이(400)의 스위치들을 순차적으로 제어하면서 디지털 코드(DO)를 상위비트부터 순차적으로 결정하는 동작(이하, 제 2 동작)을 수행한다.
제 2 동작은 SAR 타입의 ADC에서 일반적으로 수행되는 디지털 변환 동작으로서 잘 알려진 기술이므로 구체적인 설명을 생략한다.
제어부(200)는 디지털 코드(DO)를 저장하는 레지스터(310)를 포함할 수 있다.
커패시터 어레이(400)는 제 1 노드(N)에 일단이 연결된 다수의 커패시터(410 - 460)를 포함한다.
본 실시예는 4비트 ADC에 관한 것으로서 제 1 커패시터 내지 제 6 커패시터(410 - 460)를 포함한다.
제 1 커패시터(410)의 용량이 C인 경우 제 K 커패시터(420 - 460)의 용량은 2K-1C(K = 2, 3, 4, 5, 6)가 된다.
제 1 내지 제 6 커패시터(410 - 460)의 일단은 제 1 노드(N)에 공통 연결되고 타단은 스위치 어레이(500)에 연결된다.
제 1 커패시터(410)의 타단(M1)은 제 1 스위치(510)에 연결되고, 제 2 커패시터(420)의 타단(M2)은 제 2 스위치(520)에 연결되고, 제 3 커패시터(430))의 타단(M3)은 제 3 스위치(530)에 연결되고, 제 4 커패시터(440)의 타단(M4)은 제 4 스위치(540)에 연결되고, 제 5 커패시터(450)의 타단(M5)은 제 5 스위치(550)에 연결되고, 제 6 커패시터(460)의 타단(M6)은 제 6 스위치(560)에 연결된다.
제 1 내지 제 6 스위치(510 - 560)는 제어부(300)에 의해 제어된다.
도 2는 제 1 스위치(510)를 나타내는 회로도이다.
제 1 스위치(510)는 제 11 스위치(511), 제 12 스위치(512), 제 13 스위치(513)를 포함한다.
제 11 스위치(511)는 제 11 신호(φH1)에 의해 온오프되어 제 1 커패시터(410)의 타단(M1)에 선택적으로 제 1 전원 전압(VDD)을 인가한다.
제 12 스위치(512)는 제 12 신호(φC1)에 의해 온오프되어 제 1 커패시터(410)의 타단(M1)에 선택적으로 공통 전압(VCM)을 인가한다.
제 13 스위치(513)는 제 13 신호(φL1)에 의해 온오프되어 제 1 커패시터(410)의 타단(M1)에 선택적으로 제 2 전원 전압(VSS)을 인가한다.
공통 전압(VCM)은 제 1 전원 전압(VDD)과 제 2 전원 전압(VSS)의 중간값에 대응한다.
이때 제 1 전원 전압(VDD)과 제 2 전원 전압(VSS)은 입력 전압(VIN)이 가질 수 있는 최대값과 최소값에 대응한다.
제 11 내지 제 13 신호는 제어부(300)에서 제공될 수 있다.
제 2 내지 제 6 스위치(520 - 560)는 각각 제 1 스위치(510)와 실질적으로 동일한 구성을 가진다.
제 1 내지 제 6 스위치(510 - 560)는 제어부(300)에 의해 독립적으로 제어될 수 있다.
샘플링 스위치(600)는 샘플 신호(φS)에 따라 온오프되어 새로운 입력 전압(VIN)을 제 1 노드(N)에 제공한다. 샘플 신호(φS)는 제어부(300)에서 제공될 수 있다.
도 3은 본 발명의 일 실시예에 의한 아날로그 디지털 변환기의 동작을 나타내는 순서도이다.
먼저 제 1 입력 전압을 제 1 디지털 코드로 변환한다(S110). 변환된 제 1 디지털 코드는 외부로 출력될 수 있다.
이후 제 2 입력 전압을 기준 전압과 비교한다(S120). 이때 샘플링 스위치(600)는 턴오프된 상태이다.
제 2 입력 전압이 기준 전압보다 작지 않으면 제 1 디지털 코드의 특정 비트가 1인 경우 이를 0으로 반전하고(S130) 그렇지 않으면 제 1 디지털 코드를 그대로 유지한다.
제 1 디지털 코드에서 반전하는 비트의 위치는 최상위 비트에서 최하위 비트까지 다양하게 선택될 수 있으나 본 실시예에서는 최상위에서 두 번째 비트를 선택한다.
커패시터 미스매치 에러 셰이핑 동작(제 1 동작)을 위해 제 1 디지털 코드를 제 2 입력 전압을 샘플링하는 과정에서 스위치 어레이(500)를 제어하는데 사용한다.
본 발명에서는 종래기술과는 달리 제 1 디지털 코드를 그대로 사용하지 않고 전술한 바와 같이 제 1 디지털 코드를 조정한다. 이에 따라 오버플로우 발생 가능성을 줄여 입력 전압의 범위를 최대로 할 수 있다.
먼저 커패시터 미스매치는 용량이 작은 커패시터에 크게 영향을 미치므로 제 1 디지털 코드에서 반전하는 비트가 하위 비트에 가까울수록 커패시터 미스매치 에러 셰이핑 효율이 줄어드는 문제가 있다.
또한 제 1 디지털 코드에서 반전하는 비트의 위치가 상위 비트에 가까울수록 오버플로우 가능성은 줄어든다.
다만 제 1 디지털 코드에서 반전하는 비트가 1비트 상위로 갈수록 반전에 의해 구동할 커패시터의 용량이 두배 증가하므로 비트 반전에 의해 에너지 소모량이 증가하는 문제가 있다.
에너지 소모량과 오버플로우 발생 가능성을 고려하여 제 1 디지털 코드에서 반전하는 비트의 위치를 선택할 수 있다.
본 실시예에서는 오버플로우 발생 가능성을 줄이면서 에너지 소모량이 크지 않도록 두번째 상위비트를 선택한다.
이후 제 1 디지털 코드로 스위치 어레이(500)를 제어하고(S140), 샘플링 스위치(600)를 턴온하여 제 2 입력 전압을 샘플링한다(S150).
제 1 디지털 코드로 스위치 어레이를 제어하는 경우 대응하는 비트가 1인 경우 대응하는 커패시터의 타단에 제 1 전원 전압(VDD)이 인가되고 대응하는 비트가 0인 경우 대응하는 커패시터의 타단에 제 2 전원 전압(VSS)이 인가되도록 스위치가 제어된다.
이후 샘플링 스위치를 턴오프하고 스위치 어레이(500)를 리셋한다.
스위치 어레이가 리셋되는 경우 대응하는 커패시터의 타단에 공통 전압(VCM)이 인가되도록 스위치가 제어된다.
이후 제 2 입력 전압을 제 2 디지털 코드로 변환한다(S170). 이는 통상의 SAR ADC의 아날로그 디지털 변환 동작에 대응하는 것으로서 구체적인 설명을 생략한다.
이상에서 도면을 참조하여 본 발명의 실시예를 개시하였으나 이상의 개시가 본 발명의 권리범위를 한정하는 것은 아니다. 본 발명의 권리범위는 아래의 특허청구범위에 문언적으로 기재된 범위와 그 균등 범위로 정해질 수 있다.

Claims (9)

  1. 입력단에 제공되는 입력 전압을 기준 전압과 비교하는 제 1 비교기;
    제 1 노드의 전압을 공통 전압과 비교하는 제 2 비교기;
    상기 제 1 노드에 일단이 연결된 다수의 커패시터를 포함하는 커패시터 어레이;
    상기 다수의 커패시터의 타단을 제어하는 다수의 스위치를 포함하는 스위치 어레이;
    상기 제 1 비교기와 상기 제 2 비교기의 출력에 따라 상기 스위치 어레이를 제어하는 제어부; 및
    샘플링 신호에 따라 상기 입력단과 상기 제 1 노드를 선택적으로 연결하는 샘플링 스위치;
    를 포함하는 아날로그 디지털 변환기.
  2. 청구항 1에 있어서, 상기 제어부는 제 1 입력 전압에 대응하는 제 1 디지털 코드가 생성된 후 제 2 입력 전압을 샘플링하기 이전에 상기 제 1 디지털 코드를 이용하여 상기 스위치 어레이를 제어하되, 상기 제 2 입력 전압이 상기 기준 전압보다 큰 경우 상기 제 1 디지털 코드에서 적어도 하나를 반전하여 상기 스위치 어레이를 제어하는 아날로그 디지털 변환기.
  3. 청구항 2에 있어서, 상기 제어부는 상기 제 2 입력 전압이 상기 기준 전압보다 큰 경우 상기 제 1 디지털 코드의 최상위 비트가 1인 경우 이를 0으로 반전하여 상기 스위치 어레이를 제어하는 아날로그 디지털 변환기.
  4. 청구항 2에 있어서, 상기 제어부는 상기 제 2 입력 전압이 상기 기준 전압보다 큰 경우 상기 제 1 디지털 코드의 최상위에서 두 번째 비트가 1인 경우 이를 0으로 반전하여 상기 스위치 어레이를 제어하는 아날로그 디지털 변환기.
  5. 청구항 1에 있어서, 상기 다수의 스위치 각각은 제 11 신호에 따라 제 1 전원 전압을 인가하는 제 11 스위치; 제 12 신호에 따라 상기 공통 전압을 인가하는 제 12 스위치; 및 제 13 신호에 따라 제 2 전원 전압을 인가하는 제 13 스위치를 포함하는 아날로그 디지털 변환기.
  6. 제 1 입력 전압을 제 1 디지털 코드로 변환하는 제 1 단계;
    제 2 입력 전압이 입력되기 전에 상기 제 2 입력 전압을 기준 전압과 비교하는 제 2 단계;
    상기 제 2 입력 전압이 상기 기준 전압보다 큰 경우 상기 제 1 디지털 코드 중 적어도 하나의 비트를 반전하는 제 3 단계;
    상기 제 1 디지털 코드에 따라 커패시터 어레이의 타단의 전압을 제어하는 상태에서 상기 제 2 입력 전압을 상기 커패시터 어레이의 일단에 인가하는 제 4 단계; 및
    상기 커패시터 어레이에 충전된 전압을 이용하여 상기 제 2 입력 전압을 제 2 디지털 코드로 변환하는 제 5 단계
    를 포함하는 아날로그 디지털 변환기의 동작 방법.
  7. 청구항 6에 있어서, 상기 제 3 단계는 상기 제 2 입력 전압이 상기 기준 전압보다 큰 경우 상기 제 1 디지털 코드의 최상위 비트가 1인 경우 이를 0으로 반전하는 단계를 포함하는 아날로그 디지털 변환기의 동작 방법.
  8. 청구항 6에 있어서, 상기 제 3 단계는 상기 제 2 입력 전압이 상기 기준 전압보다 큰 경우 상기 제 1 디지털 코드의 최상위에서 두 번째 비트가 1인 경우 이를 0으로 반전하는 단계를 포함하는 아날로그 디지털 변환기의 동작 방법.
  9. 청구항 6에 있어서, 상기 제 5 단계는 상기 커패시터 어레이의 상기 타단에 공통 전압을 인가하는 단계를 포함하는 아날로그 디지털 변환기의 동작 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112152620A (zh) * 2019-06-27 2020-12-29 瑞昱半导体股份有限公司 模拟数字转换器的校正电路及校正方法
CN114564068A (zh) * 2022-03-02 2022-05-31 重庆吉芯科技有限公司 应用于高速adc输入缓冲器的自适应电流产生电路及方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102627516B1 (ko) 2018-09-21 2024-01-19 한양대학교 산학협력단 알투알 저항 구조의 신호 전송 장치 및 이의 구동 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100084746A (ko) * 2009-01-19 2010-07-28 한국과학기술원 Ｓａｒ 아날로그 디지털 변환기 및 변환방법
KR20120041849A (ko) * 2010-10-22 2012-05-03 삼성전자주식회사 아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서
KR20120065806A (ko) * 2010-12-13 2012-06-21 한국전자통신연구원 아날로그 디지털 변환기
KR20140028707A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 아날로그 디지털 변환기 및 이를 사용한 아날로그 디지털 변환방법
KR20160093159A (ko) * 2015-01-28 2016-08-08 삼성디스플레이 주식회사 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101964404B1 (ko) * 2012-12-20 2019-04-01 에스케이하이닉스 주식회사 아날로그 디지털 변환기 및 이를 사용한 아날로그 디지털 변환 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100084746A (ko) * 2009-01-19 2010-07-28 한국과학기술원 Ｓａｒ 아날로그 디지털 변환기 및 변환방법
KR20120041849A (ko) * 2010-10-22 2012-05-03 삼성전자주식회사 아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서
KR20120065806A (ko) * 2010-12-13 2012-06-21 한국전자통신연구원 아날로그 디지털 변환기
KR20140028707A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 아날로그 디지털 변환기 및 이를 사용한 아날로그 디지털 변환방법
KR20160093159A (ko) * 2015-01-28 2016-08-08 삼성디스플레이 주식회사 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112152620A (zh) * 2019-06-27 2020-12-29 瑞昱半导体股份有限公司 模拟数字转换器的校正电路及校正方法
CN112152620B (zh) * 2019-06-27 2024-02-27 瑞昱半导体股份有限公司 模拟数字转换器的校正电路及校正方法
CN114564068A (zh) * 2022-03-02 2022-05-31 重庆吉芯科技有限公司 应用于高速adc输入缓冲器的自适应电流产生电路及方法

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