KR102627516B1 - 알투알 저항 구조의 신호 전송 장치 및 이의 구동 방법 - Google Patents

알투알 저항 구조의 신호 전송 장치 및 이의 구동 방법 Download PDF

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Abstract

VDD, GND뿐만 아니라 0.5VDD도 입력으로 사용하는 신호 전송 장치 및 이의 구동 방법이 개시된다. 상기 신호 전송 장치는 제 1 노드에 연결된 제 1 저항, 제 2 노드에 연결된 제 2 저항 및 상기 제 1 노드와 제 2 노드 사이에 연결된 제 3 저항을 포함하며, 상기 제 3 저항의 저항값이 R인 경우 상기 제 1 저항 및 상기 제 2 저항의 저항값은 각기 2R이다. 여기서, 상기 제 1 저항의 일단에 제 1 입력이 인가되고 상기 제 2 저항의 일단으로 제 2 입력이 인가되며, 상기 제 1 입력은 제 1 전압, 제 2 전압 또는 상기 제 1 전압과 상기 제 2 전압의 평균 전압인 제 3 전압이고, 상기 제 2 입력은 상기 제 1 전압, 상기 제 2 전압 또는 상기 제 3 전압이다.

Description

알투알 저항 구조의 신호 전송 장치 및 이의 구동 방법{SIGNAL TRANSMITTING DEVICE HAVING R-2R CIRCUIT AND METHOD OF DRIVING THE SAME}
본 발명은 R-2R 저항 구조의 신호 전송 장치 및 이의 구동 방법에 관한 것이다.
전압 방식 신호 전송 장치는 전압 분배 법칙에 따라 구조가 매우 복잡할 수 있다. 또한, 입력으로 전원전압(VDD) 또는 접지전압(GND)만 사용하였다. 결과적으로, 많은 입력 마디들을 구동시켜야 하며, 따라서 상기 신호 전송 장치의 사이즈가 증가하고 전력소모가 커질 수 있다.
KR 10-1878593 B
본 발명은 VDD, GND뿐만 아니라 0.5VDD도 입력으로 사용하는 신호 전송 장치 및 이의 구동 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 신호 전송 장치는 제 1 노드에 연결된 제 1 저항; 제 2 노드에 연결된 제 2 저항; 및
상기 제 1 노드와 제 2 노드 사이에 연결된 제 3 저항을 포함하며, 상기 제 3 저항의 저항값이 R인 경우 상기 제 1 저항 및 상기 제 2 저항의 저항값은 각기 2R이다. 여기서, 상기 제 1 저항의 일단에 제 1 입력이 인가되고 상기 제 2 저항의 일단으로 제 2 입력이 인가되며, 상기 제 1 입력은 제 1 전압, 제 2 전압 또는 상기 제 1 전압과 상기 제 2 전압의 평균 전압인 제 3 전압이고, 상기 제 2 입력은 상기 제 1 전압, 상기 제 2 전압 또는 상기 제 3 전압이다.
본 발명의 다른 실시예에 따른 신호 전송 장치는 R-2R 저항 사다리 구조를 가지되, 2R의 저항값을 가지는 저항들의 일단으로 전원전압(VDD) 및 접지전압(GND)뿐만 아니라 0.5VDD의 인가가 가능하다.
본 발명의 일 실시예에 따른 R-2R 저항 사다리 구조를 가지는 신호 전송 장치를 구동시키는 방법은 2R의 저항값을 가지는 저항들 중 일부 저항들로 전원전압(VDD) 또는 접지전압(GND)을 인가하는 단계; 및 다른 저항으로 0.5VDD를 인가하는 단계를 포함한다.
본 발명에 따른 신호 전송 장치는 VDD, GND뿐만 아니라 0.5VDD도 사용하므로, 적은 입력 마디로도 많은 출력 전압을 출력할 수 있다. 결과적으로, 상기 신호 전송 장치의 사이즈 및 전력소모가 감소할 수 있다.
특히, 차동 입력 마디들을 연결시킴에 의해 상기 신호 전송 장치의 사이즈를 더 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 신호 전송 장치의 회로를 도시한 도면이다.
도 2는 본 발명의 다른 실시예에 따른 신호 전송 장치의 회로를 도시한 도면이다.
도 3은 본 발명의 또 다른 실시예에 따른 신호 전송 장치의 회로를 도시한 도면이다.
도 4는 본 발명의 신호 전송 장치의 일부분 회로를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 등화기 기법을 사용하기 위한 입출력 관계를 나타낸 표를 도시한 도면이다.
도 6은 도 4의 신호 전송 장치에 따른 출력 전압을 도시한 도면이다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 발명은 디지털 아날로그 변환기(Digital Analog Converter, DAC)를 사용하는 신호 전송 장치에 관한 것으로서, 상기 디지털 아날로그 변환기는 R-2R 사다리 구조를 가지되 마디 입력으로 전원전압(VDD) 및 GND(접지전압)뿐만 아니라 0.5VDD를 사용할 수 있다.
VDD 및 GND만 입력으로 사용하는 디지털 아날로그 변환기를 사용하는 신호 전송 장치에 비하여, VDD, GND 및 0.5VDD를 입력으로 사용하는 디지털 아날로그 변환기를 사용하는 본 발명의 신호 전송 장치는 동일한 수의 출력전압을 구현할 때 마디 입력의 수가 적을 수 있다. 결과적으로, 상기 신호 전송 장치의 사이즈 및 전력 소모가 감소할 수 있고 적은 마디로도 다양한 출력전압들(진폭)을 구현할 수 있다.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술하겠다.
도 1은 본 발명의 일 실시예에 따른 신호 전송 장치의 회로를 도시한 도면이다.
도 1을 참조하면, 본 실시예의 신호 전송 장치(100)는 R-2R 저항 사다리 구조(R-2R 저항 회로)를 가지는 디지털 아날로그 변환기를 사용할 수 있다. 도 1에서 신호 전송 장치(100)는 차동 회로 구조를 가지나, 차등 회로 구조를 가지지 않을 수도 있다.
R-2R 저항 회로는 R의 저항값을 가지는 저항-2R의 저항값을 가지는 저항이 반복적으로 연결되는 회로를 의미하며, 저항합은 2R일 수 있다.
구체적은 구조를 살펴보면, 제 1 노드(n1)를 기준으로 제 1 저항(R1)과 제 2 저항(R2)이 병렬로 연결되고, 제 1 노드(n1)와 제 2 노드(n2) 사이에 제 3 저항(R3)이 연결되며, 제 2 노드(n2)에 제 4 저항(R4)이 연결되고, 제 2 노드(n2)와 제 3 노드(n3) 사이에 제 5 저항(R5)가 연결되며, 제 3 노드(n3)에 제 6 저항(R6)이 연결되고, 제 3 노드(n3)와 전송 선로 사이에 제 7 저항(R7)이 연결되되, R1, R2, R3, R4, R5, R6 및 R7은 각기 2R, 2R, R, 2R, R, 2R 및 R을 가질 수 있다.
즉, 각 노드와 입력단 사이에는 2R의 저항값을 가지는 저항들(R1, R2, R4, R6)이 연결되고 노드들 사이에는 R의 저항값을 가지는 저항들(R3, R5, R7)이 연결될 수 있다. 여기서, 2R의 저항값을 가지는 저항들(R1, R2, R4, R6)의 일단에는 각기 마디 입력(DINP)이 연결될 수 있다.
마디 입력없이 저항 구조만을 고려하면, R1 및 R2가 각기 2R의 저항값을 가지면서 병렬로 연결되므로 저항의 합은 R이며, 이 R과 R3(R)가 직렬 구조를 가지므로 저항의 합은 2R이고, 2R과 R4(2R)가 병렬로 연결되므로 저항의 합은 R이고, 이 R과 R5(R)가 직렬 구조를 가지므로 저항 합은 2R이며, 이 2R과 R6(2R)이 병렬 구조를 가지므로 저항 합은 R이고, 이 R과 R7(R)이 직렬 구조를 가지므로 최종 저항은 2R이다. 즉, 각 노드에서 보면 R을 가지는 저항과 2R을 가지는 저항이 병렬로 연결되게 된다.
일 실시예에 따르면, 신호 전송 장치(100)는 차동 회로 구조를 가질 수 있다. 이 경우, 노드들(n4, n5 및 n6)에 연결된 저항들은 노드들(n1, n2 및 n3)에 연결된 저항들과 차동 회로 관계를 가질 수 있다.
또한, 2R의 저항값을 가지는 저항들의 일단은 마디 입력들과 각기 연결될 수 있다. 예를 들어, 제 1 양의 입력(DINP[0])이 제 3 노드(n3)에 연결된 제 6 저항(R6)의 일단에 연결되고, 제 2 양의 입력(DINP[1])이 제 2 노드(n2)에 연결된 제 4 저항(R6)의 일단에 연결되며, 제 3 양의 입력(DINP[2])이 제 1 노드(n1)에 연결된 제 2 저항(R2)의 일단에 연결되고, 제 4 양의 입력(DINP[3])이 제 1 노드(n1)에 연결된 제 1 저항(R1)의 일단에 연결될 수 있다. 또한, 제 1 음의 입력(DINN[0])이 제 6 노드(n6)에 연결된 제 13 저항(R13)의 일단에 연결되고, 제 2 음의 입력(DINN[1])이 제 5 노드(n5)에 연결된 제 11 저항(R11)의 일단에 연결되며, 제 3 음의 입력(DINN[2])이 제 4 노드(n4)에 연결된 제 9 저항(R9)의 일단에 연결되고, 제 4 음의 입력(DINN[3])이 제 4 노드(n4)에 연결된 제 8 저항(R8)의 일단에 연결될 수 있다.
이 경우, 양의 입력들(DINP)에는 각기 VDD, GND 또는 0.5VDD가 입력될 수 있고, 음의 입력들(DINN)로도 각기 VDD, GND 또는 0.5VDD가 입력될 수 있다. 물론, 차동 구조이므로, 대응하는 입력들로 차동 전압이 인가될 수 있다. 예를 들어, DINP[0]이 VDD이고 DINP[1]이 GND이며 DINP[2]이 0.5VDD이고 DINP[3]이 VDD이면, DINN[0]이 GND이고 DINN[1]이 VDD이며 DINN[2]이 0.5VDD이고 DINN[3]이 GND일 수 있다. 한편, 입력들은 디지털 값이다. 여기서, VDD의 차동 전압은 GND이고, GND의 차동 전압은 VDD이며, 0.5VDD의 차동 전압은 0.5VDD일 수 있다.
위에서는 입력들로 VDD, GND, 0.5VDD가 사용되었으나, 제 1 전압, 제 2 전압, 상기 제 1 전압과 상기 제 2 전압의 평균전압이 마디 입력으로 사용되는 것으로 본 발명이 확장 적용될 수 있다. 다만, 칩 설계상 입력들로 VDD, GND, 0.5VDD가 사용될 가능성이 높다.
도 1을 다시 참조하면, 8개의 노드들(마디, n1 내지 n7, 출력 노드들)이 존재하므로, (2K/2+1)의 출력 전압들이 생성될 수 있다. 여기서, K는 노드들의 수를 나타내며, 2 이상의 정수이다. 즉, 위에서는 8개의 노드들이 존재하는 것으로 설명하였으나, K개의 노드들로 확장 적용될 수 있다.
정리하면, 본 실시예의 신호 전송 장치(100)에 사용되는 디지털 아날로그 변환기는 R-2R 저항 회로를 사용하되, 입력들로 VDD 및 GND뿐만 아니라 0.5VDD도 사용될 수 있다.
동일한 출력 전압의 수를 기준으로 할 때, VDD, GND뿐만 아니라 0.5VDD도 사용하면 0.5VDD 사용없이 VDD와 GND만 사용할 때에 비하여 노드(마디)의 수를 절반 이하로 낮출 수 있으며, 그 결과 신호 전송 장치(100)의 구조가 간단하여지고 설계 면적이 감소할 수 있다.
또한, 노드들로 입력하기 위한 마디 입력들을 구동하기 위한 전력 소모도 감소할 수 있다. 또한, 노느들의 수를 늘리면 전송하는 전력 전압의 수가 증가하기 때문에, 고속 신호를 전송하는 신호 전송 장치에 적용 가능할 뿐만 아니라 면적이 적은 저전력 디지털 아날로그 고속 변환기로도 사용 가능할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 신호 전송 장치의 회로를 도시한 도면이다.
도 2를 참조하면, 본 실시예의 신호 전송 장치(100a)에서 VDD 및 GND의 입력과 달리 0.5VDD는 차동 회로 구조를 이용하여 추가 회로없이 해당 노드로 인가될 수 있다.
예를 들어, 도 2에 도시된 바와 같이 제 2 노드(n2)에 연결된 저항의 일단과 제 5 노드(n5)에 연결된 저항의 일단이 전기적으로 연결되고, 제 1 노드(n1)에 연결된 저항의 일단과 제 4 노드(n4)에 연결된 저항의 일단이 전기적으로 연결되며, 제 1 노드(n1)에 해당하는 입력단으로 GND가 입력되고, 제 1 노드(n1)에 대응하는 노드(n4)에 해당하는 입력단으로 VDD가 입력되며, 제 3 노드(n3)에 해당하는 입력단으로 VDD가 입력되고, 제 3 노드(n3)에 대응하는 노드(n6)에 해당하는 입력단으로 GND가 입력될 수 있다. 즉, 차동 구조를 가지는 저항들의 일단들이 상호 전기적으로 연결된다. 결과적으로, 차동 구조의 특성상 저항들이 연결된 노드(n7)에는 0.5VDD가 형성될 수 있다.
즉, 0.5VDD를 입력하기 위한 별도의 구동 장치가 없어도 0.5VDD가 해당 저항의 일단으로 입력될 수 있다.
정리하면, 2R의 저항값을 가지는 일부 저항들의 일단들에 VDD 또는 GND가 입력되고 다른 저항의 일단들은 차동 구조하에서 상호 전기적으로 연결될 수 있다. 결과적으로, 0.5VDD를 발생시키기 위한 별도의 구동 장치가 필요없으며, 따라서 상기 신호 전송 장치의 사이즈를 더 감소시킬 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 신호 전송 장치의 회로를 도시한 도면이다.
도 3을 참조하면, 저항들은 R-2R 저항 회로를 가지되, 2R의 저항값을 가지는 저항들로 각기 2개의 입력이 선택적으로 제공될 수 있다. 예를 들어, 제 3 노드(n3)에 연결된 저항(2R)의 일단으로 특정 전압(VDD, GND)이 제 1 경로를 통하여 입력되거나 0.5VDD가 제 2 경로를 통하여 선택적으로 입력될 수 있다. 여기서, 상기 제 1 경로는 특정 전압(VDD, GND)이 저항의 일단으로 직접적으로 인가되는 경로이고, 상기 제 2 경로는 스위칭을 통하여 0.5VDD가 선택적으로 입력되는 경로일 수 있다.
일 실시예에 따르면, 제 3 노드(n3)에 연결된 저항의 일단은 입력(DINP[0])이 인가되는 입력단과 연결되고, 제 2 노드(n2)에 연결된 저항의 일단은 입력(DINP[1])이 인가되는 입력단과 연결되며, 제 1 노드(n1)에 연결된 저항의 일단은 입력(DINP[2])이 인가되는 입력단과 연결되고, 제 1 노드(n1)에 연결된 다른 저항의 일단은 입력(DINP[3])이 인가되는 입력단과 연결되며, 제 6 노드(n6)에 연결된 저항의 일단은 입력(DINN[0])이 인가되는 입력단과 연결되고, 제 5 노드(n5)에 연결된 저항의 일단은 입력(DINN[1])이 인가되는 입력단과 연결되며, 제 4 노드(n4)에 연결된 저항의 일단은 입력(DINN[2])이 인가되는 입력단과 연결되고, 제 4 노드(n4)에 연결된 다른 저항의 일단은 입력(DINN[3])이 인가되는 입력단과 연결될 수 있다. 또한, 모든 저항의 일단들이 스위치들을 통하여 제 7 노드(n7)에 상호 연결될 수 있다.
이 경우, 상기 입력단들로 VDD 또는 GND가 입력되는 경우, 차동 신호의 특성상 제 7 노드(n7)에는 자연적으로 0.5VDD가 걸리게 된다.
이러한 회로 구조에서, 저항의 일단으로 VDD 또는 GND를 입력시킬 경우 해당 스위치를 제어 신호(SEL)로 제어하여 오프시키며, 0.5VDD를 입력시킬 경우 상기 입력단으로 VDD 또는 GND를 인가시키는 구동 장치를 동작시키지 않고 상기 스위치를 상기 제어 신호(SEL)로 제어하여 온시킬 수 있다. 결과적으로, 상기 저항의 일단으로 VDD, GND 또는 0.5VDD가 선택저으로 입력될 수 있다.
도 4는 본 발명의 신호 전송 장치의 일부분 회로를 도시한 도면이고, 도 5는 본 발명의 일 실시예에 따른 등화기 기법을 사용하기 위한 입출력 관계를 나타낸 표를 도시한 도면이며, 도 6은 도 4의 신호 전송 장치에 따른 출력 전압을 도시한 도면이다.
도 4에 도시된 바와 같이, 입력 데이터(IN[3:0])가 인코더에 의해 마디 입력(D[3:0])으로 변환되며, 이러한 마디 입력(D[3:0])이 저항들을 통하여 해당 노드(n1, n2 또는 n3)로 입력될 수 있다.
이 경우, 도 5에 도시된 바와 같이 특정 규칙에 따라 입력 데이터(IN[3:0])를 변환시키면, 도 6에 도시된 바와 같이 등화기 기법에 맞는 출력 전압들을 생성할 수 있다. 즉, 균등한 출력 전압들을 획득할 수 있다.
이러한 인코딩 방법은 다양하게 변형될 수 있으며, 이러한 변형은 본 발명의 R-2R 저항 회로를 이용하는 한 본 발명의 권리범주에 속할 것이다.
한편, 전술된 실시예의 구성 요소는 프로세스적인 관점에서 용이하게 파악될 수 있다. 즉, 각각의 구성 요소는 각각의 프로세스로 파악될 수 있다. 또한 전술된 실시예의 프로세스는 장치의 구성 요소 관점에서 용이하게 파악될 수 있다.
또한 앞서 설명한 기술적 내용들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예들을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 하드웨어 장치는 실시예들의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 신호 전송 장치

Claims (9)

  1. 제 1 노드에 연결된 제 1 저항;
    제 2 노드에 연결된 제 2 저항; 및
    상기 제 1 노드와 제 2 노드 사이에 연결된 제 3 저항을 포함하며,
    상기 제 3 저항의 저항값이 R인 경우 상기 제 1 저항 및 상기 제 2 저항의 저항값은 각기 2R이되,
    상기 제 1 저항의 일단에 제 1 입력이 인가되고 상기 제 2 저항의 일단으로 제 2 입력이 인가되며,
    상기 제 1 입력은 제 1 전압과 제 2 전압의 평균 전압인 제 3 전압이고, 상기 제 2 입력은 상기 제 3 전압이며,
    제 3 노드에 제 4 저항이 연결되고 제 4 노드에 제 5 저항이 연결되며 상기 제 3 노드와 상기 제 4 노드 사이에 제 6 저항이 연결되며 상기 제 3 노드 및 상기 제 4 노드가 상기 제 1 노드와 상기 제 2 노드에 대칭적으로 배열되되, 상기 제 4 저항, 상기 제 5 저항 및 상기 제 6 저항은 각기 상기 제 1 저항, 상기 제 2 저항 및 상기 제 3 저항과 동일한 값을 가지고,
    상기 제 1 저항의 일단, 상기 제 2 저항의 일단, 상기 제 4 저항의 일단 및 상기 제 5 저항의 일단이 전기적으로 연결됨에 의해 상기 제 1 저항의 일단, 상기 제 2 저항의 일단, 상기 제 4 저항의 일단 및 상기 제 5 저항의 일단에 상기 제 1 전압과 상기 제 2 전압의 평균 전압인 상기 제 3 전압이 인가되는 것을 특징으로 하는 신호 전송 장치.
  2. 제1항에 있어서, 상기 제 1 전압은 전원전압(VDD), 상기 제 2 전압은 접지전압(GND)이며, 상기 제 3 전압은 0.5VDD인 것을 특징으로 하는 신호 전송 장치.
  3. 삭제
  4. 삭제
  5. 제 1 노드에 연결된 제 1 저항;
    제 2 노드에 연결된 제 2 저항; 및
    상기 제 1 노드와 제 2 노드 사이에 연결된 제 3 저항을 포함하며,
    상기 제 3 저항의 저항값이 R인 경우 상기 제 1 저항 및 상기 제 2 저항의 저항값은 각기 2R이되,
    상기 제 1 저항의 일단에 제 1 입력이 인가되고 상기 제 2 저항의 일단으로 제 2 입력이 인가되며,
    상기 제 1 입력은 제 1 전압, 제 2 전압 또는 상기 제 1 전압과 상기 제 2 전압의 평균 전압인 제 3 전압이고, 상기 제 2 입력은 상기 제 1 전압, 상기 제 2 전압 또는 상기 제 3 전압이며,
    상기 제 1 저항 또는 상기 제 2 저항의 일단에는 상기 제 1 전압 또는 상기 제 2 전압이 입력되는 제 1 경로 및 상기 제 1 전압과 상기 제 2 전압의 평균 전압인 제 3 전압이 입력되는 제 2 경로가 연결되되, 상기 제 2 경로는 상기 제 1 저항 또는 상기 제 2 저항의 일단에 스위칭을 통하여 선택적으로 연결되는 것을 특징으로 하는 신호 전송 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
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* Cited by examiner, † Cited by third party
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US4323885A (en) * 1980-09-29 1982-04-06 Bell Telephone Laboratories, Incorporated Noise and crosstalk reduction in mid-riser biased encoders
US5021785A (en) * 1984-10-04 1991-06-04 Yamaha Corporation Floating point digital to analog converter with bias to establish range midpoint
US5455582A (en) * 1992-12-17 1995-10-03 Ulsi Technology, Inc. Digital to analog converter employing R-2R ladders with substituted shunt arms
US6593869B1 (en) * 2002-03-28 2003-07-15 Hrl Laboratories, Llc High efficiency, high output drive current switch with application to digital to analog conversion
US8736369B2 (en) * 2012-06-26 2014-05-27 Allegro Microsystems, Llc Electronic circuit for adjusting an offset of a differential amplifier
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