JPH06268523A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH06268523A JPH06268523A JP5557693A JP5557693A JPH06268523A JP H06268523 A JPH06268523 A JP H06268523A JP 5557693 A JP5557693 A JP 5557693A JP 5557693 A JP5557693 A JP 5557693A JP H06268523 A JPH06268523 A JP H06268523A
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Abstract
(57)【要約】
【目的】この発明の目的は、高精度なアナログ出力を
得、且つチップ・サイズを削減でき、コストを低減可能
なD/A 変換器を提供しようとするものである。 【構成】第１のD/A 変換器11の基準抵抗素子ＲM の両端
に第２のD/A 変換器12を並列に直接接続し、第１のD/A
変換器11と第２のD/A 変換器12を接続するためのスイッ
チ素子を除去した。このため、アナログ電圧の歪み成分
を低減でき高精度化が可能である。また、第１のD/A 変
換器11は、基準抵抗素子ＲM の一端と第１の基準電位Ｖ
ccおよび基準抵抗素子ＲM と第２の基準電位Ｖssとの間
に接続される抵抗素子の個数を、第１のデコーダ11i の
出力に応じて切換えている。このため、スイッチ素子を
構成するトランジスタの寸法がアナログ電圧の精度に影
響せず、トランジスタの寸法、チップ・サイズを削減で
きコストを低減できる。
得、且つチップ・サイズを削減でき、コストを低減可能
なD/A 変換器を提供しようとするものである。 【構成】第１のD/A 変換器11の基準抵抗素子ＲM の両端
に第２のD/A 変換器12を並列に直接接続し、第１のD/A
変換器11と第２のD/A 変換器12を接続するためのスイッ
チ素子を除去した。このため、アナログ電圧の歪み成分
を低減でき高精度化が可能である。また、第１のD/A 変
換器11は、基準抵抗素子ＲM の一端と第１の基準電位Ｖ
ccおよび基準抵抗素子ＲM と第２の基準電位Ｖssとの間
に接続される抵抗素子の個数を、第１のデコーダ11i の
出力に応じて切換えている。このため、スイッチ素子を
構成するトランジスタの寸法がアナログ電圧の精度に影
響せず、トランジスタの寸法、チップ・サイズを削減で
きコストを低減できる。
Description
【０００１】
【産業上の利用分野】この発明は、デジタル信号をアナ
ログに変換するＤ／Ａ変換器に係わり、例えば低ビット
の抵抗分圧方式によるＤ／Ａ変換器を複数個用いた多ビ
ット・高精度のＤ／Ａ変換器に関する。
ログに変換するＤ／Ａ変換器に係わり、例えば低ビット
の抵抗分圧方式によるＤ／Ａ変換器を複数個用いた多ビ
ット・高精度のＤ／Ａ変換器に関する。
【０００２】
【従来の技術】近時、デジタル信号をアナログに変換す
るＤ／Ａ変換器やアナログ信号をデジタル信号に変換す
るＡ／Ｄ変換器は、信号対雑音比（Ｓ／Ｎ比）を大きく
する要求が多くなっており、それに伴いデジタル信号の
多ビット化が進んでいる。
るＤ／Ａ変換器やアナログ信号をデジタル信号に変換す
るＡ／Ｄ変換器は、信号対雑音比（Ｓ／Ｎ比）を大きく
する要求が多くなっており、それに伴いデジタル信号の
多ビット化が進んでいる。
【０００３】従来、Ｄ／Ａ変換器は抵抗ストリングを使
用した抵抗分圧方式が多く用いられている。この理由は
アナログ出力電圧の単調増加性が確保しやすいためであ
る。この抵抗分圧方式はＭビットのＤ／Ａ変換器を実現
するために２M 個の抵抗素子と２M-1 個のスイッチが必
要となる。このため、多ビットのＤ／Ａ変換器を構成す
る場合、回路素子数が増大し現実的ではない。しかし、
抵抗分圧方式による比較的少ビットのＤ／Ａ変換器を複
数個用いることにより、抵抗素子およびスイッチ素子の
数を大幅に減少することができる。
用した抵抗分圧方式が多く用いられている。この理由は
アナログ出力電圧の単調増加性が確保しやすいためであ
る。この抵抗分圧方式はＭビットのＤ／Ａ変換器を実現
するために２M 個の抵抗素子と２M-1 個のスイッチが必
要となる。このため、多ビットのＤ／Ａ変換器を構成す
る場合、回路素子数が増大し現実的ではない。しかし、
抵抗分圧方式による比較的少ビットのＤ／Ａ変換器を複
数個用いることにより、抵抗素子およびスイッチ素子の
数を大幅に減少することができる。
【０００４】図２は、従来の１６ビットＤ／Ａ変換器を
示すものである。このＤ／Ａ変換器は、上位８ビットの
抵抗分圧方式による第１のＤ／Ａ変換器２１と、下位８
ビットの抵抗分圧方式によるＤ／Ａ変換器２２とによっ
て構成されている。
示すものである。このＤ／Ａ変換器は、上位８ビットの
抵抗分圧方式による第１のＤ／Ａ変換器２１と、下位８
ビットの抵抗分圧方式によるＤ／Ａ変換器２２とによっ
て構成されている。
【０００５】第１のＤ／Ａ変換器２１において、高電位
の基準電位Ｖccが供給される端子２１ａと低電位の基準
電位Ｖssが供給される端子２１ｂの相互間には抵抗素子
群２１ｃが接続されている。この抵抗素子群２１ｃは、
同一抵抗値の抵抗素子２１ｄが２8 個直列接続されてい
る。これら抵抗素子２１ｄの各接続ノードには、各抵抗
素子２１ｄを選択するアナログ・スイッチからなる一対
のスイッチ素子２１ｅが接続され、これらスイッチ素子
２１ｅはスイッチ素子群２１ｆを構成している。デコー
ダ２１ｇは上位８ビットのデジタル入力信号をデコード
し、前記スイッチ素子群２１ｆから所要のスイッチ素子
２１ｅを選択する。
の基準電位Ｖccが供給される端子２１ａと低電位の基準
電位Ｖssが供給される端子２１ｂの相互間には抵抗素子
群２１ｃが接続されている。この抵抗素子群２１ｃは、
同一抵抗値の抵抗素子２１ｄが２8 個直列接続されてい
る。これら抵抗素子２１ｄの各接続ノードには、各抵抗
素子２１ｄを選択するアナログ・スイッチからなる一対
のスイッチ素子２１ｅが接続され、これらスイッチ素子
２１ｅはスイッチ素子群２１ｆを構成している。デコー
ダ２１ｇは上位８ビットのデジタル入力信号をデコード
し、前記スイッチ素子群２１ｆから所要のスイッチ素子
２１ｅを選択する。
【０００６】前記第２のＤ／Ａ変換器２２において、抵
抗素子群２２ａは、同一抵抗値の抵抗素子２２ｂが２8
個直列接続されている。この抵抗素子群２２ａの一端は
前記一対のスイッチ素子２１ｅの各一方に接続され、他
端は前記一対のスイッチ素子２１ｅの各他方に接続され
ている。これら抵抗素子２２ｂの各接続ノードには、各
抵抗素子２２ｂを選択するアナログ・スイッチからなる
スイッチ素子２１ｃが接続され、これらスイッチ素子２
１ｃはスイッチ素子群２１ｄを構成している。デコーダ
２２ｅは下位８ビットのデジタル入力信号をデコード
し、前記スイッチ素子群２２ｄから所要のスイッチ素子
２２ｃを選択する。これらスイッチ素子２２ｃから出力
されるアナログ信号は出力バッファ・アンプ２３を介し
て出力端子２４に出力される。
抗素子群２２ａは、同一抵抗値の抵抗素子２２ｂが２8
個直列接続されている。この抵抗素子群２２ａの一端は
前記一対のスイッチ素子２１ｅの各一方に接続され、他
端は前記一対のスイッチ素子２１ｅの各他方に接続され
ている。これら抵抗素子２２ｂの各接続ノードには、各
抵抗素子２２ｂを選択するアナログ・スイッチからなる
スイッチ素子２１ｃが接続され、これらスイッチ素子２
１ｃはスイッチ素子群２１ｄを構成している。デコーダ
２２ｅは下位８ビットのデジタル入力信号をデコード
し、前記スイッチ素子群２２ｄから所要のスイッチ素子
２２ｃを選択する。これらスイッチ素子２２ｃから出力
されるアナログ信号は出力バッファ・アンプ２３を介し
て出力端子２４に出力される。
【０００７】上記構成において、上位８ビットのデジタ
ル入力信号により、２8 分の１個の抵抗を選択し、この
選択した抵抗の両端に第２のＤ／Ａ変換器２２を並列に
接続する。この動作により、上位８ビットから基準電圧
ＶR を２8 分の１に等分割し、その電圧を下位８ビット
により、さらに２8 分の１に等分割し、１／２8 ×１／
２8 ＝１／２16の１６ビット精度のアナログ出力を得る
ことができる。
ル入力信号により、２8 分の１個の抵抗を選択し、この
選択した抵抗の両端に第２のＤ／Ａ変換器２２を並列に
接続する。この動作により、上位８ビットから基準電圧
ＶR を２8 分の１に等分割し、その電圧を下位８ビット
により、さらに２8 分の１に等分割し、１／２8 ×１／
２8 ＝１／２16の１６ビット精度のアナログ出力を得る
ことができる。
【０００８】しかし、第１のＤ／Ａ変換器２１と第２の
Ｄ／Ａ変換器２２を接続すると、第１のＤ／Ａ変換器２
１から第２のＤ／Ａ変換器２２へ電流Ｉs が流れる。こ
の電流により、両Ｄ／Ａ変換器２１、２２間のスイッチ
素子のオン抵抗Ｒaon により、電位差ΔＶaon ΔＶaon ＝Ｉs ×Ｒaon を生ずる。この電位差は、第２のＤ／Ａ変換器２２の抵
抗ストリングの両端に印加されるため、誤差電圧ΔＶer
r は、 ΔＶerr ＝２・ΔＶaon となる。
Ｄ／Ａ変換器２２を接続すると、第１のＤ／Ａ変換器２
１から第２のＤ／Ａ変換器２２へ電流Ｉs が流れる。こ
の電流により、両Ｄ／Ａ変換器２１、２２間のスイッチ
素子のオン抵抗Ｒaon により、電位差ΔＶaon ΔＶaon ＝Ｉs ×Ｒaon を生ずる。この電位差は、第２のＤ／Ａ変換器２２の抵
抗ストリングの両端に印加されるため、誤差電圧ΔＶer
r は、 ΔＶerr ＝２・ΔＶaon となる。
【０００９】
【発明が解決しようとする課題】図３は、図２に示すＤ
／Ａ変換器におけるデジタル入力信号に対するアナログ
出力信号の変換特性を示すものである。
／Ａ変換器におけるデジタル入力信号に対するアナログ
出力信号の変換特性を示すものである。
【００１０】図２に示す方式の場合、下位側の第２のＤ
／Ａ変換器については、基本的に単調増加性と直線性が
保たれている。しかし、上位側の第１のＤ／Ａ変換器と
下位側の第２のＤ／Ａ変換器の境界において、非直線性
誤差を生ずる問題を有している。図２に示すＤ／Ａ変換
器によって１６ビットの精度を実現するためには、 ΔＶerr ＝２・ΔＶaon ＜１／２ＬＳＢ ΔＶaon ＜１／４ＬＳＢ とする必要がある。
／Ａ変換器については、基本的に単調増加性と直線性が
保たれている。しかし、上位側の第１のＤ／Ａ変換器と
下位側の第２のＤ／Ａ変換器の境界において、非直線性
誤差を生ずる問題を有している。図２に示すＤ／Ａ変換
器によって１６ビットの精度を実現するためには、 ΔＶerr ＝２・ΔＶaon ＜１／２ＬＳＢ ΔＶaon ＜１／４ＬＳＢ とする必要がある。
【００１１】誤差電圧ΔＶerr を小さくする方法として
は、第１に電流Ｉs を小さくする方法、第２にスイッチ
素子のオン抵抗Ｒaon を小さくする方法が考えられる。
しかし、電流Ｉs を小さくした場合、所謂セトリング時
間が指数関数的に増加する。セトリング時間は例えばユ
ーザの要求に応じて設定されるため、電流Ｉs を任意に
設定することはできない。また、スイッチ素子のオン抵
抗Ｒaon を小さくする方法の場合、スイッチ素子を構成
するトランジスタの寸法を大きくする必要がある。した
がって、チップ・サイズが大きくなるとともにコストが
高くなり得策ではない。
は、第１に電流Ｉs を小さくする方法、第２にスイッチ
素子のオン抵抗Ｒaon を小さくする方法が考えられる。
しかし、電流Ｉs を小さくした場合、所謂セトリング時
間が指数関数的に増加する。セトリング時間は例えばユ
ーザの要求に応じて設定されるため、電流Ｉs を任意に
設定することはできない。また、スイッチ素子のオン抵
抗Ｒaon を小さくする方法の場合、スイッチ素子を構成
するトランジスタの寸法を大きくする必要がある。した
がって、チップ・サイズが大きくなるとともにコストが
高くなり得策ではない。
【００１２】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、スイッチ
素子のオン抵抗に起因する誤差電圧の発生を防止して歪
み成分を除去し、高精度なアナログ出力を得ることが可
能であり、しかも、チップ・サイズを削減でき、コスト
を低減可能なＤ／Ａ変換器を提供しようとするものであ
る。
されたものであり、その目的とするところは、スイッチ
素子のオン抵抗に起因する誤差電圧の発生を防止して歪
み成分を除去し、高精度なアナログ出力を得ることが可
能であり、しかも、チップ・サイズを削減でき、コスト
を低減可能なＤ／Ａ変換器を提供しようとするものであ
る。
【００１３】
【課題を解決するための手段】この発明のＤ／Ａ変換器
は、Ｍビットのデジタル入力信号の上位Ｎビットに応じ
たアナログ電圧を出力する第１のＤ／Ａ変換器と、前記
デジタル入力信号の下位Ｍ−Ｎビットに応じて、前記第
１のＤ／Ａ変換器の出力電圧を２M-N 分の１に分割した
アナログ電圧を出力する第２のＤ／Ａ変換器とを有し、
は、Ｍビットのデジタル入力信号の上位Ｎビットに応じ
たアナログ電圧を出力する第１のＤ／Ａ変換器と、前記
デジタル入力信号の下位Ｍ−Ｎビットに応じて、前記第
１のＤ／Ａ変換器の出力電圧を２M-N 分の１に分割した
アナログ電圧を出力する第２のＤ／Ａ変換器とを有し、
【００１４】前記第１のＤ／Ａ変換器は、基準抵抗と、
この基準抵抗の一端に複数の抵抗素子が直列接続された
第１の抵抗素子群と、前記基準抵抗の他端に複数の抵抗
素子が直列接続された第２の抵抗素子群と、前記第１の
抵抗素子群を構成する各抵抗素子と第１の基準電位の相
互間に接続され、各抵抗素子と第１の基準電位とを選択
的に接続する複数のスイッチ素子からなる第１のスイッ
チ素子群と、前記第２の抵抗素子群を構成する各抵抗素
子と第２の基準電位の相互間に接続され、各抵抗素子と
第２の基準電位とを選択的に接続する複数のスイッチ素
子からなる第２のスイッチ素子群と、前記上位Ｎビット
に応じて、前記第１、第２のスイッチ群からぞれぞれ１
個のスイッチ素子を選択して導通させ、前記基準抵抗の
両端に第１の抵抗素子群と第２の抵抗素子群の抵抗比に
応じたアナログ電圧を出力させる第１のデコーダとを具
備し、
この基準抵抗の一端に複数の抵抗素子が直列接続された
第１の抵抗素子群と、前記基準抵抗の他端に複数の抵抗
素子が直列接続された第２の抵抗素子群と、前記第１の
抵抗素子群を構成する各抵抗素子と第１の基準電位の相
互間に接続され、各抵抗素子と第１の基準電位とを選択
的に接続する複数のスイッチ素子からなる第１のスイッ
チ素子群と、前記第２の抵抗素子群を構成する各抵抗素
子と第２の基準電位の相互間に接続され、各抵抗素子と
第２の基準電位とを選択的に接続する複数のスイッチ素
子からなる第２のスイッチ素子群と、前記上位Ｎビット
に応じて、前記第１、第２のスイッチ群からぞれぞれ１
個のスイッチ素子を選択して導通させ、前記基準抵抗の
両端に第１の抵抗素子群と第２の抵抗素子群の抵抗比に
応じたアナログ電圧を出力させる第１のデコーダとを具
備し、
【００１５】前記第２のＤ／Ａ変換器は、２M-N 個の抵
抗素子が直列接続されてなり、前記基準抵抗に並列接続
された第３の抵抗素子群と、この第３の抵抗素子群に接
続され、各抵抗素子を選択する複数のスイッチ素子から
なる第３のスイッチ素子群と、前記下位Ｍ−Ｎビットに
応じて、前記第３のスイッチ群から１個のスイッチ素子
を選択して導通させ、この導通したスイッチ素子から前
記第１のＤ／Ａ変換器の出力電圧を２M-N 分の１に分割
したアナログ電圧を出力させる第２のデコーダとを具備
している。
抗素子が直列接続されてなり、前記基準抵抗に並列接続
された第３の抵抗素子群と、この第３の抵抗素子群に接
続され、各抵抗素子を選択する複数のスイッチ素子から
なる第３のスイッチ素子群と、前記下位Ｍ−Ｎビットに
応じて、前記第３のスイッチ群から１個のスイッチ素子
を選択して導通させ、この導通したスイッチ素子から前
記第１のＤ／Ａ変換器の出力電圧を２M-N 分の１に分割
したアナログ電圧を出力させる第２のデコーダとを具備
している。
【００１６】
【作用】すなわち、この発明は、第１のＤ／Ａ変換器の
基準抵抗の両端に第２のＤ／Ａ変換器を並列に直接接続
し、第１のＤ／Ａ変換器と第２のＤ／Ａ変換器を接続す
るためのスイッチ素子を除去したため、アナログ出力の
歪み成分を低減でき、高精度化が可能である。
基準抵抗の両端に第２のＤ／Ａ変換器を並列に直接接続
し、第１のＤ／Ａ変換器と第２のＤ／Ａ変換器を接続す
るためのスイッチ素子を除去したため、アナログ出力の
歪み成分を低減でき、高精度化が可能である。
【００１７】また、第１のＤ／Ａ変換器は、基準抵抗の
一端と第１の基準電位および基準抵抗と第２の基準電位
との間に接続される抵抗素子の個数を、第１のデコーダ
の出力に応じて切換えることによりアナログ出力を切換
えている。したがって、スイッチ素子を構成するトラン
ジスタの寸法がアナログ出力の精度に影響しないため、
トランジスタの寸法を従来の２分の１以下にすることが
でき、チップ・サイズを削減でき、コストを低減でき
る。
一端と第１の基準電位および基準抵抗と第２の基準電位
との間に接続される抵抗素子の個数を、第１のデコーダ
の出力に応じて切換えることによりアナログ出力を切換
えている。したがって、スイッチ素子を構成するトラン
ジスタの寸法がアナログ出力の精度に影響しないため、
トランジスタの寸法を従来の２分の１以下にすることが
でき、チップ・サイズを削減でき、コストを低減でき
る。
【００１８】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。
ついて説明する。
【００１９】図１は、１６ビットＤ／Ａ変換器を示すも
のである。このＤ／Ａ変換器は、抵抗分圧方式による上
位８ビット用の第１のＤ／Ａ変換器１１と、抵抗分圧方
式による下位８ビット用の第２のＤ／Ａ変換器１２とに
よって構成されている。
のである。このＤ／Ａ変換器は、抵抗分圧方式による上
位８ビット用の第１のＤ／Ａ変換器１１と、抵抗分圧方
式による下位８ビット用の第２のＤ／Ａ変換器１２とに
よって構成されている。
【００２０】第１のＤ／Ａ変換器１１において、基準抵
抗素子ＲM の一端には、第１の抵抗素子群１１ａが接続
されている。この第１の抵抗素子群１１ａは抵抗素子Ｒ
が２8 −１個直列接続されている。また、前記基準抵抗
素子ＲM の他端には第２の抵抗素子群１１ｂが接続され
ている。この第２の抵抗素子群１１ｂは抵抗素子Ｒが２
8 −１個直列接続されている。基準抵抗素子ＲM と抵抗
素子Ｒの抵抗値は全て同一である。
抗素子ＲM の一端には、第１の抵抗素子群１１ａが接続
されている。この第１の抵抗素子群１１ａは抵抗素子Ｒ
が２8 −１個直列接続されている。また、前記基準抵抗
素子ＲM の他端には第２の抵抗素子群１１ｂが接続され
ている。この第２の抵抗素子群１１ｂは抵抗素子Ｒが２
8 −１個直列接続されている。基準抵抗素子ＲM と抵抗
素子Ｒの抵抗値は全て同一である。
【００２１】前記第１の抵抗素子群１１ａの一端、他端
および各抵抗素子の接続ノードと高電位の第１の基準電
位Ｖccが供給される端子１１ｃの相互間にはそれぞれス
イッチ素子１１ｄが接続されている。これらスイッチ素
子１１ｄは第１のスイッチ素子群１１ｅを構成してい
る。したがって、第１のスイッチ素子群１１ｅは２8 個
のスイッチ素子１１ｄによって構成されている。また、
前記第２の抵抗素子群１１ｂの一端、他端および各抵抗
素子の接続ノードと低電位の基準電位Ｖssが供給される
端子１１ｆの相互間にはそれぞれスイッチ素子１１ｇが
接続されている。これらスイッチ素子１１ｇは第２のス
イッチ素子群１１ｈを構成している。したがって、第２
のスイッチ素子群１１ｈは２8 個のスイッチ素子１１ｇ
によって構成されている。デコーダ１１ｉは上位８ビッ
トのデジタル入力信号をデコードし、前記第１、第２の
スイッチ素子群１１ｅ、１１ｈから所要のスイッチ素子
１１ｄ、１１ｇを選択する。
および各抵抗素子の接続ノードと高電位の第１の基準電
位Ｖccが供給される端子１１ｃの相互間にはそれぞれス
イッチ素子１１ｄが接続されている。これらスイッチ素
子１１ｄは第１のスイッチ素子群１１ｅを構成してい
る。したがって、第１のスイッチ素子群１１ｅは２8 個
のスイッチ素子１１ｄによって構成されている。また、
前記第２の抵抗素子群１１ｂの一端、他端および各抵抗
素子の接続ノードと低電位の基準電位Ｖssが供給される
端子１１ｆの相互間にはそれぞれスイッチ素子１１ｇが
接続されている。これらスイッチ素子１１ｇは第２のス
イッチ素子群１１ｈを構成している。したがって、第２
のスイッチ素子群１１ｈは２8 個のスイッチ素子１１ｇ
によって構成されている。デコーダ１１ｉは上位８ビッ
トのデジタル入力信号をデコードし、前記第１、第２の
スイッチ素子群１１ｅ、１１ｈから所要のスイッチ素子
１１ｄ、１１ｇを選択する。
【００２２】第２のＤ／Ａ変換器１２において、第３の
抵抗素子群１２ａは、前記基準抵抗素子ＲM や抵抗素子
Ｒと同一抵抗値の抵抗素子ｒが２8 個直列接続されてい
る。この第３の抵抗素子群１２ａの一端は前記基準抵抗
素子ＲM の一端に接続され、他端は前記基準抵抗素子Ｒ
M の他端に接続されている。すなわち、第３の抵抗素子
群１２ａは基準抵抗素子ＲM に並列接続されている。こ
れら抵抗素子ｒの他端および各接続ノードには、各抵抗
素子ｒを選択するアナログ・スイッチからなるスイッチ
素子１２ｂが接続され、これらスイッチ素子１２ｂは第
３のスイッチ素子群１２ｃを構成している。デコーダ１
２ｄは下位８ビットのデジタル入力信号をデコードし、
第３のスイッチ素子群１２ｃから所要のスイッチ素子１
２ｂを選択する。これらスイッチ素子１２ｂから出力さ
れるアナログ信号は出力バッファ・アンプ１３の非反転
入力端に供給される。この出力バッファ・アンプ１３の
反転入力端は出力端、および出力端子１４に接続され
る。
抵抗素子群１２ａは、前記基準抵抗素子ＲM や抵抗素子
Ｒと同一抵抗値の抵抗素子ｒが２8 個直列接続されてい
る。この第３の抵抗素子群１２ａの一端は前記基準抵抗
素子ＲM の一端に接続され、他端は前記基準抵抗素子Ｒ
M の他端に接続されている。すなわち、第３の抵抗素子
群１２ａは基準抵抗素子ＲM に並列接続されている。こ
れら抵抗素子ｒの他端および各接続ノードには、各抵抗
素子ｒを選択するアナログ・スイッチからなるスイッチ
素子１２ｂが接続され、これらスイッチ素子１２ｂは第
３のスイッチ素子群１２ｃを構成している。デコーダ１
２ｄは下位８ビットのデジタル入力信号をデコードし、
第３のスイッチ素子群１２ｃから所要のスイッチ素子１
２ｂを選択する。これらスイッチ素子１２ｂから出力さ
れるアナログ信号は出力バッファ・アンプ１３の非反転
入力端に供給される。この出力バッファ・アンプ１３の
反転入力端は出力端、および出力端子１４に接続され
る。
【００２３】上記構成において、動作について説明す
る。デコーダ１１ｉは、上位８ビットのデジタル入力信
号に応じて、第１、第２のスイッチ群１１ｅ、１１ｈか
らそれぞれ１個のスイッチ素子１１ｄ、１１ｇを選択し
オンとする。この際、デコーダ１１ｉは、選択される２
個のスイッチ素子の相互間に存在する抵抗素子の数が基
準抵抗素子ＲM を含んで２8 個となるようにスイッチ素
子を選択する。すなわち、第１の抵抗素子群１１ａは、
基準抵抗素子ＲM の２8 −１倍の抵抗値を有しており、
第１のデコーダ１１ｉによって制御される第１のスイッ
チ素子群１１ｅにより、基準抵抗素子ＲM の例えばＡ倍
の抵抗値に設定され、第２の抵抗素子群１１ｈは、基準
抵抗素子ＲM の２8 −１倍の抵抗値を有し、第１のデコ
ーダ１１ｉによって制御される第２のスイッチ素子群１
１ｈにより、基準抵抗素子ＲM の２8 −１−Ａ倍の抵抗
値に設定されるようにスイッチ素子１１ｄ、１１ｇが選
択される。このようにスイッチ素子１１ｄ、１１ｇが選
択されると、基準抵抗素子ＲM を高電位Ｖcc側の抵抗素
子数と低電位Ｖss側の抵抗素子数との比に応じたアナロ
グ電圧が基準抵抗素子ＲM の両端に出力される。
る。デコーダ１１ｉは、上位８ビットのデジタル入力信
号に応じて、第１、第２のスイッチ群１１ｅ、１１ｈか
らそれぞれ１個のスイッチ素子１１ｄ、１１ｇを選択し
オンとする。この際、デコーダ１１ｉは、選択される２
個のスイッチ素子の相互間に存在する抵抗素子の数が基
準抵抗素子ＲM を含んで２8 個となるようにスイッチ素
子を選択する。すなわち、第１の抵抗素子群１１ａは、
基準抵抗素子ＲM の２8 −１倍の抵抗値を有しており、
第１のデコーダ１１ｉによって制御される第１のスイッ
チ素子群１１ｅにより、基準抵抗素子ＲM の例えばＡ倍
の抵抗値に設定され、第２の抵抗素子群１１ｈは、基準
抵抗素子ＲM の２8 −１倍の抵抗値を有し、第１のデコ
ーダ１１ｉによって制御される第２のスイッチ素子群１
１ｈにより、基準抵抗素子ＲM の２8 −１−Ａ倍の抵抗
値に設定されるようにスイッチ素子１１ｄ、１１ｇが選
択される。このようにスイッチ素子１１ｄ、１１ｇが選
択されると、基準抵抗素子ＲM を高電位Ｖcc側の抵抗素
子数と低電位Ｖss側の抵抗素子数との比に応じたアナロ
グ電圧が基準抵抗素子ＲM の両端に出力される。
【００２４】上記のようにして、基準抵抗素子ＲM の両
端から出力される基準電位の２8 分の１のアナログ電圧
は、第２のＤ／Ａ変換器１２を構成する第３の抵抗素子
群１２ｃの両端に供給される。この第２のＤ／Ａ変換器
１２において、デコーダ１２ｄは、下位８ビットのデジ
タル入力信号に応じて、第３のスイッチ群１２ｃから１
個のスイッチ素子１２ｂを選択しオンとする。したがっ
て、この選択されたスイッチ素子により、前記供給され
たアナログ電圧がさらに２8 分の１に分割される。この
分割されたアナログ電圧は、出力バッファ・アンプ１３
を介して出力端子１４に出力される。
端から出力される基準電位の２8 分の１のアナログ電圧
は、第２のＤ／Ａ変換器１２を構成する第３の抵抗素子
群１２ｃの両端に供給される。この第２のＤ／Ａ変換器
１２において、デコーダ１２ｄは、下位８ビットのデジ
タル入力信号に応じて、第３のスイッチ群１２ｃから１
個のスイッチ素子１２ｂを選択しオンとする。したがっ
て、この選択されたスイッチ素子により、前記供給され
たアナログ電圧がさらに２8 分の１に分割される。この
分割されたアナログ電圧は、出力バッファ・アンプ１３
を介して出力端子１４に出力される。
【００２５】上記実施例によれば、第２のＤ／Ａ変換器
１２は第１のＤ／Ａ変換器１１を構成する基準抵抗素子
ＲM の両端に並列接続されている。したがって、第１の
Ｄ／Ａ変換器１１と第２のＤ／Ａ変換器１２とを接続す
るためのスイッチ素子が無いため、アナログ出力の歪み
成分を低減でき、低精度の抵抗分圧方式Ｄ／Ａ変換器を
複数個用いて、高精度のＤ／Ａ変換器を容易に構成でき
る。
１２は第１のＤ／Ａ変換器１１を構成する基準抵抗素子
ＲM の両端に並列接続されている。したがって、第１の
Ｄ／Ａ変換器１１と第２のＤ／Ａ変換器１２とを接続す
るためのスイッチ素子が無いため、アナログ出力の歪み
成分を低減でき、低精度の抵抗分圧方式Ｄ／Ａ変換器を
複数個用いて、高精度のＤ／Ａ変換器を容易に構成でき
る。
【００２６】また、図２に示す回路の場合、スイッチ素
子２１ｅが誤差電圧を生じるため、スイッチ素子２１ｅ
のオン抵抗を低くするため、スイッチ素子を構成するト
ランジスタの寸法を大きくする必要を有していた。しか
し、この実施例の場合、第１のＤ／Ａ変換器１１を構成
するスイッチ素子１１ｄ、１１ｇのオン抵抗は誤差電圧
を生じないため、スイッチ素子を構成するトランジスタ
の寸法を十分に小さくできる。したがって、第１のＤ／
Ａ変換器１１において、基準抵抗と従来の約２倍の個数
のスイッチ素子が必要になるが、結果的にチップサイズ
を削減でき、低コスト化が可能である。
子２１ｅが誤差電圧を生じるため、スイッチ素子２１ｅ
のオン抵抗を低くするため、スイッチ素子を構成するト
ランジスタの寸法を大きくする必要を有していた。しか
し、この実施例の場合、第１のＤ／Ａ変換器１１を構成
するスイッチ素子１１ｄ、１１ｇのオン抵抗は誤差電圧
を生じないため、スイッチ素子を構成するトランジスタ
の寸法を十分に小さくできる。したがって、第１のＤ／
Ａ変換器１１において、基準抵抗と従来の約２倍の個数
のスイッチ素子が必要になるが、結果的にチップサイズ
を削減でき、低コスト化が可能である。
【００２７】さらに、図２に示す回路の場合、スイッチ
素子２１ｅが誤差電圧を生じるため、第２のＤ／Ａ変換
器１２へ流れ込む電流を極力抑える必要を有しており、
高速化が困難であった。しかし、この実施例の場合、第
１のＤ／Ａ変換器１１を構成するスイッチ素子１１ｄ、
１１ｇのオン抵抗は誤差電圧を生じないため、全体的に
抵抗値を下げることにより、高速化が可能である。
素子２１ｅが誤差電圧を生じるため、第２のＤ／Ａ変換
器１２へ流れ込む電流を極力抑える必要を有しており、
高速化が困難であった。しかし、この実施例の場合、第
１のＤ／Ａ変換器１１を構成するスイッチ素子１１ｄ、
１１ｇのオン抵抗は誤差電圧を生じないため、全体的に
抵抗値を下げることにより、高速化が可能である。
【００２８】尚、スイッチ素子１１ｄ、１１ｇ、１２ｂ
はＮチャネルトランジスタのみ、Ｐチャネルトランジス
タのみ、あるいはＮチャネルトランジスタとＰチャネル
トランジスタとを並列接続した構成等のいずれをも使用
可能であるが、チップサイズを最小とするには、Ｎチャ
ネルまたはＰチャネルトランジスタのみによって構成す
ればよい。その他、この発明は上記各実施例に限定され
るものではなく、この発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。
はＮチャネルトランジスタのみ、Ｐチャネルトランジス
タのみ、あるいはＮチャネルトランジスタとＰチャネル
トランジスタとを並列接続した構成等のいずれをも使用
可能であるが、チップサイズを最小とするには、Ｎチャ
ネルまたはＰチャネルトランジスタのみによって構成す
ればよい。その他、この発明は上記各実施例に限定され
るものではなく、この発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。
【００２９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、スイッチ素子のオン抵抗に起因する誤差電圧の発生
を防止して歪み成分を除去し、高精度なアナログ出力を
得ることが可能であり、しかも、チップ・サイズを削減
でき、コストを低減可能なＤ／Ａ変換器を提供できる。
ば、スイッチ素子のオン抵抗に起因する誤差電圧の発生
を防止して歪み成分を除去し、高精度なアナログ出力を
得ることが可能であり、しかも、チップ・サイズを削減
でき、コストを低減可能なＤ／Ａ変換器を提供できる。
【図１】この発明の一実施例を示す回路構成図。
【図２】従来のＤ／Ａ変換器の一例を示す回路構成図。
【図３】図２の動作を説明するために示す特性図。
１１、１２…第１、第２のＤ／Ａ変換器、１１ａ、１１
ｂ、１２ａ…第１乃至第３の抵抗素子群、ＲM …基準抵
抗素子、Ｒ、ｒ…抵抗素子、１１ｅ、１１ｈ、１２ｃ…
第１乃至第３のスイッチ素子群、１１ｄ、１１ｇ、１２
ｂ…スイッチ素子、１１ｉ、１２ｄ…デコーダ、Ｖcc…
第１の基準電位、Ｖss…第２の基準電位。
ｂ、１２ａ…第１乃至第３の抵抗素子群、ＲM …基準抵
抗素子、Ｒ、ｒ…抵抗素子、１１ｅ、１１ｈ、１２ｃ…
第１乃至第３のスイッチ素子群、１１ｄ、１１ｇ、１２
ｂ…スイッチ素子、１１ｉ、１２ｄ…デコーダ、Ｖcc…
第１の基準電位、Ｖss…第２の基準電位。
Claims (2)
- 【請求項１】 Ｍビットのデジタル入力信号の上位Ｎビ
ットに応じたアナログ電圧を出力する第１のＤ／Ａ変換
器と、 前記デジタル入力信号の下位Ｍ−Ｎビットに応じて、前
記第１のＤ／Ａ変換器の出力電圧を２M-N 分の１に分割
したアナログ電圧を出力する第２のＤ／Ａ変換器とを有
し、 前記第１のＤ／Ａ変換器は、 基準抵抗と、 この基準抵抗の一端に複数の抵抗素子が直列接続された
第１の抵抗素子群と、 前記基準抵抗の他端に複数の抵抗素子が直列接続された
第２の抵抗素子群と、 前記第１の抵抗素子群を構成する各抵抗素子と第１の基
準電位の相互間に接続され、各抵抗素子と第１の基準電
位とを選択的に接続する複数のスイッチ素子からなる第
１のスイッチ素子群と、 前記第２の抵抗素子群を構成する各抵抗素子と第２の基
準電位の相互間に接続され、各抵抗素子と第２の基準電
位とを選択的に接続する複数のスイッチ素子からなる第
２のスイッチ素子群と、 前記上位Ｎビットに応じて、前記第１、第２のスイッチ
群からぞれぞれ１個のスイッチ素子を選択して導通さ
せ、前記基準抵抗の両端に第１の抵抗素子群と第２の抵
抗素子群の抵抗比に応じたアナログ電圧を出力させる第
１のデコーダとを具備し、 前記第２のＤ／Ａ変換器は、 ２M-N 個の抵抗素子が直列接続されてなり、前記基準抵
抗に並列接続された第３の抵抗素子群と、 この第３の抵抗素子群に接続され、各抵抗素子を選択す
る複数のスイッチ素子からなる第３のスイッチ素子群
と、 前記下位Ｍ−Ｎビットに応じて、前記第３のスイッチ群
から１個のスイッチ素子を選択して導通させ、この導通
したスイッチ素子から前記第１のＤ／Ａ変換器の出力電
圧を２M-N 分の１に分割したアナログ電圧を出力させる
第２のデコーダとを具備することを特徴とするＤ／Ａ変
換器。 - 【請求項２】 前記第１の抵抗素子群は、基準抵抗の２
N −１倍の抵抗値を有し、前記第１のデコーダによって
制御される第１のスイッチ素子群により、基準抵抗のＡ
倍の抵抗値に設定され、前記第２の抵抗素子群は、基準
抵抗の２N −１倍の抵抗値を有し、前記第１のデコーダ
によって制御される第２のスイッチ素子群により、基準
抵抗の２N −１−Ａ倍の抵抗値に設定されることを特徴
とする請求項１記載のＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5557693A JPH06268523A (ja) | 1993-03-16 | 1993-03-16 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5557693A JPH06268523A (ja) | 1993-03-16 | 1993-03-16 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268523A true JPH06268523A (ja) | 1994-09-22 |
Family
ID=13002565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5557693A Pending JPH06268523A (ja) | 1993-03-16 | 1993-03-16 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268523A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163288A (en) * | 1997-10-09 | 2000-12-19 | Kabushiki Kaisha Toshiba | Digital-to-analog converter in which an analog output of low order bits is attenuated, and added to an analog output of high order bits |
| WO2002082658A3 (en) * | 2001-04-06 | 2003-11-06 | Koninkl Philips Electronics Nv | Digital to analogue converter |
| KR100422593B1 (ko) * | 2001-05-03 | 2004-03-12 | 주식회사 하이닉스반도체 | 디코딩 장치 및 방법과 이를 사용한 저항열디지털/아날로그 컨버팅 장치 및 방법 |
| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
| JP2008077031A (ja) * | 2006-09-22 | 2008-04-03 | Samsung Sdi Co Ltd | 駆動回路及びこれを利用した有機電界発光表示装置 |
| JP2008122895A (ja) * | 2006-11-09 | 2008-05-29 | Samsung Sdi Co Ltd | 駆動回路及びこれを利用した有機電界発光表示装置 |
| JP2018191292A (ja) * | 2017-05-04 | 2018-11-29 | アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー | デジタルアナログ変換器（ｄａｃ）の終端 |
| WO2019098239A1 (ja) * | 2017-11-14 | 2019-05-23 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
-
1993
- 1993-03-16 JP JP5557693A patent/JPH06268523A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163288A (en) * | 1997-10-09 | 2000-12-19 | Kabushiki Kaisha Toshiba | Digital-to-analog converter in which an analog output of low order bits is attenuated, and added to an analog output of high order bits |
| WO2002082658A3 (en) * | 2001-04-06 | 2003-11-06 | Koninkl Philips Electronics Nv | Digital to analogue converter |
| KR100422593B1 (ko) * | 2001-05-03 | 2004-03-12 | 주식회사 하이닉스반도체 | 디코딩 장치 및 방법과 이를 사용한 저항열디지털/아날로그 컨버팅 장치 및 방법 |
| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
| US7868855B2 (en) | 2006-09-22 | 2011-01-11 | Samsung Mobile Display Co., Ltd. | Driving circuit and organic light emitting diode display device thereof |
| JP2008077031A (ja) * | 2006-09-22 | 2008-04-03 | Samsung Sdi Co Ltd | 駆動回路及びこれを利用した有機電界発光表示装置 |
| JP2008122895A (ja) * | 2006-11-09 | 2008-05-29 | Samsung Sdi Co Ltd | 駆動回路及びこれを利用した有機電界発光表示装置 |
| US8378948B2 (en) | 2006-11-09 | 2013-02-19 | Samsung Display Co., Ltd. | Driving circuit and organic light emitting diode display device including the same |
| JP2018191292A (ja) * | 2017-05-04 | 2018-11-29 | アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー | デジタルアナログ変換器（ｄａｃ）の終端 |
| WO2019098239A1 (ja) * | 2017-11-14 | 2019-05-23 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
| CN111247742A (zh) * | 2017-11-14 | 2020-06-05 | 松下知识产权经营株式会社 | 数模转换器 |
| JPWO2019098239A1 (ja) * | 2017-11-14 | 2020-11-19 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
| US11050434B2 (en) | 2017-11-14 | 2021-06-29 | Panasonic Intellectual Property Management Co., Ltd. | Digital-to-analog converter |
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