CN111247742A - 数模转换器 - Google Patents

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Abstract

提供了一种将开关的导通状态电阻考虑在内的、DAC性能得到改进的数模转换器。该数模转换器(100)包括：具有第一电阻器组(13)和第一开关组(14)的第一部分电路(10)；第二部分电路(20B)；第一电阻器(R0)；具有第三电阻器组(33)和第三开关组(34)的第三部分电路(30)；以及具有第四电阻器组(44)和第四开关组(45)的第四部分电路(40)。当第一电阻器(R0)具有电阻值R时，第四电阻器组(44)具有组合电阻值2(n‑m)R，第一电阻器组(13)具有组合电阻值(2m‑1)R，第三电阻器组(33)具有组合电阻值(2m‑1)R，并且第二部分电路(20，20B)具有组合电阻值R/(2(n‑m)‑1)。

Description

数模转换器
技术领域
本发明涉及一种数模转换器(在下文中称为“DAC”)。
背景技术
在相关领域内公知的是，DAC在各种应用中广泛地用来将n位数字值转换为相应的模拟信号。
例如，在限定参考电压的两个端子之间的一组电阻器(其通过级联2n个电阻器而布置而成，每个电阻器具有相同的电阻值)用于在这些电阻器之间分压参考电压，并且还包括位于电阻器的所有节点处的选择开关，由此选择性地输出与n位数字值相对应的节点处电位。
为了减少部件的数量并缩小其安装面积，已经设计出了各种类型的分段DAC。假定在n位中用于微调的位数为m(其中，n和m均为整数)。例如，通过专利文献1和专利文献2以及非专利文献1已知了这样的数模转换器。
根据这些文献，通过开关选择一组粗调电阻器的节点处电位(其对应于6位数字值)并将其输出。在理想情况下，此开关的导通状态电阻为0Ω，但实际上其具有有限的导通状态电阻，这会对DAC的性能带来一定的负面影响。
引用列表
专利文献
专利文献1：US 5,969,657 A
专利文献2：JP 3828667 B2
非专利文献1：Wall Kester,MT-16 TUTORIAL,“Basic DAC Architectures III:Segmented DACs,”ANALOG DEVICES
发明内容
因此，本发明的目的在于提供一种将开关的导通状态电阻考虑在内的、DAC性能得到改进的数模转换器。
根据本公开的一方面的数模转换器被实现为包括用于微调的m位的n位数模转换器，其中m是正整数，n是大于m的整数。该数模转换器包括第一部分电路、第二部分电路、第一电阻器、第三部分电路和第四部分电路。第一部分电路具有第一端子和第二端子。高侧参考电位施加到第一端子。第二部分电路具有第三端子和第四端子。第三端子电连接到第二端子。第一电阻器具有第五端子和第六端子。第五端子电连接到第四端子。第三部分电路具有第七端子和第八端子。第七端子电连接到第六端子。低侧参考电位施加到第八端子。第四部分电路具有第九端子、第十端子和第十一端子。第九端子电连接到第三端子。第十端子电连接到第六端子。模拟信号通过第十一端子输出。第四部分电路包括第四电阻器组和第四开关组。第四电阻器组由2(n-m)个电阻器构成，这些电阻器在第九端子与第十端子之间串联连接在一起。第四开关组由2(n-m)个开关构成，这些开关配置为响应于数字信号，将第四电阻器组的除了比第四电阻器组的任何其他节点更靠近第九端子的节点之外的每个节点电连接到第十一端子。第一部分电路包括第一电阻器组和第一开关组。第一电阻器组由2m-1个电阻器构成，这些电阻器在第一端子与第二端子之间串联连接在一起。第一开关组由2m个开关构成，这些开关配置为响应于数字信号，将第一电阻器组的2m个节点电连接到第一端子。第三部分电路包括第三电阻器组和第三开关组。第三电阻器组由2m-1个电阻器构成，这些电阻器在第七端子与第八端子之间串联连接在一起。第三开关组由2m个开关构成，这些开关配置为响应于数字信号，将第三电阻器组的2m个节点电连接到第八端子。当第一电阻器具有电阻值R时，第四电阻器组具有组合电阻值2(n-m)R，第一电阻器组具有组合电阻值(2m-1)R，第三电阻器组具有组合电阻值(2m-1)R，并且第二部分电路具有组合电阻值R/(2(n -m)-1)。
根据本公开的另一方面的数模转换器被实现为包括用于微调的m位的n位数模转换器，其中m是正整数，n是大于m的整数。该数模转换器包括第一部分电路、第二部分电路、第一电阻器、第三部分电路和第四部分电路。第一部分电路具有第一端子和第二端子。高侧参考电位施加到第一端子。第二部分电路具有第三端子和第四端子。第三端子电连接到第二端子。第一电阻器具有第五端子和第六端子。第五端子电连接到第四端子。第三部分电路具有第七端子和第八端子。第七端子电连接到第六端子。低侧参考电位施加到第八端子。第四部分电路具有第九端子、第十端子和第十一端子。第九端子电连接到第五端子。第十端子电连接到第六端子。模拟信号通过第十一端子输出。第四部分电路包括第四电阻器组和第四开关组。第四电阻器组由2(n-m)-1个电阻器构成，这些电阻器在第九端子与第十端子之间串联连接在一起。第四开关组由2(n-m)个开关构成，这些开关配置为响应于数字信号，将第四电阻器组的2(n-m)个节点电连接到第十一端子。第一部分电路包括第一电阻器组和第一开关组。第一电阻器组由2m-1个电阻器构成，这些电阻器在第一端子与第二端子之间串联连接在一起。第一开关组由2m个开关构成，这些开关配置为响应于数字信号，将第一电阻器组的2m个节点电连接到第一端子。第三部分电路包括第三电阻器组和第三开关组。第三电阻器组由2m-1个电阻器构成，这些电阻器在第七端子与第八端子之间串联连接在一起。第三开关组由2m个开关构成，这些开关配置为响应于数字信号，将第三电阻器组的2m个节点电连接到第八端子。当第一电阻器具有电阻值R时，第四电阻器组具有组合电阻值(2(n-m)-1)R，第一电阻器组具有组合电阻值(2m-1)R，第三电阻器组具有组合电阻值(2m-1)R，并且第二部分电路具有组合电阻值R/(2(n-m))。
附图说明
图1是根据第一示例性实施例的数模转换器的电路图；
图2是示意性地图示了已知数模转换器的电路图；
图3是数模转换器的电路图；
图4是示出了6位数字值如何随数模转换器的输出电压变化的图；
图5是示出了6位数字值如何随数模转换器的积分非线性误差INL变化的图；
图6是根据第一示例性实施例的数模转换器的电路图；
图7是示出了当式子(11)的纵坐标表示输出电压Vo且横坐标表示数字值p时的关系的图；
图8是示出了当式子(11)的纵坐标表示积分非线性误差INL且横坐标表示数字值p时的关系的图；
图9是示出了当式子(15)的纵坐标表示输出电压Vo且横坐标表示数字值p时的关系的图；
图10是示出了当式子(17)的纵坐标表示积分非线性误差INL且横坐标表示数字值p时的关系的图；
图11是根据第二示例性实施例的数模转换器的电路图；
图12是被实现为6位型的数模转换器的电路图；
图13是根据第三示例性实施例的数模转换器的电路图；
图14是根据第四示例性实施例的数模转换器的电路图；
图15是被实现为6位型的数模转换器的电路图；
图16是根据第五示例性实施例的数模转换器的电路图；以及
图17是根据第六示例性实施例的数模转换器的电路图。
具体实施方式
将参考附图来描述数模转换器的各实施例。在附图中，功能基本上相同的组成元件由同一附图标记表示，并且为了避免赘述，在此将省略对基本相同的组成元件的描述。可选地，将在下文描述的各个实施例的相应组成元件也可以以任何组合的方式加以使用，除非它们之间存在任何冲突性。
(第一实施例)
将参照附图描述根据第一示例性实施例的数模转换器100。
图1图示了根据第一示例性实施例的数模转换器100的电路图。
根据第一示例性实施例的数模转换器100是n位DAC，并且用于微调的位数是m。因此，用于粗调的位数是(n-m)。
数模转换器100包括第一部分电路10、第二部分电路20、第三部分电路30、第四部分电路40和第一电阻器R0(参考电阻器)。第一部分电路10具有第一端子11和第二端子12。第二部分电路20具有第三端子21和第四端子22。第一电阻器R0具有第五端子51和第六端子52。第三部分电路30具有第七端子31和第八端子32。第四部分电路40具有第九端子41、第十端子42和第十一端子43。高侧参考电位Vref+施加到第一部分电路10的第一端子11。第一部分电路10的第二端子12电连接到第二部分电路20的第三端子21和第四部分电路40的第九端子41。第二部分电路20的第四端子22电连接到第一电阻器R0的第五端子51。第一电阻器R0的第六端子52电连接到第三部分电路30的第七端子31和第四部分电路40的第十端子42。低侧参考电位Vref-施加到第三部分电路30的第八端子32。通过第四部分电路40的第十一端子43输出由数字信号指定的输出电压Vo，作为模拟信号。
第二部分电路20包括由2(n-m)-1个电阻器RN(1)至RN(2(n-m)-1)构成的第二电阻器组23，这些电阻器在第三端子21与第四端子22之间并联连接在一起。第二电阻器组23的组合电阻值是第一电阻器R0的电阻值的1/(2(n-m)-1)。
第四部分电路40包括第四电阻器组44和第四开关组45。第四电阻器组44由2(n-m)个电阻器RM(1)至RM(2(n-m))构成，这些电阻器在第九端子41与第十端子42之间串联连接在一起。第四开关组45包括2(n-m)个开关SWM(0)至SWM(2(n-m)-1)，这些开关配置为响应于数字信号，将第四电阻器组44的各节点电连接到第十一端子43。如本文所用，“节点”包括形成电阻器组的两个电阻器之间的连接点以及该电阻器组的两个端子。具体地，2(n-m)个开关SWM(0)至SWM(2(n-m)-1)在2(n-m)个电阻器RM(1)至RM(2(n-m))的除了最靠近第九端子41的节点之外的所有2(n-m)个节点(包括第四电阻器组44的与第十端子42的连接点)与第十一端子43之间电连接。2(n-m)个开关SWM(0)至SWM(2(n-m)-1)响应于数字信号而导通和断开。第四电阻器组44的组合电阻值是第一电阻器R0的电阻值的2(m-n)倍。
第一部分电路10包括第一电阻器组13和第一开关组14。第一电阻器组13由2m-1个电阻器RT(1)至RT(2m-1)构成，这些电阻器在第一端子11与第二端子12之间串联连接在一起。第一开关组14包括2m个开关SWT(0)至SWT(2m-1)，这些开关配置为响应于数字信号，将第一电阻器组13的节点电连接到第一端子11。具体地，2m个开关SWT(0)至SWT(2m-1)在2m-1个电阻器RT(1)至RT(2m-1)的2m个节点(包括第一电阻器组13的两个端子)与第一端子11之间电连接。2m个开关SWT(0)至SWT(2m-1)响应于数字信号而导通和断开。第一电阻器组13的组合电阻值是第一电阻器R0的电阻值的2m-1倍。
第三部分电路30包括第三电阻器组33和第三开关组34。第三电阻器组33由2m-1个电阻器RB(1)至RB(2m-1)构成，这些电阻器在第七端子31与第八端子32之间串联连接在一起。第三开关组34包括2m个开关SWB(0)至SWB(2m-1)，这些开关配置为响应于数字信号，将第三电阻器组33的节点电连接到第八端子32。具体地，2m个开关SWB(0)至SWB(2m-1)在2m-1个电阻器RB(1)至RB(2m-1)的2m个节点(包括第三电阻器组33的两个端子)与第八端子32之间电连接。2m个开关SWB(0)至SWB(2m-1)响应于数字信号而导通和断开。第三电阻器组33的组合电阻值是第一电阻器R0的电阻值的2m-1倍。
具有这种配置的数模转换器100提供了改进的DAC性能。在下面的描述中，在描述数模转换器100之前，将描述已知数模转换器200。以下是本发明人收集的与已知数模转换器200的问题有关的信息。
作为参考，图2示意性地图示了非专利文献1中公开的已知数模转换器200的电路图。图2中示出的转换器200是6位DAC，即n＝6。用于微调的位数为3，即m＝3。因此，用于粗调的位数为3，即n-m＝6-3＝3。在这种情况下，通过将七个电阻器202(2m-1＝23-1＝7)串联连接在一起来形成微调电阻器组201。在粗调电阻器组203中，将一个电阻器204(其电阻值为形成微调电阻器组201的电阻器202的电阻值的1/8(＝1/2(n-m)＝1/2(6-3)＝1/23))和八个(＝2(n-m)＝2(6-3)＝23)电阻器205(其电阻值等于形成微调电阻器组201的电阻器202的电阻值)级联在一起。高侧参考电位Vref+施加到电阻值较小的电阻器204的一个端子206，低侧参考电位Vref-(例如，0V的接地电位)施加到级联在一起的八个电阻器205的组的另一端子207。通过开关208-210选择与6位数字值相对应的节点处电位，以便通过端子211输送输出电压Vo。
在这种情况下，开关208-210理想地具有0Ω的导通状态电阻，但实际上却具有有限的导通状态电阻。开关208连接到具有高输入阻抗的运算放大器OP的输入端子，因此，开关208的导通状态电阻不是问题所在。然而，开关209和210连接到微调电阻器组201和粗调电阻器组203。因此，开关209和210的导通状态电阻确实对DAC的性能产生了影响。
图3图示了连接到微调电阻器组201和粗调电阻器组203的开关209和210具有有限的导通状态电阻的电路的电路图。在本示例中，用p表示六位数字值，用q表示六位数字值中用于粗调的三个最高有效位的数字值，用r表示六位数字值中用于微调的三个最低有效位的微调数字值，并且用Ron表示开关209和210的导通状态电阻。
在下面的描述中，假定满足n＝6。如果n＝6的6位二进制数由[100100]2表示，则6位数字值p、用于粗调的数字值q以及用于微调的数字值r分别由以下式子(1)至式子(3)给出：
[式子1]
p＝[100100]2＝36 (1)
[式子2]
q＝[100]2＝4 (2)
[式子3]
r＝[100]2＝4 (3)
首先，由以下式子(4)给出如图3所示的由微调电阻器组201的串联电路、开关209和210以及粗调电阻器组203的一个电阻205形成的并联电路的组合电阻Rz：
[式子4]
Figure BDA0002459691220000071
因此，由以下式子(5)给出输出电压Vo：
[式子5]
Figure BDA0002459691220000072
因此，如果将积分非线性误差(integral nonlinearity error)缩写为INL，则INL由以下式子(6)给出：
[式子6]
Figure BDA0002459691220000081
图4是示出了6位数字值如何随输出电压Vo变化的图。图5是示出了6位数字值如何随积分非线性误差INL变化的图。图4是式子(5)的图形表示，其中纵坐标表示输出电压Vo，横坐标表示6位数字值p。图5是式子(6)的图形表示，其中纵坐标表示积分非线性误差INL，横坐标表示6位数字值p。
可以看出，在考虑开关209和210的导通状态电阻的情况下，积分非线性误差INL呈现出斜线地朝向右下减小的锯齿波形，从而导致DAC性能下降。
相比之下，根据第一示例性实施例的数模转换器100通过抑制DAC性能的下降，实现了比已知数模转换器200更好的DAC性能改进。将对此方面的内容进行详细描述。
首先，通过以下式子(7)计算出第二部分电路20、第四部分电路40和第一电阻器R0的组合电阻Rz：
[式子7]
Figure BDA0002459691220000082
在这种情况下，为了简单起见，假定形成第二部分电路20的电阻器RN(1)至RN(2(n -m)-1)、第一电阻器R0以及形成第四部分电路40的电阻器RM(1)至RM(2(n-m))都具有相同的电阻值R。也就是说，第二部分电阻20的每个电阻器RN(i)、第一电阻器R0以及第四部分电路40的每个电阻器RM(i)的相应电阻值满足以下式子(8)，其中i是1至2(n-m)-1范围内的整数：
[式子8]
R0＝RN(i)＝RM(i)＝R (8)
可以使用该式子(8)将式子(7)修改为以下式子(9)：
[式子9]
Figure BDA0002459691220000091
同样地，假定图1中形成第一部分电路10的电阻器RT(1)至RT(2m-1)和形成第三部分电路30的电阻器RB(1)至RB(2m-1)都具有相同的电阻R。也就是说，第一部分电阻10的每个电阻器RT(i)和第三部分电路30的每个电阻器RB(i)的相应电阻值满足以下式子(10)，其中i是1至2m-1范围内的整数：
[式子10]
R0＝RN(i)＝RM(i)＝RT(i)＝RB(i)＝R (10)
根据式子(10)，第一电阻器R0和第二电阻器组23的组合电阻Rz具有与形成第一电阻器组13的电阻器RT(1)至RT(2m-1)中的每一个电阻器和形成第三电阻器组33的电阻器RB(1)至RB(2m-1)中的每一个电阻器相同的电阻值。因此，进行粗调的、施加了高侧参考电位Vref+的第一端子11与施加了低侧参考电位Vref-的第八端子32之间的间隔被分成相等的电位。同样地，进行微调的第四电阻器组44的间隔也被分成相等的电位。
图6是图示了根据第一实施例的数模转换器100的示例性配置的电路图。图6所示的电路图图示了数模转换器100的配置，如在已知转换器中一样，六位二进制数[100100]2也被输入到该数模转换器。施加到第一端子11的高侧参考电位Vref+例如可以是5V。施加到第八端子32的低侧参考电位Vref-例如可以是GND(0V)。需要注意，数模转换器100根据输入的数字信号来改变第一开关组14、第三开关组34和第四开关组45中包括的开关之间的连接(即，控制开关的导通/断开)。具体地，在图6所示的数模转换器100中，响应于数字信号[100100]2，将开关SWM(4)、开关SWT(4)和开关SWB(4)导通。在下面的描述中，假定低侧参考电位Vref-为0V。
在图6中，用p表示6位数字值，并用Ron表示第一开关组14、第三开关组34和第四开关组45中包括的所有开关的导通状态电阻。通过第十一端子43的输出电压Vo由以下式子(11)给出：
[式子11]
Figure BDA0002459691220000101
因此，通过以下式子(12)计算出积分非线性误差INL：
[式子12]
Figure BDA0002459691220000102
图7是式子(11)的图形表示，其中纵坐标表示输出电压Vo，横坐标表示数字值p。图8是式子(11)的另一图形表示，其中纵坐标表示积分非线性误差INL，横坐标表示数字值p。
此外，如果积分非线性误差INL的最大误差分量由INLmax表示并且最小误差分量由INLmin表示，则INLmax由以下式子(13)给出，INLmin由以下式子(14)给出：
[式子13]
Figure BDA0002459691220000103
[式子14]
Figure BDA0002459691220000104
输出电压Vo的输出范围被认为是受积分非线性误差INL的最大及最小误差分量限制的输出特性。在这种情况下，输出电压Vo由以下式子(15)给出，输出电压Vo的输出范围由以下式子(16)给出，积分非线性误差INL由以下式子(17)表示：
[式子15]
Figure BDA0002459691220000105
[式子16]
Figure BDA0002459691220000106
[式子17]
INL＝0 (17)
图9是式子(15)的图形表示，其中纵坐标表示输出电压Vo，横坐标表示数字值p。图10是式子(17)的图形表示，其中纵坐标表示积分非线性误差INL，横坐标表示数字值p。
由于如图10所示积分非线性误差INL为零，因此，数模转换器100的性能与已知转换器相比得到改进。也就是说，本公开的数模转换器100能够减少开关的导通状态电阻的不利影响，进而改进DAC性能。
另外，第一开关组14的每个开关SWT(0)至SWT(2m-1)可以被实现为p沟道晶体管，而第三开关组34的每个开关SWB(0)至SWB(2m-1)可以被实现为n沟道晶体管。与普通CMOS开关(其中p沟道晶体管和n沟道晶体管并联连接在一起)相比，此举将晶体管的数量减少了一半。这减少了数模转换器100所需的部件数量和芯片面积，从而进一步降低了成本。
(第二实施例)
接下来，将描述根据第二示例性实施例的数模转换器300。
图11是根据第二示例性实施例的数模转换器300的电路图。数模转换器300与根据上述第一实施例的数模转换器100(见图1)之间的主要区别在于，第二部分电路20B由单个电阻器RN2(1)构成。在下面的描述中，该数模转换器300的具有与上述数模转换器100的对应元件相同的功能的任何组成元件将由与该对应元件相同的附图标记表示。
根据第二示例性实施例的数模转换器300是n位DAC，并且用于微调的位数为m。因此，用于粗调的位数为(n-m)。
数模转换器300包括第一部分电路10、第二部分电路20B、第三部分电路30、第四部分电路40和第一电阻器R0。第一部分电路10具有第一端子11和第二端子12。第二部分电路20B具有第三端子21和第四端子22。第一电阻器R0具有第五端子51和第六端子52。第三部分电路30具有第七端子31和第八端子32。第四部分电路40具有第九端子41、第十端子42和第十一端子43。高侧参考电位Vref+施加到第一部分电路10的第一端子11。第一部分电路10的第二端子12电连接到第二部分电路20B的第三端子21和第四部分电路40的第九端子41。第二部分电路20B的第四端子22电连接到第一电阻器R0的第五端子51。第一电阻器R0的第六端子52电连接到第三部分电路30的第七端子31和第四部分电路40的第十端子42。低侧参考电位Vref-施加到第三部分电路30的第八端子32。通过第四部分电路40的第十一端子43输出由数字信号指定的输出电压Vo，作为模拟信号。
第二部分电路20B包括第二电阻器组23，第二电阻器组23由电连接在第三端子21与第四端子22之间的单个电阻器RN2(1)构成。第二电阻器组23B的电阻值(即，电阻器RN2(1)的电阻值)是第一电阻器R0的电阻值的1/(2(n-m)-1)。
第四部分电路40包括第四电阻器组44和第四开关组45。第四电阻器组44由2(n-m)个电阻器RM(1)至RM(2(n-m))构成，这些电阻器在第九端子41与第十端子42之间串联连接在一起。第四开关组45包括2(n-m)个开关SWM(0)至SWM(2(n-m)-1)，这些开关配置为响应于数字信号，将第四电阻器组44的各节点电连接到第十一端子43。具体地，2(n-m)个开关SWM(0)至SWM(2(n-m)-1)在2(n-m)个电阻器RM(1)至RM(2(n-m))的除了最靠近第九端子41的节点之外的所有2(n-m)个节点(包括第四电阻器组44的与第十端子42的连接点)与第十一端子43之间电连接。2(n-m)个开关SWM(0)至SWM(2(n-m)-1)响应于数字信号而导通和断开。第四电阻器组44的组合电阻值是第一电阻器R0的电阻值的2(m-n)倍。
第一部分电路10包括第一电阻器组13和第一开关组14。第一电阻器组13由2m-1个电阻器RT(1)至RT(2m-1)构成，这些电阻器在第一端子11与第二端子12之间串联连接在一起。第一开关组14包括2m个开关SWT(0)至SWT(2m-1)，这些开关配置为响应于数字信号，将第一电阻器组13的节点电连接到第一端子11。具体地，2m个开关SWT(0)至SWT(2m-1)在2m-1个电阻器RT(1)至RT(2m-1)的2m个节点(包括第一电阻器组13的两个端子)与第一端子11之间电连接。2m个开关SWT(0)至SWT(2m-1)响应于数字信号而导通和断开。第一电阻器组13的组合电阻值是第一电阻器R0的电阻值的2m-1倍。
第三部分电路30包括第三电阻器组33和第三开关组34。第三电阻器组33由2m-1个电阻器RB(1)至RB(2m-1)构成，这些电阻器在第七端子31与第八端子32之间串联连接在一起。第三开关组34包括2m个开关SWB(0)至SWB(2m-1)，这些开关配置为响应于数字信号，将第三电阻器组33的节点电连接到第八端子32。具体地，2m个开关SWB(0)至SWB(2m-1)在2m-1个电阻器RB(1)至RB(2m-1)的2m个节点(包括第三电阻器组33的两个端子)与第八端子32之间电连接。2m个开关SWB(0)至SWB(2m-1)响应于数字信号而导通和断开。第三电阻器组33的组合电阻值是第一电阻器R0的电阻值的2m-1倍。
图12是图示了数模转换器300的示例性配置的电路图。图12中示出的电路图图示了数模转换器300的配置，如在已知转换器中一样，六位二进制数[100100]2也被输入到该数模转换器。与根据第一实施例的数模转换器100一样，图12所示的数模转换器300具有由式子(11)给出的通过第十一端子43的输出电压Vo，并具有由式子(12)给出的积分非线性误差INL。此外，如果积分非线性误差INL的最大误差分量由INLmax表示且最小误差分量由INLmin表示，则INLmax由式子(13)给出，并且INLmin由式子(14)给出。此外，输出电压Vo的输出范围被认为是受积分非线性误差INL的最大和最小误差分量限制的输出特性。在这种情况下，输出电压Vo由式子(15)给出，输出电压Vo的输出范围由式子(16)给出，并且积分非线性误差INL如式子(17)所示。因此，数模转换器300能够具有比已知转换器更好的DAC性能。
在根据第一实施例的数模转换器100中(见图1)，第二部分电路20的第二电阻器组23由并联连接在一起的2(n-m)-1个电阻器RN(1)至RN(2(n-m)-1)构成。另一方面，在根据第二实施例的数模转换器300中，第二部分电路20B的第二电阻器组23B由单个电阻器RN2(1)构成，该电阻器的电阻值是第一电阻器R0的电阻值的1/(2(n-m)-1)。这样做减少了部件的数量并缩小了用于安装的芯片面积，从而使得能够以比根据第一实施例的数模转换器100更低的成本来制造数模转换器300。
另外，第一开关组14的每个开关SWT(0)至SWT(2m-1)可以被实现为p沟道晶体管，而第三开关组34的每个开关SWB(0)至SWB(2m-1)可以被实现为n沟道晶体管。与普通CMOS开关(其中p沟道晶体管和n沟道晶体管并联连接在一起)相比，此举将晶体管的数量减少了一半。这减少了数模转换器300所需的部件数量和芯片面积，从而进一步降低了成本。
(第三实施例)
接下来，将描述根据第三示例性实施例的数模转换器400。
图13是根据第三示例性实施例的数模转换器400的电路图。数模转换器400与根据上述第一实施例的数模转换器100(见图1)之间的主要区别在于，第四部分电路40C仅与第一电阻器R0并联连接。在下面的描述中，该数模转换器400的具有与上述数模转换器100的对应元件相同的功能的任何组成元件将由与该对应元件相同的附图标记表示。
根据第三示例性实施例的数模转换器400是n位DAC，并且用于微调的位数为m。因此，用于粗调的位数为(n-m)。
数模转换器400包括第一部分电路10、第二部分电路20C、第三部分电路30、第四部分电路40C和第一电阻器R0(参考电阻器)。第一部分电路10具有第一端子11和第二端子12。第二部分电路20C具有第三端子21和第四端子22。第一电阻器R0具有第五端子51和第六端子52。第三部分电路30C具有第七端子31和第八端子32。第四部分电路40C具有第九端子41、第十端子42和第十一端子43。高侧参考电位Vref+施加到第一部分电路10的第一端子11。第一部分电路10的第二端子12电连接到第二部分电路20C的第三端子21。第二部分电路20C的第四端子22电连接到第一电阻器R0的第五端子51和第四部分电路40C的第九端子41。第一电阻器R0的第六端子52电连接到第三部分电路30的第七端子31和第四部分电路40C的第十端子42。低侧参考电位Vref-施加到第三部分电路30的第八端子32。通过第四部分电路40C的第十一端子43输出由数字信号指定的输出电压Vo，作为模拟信号。
第二部分电路20C包括由2(n-m)个电阻器RN3(1)至RN3(2(n-m))构成的第二电阻器组23C，这些电阻器在第三端子21与第四端子22之间并联连接在一起。第二电阻器组23C的组合电阻值是第一电阻器R0的电阻值的1/(2(n-m))。
第四部分电路40C包括第四电阻器组44C和第四开关组45C。第四电阻器组44C由2(n-m)-1个电阻器RM3(1)至RM3(2(n-m)-1)构成，这些电阻器在第九端子41与第十端子42之间串联连接在一起。第四开关组45C包括2(n-m)个开关SWM3(0)至SWM3(2(n-m)-1)，这些开关配置为响应于数字信号，将第四电阻器组44C的各节点电连接到第十一端子43。具体地，2(n-m)个开关SWM3(0)至SWM3(2(n-m)-1)在2(n-m)-1个电阻器RM3(1)至RM3(2(n-m)-1)的2(n-m)个节点(包括第四电阻器组44C的两个端子)与第十一端子43之间电连接。2(n-m)个开关SWM3(0)至SWM3(2(n-m)-1)响应于数字信号而导通和断开。第四电阻器组44C的组合电阻值是第一电阻器R0的电阻值的2(m-n)-1倍。
第一部分电路10包括第一电阻器组13和第一开关组14。第一电阻器组13由2m-1个电阻器RT(1)至RT(2m-1)构成，这些电阻器在第一端子11与第二端子12之间串联连接在一起。第一开关组14包括2m个开关SWT(0)至SWT(2m-1)，这些开关配置为响应于数字信号，将第一电阻器组13的节点电连接到第一端子11。具体地，2m个开关SWT(0)至SWT(2m-1)在2m-1个电阻器RT(1)至RT(2m-1)的2m个节点(包括第一电阻器组13的两个端子)与第一端子11之间电连接。2m个开关SWT(0)至SWT(2m-1)响应于数字信号而导通和断开。第一电阻器组13的组合电阻值是第一电阻器R0的电阻值的2m-1倍。
第三部分电路30包括第三电阻器组33和第三开关组34。第三电阻器组33由2m-1个电阻器RB(1)至RB(2m-1)构成，这些电阻器在第七端子31与第八端子32之间串联连接在一起。第三开关组34包括2m个开关SWB(0)至SWB(2m-1)，这些开关配置为响应于数字信号，将第三电阻器组33的节点电连接到第八端子32。具体地，2m个开关SWB(0)至SWB(2m-1)在2m-1个电阻器RB(1)至RB(2m-1)的2m个节点(包括第三电阻器组33的两个端子)与第八端子32之间电连接。2m个开关SWB(0)至SWB(2m-1)响应于数字信号而导通和断开。第三电阻器组33的组合电阻值是第一电阻器R0的电阻值的2m-1倍。
首先，由以下式子(18)给出第二部分电路20C、第四部分电路40C和第一电阻器R0的组合电阻Rz：
[式子18]
Figure BDA0002459691220000151
在这种情况下，为了简单起见，如第一实施例的式子(8)中一样，假定形成第二部分电路20C的电阻器RN3(1)至RN3(2(n-m))、第一电阻器R0以及形成第四部分电路40C的电阻器RM3(1)至RM3(2(n-m)-1)都具有相同的电阻值R。
可以使用与式子(8)相同的式子将式子(18)修改为以下式子(19)：
[式子19]
Figure BDA0002459691220000161
同样地，如式子(10)所示，假定形成第一部分电路10的电阻器RT(1)至RT(2m-1)以及形成第三部分电路30的电阻器RB(1)至RB(2m-1)都具有相同的电阻值R。
当将式子(10)应用于数模转换器400时，第二电阻器组23C、第四电阻器组44C和第一电阻器R0的组合电阻Rz具有与形成第一电阻器组13的电阻器RT(1)至RT(2m-1)中的每一个电阻器和形成第三电阻器组33的电阻器RB(1)至RB(2m-1)中的每一个电阻器相同的电阻值。因此，不仅在执行粗调时，而且在执行微调时，都按固定间隔对参考电位Vref+进行划分(假定低侧参考电位Vref-为0V)。
因此，如在第一实施例中一样，输出电压Vo由式子(11)给出，并且积分非线性误差INL由式子(12)给出。此外，如果积分非线性误差INL的最大误差分量由INLmax表示并且最小误差分量由INLmin表示，则INLmax由式子(13)给出，INLmin由式子(14)给出。
此外，输出电压Vo的输出范围被认为是受积分非线性误差INL的最大和最小误差分量限制的输出特性。在这种情况下，输出电压Vo由式子(15)给出，输出电压Vo的输出范围由式子(16)给出，并且积分非线性误差INL如式子(17)所示。由于积分非线性误差INL为零，因此，数模转换器400能够具有比已知转换器更好的改进性能。也就是说，本公开的数模转换器400能够减少开关的导通状态电阻的不利影响，进而改进DAC性能。
另外，第一开关组14的每个开关SWT(0)至SWT(2m-1)可以被实现为p沟道晶体管，而第三开关组34的每个开关SWB(0)至SWB(2m-1)可以被实现为n沟道晶体管。与普通CMOS开关(其中p沟道晶体管和n沟道晶体管并联连接在一起)相比，此举将晶体管的数量减少了一半。这减少了数模转换器400所需的部件数量和芯片面积，从而进一步降低了成本。
(第四实施例)
接下来，将描述根据第四示例性实施例的数模转换器500。
图14是根据第四示例性实施例的数模转换器500的电路图。数模转换器500与上述根据第三实施例的数模转换器400之间的主要区别在于，第二部分电路20D由单个电阻器RN4(1)构成。在下面的描述中，该数模转换器500的具有与上述数模转换器400的对应元件相同的功能的任何组成元件将由与该对应元件相同的附图标记表示。
根据第四示例性实施例的数模转换器500是n位DAC，并且用于微调的位数为m。因此，用于粗调的位数为(n-m)。
数模转换器500包括第一部分电路10、第二部分电路20D、第三部分电路30、第四部分电路40C和第一电阻器R0。第一部分电路10具有第一端子11和第二端子12。第二部分电路20D具有第三端子21和第四端子22。第一电阻器R0具有第五端子51和第六端子52。第三部分电路30具有第七端子31和第八端子32。第四部分电路40C具有第九端子41、第十端子42和第十一端子43。高侧参考电位Vref+施加到第一部分电路10的第一端子11。第一部分电路10的第二端子12连接到第二部分电路20D的第三端子21。第二部分电路20D的第四端子22电连接到第一电阻器R0的第五端子51和第四部分电路40C的第九端子41。第一电阻器R0的第六端子52电连接到第三部分电路30的第七端子31和第四部分电路40C的第十端子42。低侧参考电位Vref-施加到第三部分电路30的第八端子32。通过第四部分电路40C的第十一端子43输出由数字信号指定的输出电压Vo，作为模拟信号。
第二部分电路20D包括第二电阻器组23D，第二电阻器组23D由电连接在第三端子21与第四端子22之间的单个电阻器RN4(1)构成。第二电阻器组23D的电阻值(即，电阻器RN4(1)的电阻值)是第一电阻器R0的电阻值的1/(2(n-m))。
第四部分电路40C包括第四电阻器组44C和第四开关组45C。第四电阻器组44C由2(n-m)-1个电阻器RM3(1)至RM3(2(n-m)-1)构成，这些电阻器在第九端子41与第十端子42之间串联连接在一起。第四开关组45C包括2(n-m)个开关SWM3(0)至SWM3(2(n-m)-1)，这些开关配置为响应于数字信号，将第四电阻器组44C的各节点电连接到第十一端子43。具体地，2(n-m)个开关SWM3(0)至SWM3(2(n-m)-1)在2(n-m)-1个电阻器RM3(1)至RM3(2(n-m)-1)的2(n-m)个节点(包括第四电阻器组44C的两个端子)与第十一端子43之间电连接。2(n-m)个开关SWM3(0)至SWM3(2(n-m)-1)响应于数字信号而导通和断开。第四电阻器组44C的组合电阻值是第一电阻器R0的电阻值的2(m-n)-1倍。
第一部分电路10包括第一电阻器组13和第一开关组14。第一电阻器组13由2m-1个电阻器RT(1)至RT(2m-1)构成，这些电阻器在第一端子11与第二端子12之间串联连接在一起。第一开关组14包括2m个开关SWT(0)至SWT(2m-1)，这些开关配置为响应于数字信号，将第一电阻器组13的节点电连接到第一端子11。具体地，2m个开关SWT(0)至SWT(2m-1)在2m-1个电阻器RT(1)至RT(2m-1)的2m个节点(包括第一电阻器组13的两个端子)与第一端子11之间电连接。2m个开关SWT(0)至SWT(2m-1)响应于数字信号而导通和断开。第一电阻器组13的组合电阻值是第一电阻器R0的电阻值的2m-1倍。
第三部分电路30包括第三电阻器组33和第三开关组34。第三电阻器组33由2m-1个电阻器RB(1)至RB(2m-1)构成，这些电阻器在第七端子31与第八端子32之间串联连接在一起。第三开关组34包括2m个开关SWB(0)至SWB(2m-1)，这些开关配置为响应于数字信号，将第三电阻器组33的节点电连接到第八端子32。具体地，2m个开关SWB(0)至SWB(2m-1)在2m-1个电阻器RB(1)至RB(2m-1)的2m个节点(包括第三电阻器组33的两个端子)与第八端子32之间电连接。2m个开关SWB(0)至SWB(2m-1)响应于数字信号而导通和断开。第三电阻器组33的组合电阻值是第一电阻器R0的电阻值的2m-1倍。
图15是图示了数模转换器500的示例性配置的电路图。具体地，图15中示出的电路图图示了数模转换器500的配置，如在已知转换器中一样，[100100]2作为六位二进制数也被输入到该数模转换器。在图15所示的数模转换器500中，第十一端子43的输出电压Vo由式子(11)表示，积分非线性误差INL由式子(12)表示，如在根据上述第三实施例的数模转换器400中一样。因此，假定积分非线性误差INL的最大误差分量由INLmax表示且最小误差分量由INLmin表示，则INLmax由式子(13)给出，而INLmin由式子(14)给出。此外，输出电压Vo的输出范围被认为是通过积分非线性误差INL的最大和最小误差分量变窄的输出特性。在这种情况下，输出电压Vo由式子(15)表示，输出电压Vo的输出范围由式子(16)定义，并且积分非线性误差INL由式子(17)表示。与已知数模转换器相比，这样做能让数模转换器500具有改进的性能。
在根据第三实施例的数模转换器400中(见图13)，第二部分电路20C的第二电阻器组23C由并联连接在一起的2(n-m)个电阻器RN3(1)至RN3(2(n-m))构成。另一方面，在根据第四实施例的数模转换器500中，第二部分电路20D的第二电阻器组23D由单个电阻器RN4(1)构成，该电阻器的电阻值是第一电阻器R0的电阻值的1/2(n-m)。这样做减少了部件的数量并缩小了用于安装的芯片面积，从而使得能够以比根据第三实施例的数模转换器400更低的成本来制造数模转换器500。
另外，第一开关组14的每个开关SWT(0)至SWT(2m-1)可以被实现为p沟道晶体管，而第三开关组34的每个开关SWB(0)至SWB(2m-1)可以被实现为n沟道晶体管。与普通CMOS开关(其中p沟道晶体管和n沟道晶体管并联连接在一起)相比，此举将晶体管的数量减少了一半。这减少了数模转换器500所需的部件数量和芯片面积，从而进一步降低了成本。
(第五实施例)
接下来，将描述根据第五示例性实施例的数模转换器600。
图16是根据第五实施例的数模转换器600的电路图。数模转换器600是根据第一实施例的数模转换器100(见图1)的修改示例。数模转换器600具有与数模转换器100相同的电路配置，与数模转换器100的不同之处仅在于向其输入数字信号时的开关的连接方式。在下面的描述中，该数模转换器600的具有与上述数模转换器100的对应元件相同的功能的任何组成元件将由与该对应元件相同的附图标记表示，并且将简化其描述。
与数模转换器100同样，根据第五实施例的数模转换器600包括第一部分电路10、第二部分电路20、第三部分电路30、第四部分电路40和第一电阻器R0。
假定在6位数字值中用于粗调的三个最高有效位是q，数模转换器600控制第一部分电路10(第一电阻器组13)和第三部分电路30(第三电阻器组33)的开关，从而使其值等于或小于数字值q的所有开关导通。
换言之，在第一部分电路10中，当输入数字信号时，在第一电阻器组13具有的2m个节点中，由数字信号指定的节点和位于前者节点外侧的另一节点电连接到第一端子11。在第三部分电路30中，在第三电阻器组33具有的2m个节点中，由数字信号指定的节点和位于前者节点外侧的另一节点电连接到第八端子32。
注意，第一电阻器组13的电连接到第二部分电路20的一侧(即，具有第二端子12的一侧)在本文中被定义为“内侧”，而第一电阻器组13的与第二部分电路20相反的另一侧(即，具有第一端子11的另一侧)在本文中被定义为“外侧”。也就是说，在第一电阻器组13中，具有电阻器RT(2m-1)的一侧是内侧，具有电阻器RT(1)的另一侧是外侧(见图1)。同样，在第三电阻器组33中，电连接到第二部分电路20的一侧(即，具有第七端子31的一侧)被定义为内侧，而与第二部分电路20相反的另一侧(即，具有第八端子32的一侧)被定义为外侧。也就是说，在第三电阻器组33中，具有电阻器RB(1)的一侧被定义为内侧，而具有电阻器RB(2m-1)的另一侧被定义为外侧(见图1)。
更具体地，在数模转换器600中，响应于由6位二进制数[100100]2表示的数字信号，第一电阻器组13的2m个节点中的一个节点通过将开关SWT(4)导通而电连接到第一端子11。另外，在第一电阻器组13的2m个节点中，位于开关SWT(4)电连接的节点外侧的另一节点在开关SWT(3)至SWT(0)导通时也电连接到第一端子11。
此外，响应于由6位二进制数[100100]2表示的数字信号，第三电阻器组33的2m个节点中的一个节点通过将开关SWB(4)导通而电连接到第八端子32。另外，在第三电阻器组33的2m个节点中，位于开关SWB(4)电连接的节点外侧的另一节点在开关SWB(5)至SWB(7)导通时也电连接到第八端子32。
在这种开关控制中，第一开关组14中已经导通的任何开关(即，图16中所示的开关SWT(3)至SWT(0))的导通状态电阻与位于根据数字值连接的节点外侧的电阻器(即，图16中所示的电阻器RT(1)至RT(3))的电阻的组合电阻由RonT表示。另外，第三电阻器组33中已经导通的任何开关(即，图16中所示的开关SWB(5)至SWB(7))的导通状态电阻与位于根据数字值连接的节点外侧的电阻器(即，图16中所示的电阻器RB(5)至RB(7))的电阻的组合电阻由RonB表示。在这种情况下，组合电阻RonT由以下式子(20)给出，组合电阻RonB由以下式子(21)给出：
[式子20]
RonT≤Ron (20)
[式子21]
RonB≤Ron (21)
因此，假定在图16中用P表示6位数字值，则输出电压Vo由以下式子(22)给出：
[式子22]
Figure BDA0002459691220000211
因此，积分非线性误差INL由以下式子(23)给出：
[式子23]
Figure BDA0002459691220000212
可以看出，与根据第一实施例的数模转换器100相比，输出电压Vo和积分非线性误差INL可以减小其误差分量，从而进一步改进了DAC性能。
另外，第一开关组14的每个开关SWT(0)至SWT(2m-1)可以被实现为p沟道晶体管，而第三开关组34的每个开关SWB(0)至SWB(2m-1)可以被实现为n沟道晶体管。与普通CMOS开关(其中p沟道晶体管和n沟道晶体管并联连接在一起)相比，此举将晶体管的数量减少了一半。这减少了数模转换器600所需的部件数量和芯片面积，从而进一步降低了成本。
(第六实施例)
接下来，将描述根据第六示例性实施例的数模转换器700。
图17是根据第六实施例的数模转换器700的电路图。数模转换器700是根据第三实施例的数模转换器400(见图13)的修改示例。数模转换器700具有与数模转换器400相同的电路配置，与数模转换器400的不同点在于向其输入数字信号时的开关的连接方式。在下面的描述中，该数模转换器700的具有与上述数模转换器400的对应元件相同的功能的任何组成元件将由与该对应元件相同的附图标记表示，并且将简化其描述。
与数模转换器400同样，根据第六实施例的数模转换器700包括第一部分电路10、第二部分电路20C、第三部分电路30、第四部分电路40C和第一电阻器R0。
假定在6位数字值中用于粗调的三个最高有效位是q，数模转换器700控制第一部分电路10(第一电阻器组13)和第三部分电路30(第三电阻器组33)的开关，从而使其值等于或小于数字值q的所有开关导通。
换言之，在第一部分电路10中，当输入数字信号时，在第一电阻器组13具有的2m个节点中，由数字信号指定的节点和位于前者节点外侧的另一节点电连接到第一端子11。在第三部分电路30中，在第三电阻器组33具有的2m个节点中，由数字信号指定的节点和位于前者节点外侧的另一节点电连接到第八端子32。
注意，第一电阻器组13的电连接到第二部分电路20的一侧(即，具有第二端子12的一侧)在本文中被定义为“内侧”，而第一电阻器组13的与第二部分电路20相反的另一侧(即，具有第一端子的另一侧)在本文中被定义为“外侧”。也就是说，在第一电阻器组13中，具有电阻器RT(2m-1)的一侧是内侧，具有电阻器RT(1)的另一侧是外侧(见图13)。同样，在第三电阻器组33中，电连接到第二部分电路20的一侧(即，具有第七端子31的一侧)被定义为内侧，而与第二部分电路20相反的另一侧(即，具有第八端子32的一侧)被定义为外侧。也就是说，在第三电阻器组33中，具有电阻器RB(1)的一侧被定义为内侧，而具有电阻器RB(2m-1)的另一侧被定义为外侧(见图13)。
更具体地，在数模转换器700中，响应于由6位二进制数[100100]2表示的数字信号，第一电阻器组13的2m个节点中的一个节点通过将开关SWT(4)导通而电连接到第一端子11。另外，在第一电阻器组13的2m个节点中，位于开关SWT(4)电连接的节点外侧的另一节点在开关SWT(3)至SWT(0)导通时也电连接到第一端子11。
此外，响应于由6位二进制数[100100]2表示的数字信号，第三电阻器组33的2m个节点中的一个节点通过将开关SWB(4)导通而电连接到第八端子32。另外，在第三电阻器组33的2m个节点中，位于开关SWB(4)电连接的节点外侧的另一节点在开关SWB(5)至SWB(7)导通时也电连接到第八端子32。
在这种开关控制中，第一开关组14中已经导通的任何开关(即，图17中所示的开关SWT(3)至SWT(0))的导通状态电阻与位于根据数字值连接的节点外侧的电阻器(即，图17中所示的电阻器RT(1)至RT(3))的电阻的组合电阻由RonT表示。另外，第三电阻器组33中已经导通的任何开关(即，图17中所示的开关SWB(5)至SWB(7))的导通状态电阻与位于根据数字值连接的节点外侧的电阻器(即，图17中所示的电阻器RB(5)至RB(7))的电阻的组合电阻由RonB表示。在这种情况下，组合电阻RonT由式子(20)给出，组合电阻RonB由式子(21)给出。这些关系与根据第五实施例的数模转换器600中的关系相同。
因此，输出电压Vo由式子(22)给出，积分非线性误差INL由式子(23)给出。这些关系也与根据第五实施例的数模转换器600中的关系相同。
可以看出，与根据第三实施例的数模转换器400相比，与根据第五实施例的数模转换器600同样，根据第六实施例的数模转换器700也减少了误差分量，从而进一步改进了DAC性能。
在前述对各实施例的描述中，根据本公开的数模转换器被实现为6位数模转换器。但是，这仅仅是示例，不应解释为是限制性的。替代地，即使当根据本公开的数模转换器被实现为n位数模转换器时，仍可以通过满足上述使用n和m的关系来实现与上述优点相同的优点。
(概述)
根据第一方面的数模转换器(100，300，600)被实现为包括用于微调的m位的n位数模转换器，其中m是正整数，n是大于m的整数。数模转换器(100，300，600)包括第一部分电路(10)、第二部分电路(20，20B)、第一电阻器(R0)、第三部分电路(30)和第四部分电路(40)。
第一部分电路(10)具有第一端子(11)和第二端子(12)。高侧参考电位(Vref+)施加到第一端子(11)。第二部分电路(20，20B)具有第三端子(21)和第四端子(22)。第三端子(21)电连接到第二端子(12)。第一电阻器(R0)具有第五端子(51)和第六端子(52)。第五端子(51)电连接到第四端子(22)。第三部分电路(30)具有第七端子(31)和第八端子(32)。第七端子(31)电连接到第六端子(52)。低侧参考电位(Vref-)施加到第八端子(32)。第四部分电路(40)具有第九端子(41)、第十端子(42)和第十一端子(43)。第九端子(41)电连接到第三端子(21)。第十端子(42)电连接到第六端子(52)。模拟信号通过第十一端子(43)输出。
第四部分电路(40)包括第四电阻器组(44)和第四开关组(45)。第四电阻器组(44)由2(n-m)个电阻器(RM)构成，这些电阻器在第九端子(41)与第十端子(42)之间串联连接在一起。第四开关组(45)由2(n-m)个开关(SWM)构成，这些开关配置为响应于数字信号，将第四电阻器组(44)的除了比第四电阻器组(44)的任何其他节点更靠近第九端子(41)的节点之外的每个节点电连接到第十一端子(43)。
第一部分电路(10)包括第一电阻器组(13)和第一开关组(14)。第一电阻器组(13)由2m-1个电阻器(RT)构成，这些电阻器在第一端子(11)与第二端子(12)之间串联连接在一起。第一开关组(14)由2m个开关(SWT)构成，这些开关配置为响应于数字信号，将第一电阻器组(13)的2m个节点电连接到第一端子(11)。
第三部分电路(30)包括第三电阻器组(33)和第三开关组(34)。第三电阻器组(33)由2m-1个电阻器(RB)构成，这些电阻器在第七端子(31)与第八端子(32)之间串联连接在一起。第三开关组(34)由2m个开关(SWB)构成，这些开关配置为响应于数字信号，将第三电阻器组(33)的2m个节点电连接到第八端子(32)。
当第一电阻器(R0)具有电阻值R时，第四电阻器组(44)具有组合电阻值2(n-m)R，第一电阻器组(13)具有组合电阻值(2m-1)R，第三电阻器组(33)具有组合电阻值(2m-1)R，并且第二部分电路(20，20B)具有组合电阻值R/(2(n-m)-1)。
在根据可以结合第一方面来实现的第二方面的数模转换器(100，600)中，第二部分电路(20)包括电连接在第三端子(21)与第四端子(22)之间的第二电阻器组(23)。第二电阻器组(23)由并联连接在一起的2(n-m)-1个电阻器(RN)构成。
在根据可以结合第二方面来实现的第三方面的数模转换器(100，600)中，形成第二电阻器组(23)、第三电阻器组(33)和第四电阻器组(44)的所有电阻器都具有与第一电阻器(R0)相同的电阻值。
在根据可以结合第一方面来实现的第四方面的数模转换器(300)中，第二部分电路(20B)包括电连接在第三端子(21)与第四端子(22)之间的第二电阻器组(23B)，并且第二电阻器组(23B)由单个电阻器(RN2)构成。
根据第五方面的数模转换器(400，500，700)被实现为包括用于微调的m位的n位数模转换器，其中m是正整数，n是大于m的整数。该数模转换器(400，500，700)包括第一部分电路(10)、第二部分电路(20C，20D)、第一电阻器(R0)、第三部分电路(30)和第四部分电路(40C)。
第一部分电路(10)具有第一端子(11)和第二端子(12)。高侧参考电位(Vref+)施加到第一端子(11)。第二部分电路(20C，20D)具有第三端子(21)和第四端子(22)。第三端子(21)电连接到第二端子(12)。第一电阻器(R0)具有第五端子(51)和第六端子(52)。第五端子(51)电连接到第四端子(22)。第三部分电路(30)具有第七端子(31)和第八端子(32)。第七端子(31)电连接到第六端子(52)。低侧参考电位(Vref-)施加到第八端子(32)。第四部分电路(40C)具有第九端子(41)、第十端子(42)和第十一端子(43)。第九端子(41)电连接到第五端子(51)。第十端子(42)电连接到第六端子(52)。模拟信号通过第十一端子(43)输出。
第四部分电路(40C)包括第四电阻器组(44C)和第四开关组(45C)。第四电阻器组(44C)由2(n-m)-1个电阻器(RM3)构成，这些电阻器在第九端子(41)与第十端子(42)之间串联连接在一起。第四开关组(45C)由2(n-m)个开关(SWM3)构成，这些开关配置为响应于数字信号，将第四电阻器组(44C)的2(n-m)个节点电连接到第十一端子(43)。
第一部分电路(10)包括第一电阻器组(13)和第一开关组(14)。第一电阻器组(13)由2m-1个电阻器(RT)构成，这些电阻器在第一端子(11)与第二端子(12)之间串联连接在一起。第一开关组(14)由2m个开关(SWT)构成，这些开关配置为响应于数字信号，将第一电阻器组(13)的2m个节点电连接到第一端子(11)。
第三部分电路(30)包括第三电阻器组(33)和第三开关组(34)。第三电阻器组(33)由2m-1个电阻器(RB)构成，这些电阻器在第七端子(31)与第八端子(32)之间串联连接在一起。第三开关组(34)由2m个开关(SWB)构成，这些开关配置为响应于数字信号，将第三电阻器组(33)的2m个节点电连接到第八端子(32)。
当第一电阻器(R0)具有电阻值R时，第四电阻器组(44C)具有组合电阻值(2(n-m)-1)R，第一电阻器组(13)具有组合电阻值(2m-1)R，第三电阻器组(33)具有组合电阻值(2m-1)R，并且第二部分电路(20C，20D)具有组合电阻值R/(2(n-m))。
在根据可以结合第五方面来实现的第六方面的数模转换器(400，700)中，第二部分电路(20C)包括电连接在第三端子(21)与第四端子(22)之间的第二电阻器组(23C)，并且第二电阻器组(23C)由并联连接在一起的2(n-m)个电阻器(RN3)构成。
在根据可以结合第六方面来实现的第七方面的数模转换器(400，700)中，形成第二电阻器组(23C)、第三电阻器组(33)和第四电阻器组(44C)的所有电阻器都具有与第一电阻器(R0)相同的电阻值。
在根据可以结合第五方面来实现的第八方面的数模转换器(500)中，第二部分电路(20D)包括电连接在第三端子(21)与第四端子(22)之间的第二电阻器组(23D)，并且第二电阻器组(23D)由单个电阻器(RN4)构成。
在根据可以结合第一至第八方面中任何一个方面来实现的第九方面的数模转换器(400，500，700)中，第一开关组(14)配置为将第一电阻器组(13)的2m个节点中由输入的数字信号指定的特定节点以及相对于该特定节点位于与第二部分电路(20C，20D)相反侧的另一节点电连接到第一端子(11)。第三开关组(34)配置为将第三电阻器组(33)的2m个节点中由输入的数字信号指定的特定节点以及相对于该特定节点位于与第二部分电路(20C，20D)相反侧的另一节点电连接到第八端子(32)。
在根据可以结合第一至第九方面中任何一个方面来实现的第十方面的数模转换器(100，300，400，500，600，700)中，形成第一开关组(14)的每个开关被实现为p沟道晶体管，形成第三开关组(34)的每个开关被实现为n沟道晶体管。
工业实用性
本公开有助于改进数模转换器的性能，因此，本公开可有效地应用于例如各种类型的传感器。
附图标记列表
100，300，400，500，600，700 数模转换器
10 第一部分电路
11 第一端子
12 第二端子
13 第一电阻器组
14 第一开关组
SWT 开关
RT 电阻器
20，20B，20C，20D 第二部分电路
21 第三端子
22 第四端子
23，23B，23C，23D 第二电阻器组
RN，RN2，RN3，RN4 电阻器
30 第三部分电路
31 第七端子
32 第八端子
33 第三电阻器组
34 第三开关组
SWB 开关
RB 电阻器
40，40C 第四部分电路
41 第九端子
42 第十端子
43 第十一端子
44，44C 第四电阻器组
45，45C 第四开关组
SWM，SWM3 开关
RM，RM3 电阻器
R0 第一电阻器
51 第五端子
52 第六端子
Vref+ 高侧参考电位
Vref- 低侧参考电位。

Claims (10)

1.一种包括用于微调的m位的n位数模转换器，其中m是正整数，n是大于m的整数，所述数模转换器包括：
具有第一端子和第二端子的第一部分电路，高侧参考电位施加到所述第一端子；
具有第三端子和第四端子的第二部分电路，所述第三端子电连接到所述第二端子；
具有第五端子和第六端子的第一电阻器，所述第五端子电连接到所述第四端子；
具有第七端子和第八端子的第三部分电路，所述第七端子电连接到所述第六端子，低侧参考电位施加到所述第八端子；以及
具有第九端子、第十端子和第十一端子的第四部分电路，所述第九端子电连接到所述第三端子，所述第十端子电连接到所述第六端子，模拟信号通过所述第十一端子输出，
所述第四部分电路包括：
第四电阻器组，所述第四电阻器组由2(n-m)个电阻器构成，所述2(n-m)个电阻器在所述第九端子与所述第十端子之间串联连接在一起；以及
第四开关组，所述第四开关组由2(n-m)个开关构成，每个开关配置为响应于数字信号，将所述第四电阻器组的除了比所述第四电阻器组的任何一个其他节点更靠近所述第九端子的节点之外的一个指定节点电连接到所述第十一端子，
所述第一部分电路包括：
第一电阻器组，所述第一电阻器组由2m-1个电阻器构成，所述2m-1个电阻器在所述第一端子与所述第二端子之间串联连接在一起；以及
第一开关组，所述第一开关组由2m个开关构成，所述2m个开关配置为响应于所述数字信号，将所述第一电阻器组的2m个节点电连接到所述第一端子，
所述第三部分电路包括：
第三电阻器组，所述第三电阻器组由2m-1个电阻器构成，所述2m-1个电阻器在所述第七端子与所述第八端子之间串联连接在一起；以及
第三开关组，所述第三开关组由2m个开关构成，所述2m个开关配置为响应于所述数字信号，将所述第三电阻器组的2m个节点电连接到所述第八端子，其中
当所述第一电阻器具有电阻值R时，
所述第四电阻器组具有组合电阻值2(n-m)R，
所述第一电阻器组具有组合电阻值(2m-1)R，
所述第三电阻器组具有组合电阻值(2m-1)R，并且
所述第二部分电路具有组合电阻值R/(2(n-m)-1)。
2.根据权利要求1所述的数模转换器，其中
所述第二部分电路包括电连接在所述第三端子与所述第四端子之间的第二电阻器组，并且
所述第二电阻器组由并联连接在一起的2(n-m)-1个电阻器构成。
3.根据权利要求2所述的数模转换器，其中
形成所述第二电阻器组、所述第三电阻器组和所述第四电阻器组的所有电阻器都具有与所述第一电阻器相同的电阻值。
4.根据权利要求1所述的数模转换器，其中
所述第二部分电路包括电连接在所述第三端子与所述第四端子之间的第二电阻器组，并且
所述第二电阻器组由单个电阻器构成。
5.一种包括用于微调的m位的n位数模转换器，其中m是正整数，n是大于m的整数，所述数模转换器包括：
具有第一端子和第二端子的第一部分电路，高侧参考电位施加到所述第一端子；
具有第三端子和第四端子的第二部分电路，所述第三端子电连接到所述第二端子；
具有第五端子和第六端子的第一电阻器，所述第五端子电连接到所述第四端子；
具有第七端子和第八端子的第三部分电路，所述第七端子电连接到所述第六端子，低侧参考电位施加到所述第八端子；以及
具有第九端子、第十端子和第十一端子的第四部分电路，所述第九端子电连接到所述第五端子，所述第十端子电连接到所述第六端子，模拟信号通过所述第十一端子输出，
所述第四部分电路包括：
第四电阻器组，所述第四电阻器组由2(n-m)-1个电阻器构成，所述2(n-m)-1个电阻器在所述第九端子与所述第十端子之间串联连接在一起；以及
第四开关组，所述第四开关组由2(n-m)个开关构成，所述2(n-m)个开关配置为响应于数字信号，将所述第四电阻器组的2(n-m)个节点电连接到所述第十一端子，
所述第一部分电路包括：
第一电阻器组，所述第一电阻器组由2m-1个电阻器构成，所述2m-1个电阻器在所述第一端子与所述第二端子之间串联连接在一起；以及
第一开关组，所述第一开关组由2m个开关构成，所述2m个开关配置为响应于所述数字信号，将所述第一电阻器组的2m个节点电连接到所述第一端子，
所述第三部分电路包括：
第三电阻器组，所述第三电阻器组由2m-1个电阻器构成，所述2m-1个电阻器在所述第七端子与所述第八端子之间串联连接在一起；以及
第三开关组，所述第三开关组由2m个开关构成，所述2m个开关配置为响应于所述数字信号，将所述第三电阻器组的2m个节点电连接到所述第八端子，其中
当所述第一电阻器具有电阻值R时，
所述第四电阻器组具有组合电阻值(2(n-m)-1)R，
所述第一电阻器组具有组合电阻值(2m-1)R，
所述第三电阻器组具有组合电阻值(2m-1)R，并且
所述第二部分电路具有组合电阻值R/(2(n-m))。
6.根据权利要求5所述的数模转换器，其中
所述第二部分电路包括电连接在所述第三端子与所述第四端子之间的第二电阻器组，并且
所述第二电阻器组由并联连接在一起的2(n-m)个电阻器构成。
7.根据权利要求6所述的数模转换器，其中
形成所述第二电阻器组、所述第三电阻器组和所述第四电阻器组的所有电阻器都具有与所述第一电阻器相同的电阻值。
8.根据权利要求5所述的数模转换器，其中
所述第二部分电路包括电连接在所述第三端子与所述第四端子之间的第二电阻器组，并且
所述第二电阻器组由单个电阻器构成。
9.根据权利要求1至8中任一项所述的数模转换器，其中
所述第一开关组配置为：
将所述第一电阻器组的所述2m个节点中由输入的所述数字信号指定的特定节点以及
所述第一电阻器组的所述2m个节点中相对于所述特定节点位于与所述第二部分电路相反侧的另一节点电连接到所述第一端子，
所述第三开关组配置为：
将所述第三电阻器组的所述2m个节点中由输入的所述数字信号指定的特定节点以及
所述第三电阻器组的所述2m个节点中相对于所述特定节点位于与所述第二部分电路相反侧的另一节点电连接到所述第八端子。
10.根据权利要求1至9中任一项所述的数模转换器，其中
形成所述第一开关组的每个开关被实现为p沟道晶体管，并且
形成所述第三开关组的每个开关被实现为n沟道晶体管。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0494220A (ja) * 1990-08-09 1992-03-26 Nec Corp Ｄ―ａ変換回路
JPH06268523A (ja) * 1993-03-16 1994-09-22 Toshiba Corp Ｄ／ａ変換器
US20020050938A1 (en) * 2000-10-31 2002-05-02 Fujitsu Limited D/A conversion apparatus
JP2003309469A (ja) * 2002-04-12 2003-10-31 Thine Electronics Inc 半導体集積回路
US6642873B1 (en) * 2002-06-03 2003-11-04 Wensheng Vincent Kuang Multi-level D/A converter incorporated with multi-level quantizer in multi-bit sigma-delta A/D converter
US20110006939A1 (en) * 2009-07-07 2011-01-13 Nec Electronics Corporation D/A converter
CN102420610A (zh) * 2010-09-27 2012-04-18 飞思卡尔半导体公司 测试数模及模数转换器的方法
JP2012114820A (ja) * 2010-11-26 2012-06-14 Asahi Kasei Electronics Co Ltd 抵抗分圧型ｄ／ａコンバータ
US9083380B2 (en) * 2013-03-15 2015-07-14 Qualcomm Incorporated Dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
CN106330194A (zh) * 2016-08-15 2017-01-11 京东方科技集团股份有限公司 一种数模转换电路、显示面板及显示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09294072A (ja) * 1996-04-26 1997-11-11 Sanyo Electric Co Ltd Ｄ／ａコンバータ
US5969657A (en) 1997-07-22 1999-10-19 Analog Devices, Inc. Digital to analog converter
JP2000078014A (ja) * 1998-08-28 2000-03-14 Nec Ic Microcomput Syst Ltd Ｄ／ａ変換器
JP2009302973A (ja) * 2008-06-13 2009-12-24 Sharp Corp Ｄ／ａ変換器及びこれを備える基準電圧回路

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0494220A (ja) * 1990-08-09 1992-03-26 Nec Corp Ｄ―ａ変換回路
JPH06268523A (ja) * 1993-03-16 1994-09-22 Toshiba Corp Ｄ／ａ変換器
US20020050938A1 (en) * 2000-10-31 2002-05-02 Fujitsu Limited D/A conversion apparatus
JP2003309469A (ja) * 2002-04-12 2003-10-31 Thine Electronics Inc 半導体集積回路
US6642873B1 (en) * 2002-06-03 2003-11-04 Wensheng Vincent Kuang Multi-level D/A converter incorporated with multi-level quantizer in multi-bit sigma-delta A/D converter
US20110006939A1 (en) * 2009-07-07 2011-01-13 Nec Electronics Corporation D/A converter
CN102420610A (zh) * 2010-09-27 2012-04-18 飞思卡尔半导体公司 测试数模及模数转换器的方法
JP2012114820A (ja) * 2010-11-26 2012-06-14 Asahi Kasei Electronics Co Ltd 抵抗分圧型ｄ／ａコンバータ
US9083380B2 (en) * 2013-03-15 2015-07-14 Qualcomm Incorporated Dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
CN106330194A (zh) * 2016-08-15 2017-01-11 京东方科技集团股份有限公司 一种数模转换电路、显示面板及显示装置

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