DE102016111432B4

DE102016111432B4 - Mehrstufiger Digital-Analog-Wandler

Info

Publication number: DE102016111432B4
Application number: DE102016111432.4A
Authority: DE
Inventors: Dennis A. Dempsey
Original assignee: Analog Devices International ULC
Current assignee: Analog Devices International ULC
Priority date: 2015-07-01
Filing date: 2016-06-22
Publication date: 2022-01-27
Anticipated expiration: 2036-06-23
Also published as: TW201703440A; CN106330195A; DE102016111432A1; CN106330195B; US9407278B1; TWI596907B

Abstract

Mehrstufige Digital-Analog-Wandler(DAC)-Schaltung (100), die so ausgeführt ist, dass sie einen digitalen Eingangscode in einen analogen Ausgang umwandelt, wobei die Schaltung eine erste Stufe umfasst, die schaltbar mit einer Primärstufe (110) in jedem eines ersten DAC-Wegs und eines zweiten DAC-Wegs gekoppelt ist, wobei die erste Stufe eine Vielzahl von Impedanzelementen umfasst und wobei die Schaltung so ausgeführt ist, dass operativ durch ein Schalten der Vielzahl von Impedanzelementen über die Primärstufe (110) in dem ersten DAC-Weg eine erste Vielzahl (N1) von Zustandsänderungen geschaffen wird und durch ein Schalten der Vielzahl von Impedanzelementen über die Primärstufe (110) in dem zweiten DAC-Weg eine zweite Vielzahl (N1b) von Zustandsänderungen geschaffen wird, wobei die zweite Vielzahl, N1b, kleiner ist als die erste Vielzahl, N1, und wobei jeder des ersten DAC-Wegs und des zweiten DAC-Wegs mit einem gemeinsamen Ausgang der DAC-Schaltung gekoppelt ist und mindestens einer der DAC-Wege mit einem Interpolator gekoppelt ist, wobei der Interpolator eine weitere DAC-Stufe (120) für diesen Weg bereitstellt.

Description

GEBIET
Die vorliegende Erfindung betrifft einen Digital-Analog-Wandler, DAC, und insbesondere eine DAC-Architektur, die bei einem ersten Aspekt einen ersten und einen zweiten parallelen Weg durch den DAC bereitstellt, um eine Trennung in einen Grob- und einen Feinaspekt der DAC-Übertragungsfunktion zu ermöglichen. Bei einem weiteren Aspekt ist eine DAC-Architektur vorgesehen, die an einem Ausgang des DAC einen Interpolator umfasst, der so ausgelegt ist, dass er die Auflösung der gesamten DAC-Architektur durch Interpolieren innerhalb des Spannungsbereichs der DAC-Stufen, die dem Interpolator vorangehen, erweitert. Ein solcher Interpolator kann bei einem Verstärker und/oder Komparator zum Bieten eines oder mehrerer einer Pufferung des Ausgangs und/oder eines Vergleichs des DAC-Ausgangs mit Signalen von anderen Schaltungselementen verwendet werden. Die Merkmale des ersten und des zweiten Aspekts können unabhängig voneinander verwendet werden.
HINTERGRUND
Analoge Signale aus der realen Welt, wie z. B. Temperatur, Druck, Schall oder Bilder, werden routinemäßig in eine digitale Darstellung umgewandelt, die in modernen digitalen Systemen leicht verarbeitet werden kann. Bei vielen Systemen werden diese digitalen Informationen in eine analoge Form zurück umgewandelt, um einige Funktionen der realen Welt durchzuführen. Die Schaltungen, die diesen Schritt durchführen, sind Digital-Analog-Wandler (digital-to-analog converters - DACs), und ihre Ausgänge werden zum Treiben einer Vielzahl von Vorrichtungen verwendet. Lautsprecher, Videoanzeigen, Motoren, mechanische Servoeinrichtungen, Hochfrequenz- (radio frequency - RF-) Sender und Temperaturregler sind nur einige wenige unterschiedliche Beispiele. DACs werden häufig in digitale Systeme eingebaut, in denen Signale der realen Welt von Analog-Digital-Wandlern (analog-to-digital converters - ADCs) digitalisiert, verarbeitet und dann von DACs in eine analoge Form zurück umgewandelt werden.
Ein DAC erzeugt einen quantifizierten oder in einem diskreten Schritt produzierten analogen Ausgang in Reaktion auf einen binären digitalen Eingangscode, und der analoge Ausgang ist üblicherweise eine Spannung oder ein Strom. Zum Erzeugen des Ausgangs wird eine Referenzquantität oder ein Referenzpegel (normalerweise die vorgenannte Spannung oder der vorgenannte Strom) in binäre und/oder lineare Fraktionen aufgeteilt. Dann treibt der digitale Eingang Schalter, die eine zweckmäßige Anzahl dieser Fraktionen kombinieren, um einen Ausgang zu erzeugen. Die Anzahl und Größe der Fraktionen spiegeln die Anzahl von möglichen Eingangscodes wider, die eine Funktion der Wandlerauflösung oder der Anzahl von Bits (n) in dem Eingangscode ist. Für n Bits gibt es 2ⁿ mögliche Codes. Der analoge Ausgang des DAC-Ausgangs ist die digitale Fraktion, dargestellt als Verhältnis des digitalen Eingangscodes dividiert durch 2ⁿ (oder 2ⁿ-1 je nach verwendeter spezifischer Definition) mal analogem Referenzwert.
US 7 283 082 B1 zeigt einen String-DAC mit 2<M >String-Widerständen enthaltend eine Vielzahl von Schaltern, um entsprechend der Dekodierung eines M-Bit-MSB-Teilworts die Spannung über einem String-Widerstand selektiv an einen Interpolations-Sub-DAC zu koppeln, der sie entsprechend der Dekodierung eines N-Bit-Mittel-Teilworts interpoliert. Die Spannung über dem String-Widerstand wird entsprechend der Dekodierung eines N-Bit-Mittelteilwortes auf verschiedene Eingänge von 2<N >Differenztransistorpaaren eines Interpolationsverstärkers gemultiplext. Ein P-Bit-Delta-Sigma-Modulator erzeugt ein Delta-Sigma-moduliertes Signal gemäß einem P-Bit-LSB-Teilwort, um das Multiplexen von Spannungen an den Anschlüssen des String-Widerstands zu einem Eingang eines der Differenztransistorpaare zu steuern, das durch die Dekodierung des N-Bit-Mittelteilworts ausgewählt wurde, um einen Beitrag des ausgewählten Differenztransistorpaars zur Erzeugung einer Ausgangsspannung, die ein Wort mit den M-Bit-, N-Bit- und P-Bit-Teilwörtern darstellt, monoton zu mitteln.
KURZFASSUNG
Aufgabe der vorliegenden Erfindung ist es, die im Stand der Technik bekannten Probleme bei der Digital-zu-Analog Wandlung zu mindestens teilweise zu beheben. Die Aufgabe wird mit einer Digital-Analog-Wandler,- DAC-, Architektur gelöst, die gemäß der vorliegenden Lehre bereitgestellt wird. Gemäß der vorliegenden Lehre umfasst die DAC-Architektur mehrere Stufen, wobei jede Stufe so ausgeführt ist, dass sie eine spezifische Gruppe von Bits eines digitalen N-Bit-Worts umwandelt. Bei einem Aspekt wandelt eine erste Stufe eine Gruppe von Bits höherer Ordnung des digitalen N-Bit-Worts um, während eine zweite Stufe die restlichen Bits niedrigerer Ordnung umwandelt. Gemäß der vorliegenden Lehre können die erste und die zweite Stufe als parallele Wege zwischen einem Eingangsknotenpunkt des DAC und einem Ausgangsknotenpunkt des DAC vorgesehen sein. Dadurch wird ein Zweifach-Ausgang-DAC bereitgestellt.
Bei einem weiteren Aspekt der vorliegenden Lehre ist eine DAC-Architektur vorgesehen, die einen Verstärker umfasst, der mit einem Ausgang eines mehrstufigen DAC gekoppelt ist und so ausgeführt ist, dass er eine weitere DAC-Stufe für den mehrstufigen DAC vorsieht. Der Verstärker kann als Komparator ausgeführt sein, wobei ein Eingang in den Verstärker aus dem mehrstufigen DAC geliefert wird und dieser mit einem zweiten Eingang in den Verstärker verglichen wird, um einen quantifizierten Ausgang bereitzustellen.
In diesem Kontext kann der Ausdruck Verstärker, wie er im Kontext der vorliegenden Lehre verwendet wird, ein Operationsverstärker - Opamp - sein, oder er kann von einer oder mehreren Komponenten eines Operationsverstärkers gebildet sein. Dabei sei darauf hingewiesen, dass der Verstärker der vorliegenden Lehre nicht auf eine Operationsverstärkerimplementierung beschränkt ist, da andere Verstärkerschaltungsanordnungen, wie z. B. Transkonduktanzelemente, ebenfalls verwendet werden können. Das Signal, das aus einem Verstärker gemäß der vorliegenden Lehre ausgegeben wird, kann die gleiche Form wie das Signal, das in den Verstärker eingegeben wird, aufweisen oder nicht, wie z. B. einschließlich Spannung-zu-Strom-Umsetzungen oder umgekehrt.
Diese und weitere Merkmale werden bei Bezugnahme auf die folgenden beispielhaften Anordnungen besser verständlich, die dargelegt werden, um ein besseres Verständnis der vorliegenden Lehre zu ermöglichen, sie beschränken jedoch in keiner Weise den Schutzumfang auf das spezifisch Beschriebene.
Figurenliste

1 ist ein schematisches Blockschaltbild einer DAC-Architektur gemäß der vorliegenden Lehre.
2 zeigt eine Modifikation der Schaltung von 1 einschließlich einer Interpolations-DAC-Stufe.
3 zeigt einen Modus zum Betreiben einer Schaltung gemäß der Lehre von 2 zum Bereitstellen eines ersten Satzes von Zuständen.
4 zeigt einen optionalen Modus zum Betreiben einer Schaltung gemäß der Lehre von 2, der sinnvoll zum Bieten eines Übergangs von mehr als 1 LSB über die Multiplexeranordnung von DAC 1A verwendet werden kann.
5 zeigt einen Modus zum Betreiben einer Schaltung gemäß der Lehre von 2 zum Bereitstellen eines zweiten Satzes von Zuständen.
6 zeigt ein Beispiel eines Komparators, der am Ausgang eines DAC vorgesehen ist, gemäß der vorliegenden Lehre.
7 zeigt eine Modifikation der Schaltung von 6.
8 zeigt eine weitere Modifikation der Schaltung von 6.
9 zeigt eine DAC-Architektur mit einem ersten und einem zweiten parallelen DAC-Weg, die mit einem gepufferten Interpolator gekoppelt sind, gemäß der vorliegenden Lehre.

DETAILLIERTE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Lehre wird nun mit Bezug auf beispielhafte Anordnungen beschrieben, die in Form eines digitalen Multistring-Digital-Analog-Wandlers, DAC, implementiert sind.
DACs sind auf dem Sachgebiet bekannt, und Beispiele solcher DACs sind in der mitanhängigen US 13/841,516 beschrieben. Solche DACs liefern generell einen einzelnen Ausgang in Abhängigkeit von dem Eingangscode, der zu dem DAC geliefert wird. Bei anderen Konfigurationen wird ein gemeinsam genutzter erster Teil der Signalkette verwendet, jedoch ein divergierender oder gegabelter Ausgang geliefert, wobei ein erster und ein zweiter Ausgangskanal vorgesehen sind.
Digital-Analog-Wandler werden zum Umwandeln eines digitalen Eingangssignals in einen entsprechenden analogen Ausgang verwendet. Es werden bekannte DACs unter Verwendung von binären Übergängen implementiert, gemäß der vorliegenden Lehre gibt es jedoch keine einschränkende Anforderung für solche binären Übergänge, obwohl die Schaltungen in diesem Kontext beschrieben werden. Daher sollten dort, wo sich die vorliegende Lehre auf MSB- und LSB-Übergänge bezieht, die typischerweise im Kontext einer binären Zustandsveränderung, welche spezifische Details eines digitalen Eingangscodes widerspiegeln, ausgelegt wird, im Kontext der vorliegenden Lehre diese allgemeiner als Zustandsveränderungen, die nicht notwendigerweise einen binären Übergang darstellen, ausgelegt werden.
Es sei darauf hingewiesen, dass ein Multistring-DAC ferner als mehrstufiger DAC angesehen werden kann, wobei jede Stufe einen String von Impedanzelementen umfasst. Bei einem solchen Multistring-Wandler wird bei einer ersten Stufe ein erster String zum Umwandeln einer Gruppe von Bits höherer Ordnung eines digitalen N-Bit-Worts verwendet und wird bei einer zweiten Stufe ein zweiter String zum Dekodieren der übrigen Bits niedrigerer Ordnung verwendet. Im Kontext des Folgenden, das dargelegt wird, um einem Fachmann ein besseres Verständnis der Merkmale und Nutzen einer Anordnung gemäß der vorliegenden Lehre zu ermöglichen, wird jeder der Strings mit Bezug auf eine beispielhafte Implementierung unter Verwendung von Widerstandselementen beschrieben. Es sei darauf hingewiesen, dass die Widerstandselemente ein Beispiel des Typs von Impedanzelement sind, das verwendet werden kann, und nicht beabsichtigt ist, dass die vorliegende Lehre auf eine Implementierung beschränkt ist, bei der ausschließlich Widerstandselemente als Impedanzelemente verwendet werden. In dieser Hinsicht sei darauf hingewiesen, dass Widerstandselemente ein bevorzugter Typ von Impedanzelement sein können, insbesondere bei Szenarien, bei denen die Spannung über den String hoch ist - wie z. B. bei dem String, der mit den Referenzanschlüssen des Wandlers gekoppelt ist. Bei anderen Strings, bei denen die Spannung relativ klein ist, können auch andere Elemente, wie z. B. MOS-Vorrichtungen, verwendet werden. Die vorliegende Lehre darf daher nicht als Einschränkung auf einen Mehr-Widerstandselement-String-DAC ausgelegt werden.
Die Referenzanschlüsse sind typischerweise mit dem ersten String gekoppelt, und das folgende Beispiel stellt ein spezifisches Beispiel einer Spannungsquelle dar. Es ist für Fachleute auf dem Sachgebiet ersichtlich, dass der Ausdruck Spannungsquelle dazu vorgesehen ist, eine aktive Spannungsversorgung, einen Spannungspuffer oder eine Stromquelle zu definieren, die/der mit anderen Schaltungselementen gekoppelt ist und so ausgeführt ist, dass sie/er eine Zielspannung liefert. Es sei darauf hingewiesen, dass ein Reihenwiderstand zwischen einem Referenzanschluss und einer Spannungs- oder Stromquelle verwendet werden kann und solche Modifikationen oder Konfigurationen für Durchschnittsfachleute auf dem Sachgebiet offensichtlich sind. Es sei darauf hingewiesen, dass innerhalb dieser allgemeinen Definition die vorliegende Lehre nicht auf eine spezifische Konfiguration beschränkt werden darf, und daher die Verwendung des Ausdrucks Referenzanschluss.
1 zeigt in Form eines Blockschaltbilds ein Beispiel eines Multistring-Digital-Analog-Wandlers, DAC, 100 gemäß der vorliegenden Lehre. Der DAC umfasst einen ersten DAC-String 110 mit einer Vielzahl von Impedanzelementen R1. Der erste String 110 ist mit Referenzanschlüssen oder -knotenpunkten gekoppelt, bei diesem spezifischen Beispiel mit Referenzanschlüssen, die von einer Spannungsquelle an einem ersten 111 und einem zweiten 112 Referenzknotenpunkt bereitgestellt werden und jeweils als Refl und Ref2 bezeichnet sind. Der erste String 110 stellt Elemente einer ersten Stufe des DAC 100 bereit.
Bei der schematischen Darstellung von 1 sind die Referenzknotenpunkte einfach als erste und zweite Referenz dargestellt. Es sei darauf hingewiesen, dass diese in Form eines Referenzknotenpunkts mit positiver und mit negativer Spannung bereitgestellt werden können oder tatsächlich gegebenenfalls unterschiedliche Potenziale vorgesehen sein können. Es versteht sich, dass Referenzknotenpunkte von Spannungsquellen/-puffern/-folgern getrieben werden können oder mit passiven oder aktiven Netzen gekoppelt sein können und dass diese als Subteil einer Schaltung auf hoher Ebene implementiert sein können und dass bei der vorliegenden Lehre nicht vorgesehen ist, dass diese auf eine spezifische Implementierung beschränkt sind.
Bei einer bekannten DAC-Anordnung wäre der erste String mit einer einzelnen zweiten Stufe gekoppelt, und wenn es notwendig ist, dass der DAC N Zustandsänderungen bewirkt, wird ein großer Teil dieser Veränderungen, N1, durch Schalten einer Spannung hervorgerufen, die über mindestens eines der Impedanzelemente in dem ersten String 110 über einen Satz von Impedanzelementen, welche in einem zweiten String vorgesehen sind, erzeugt wird. Eine zweite Anzahl von Zuständen N2 würde durch Schalten von Elementen in der zweiten Stufe hervorgerufen, und so weiter. Jede dieser Stufen wäre in einer Reihenschaltung vorgesehen.
Im Gegensatz dazu stellt die vorliegende Lehre zwei parallele Wege aus dem ersten String 110 bereit, wobei sich der erste und der zweite Weg hinsichtlich seiner jeweiligen Auflösung voneinander unterscheiden. Ein erster Weg wird durch Koppeln eines ersten Satzes von Impedanzelementen, die von einer DACIA-Stufe 115 bereitgestellt werden, mit dem ersten String 110 geschaffen, und ein zweiter Weg wird durch Koppeln eines zweiten Satzes von Impedanzelementen, die von einer DAC1B-Stufe 116 bereitgestellt werden, mit dem ersten String 110 geschaffen. Der Weg aus dem ersten String durch jede dieser DAC1A- und DAC1B-Stufen kann unabhängig von dem Weg durch die andere der DAC1B- und DACIA-Stufe geschaltet werden. Jede der DAC1A- und DAC1B-Stufe kann als Intrastring-Multiplexer angesehen werden, dessen Schalten in Kombination mit den Impedanzelementen, die in dem ersten String 110 definiert sind, zum Schaffen einer definierten Anzahl von Zuständen verwendet wird. DAC1A und DAC1B definieren jeweils eine Primärstufe in jedes eines ersten DAC-Wegs und eines zweiten DAC-Wegs, wobei der erste und der zweite DAC-Weg so angeordnet sind, dass sie mit demselben String 110 und ferner mit einem gemeinsamen Knotenpunkt gekoppelt sind, nachstehend als Gain-Block 130 beschrieben.
Die Schaltung ist so ausgeführt, dass durch ein Schalten der Vielzahl von Impedanzelementen über die Primärstufe in dem ersten DAC-Weg eine erste Vielzahl von N1 Zustandsänderungen geschaffen wird und durch ein Schalten der Vielzahl von Impedanzelementen über die Primärstufe in dem zweiten DAC-Weg eine zweite Vielzahl von N1b Zustandsänderungen geschaffen wird, wobei die zweite Vielzahl N1b kleiner ist als die erste Vielzahl N1. Jeder des ersten DAC-Wegs und des zweiten DAC-Wegs ist mit einem gemeinsamen Ausgang 130 der DAC-Schaltung 100 gekoppelt.
Wie oben detailliert dargelegt worden ist, weist die DAC1A-Stufe typischerweise eine größere Auflösung auf als diejenige, die von der DAC1B-Stufe geboten wird. Bei dem Beispiel von 1 handelt es sich bei einer beispielhaften Anzahl darum, dass DAC1A 32 Impedanzelemente (N1=32) aufweist, während DAC1B 2 Impedanzelemente (N1b=2) aufweist. Auf diese Weise wird durch die Verwendung des ersten Wegs durch die DAC1A-Stufe eine grobe Übertragungsfunktion geboten und wird durch die Verwendung des zweiten Wegs durch die DAC1B-Stufe eine feinere Übertragungsfunktion geboten.
Wie oben erläutert worden ist, sei darauf hingewiesen, dass jede der DAC1A- und der DAC1B-Stufe eine Multiplexierfunktion bietet, die in Kombination mit den Impedanzelementen des ersten Strings 110 so verwendet wird, dass Codeveränderungen dadurch durchgeführt werden, dass eine Kombination aus einem oder beiden von DAC1A und DAC1B relativ zu einzelnen Impedanzelementen des ersten Strings 110 geschaltet wird. Jedes der Vielzahl von Impedanzelementen innerhalb von DAC1A und DAC1B ist als Impedanznetz ausgeführt, das seine eigene Netzimpedanz aufweist. Es sei darauf hingewiesen, dass die spezifischen Details der Impedanzelemente Widerstandselement-String-Architekturen oder einen anderen Typ von DAC-Impedanz-Architekturen aufweisen können, wie für Fachleute auf dem Sachgebiet ersichtlich ist.
Die DACIA-Stufe kann auf eine Weise, die für Durchschnittsfachleute auf dem Sachgebiet ersichtlich ist, mit aufeinanderfolgenden DAC-Stufen seriell gekoppelt sein. Jede dieser aufeinanderfolgenden DAC-Stufen bietet typischerweise eine feinere Abstimmung der Übertragungsfunktion. Bei dem Beispiel von 1 ist DAC1A mit einer DAC-Stufe, DAC2, 120, gekoppelt, die mit einem Satz von 25 Impedanzelementen (N2=25) versehen ist. Es sei jedoch darauf hingewiesen, dass die Anzahl von Impedanzelementen, die in jeder der DAC-Stufen vorgesehen sind, auf die Anzahl der Bitauflösung bezogen ist, die von der Architektur als Ganzes gefordert wird. Auf diese Weise ist jede der Vielzahl von DAC-Stufen so ausgeführt, dass sie eine Anzahl von Zustandsänderungen schafft. Bei bestimmten Konfigurationen, wie z. B. denjenigen, die in 1 gezeigt sind, und dem 12-Bit-Beispiel von 2, weist mindestens eine der aufeinanderfolgenden Stufen der Vielzahl von DAC-Stufen eine höhere Auflösung auf als eine vorhergehende Stufe.
Im Gegensatz dazu umgeht die DAC1B-Stufe typischerweise aufeinanderfolgende Sätze von Impedanzelementen, da die von der DAC1B-Stufe gebotenen Auflösung als feine Auflösung vorgesehen ist. Die Ausgänge der DAC1B-Stufe sind Pegel, die von einer Kombination aus Laden von DAC1B der DAC2-Schaltungsanordnung und Schalten dieses Ladens zum Erreichen eines gewünschten LSB-Ladeeffekts bereitgestellt werden. Auf diese Weise kann der Gesamtausgang des DAC durch ein Laden der Primärstufe 110, wie es durch den ersten parallelen Weg - DAC1A, DAC2 - während des Schaltens des zweiten DAC-Wegs durchgeführt wird, das von DAC1B vorgesehen ist, bereitgestellt werden. Jeder der zwei Wege kann so betrachtet werden, dass er eine zu dem jeweils anderen komplementäre Rolle beim Vereinfachen einzelner Codes, wie es von der DAC-Architektur gefordert wird, spielt.
Der Weg aus dem DAC1B-Ausgang ist typischerweise mit einem Weg gekoppelt, der an einer sämtlichen Sätzen von Impedanz-Strings nachgeschalteten Stelle aus dem DAC1A-Ausgang kommt. Durch Verknüpfen der zwei Wege an einem Ausgangsblock 130 ist die gesamte DAC-Architektur eine solche, die einen mehrstufigen Multistring-DAC bereitstellt, der einen ersten 135 Ausgang und einen zweiten 136 Ausgang bietet, die dann mit dem Ausgangsblock 130 der DAC-Architektur gekoppelt werden. Auf diese Weise ist jeder des ersten DAC-Wegs und des zweiten DAC-Wegs mit einem gemeinsamen Ausgangsblock der DAC-Schaltung gekoppelt.
Der Ausgangsblock stellt einen Gain-Block bereit. Der Gain-Block nimmt einen ersten 135 und einen zweiten 136 analogen Spannungseingang auf. Die Differenz zwischen diesen zwei Eingängen wird dann einem Gain unterzogen und als Ausgang der DAC-Architektur bereitgestellt. Dieser Ausgang kann ein unsymmetrischer Ausgang gemäß dem dargestellten Beispiel sein oder kann ein Differenzausgang sein. Dieser Gain-Block kann als Komparator ausgeführt sein, und wenn er so ausgeführt ist, wird dieser Ausgang in quantifizierter digitaler Form bereitgestellt. Der Gain-Block kann ferner als Verstärker ausgeführt sein, und wenn er so ausgeführt ist, wird der Ausgang als analoger Ausgang bereitgestellt, dessen Wert von dem ersten und dem zweiten Eingang abhängig ist - wie für Durchschnittsfachleute auf dem Sachgebiet ersichtlich ist. Der Gain-Block, wenn er entweder als Verstärker- oder Komparatorkonfiguration vorgesehen ist, kann ferner eine Interpolatorfunktion aufweisen, die ein Bereitstellen von weiteren Sätzen von programmierbaren Konfigurationen erleichtert, welche sinnvollerweise beim Bieten der DAC-Übertragungsfunktion verwendet werden können. Tatsächlich bietet dieser Interpolator eine weitere DAC-Stufe für jeden des ersten DAC-Wegs und des zweiten DAC-Wegs. Wie in der schematischen Darstellung von 1 gezeigt ist, kann der Gain-Block mit dem ersten und dem zweiten Ausgang aus jedem des ersten DAC-Wegs und des zweiten DAC-Wegs gekoppelt sein. Bei anderen Konfigurationen kann der Gain-Block 130 nur mit einem Ausgang entweder aus dem ersten DAC-Weg oder dem zweiten DAC-Weg gekoppelt sein.
2 zeigt ein Beispiel des Typs von Ausgangsblock, der mit dem ersten 135 und dem zweiten 136 Ausgang des DAC von 1 gekoppelt sein kann. Bei dieser Anordnung des Gain-Blocks werden spezifische Details eines Interpolatorblocks detailliert dargelegt. Es sei darauf hingewiesen, dass dann, wenn eine Interpolationsfunktion geboten wird, eine DAC-Funktion ebenfalls vorgesehen ist und der Interpolatorblock bei diesem Beispiel eine sequenzielle Stufe der DAC-Architektur für die DAC-Stufen in jedem des ersten DAC-Wegs und des zweiten DAC-Wegs bereitstellt. Jeder des ersten und des zweiten Ausgangs aus dem ersten DAC-Weg bzw. dem zweiten DAC-Weg wird selektiv mit dieser DAC-Stufe gekoppelt, die eine weitere Komponente der gesamten DAC-Übertragungsfunktion bereitstellt. Es sei darauf hingewiesen, dass diese schematische Darstellung ein Beispiel dafür zeigt, wie eine Interpolation im Kontext der vorliegenden Lehre bereitgestellt werden kann, andere Interpolationsschaltungsanordnungen und -konfigurationen können jedoch gleichermaßen unter Verwendung von bekannten Architekturen verwendet werden, wie es für Fachleute auf dem Sachgebiet ersichtlich ist. Es sei darauf hingewiesen, dass die Interpolation von einem gemeinsamen Element, wie z. B. dem identifizierten DAC3, geboten werden kann oder von zusätzlichen oder alterativen Interpolationselementen geboten werden kann, die so ausgeführt sind, dass sie N4 Zustände schaffen, wie nachstehend beschrieben wird.
Bei dieser Konfiguration von 2, die eine 12-Bit-DAC-Architektur bereitstellt, verringert sich die Anzahl von Zuständen, welche von jeder Stufe geschaffen werden, bei sukzessiven Stufen von 32 auf 25 auf 5. Bei einer weiteren Konfiguration, zum Beispiel einer solchen, die in einer 10-Bit-DAC-Architektur verwendet werden kann, kann die Anzahl von Zuständen 8 in einer ersten Stufe, 25 in einer zweiten Stufe und 5 in einer dritten Stufe sein. Bei einer weiteren Konfiguration, die sinnvollerweise in einem DAC mit einer Auflösung von ungefähr 7 Bit verwendet werden kann, kann die Anzahl von Zuständen, die von jeder Stufe geschaffen werden, 5 in einer ersten Stufe, 5 in einer zweiten Stufe und 5 in einer dritten Stufe sein. Daher stellen DAC-Architekturen mit höherer Auflösung zwar typischerweise sukzessive Stufen mit einer niedrigeren Auflösung bereit, bei der vorliegenden Lehre werden jedoch Architekturen vorgesehen und bereitgestellt, die nicht so definiert sind. Es sei daher darauf hingewiesen, dass durch geeignetes Konfigurieren der Anzahl von Widerstandselementen, die in jeder Konfiguration schaltbar sind, ein gemeinsamer Kern zum Bereitstellen von Architekturen mit variierenden Bits verwendet werden kann. Da sich die Anzahl von Impedanzelementen, die bei Konfigurationen gemäß der vorliegenden Lehre erforderlich sind, relativ zu bekannten DAC-Architekturen verringert, sei darauf hingewiesen, dass gegebenenfalls eine Redundanz sinnvollerweise zum Unterstützen der Auslegungskonfiguration und/oder -optimierung verwendet werden kann.
Es ist ersichtlich, dass es separate Ausgangsmultiplexer für jeden von DAC2 und DAC1B in den dargestellten separaten Wegen gibt, die in 2 gezeigt sind. DAC2 weist einen Differenzausgang auf, der einen Zielbereich für die Interpolation mittels der DAC3-Interpolationsstufe bereitstellt. DAC1B stellt ebenfalls einen Ausgang zu DAC3 bereit, dieser Ausgang wird jedoch nicht interpoliert, sondern wird stattdessen gepuffert und kann als Äquivalent zu dem Wert der Interpolatorfunktionalität angesehen werden, die von DAC3 bei einer von Vollaussteuerung bis Nullaussteuerung geboten wird. In dem Blockschaltbild von 2 werden zwei Ausgänge beschrieben, da es vorteilhaft ist, einen ausgewählten einen der Interpolatoreingänge zum Maximieren des Schaltens von vorübergehenden Glitches zwischen einer DAC2- und einer DAC1B-Operation für benachbarte DAC-Codes zu verwenden.
Es sei darauf hingewiesen, dass bei einer solchen Konfiguration ein Schalten der DAC1B-Stufe zum Erzeugen von N1*2 Zuständen, die aus (N1-1)*2 + 1 hochohmiger Veränderung + 1 Vollaussteuerungs-Zustandsveränderung gebildet ist, verwendet werden kann. Es sei darauf hingewiesen, dass (N1-1)*2 aus der Tatsache abgeleitet ist, dass es zwei LSB-Konfigurationen gibt, die an den Knotenpunkten zwischen den N Widerstandselementen, d. h. N-1 Knotenpunkten, vorgesehen sind, was (N-1)*2 LSBs ergibt. Jeder der zwei Endanschlüsse für Nullaussteuerung und Vollaussteuerung bietet nur ein LSB, das ein statischer LSB-Wert ist, mit dem Ergebnis, dass die Zustände, die DAC1B insgesamt bietet = (N1-1)*2+2 = N1*2 sind.
Die Interpolationsfunktion in Kombination mit DAC2 kann N2*N3+1 Zustände bieten - es sei darauf hingewiesen, dass dieser zusätzliche Zustand aus der Tatsache abgeleitet ist, dass es einen weiteren Zustand gibt, der am Ende des Strings von N2*N3 Elementen vorgesehen ist, analog zu der Tatsache, dass eine Reihe von N Widerstandselementen N+1 Knotenpunkte aufweist. Es sei darauf hingewiesen, dass eine Auflösung von (N2*N3+1) für jedes Impedanzelement in dem ersten String erreicht wird und somit die Gesamtanzahl von Zuständen, die von der Kombination aus erstem String, DAC2 und Interpolation geschaffen wird, N1*(N2*N3+1) ist.
Die DAC3-Interpolation kann ferner zum Schaffen einer zusätzlichen Anzahl von Zuständen durch Interpolieren innerhalb des Intrastring-Multiplexers verwendet werden, die von DAC1A bereitgestellt werden, um N4 Zustände zu schaffen. Wenn diese optionale Interpolationsoperation vorgesehen ist, dann kann die Anzahl von Zuständen, die vorgesehen sein können, äquivalent zu N4*LSB sein. Durch das Vorsehen einer solchen optionalen Anordnung wird eine Vierstufenmodus-DAC-Architektur geschaffen, die sinnvollerweise in Konfigurationen verwendet werden kann, bei denen die erforderliche Anzahl von Zuständen N4 größer als oder gleich 0 ist. Wenn N4 gleich null ist, wird der Nutzen dieser optionalen Interpolation negiert.
Auf diese Weise erkennt ein Fachmann, dass die Gesamtanzahl von Zuständen, NZuständen, die von dieser DAC-Architektur bereitgestellt werden, N1*(N2*N3+3) + 2*N1*N4 ist. Diese Gesamtanzahl von Codes kann ferner als N1*(N2*N3+1) + 2*N1*(N4+1) ausgedrückt werden, wobei die erste Gruppe von Termen die Anzahl von Zuständen darstellt, die durch Interpolation über Impedanzen in dem zweiten String bereitgestellt werden, und die zweite Gruppe von Termen die Anzahl von Zuständen darstellt, die in dem Intrastring-MPX-Spannungsbereich (dem letzten N4-Term) und auf der DAC1-Seite (der letzte +1-Term) des Intrastring-MPX erreicht werden.
Es versteht sich, dass N1 und N2 größer als null sind typischerweise viel größer als 1 sind. Die Anzahl von Zuständen N3 ist diejenige Anzahl, die von dem Interpolationselement DAC3 bereitgestellt wird, einschließlich derjenigen Anzahl von Zuständen, die bereitgestellt werden können, wenn bei Verwendung mit DAC1 und DAC2 DAC3 bei Null- und Vollaussteuerung betrieben wird. Es sei darauf hingewiesen, dass die Anzahl von Zuständen, die tatsächlich von N3 gewünscht wird, dessen Betriebsmodus bestimmt. Zum Beispiel arbeitet dann, wenn N3=2 ist, der Gainblock 130 effektiv als Multiplexer, der nur von Null- bis Vollaussteuerung arbeitet. Für Interpolationsmodi N3>2 und zum Bereitstellen einer moderaten bis hohen Auflösung ist es wünschenswert, das N3»2 ist. Es sei darauf hingewiesen, dass auf diese Weise die spezifischen Details von N3 innerhalb eines praktikablen oberen Bereichs optimiert werden, der von den Präzisions- und Auslegungsanforderungen dieses Interpolationssubblocks gesetzt wird.
Wie oben diskutiert worden ist, kann eine Architektur gemäß der vorliegenden Lehre so ausgeführt sein, dass sie eine weitere Anzahl N4 von Zuständen bereitstellt, die durch Interpolieren innerhalb des Intrastring-Netzes von DAC1A realisiert werden können. Bei Anwendung wird dabei auf vorteilhafte Weise derselbe Interpolatorblock DAC3 verwendet, um weitere Schaltungsanordnungen zu minimieren. Im Hinblick auf eine einfachere Erläuterung wird ein einzelnes DAC3-Element in den Figuren dargestellt, es sei jedoch darauf hingewiesen, dass dort, wo dieses Element DAC3 N3 oder N4 Zustände bereitstellt, dieses von demselben oder einem anderen interpolierenden DAC bereitgestellt werden kann. Somit darf die schematische Darstellung nicht als Einschränkung der Schaltungsanordnung auf ein einzelnes DAC3-Element, das eine Zweifach-Funktionalität bei der Bereitstellung der N3 und der N4 Zustände bietet, verstanden werden.
Wenn N4 gleich null ist, gibt es keine Interpolation innerhalb des Intrastring-Netzes von DAC1A. Wenn die Anzahl von Zuständen N4 größer als null ist, werden diese N4 Zustände durch Interpolieren innerhalb des Spannungsbereichs des Intrastring-Multiplexers DAC1A geschaffen. Eine solche Interpolation kann als von zwei unterschiedlichen möglichen Konfigurationen abgeleitet betrachtet werden.
Bei einer ersten Konfiguration N3>1 bietet das DAC3-Element eine Interpolation innerhalb des Spannungsbereichs, der von dem DAC1A-DAC2-Weg definiert wird.
Eine solche Anordnung kann bei N4=0 verwendet werden, und in diesem Fall gibt es keine Interpolation innerhalb des Intrastring-Netzes von DAC1A. Wenn N4>0 ist, ist eine Interpolation innerhalb des Intrastring-Netzes vorgesehen. Bei einer zweiten Konfiguration, bei der N3=1 ist und N4>0 ist, dient der Ausgangs-Gain-Block 130 als nichtinterpolierender Puffer und ist eine Interpolation innerhalb des Intrastring-Netzes von DAC1A vorgesehen. Diese kann dadurch vorgesehen sein, dass das DAC3-Element innerhalb des Spannungsbereichs des Intrastring-Netzes interpoliert, oder kann durch ein separates interpolierendes Element vorgesehen sein, das so ausgeführt ist, dass es die gewünschte Anzahl von N4 Zuständen bietet.
Wo vorgesehen, kann die N4-Interpolation typischerweise zum Erreichen von 2*N1*N4 Zuständen unter Verwendung des gleichen konsistenten Interpolationspegels versus ausgewähltem (ausgewählten) Knotenpunkt(en) in dem DAC-String 110 sowohl oberhalb als auch unterhalb jedes R1-Knotenpunkt-Übergangs verwendet werden, und eine solche Anordnung wird bevorzugt, da sie zu einer geringeren Komplexität der Schaltungsanordnung führt. Es versteht sich jedoch, dass es möglich ist, N4 oberhalb versus unterhalb des R1-Knotenpunkt-Übergangs und entlang des DAC-Strings 110 zu variieren, und sofern nichts Anderes angegeben ist, ist eine Beschränkung auf eine spezifische Implementierung nicht vorgesehen.
Auf im Wesentlichen gleiche Weise ist N3 typischerweise konsistent und für jede angepasste Einheitsimpedanz in dem String DAC2 gleich. Es sei jedoch darauf hingewiesen, dass es nicht erforderlich ist, dass der DAC2-String exakt mit den Einheitswiderstandselementen übereinstimmt, z. B. können sie positive ganzzahlige Mehrfache sein, und es ist nicht erforderlich, dass die Interpolation versus DAC2-Impedanzelementen konsistent ist, obwohl dies eine bevorzugte Anordnung ist.
Unabhängig von der Implementierung, bei der diese Interpolationsmodi gewünscht sind, kann die Impedanz des DAC1A-Netzes so ausgelegt sein, dass: $Ron (DAC1A - Netz) = (N4 + 1) * R1,$
Wobei R1 die Impedanz der einzelnen Impedanzelemente R1 ist, die in dem ersten String 110 identifiziert werden. Wenn die DACIA-Netz-Interpolation nicht gewünscht ist, wie es vorgesehen ist, wenn N4=0 ist, wird diese Beziehung reduziert auf: $Ron (DAC1A - Netz) = R1$
Die Anzahl von Codes, die durch die Intrastring-Interpolation geschaffen werden = 2*N4*(N1-2)+2*N1 = 2*N4*N1.
Es kann sinnvoll sein, N4 zum Komplementieren der Wahl von N3 auszuwählen, so dass die DAC3-Funktionalität ohne zusätzliche Anforderungen wiederverwendet werden kann, wobei N4 (max)=N3-1 und N4 vorzugsweise als Faktor von (N3-1) ausgewählt wird.
Der Energieverbrauch der gesamten Architektur wird anhand der Beziehung bestimmt: $Iref = Vref/ (N1*R1)$
$Energie = {Vref}^{2} (N1*R1)$
Wobei Vref die Spannung zwischen den zwei Ref-Anschlüssen Ref1 und Ref2 ist und Iref der Strom ist, der durch den Widerstandselement-String 110 fließt. Die Wahl von Vref, der Auflösung N1 der ersten Stufe, des R1-Einheits-Widerstandselement-Werts und des Energieverbrauchs betrifft in Wechselbeziehung stehende Auslegungsvariable, die auf der Basis von Kriterien optimiert oder ausgewählt werden können, die für Fachleute auf dem Sachgebiet ersichtlich sind. Zum Beispiel ist die Wahl einer Maximierung des Werts von Vref gut für den Rauschabstand, sie wird jedoch durch Erwägungen bezüglich des Versorgungsbereichs und praktischer Verfügbarkeit eingeschränkt. Die Wahl der N1-Auflösung wird von der Architekturoptimierung diktiert, und folglich ist der Wert von R1 generell am flexibelsten, da er geringeren Einschränkungen ausgesetzt ist als Vref und N1 und somit normalerweise die Variable ist, die am einfachsten und flexibelsten zu optimieren ist. Obwohl darauf hingewiesen sei, dass die Größe und die Layout-Konfigurationen diese Auswahl von R1 beeinflussen können, verringert sich generell der Grad an Auslegungsflexibilität von R1 zu Vref zu N1 zu Iref. Bei Anwendungen mit ultraniedriger Energie, bei denen der Energieverbrauch ein Kernziel ist, ist eine Maximierung eines N1*R1-Widerstands wünschenswert und wird die Grenze des Energieverbrauchs von Einschränkungen durch Leckagen über die Betriebsbedingungen diktiert. Hinsichtlich der schematischen Darstellung von 1 sei darauf hingewiesen, dass der Ausgangblock 130 einen Gain-Block bereitstellt, der sinnvollerweise so ausgeführt sein kann, dass er eine oder beide einer Interpolations- und Komparatorfunktionalität bietet. Bei einer solchen Anordnung sei darauf hingewiesen, dass diese zwar auf vorteilhafte Weise bei einem DAC verwendet werden kann, bei dem parallele Wege aus der ersten Stufe zu dem Ausgangsblock gemäß der Anordnung von 1 enthalten sind, dieser Ausgangs-Gain-Block jedoch auch sinnvollerweise bei unterschiedlichen mehrstufigen DAC-Konfigurationen verwendet werden kann.
3, 4 und 5 zeigen in schematischer Form, wie eine Architektur, wie z. B. diejenige, die in 2 gezeigt ist, so angeordnet sein kann, dass sie einen von vier Betriebsmodi bietet. Bei einer ersten Konfiguration, die in 3 gezeigt ist, interpoliert der interne DAC, DAC3, über ausgewählte Impedanzelemente innerhalb des DAC2-Blocks und bietet eine Anzahl von Übergängen, die anhand von N3* LSBs für jedes DAC2-Impedanzelement bestimmt wird.
Bei der Anordnung von 4, die eine optionale Interpolationsoperation ist, wird DAC3 zum Interpolieren innerhalb des Spannungsbereichs des Intrastring-Multiplexers verwendet, der von DAC1A bereitgestellt wird, und dies entspricht dem oben dargelegten Szenario, bei dem N4 größer ist als null. Die Anzahl von LSBs, die durch die Interpolation in diesem Intrastring-Netz bereitgestellt werden können, wird von dem Wert von N4 definiert. In dieser schematischen Darstellung wird der Knotenpunkt 135 mittels des Multiplexers von DAC1A über DAC2 getrieben. Obwohl eine Kopplung mit einer unteren Eingangsleitung zu dem Multiplexer gezeigt ist, sei darauf hingewiesen, dass auch eine Kopplung mit einer oberen Eingangsleitung vorgesehen sein kann.
Bei der Anordnung von 5 gibt es keine Interpolation, die von DAC3 geboten wird, und eine solche Konfiguration umfasst DAC3 bei Vollaussteuerung oder Nullaussteuerung. Der DAC1A-Knotenpunkt wird von einer Kombination aus DAC2 und dem Ein-Widerstand des Multiplexernetzes, die von DAC1A bereitgestellt wird, hochgezogen. Auch hier wird auf im Wesentlichen gleiche Weise wie bei 4, in der die Kopplung mit einer unteren Leitung erfolgte, wenn DAC3 mit dem anderen Eingangsknotenpunkt gekoppelt ist, der DAC1-Knotenpunkt heruntergezogen. Es sei darauf hingewiesen, dass die schematischen Konfigurationen von 4 und 5 oberflächlich betrachtet im Layout im Wesentlichen gleich sind. Ein signifikanter Unterschied beim Betrieb besteht darin, dass in 5 der Interpolator DAC3 so ausgeführt ist, dass er bei den Übergangscodes bei Vollaussteuerung oder Nullaussteuerung arbeitet. Bei diesen Szenarien kann der Knotenpunkt 135 immer noch mit DAC3 gekoppelt sein - wie in gestichelten Linien gezeigt ist - um sicherzustellen, dass DAC3 seinen stationären DC-Betrieb aufrechterhält und Übergangs-Glitches und andere Leistungscharakteristiken minimiert, jedoch nicht zum Definieren der Ausgangsspannung in Reaktion auf sich verändernde Eingangscodes dient.
6 zeigt ein Beispiel einer Ausgangsstufe 130, bei der ein Gain-Block, wie z. B. der mit Bezug auf 1 und 2 beschriebene, enthalten ist und der so ausgelegt ist, dass er eine Vergleichsfunktion bietet. Ein DAC-Block 300 stellt einen Eingang in diesen Gain-Block 130 bereit. Es sei darauf hingewiesen, dass dieser DAC-Block 130 dazu vorgesehen ist, dazulegen, dass jede mehrstufige DAC-Anordnung sinnvollerweise zum Bereitstellen eines Eingangs in die Ausgangsstufe 130 verwendet werden kann.
Bei dieser schematischen Darstellung umfasst der Gain-Block einen Verstärker 310 und ist der DAC-Eingang an einem ersten Eingang in den Verstärker 310 vorgesehen. Ein zweiter Eingang in den Verstärker ist mit einem Erfassungsnetz 320 gekoppelt. Bei dieser Konfiguration können ein erster 321 und ein zweiter 322 Erfassungseingang einzeln oder kollektiv in ein Erfassungsnetz geschaltet werden, um mehrere rekonfigurierbare Kanäle zu bereitzustellen. Es sei ferner darauf hingewiesen, dass durch Ermöglichen einer Rekonfiguration des Erfassungsnetzes der Verstärkerausgang ebenfalls rekonfigurierbar ist. Bei dem Beispiel von 6 ist in einem der Erfassungseingänge ein Gain-Faktor-Element „H“ enthalten, und Durchschnittsfachleute auf dem Sachgebiet erkennen, dass dies eine bekannte Bezeichnung ist, die zum Darstellen des Rückkopplungsfaktors verwendet wird, wie es in der Steuerungstheorie gängig ist.
Es sei darauf hingewiesen, dass diese schematische Darstellung eine beispielhafte Implementierung ist, die ein unsymmetrisches Beispiel ist, das jedoch gleichermaßen in einen Differenzknotenpunkt implementiert werden kann. Es versteht sich, dass bei Modifikationen an der gezeigten Darstellung mehrere hoch- und/oder niederohmige Wege enthalten sein können. Es ist ferner möglich, eine DAC-Funktion innerhalb eines oder mehrerer der Erfassungswege 321, 322 vorzusehen.
7 zeigt eine weitere Konfiguration, bei der eine DAC-Funktionalität in dem Verstärker enthalten ist. Bei dieser Konfiguration können einer oder beide der Erfassungswege entfallen oder aktiviert sein. Der Erfassungsweg stellt einen ersten Eingang in den Verstärker bereit, und der DAC 100 stellt einen zweiten Eingang bereit, der dann mit einem internen DAC 400 gekoppelt wird, welcher in dem Verstärker vorgesehen ist. Dieser interne DAC 400 stellt eine weitere DAC-Stufe für den DAC 100 bereit, und der Ausgang des Verstärkers ist eine Kombination der Operation der DAC-Elemente mit einem Eingang aus dem Erfassungsnetz. Es sei darauf hingewiesen, dass die Anordnung von 7 und auf im Wesentlichen gleiche Weise von 6 mit anderen Eingängen als dem dargestellten Erfassungsnetz verwendet werden kann. Zum Beispiel kann, wie in 8 gezeigt ist, eine einfache Rückkopplungsschleife 500 zwischen dem Ausgang des Verstärkers 310 und dem zweiten Eingang vorgesehen sein, um eine Vergleichsfunktion zu bieten. Bei diesem Beispiel ist der erste Eingang mit einem Zweifach-Eingang der DAC-Schaltungsanordnung 100 gekoppelt, was zuvor als möglich referenziert worden ist. Die Ausgangs-Gain-Konfiguration kann variiert werden - zum Beispiel kann ein Rückkopplungskondensator in der Rückkopplungsschleife enthalten sein, um die RC-Verzögerung in der Rückkopplungsschleife zu kompensieren - wie für Durchschnittsfachleute auf dem Sachgebiet ersichtlich ist.
9 ist eine schematische Darstellung einer beispielhaften Kombination aus mehreren einzelnen Komponenten, die vorstehend mit Bezug auf 1 bis 8 beschrieben worden sind. Eine Schaltung gemäß der Lehre von 9 stellt einen gepufferten DAC bereit, der in einem von zwei Modi arbeiten kann. In einem ersten Modus bietet ein DAC-Weg durch DAC1A, DAC2, und den Gain-Block 130 eine grobe DAC unter Verwendung einer Interpolation durch einen internen Verstärker. In einem zweiten Modus bietet ein Weg durch DAC1B zu dem in dem Verstärker befindlichen Interpolator eine DAC mit Feinauflösung. Wie mit Bezug auf 3 bis 6 beschrieben worden ist, arbeitet in einem dritten Modus der Gain-Block bei Vollaussteuerung oder Nullaussteuerung und gibt es keine Interpolation innerhalb des Spannungsbereichs, der von der DAC1A-DAC2-Schaltungsanordnung definiert wird. Es sei darauf hingewiesen, dass innerhalb der Architektur, die in dem Gain-Block von 9 gezeigt ist, diese unter Verwendung von Eingangsstufen, normalerweise Transkonduktanzen, implementiert werden kann. Weitere Elemente, wie z. B. die dargestellten äquivalenten ohmschen Lasten - oder äquivalenten Impedanzen - werden zum Umsetzen des Signals innerhalb des Gain-Blocks 130 zurück in Spannungswerte verwendet, die einem Gain unterzogen und gepuffert werden. Dies ist ein Unterscheidungsmerkmal zu einer unsymmetrischen Umwandlung über die dargestellte Verstärker-/Pufferstufe 600, die den Ausgangsstift treibt.
Es sei ferner darauf hingewiesen, dass, falls gewünscht, Chopping- und Autonullungstechniken in dem Gain-Block 130 zum Modulieren des Rauschens weg von der Niederfrequenz verwendet werden können.
Es sei darauf hingewiesen, dass es seine Anzahl von Vorteilen gibt, die aus den Implementierungen abgeleitet werden können, wie z. B. die vorstehend beschriebenen. Durch Vorsehen eines Verstärkers mit einer integrierten Interpolationsfunktionalität ist es möglich, eine weitere DAC-Stufe für eine DAC-Architektur vorzusehen, bei der bereits mehrere DAC-Stufen verwendet werden. Die Verwendung der Interpolation als weitere und wahrscheinlich letzte DAC-Stufe ermöglicht eine Verringerung der Anzahl an Komponenten bei DACs mit einer mittleren (circa 12-Bit-) bis hohen (>=16-Bit-) Auflösung. Dies kann auf vorteilhafte Weise angewendet werden, um die Kosten für die Schaltungsanordnung zu verringern, die Leistung zu verbessern und die Prüfkosten zu verringern versus ein- oder zweistufigen DAC-Architekturen. Die Implementierung der Verstärkerinterpolation selbst ist nicht kritisch für die Leistung oder die Funktionalität, und ein Fachmann erkennt, dass es andere Wege zum Erreichen einer Interpolation gibt, die sich von den spezifischen Details der hier beschriebenen schematischen Darstellungen unterscheiden, bei denen beispielhafte Referenzen angegeben sind.
Es sei darauf hingewiesen, dass, da die Interpolationsfunktionalität einen Eingang einer vorhergehenden DAC-Architektur übernimmt, der Effekt ein Mehrmodi-Interpolationspuffer ist und der logische Code, der für die Interpolation verwendet wird, von demjenigen abhängig ist, der in vorhergehenden DAC-Stufen verwendet worden ist.
Eine Optimierung des DAC kann auf eine Anzahl von unterschiedlichen Wegen erreicht werden; zum Beispiel kann eine parasitäre Impedanz in die Optimierung integriert werden.
Es versteht sich, dass dann, wenn die Elemente oder Vorrichtungen, die zum Fertigen der einzelnen Strings des DAC verwendet werden, mit Bezug auf Widerstandselemente mit einen Widerstand beschrieben worden sind, diese spezifische Beispiele von Impedanzelementen jeweils mit einer ihnen zugeordneten Impedanz sind. Die vorliegende Lehre darf nicht als Beschränkung auf Widerstandselemente und Widerstände ausgelegt werden, und andere Beispiele von Impedanzelementen können im Gesamtkontext der vorliegenden Lehre verwendet werden. Obwohl in den Figuren nicht spezifisch dargestellt, erkennt ein Fachmann, dass dann, wenn ein DAC in einer String-Architektur vorgesehen ist, es eine Vielzahl von Schaltern gibt, die dem String von Impedanzelementen zugeordnet sind, und dass diese Schalter als MOS-Schalter vorgesehen sein können. Es versteht sich jedoch, dass die Operation gemäß der vorliegenden Lehre nicht auf MOS-Schalter beschränkt ist und Sperrschicht-Feldeffekt-Transistor- (junction field effect transistors - JFET-) Schalter, Metall-Halbleiter-FET (metal semiconductor FET - MESFET), Transistoren mit hoher Elektronenbeweglichkeit (high electron mobility transistors - HEMT), FinFETs oder andere nichtplanare MOS-Topologien oder andere Schaltschemata sein können, die in Wandlern verwendet werden. Ferner sei darauf hingewiesen, dass bei modernen Technologien MOS-Vorrichtungen nicht unter Verwendung einer Metalloxid-Halbleiter-Konstruktion hergestellt werden, dies ist jedoch der bekannte Ausdruck, der zum Beschreiben generisch moderner „CMOS-Prozesse“, einschließlich derjenigen, die unter Verwendung einer Poly-Gate- oder Nichtoxid-Isolierschicht implementiert werden, verwendet wird.
Weitere Ausführungsformen fallen in das Wesen und den Schutzumfang der beiliegenden Patentansprüche. Zum Beispiel können aufgrund von Herstellungsabweichungen und nichtidealen Bedingungen zweiter Ordnung die Nennwerte der Widerstandselemente und anderer Vorrichtungskomponenten so eingestellt werden, dass sie optimale Ergebnisse erzielen. Eine Monte-Carlo-Analyse, eine andere statistische Analyse oder Tools und Methodologien für eine Optimierung einer analogen Auslegung können zum Durchführen dieser Optimierung verwendet werden. Ferner können verschiedene Technologien für die Schalter, wie z. B. CMOS-Transmission-Gates, ein MOS-Transistor-Typ (z. B. NMOS oder PMOS), beides der vorstehend genannten mit einem einzelnen oder einer Vielzahl von Reihenwiderstandselementen auf einer oder beiden Seiten des Schalters, verwendet werden. Weitere Konfigurationen, die als anwendbar in Betracht gezogen werden können, umfassen diejenigen, die durch Reverse Back Biasing (RBB), Forward Bulk Biasing (FBB) und Adaptive Back (oder Bulk) Biasing (ABB) geboten werden.
Die vorliegende Lehre ist vorstehend mit Bezug auf spezifische Beispiele von bekannten Anordnungen mit Binärzahlen beschrieben worden, da diese die normalerweise bevorzugten und weitverbreiteten Implementierungen darstellen. Die vorliegende Lehre darf jedoch nicht als Beschränkung auf solche Implementierungen ausgelegt werden, da die Lehre Anwendungen mit Anordnungen mit nichtbinärer Basis oder anderen Zahlensystemen, wie zum Beispiel relativen Primzahlen, umfasst.
Im Kontext der vorliegenden Lehre ist die gesamte DAC-Lösung eine Kombination aus den einzelnen Beiträgen jeder der Stufen. Die Architektur kann so ausgeführt sein, dass sie weitere oder redundante Zustände bietet. Die Anzahl von vorgesehenen Zuständen muss nicht exakt mit denjenigen Zuständen übereinstimmen, die tatsächlich verwendet werden. Im Kontext des Bietens einer Binär-DAC-Lösung können eine oder mehrere der einzelnen Stufen einen nichtbinären Beitrag leisten. Die Anzahl von Zuständen, die von einer DAC-Architektur gemäß der vorliegenden Lehre geboten werden, kann gleich oder größer sein als die tatsächlich erforderliche, und dies kann sich als nützlich bei der Schaltungsoptimierung erweisen.
Die vorliegende Lehre ist nicht auf die vorstehend beschriebenen Ausführungsformen beschränkt, sondern kann sowohl in der Konstruktion als auch im Detail variiert werden. DAC-Architekturen gemäß der vorliegenden Lehre können in verschiedene elektronische Vorrichtungen implementiert werden. Beispiele der elektronischen Vorrichtungen können umfassen, sind jedoch nicht beschränkt auf, Verbraucher-Elektronikprodukte, Teile der Verbraucher-Elektronikprodukte, elektronische Prüfausrüstung, Drahtlos-Kommunikations-Infrastruktur, industrielle Steuerung und Steuerschaltungsanordnung im Allgemeinen und andere Anwendungen, die für Durchschnittsfachleute ersichtlich sind. Beispiele der elektronischen Vorrichtungen können ferner Schaltungen von optischen Netzen oder anderen Kommunikationsnetzen und Treiberschaltungen umfassen. Die Verbraucher-Elektronikprodukte können umfassen, sind jedoch nicht beschränkt auf, Messgeräte, medizinische Vorrichtungen, drahtlose Vorrichtungen, ein Mobiltelefon (zum Beispiel ein Smartphone), Mobilfunk-Basisstationen, ein Telefon, einen Fernseher, einen Computermonitor, einen Computer, einen Handcomputer, einen Tablet-Computer, einen persönlichen digitalen Assistenten (PDA), eine Mikrowelle, einen Kühlschrank, ein Stereosystem, einen Kassettenrekorder oder -player, einen DVD-Player, einen CD-Player, einen digitalen Videorekorder (DVR), einen VCR, einen MP3-Player, ein Radio, einen Camcorder, eine Kamera, eine Digitalkamera, einen tragbaren Speicherchip, eine Waschmaschine, einen Trockner, einen Waschtrockner, einen Kopierer, einen Scanner, eine Multifunktions-Peripherievorrichtung, eine Armbanduhr, eine Wand- /Standuhr etc. Ferner kann die elektronische Vorrichtung unfertige Produkte umfassen.
Sofern im Kontext nicht eindeutig etwas Anderes gefordert ist, sind in der Beschreibung und den Patentansprüchen durchgängig die Ausdrücke „umfassen“, „umfassend“, „aufweisen“, „aufweisend“ und dergleichen in einem einschließenden Sinn im Gegensatz zu einem ausschließenden oder allumfassenden Sinn auszulegen; das heißt im Sinn von „einschließlich, jedoch nicht beschränkt auf“. Die Ausdrücke „gekoppelt“ oder „verbunden“, wie hier generell verwendet, beziehen sich auf zwei oder mehr Elemente, die entweder direkt verbunden oder mittels eines oder mehrerer Zwischenelemente verbunden sein können. Des Weiteren beziehen sich die Ausdrücke „hier“, „oben“, „unten“ und Ausdrücke mit einer im Wesentlichen gleichen Bedeutung, wie sie in dieser Anmeldung verwendet werden, auf diese Anmeldung als Ganzes und nicht auf spezielle Teile dieser Anmeldung. Wo es der Kontext zulässt, können Ausdrücke, die im Singular oder Plural verwendet werden, auch jeweils den Plural oder Singular umfassen. Der Ausdruck „oder“ in Bezug auf eine Aufzählung von zwei oder mehr Artikeln deckt sämtliche der folgenden Interpretationen des Ausdrucks ab: jeder der Artikel in der Aufzählung, sämtliche der Artikel in der Aufzählung und jede Kombination aus den Artikeln in der Aufzählung. Sämtliche numerischen Werte, die hier verwendet werden, umfassen im Wesentlichen gleiche Werte innerhalb einer Messabweichung.
Die Lehren der der vorliegenden Patentschrift können auf andere Systeme und nicht notwendigerweise nur auf die oben beschriebenen Schaltungen angewendet werden. Die Elemente und Schritte der verschiedenen oben beschriebenen Ausführungsformen können kombiniert werden, um weitere Ausführungsformen zu bilden. Die hier diskutierten Schritte der Verfahren können in jeder geeigneten Reihenfolge durchgeführt werden. Ferner können die hier diskutierten Schritte der Verfahren auf geeignete Weise seriell oder parallel durchgeführt werden.
Obwohl bestimmte Ausführungsformen der vorliegenden Patentschrift beschrieben worden sind, sind diese Ausführungsformen nur beispielhaft dargelegt worden und dürfen nicht als Einschränkung des Schutzumfangs der Offenlegung verstanden werden. Tatsächlich können die hier beschriebenen neuartigen Verfahren und Schaltungen in einer Vielzahl von anderen Formen ausgeführt sein. Ferner können verschiedene Weglassungen, Ersetzungen und Veränderungen an der Form des Verfahrens und der Schaltungen, die hier beschrieben worden sind, durchgeführt werden, ohne dass dadurch vom Wesen der Offenlegung abgewichen wird. Die beiliegenden Patentansprüche und deren Äquivalente decken solche Formen und Modifikationen ab, die in den Schutzumfang und das Wesen der Offenlegung fallen. Entsprechend wird der Umfang der vorliegenden Patentschrift von den Patentansprüchen definiert.

Claims

Mehrstufige Digital-Analog-Wandler(DAC)-Schaltung (100), die so ausgeführt ist, dass sie einen digitalen Eingangscode in einen analogen Ausgang umwandelt, wobei die Schaltung eine erste Stufe umfasst, die schaltbar mit einer Primärstufe (110) in jedem eines ersten DAC-Wegs und eines zweiten DAC-Wegs gekoppelt ist, wobei die erste Stufe eine Vielzahl von Impedanzelementen umfasst und wobei die Schaltung so ausgeführt ist, dass operativ durch ein Schalten der Vielzahl von Impedanzelementen über die Primärstufe (110) in dem ersten DAC-Weg eine erste Vielzahl (N1) von Zustandsänderungen geschaffen wird und durch ein Schalten der Vielzahl von Impedanzelementen über die Primärstufe (110) in dem zweiten DAC-Weg eine zweite Vielzahl (N1b) von Zustandsänderungen geschaffen wird, wobei die zweite Vielzahl, N1b, kleiner ist als die erste Vielzahl, N1, und wobei jeder des ersten DAC-Wegs und des zweiten DAC-Wegs mit einem gemeinsamen Ausgang der DAC-Schaltung gekoppelt ist und mindestens einer der DAC-Wege mit einem Interpolator gekoppelt ist, wobei der Interpolator eine weitere DAC-Stufe (120) für diesen Weg bereitstellt.
Mehrstufige DAC-Schaltung (100) nach Anspruch 1, wobei der erste DAC-Weg eine Vielzahl von DAC-Stufen (115) umfasst, die in Reihe geschaltet sind.
Mehrstufige DAC-Schaltung (100) nach Anspruch 2, wobei jede der Vielzahl von DAC-Stufen (115) so ausgeführt ist, dass sie eine Anzahl von Zustandsänderungen schafft, wobei aufeinanderfolgende Stufen der Vielzahl von DAC-Stufen eine niedrigere Auflösung aufweisen als die vorhergehenden Stufen.
Mehrstufige DAC-Schaltung (100) nach einem der Ansprüche 1 bis 3, die so ausgeführt ist, dass sie ein Laden der Primärstufe (110) durch den ersten DAC-Weg beim Schalten des zweiten DAC-Wegs bewirkt.
Mehrstufige DAC-Schaltung (100) nach einem der Ansprüche 1 bis 4, wobei der erste DAC-Weg eine größere Auflösung aufweist als der zweite DAC-Weg, so dass der erste DAC-Weg eine Grob-Übertragungs-Funktion des DAC bietet und der zweite DAC-Weg eine Fein-Übertragungs-Funktion des DAC bietet.
Mehrstufige DAC-Schaltung (100) nach einem der Ansprüche 1 bis 5, wobei der gemeinsame Ausgang einen Gain-Block (130) umfasst, der den Interpolator umfasst.
Mehrstufige DAC-Schaltung (100) nach Anspruch 6, wobei jeder des ersten DAC-Wegs und des zweiten DAC-Wegs einen Eingang in den Interpolator bereitstellt.
Mehrstufige DAC-Schaltung (100) nach Anspruch 7, wobei der Interpolator eine weitere DAC-Stufe für jeden des ersten und des zweiten DAC-Wegs bereitstellt.
Mehrstufige DAC-Schaltung (100) nach Anspruch 7 oder 8, wobei der Interpolator bei Vollaussteuerungs- und Nullaussteuerungsmodi betreibbar ist, um eine nichtinterpolierende Pufferfunktion zu bieten.
Mehrstufige DAC-Schaltung (100) nach einem der Ansprüche 6 bis 9, wobei die Primärstufe (110) des zweiten DAC-Wegs direkt mit dem Gain-Block (130) gekoppelt ist.
Mehrstufige DAC-Schaltung (100) nach einem der Ansprüche 6 bis 9, wobei die Primärstufe (110) des ersten DAC-Wegs über mindestens eine nachfolgende Stufe des ersten DAC-Wegs mit dem Gain-Block (130) gekoppelt ist.
Mehrstufige DAC-Schaltung (100) nach einem der Ansprüche 6 bis 11, wobei der Gain-Block (130) einen Komparator (310) umfasst, wobei der erste DAC-Weg und der zweite DAC-Weg so angeordnet sind, dass sie einen ersten Eingang in den Komparator (310) bereitstellen, wobei der Komparator (310) einen zweiten Eingang umfasst und so ausgeführt ist, dass er einen Vergleich zwischen Signalen bewirkt, die an jedem des ersten und des zweiten Eingangs bereitgestellt werden.
Mehrstufige DAC-Schaltung (100) nach Anspruch 12, wobei der zweite Eingang (322) des Komparators (310) mit einem Erfassungsnetz (320) gekoppelt ist.
Mehrstufige DAC-Schaltung (100) nach Anspruch 13, wobei das Erfassungsnetz (320) einen ersten Erfassungseingang (321) und einen zweiten Erfassungseingang (322) umfasst, wobei das Erfassungsnetz (320) so angeordnet ist, dass es mehrere rekonfigurierbare Kanäle zu dem zweiten Eingang des Komparators (310) bereitstellt.
Mehrstufige DAC-Schaltung (100) nach Anspruch 13 oder 14, wobei das Erfassungsnetz (320) eine DAC-Stufe (400) umfasst.
Mehrstufige DAC-Schaltung (100) nach einem der Ansprüche 6 bis 11, wobei der Gain-Block (130) einen Verstärker umfasst, der den Interpolator zum Bereitstellen einer internen DAC-Funktion enthält, wobei der Verstärker (310) einen ersten Eingang aus jedem des ersten und des zweiten DAC-Wegs und einen zweiten Eingang aufweist, wobei der Interpolator so ausgeführt ist, dass er einen zusätzlichen Auflösungscode zu demjenigen, der von dem ersten DAC-Weg und dem zweiten DAC-Weg bereitgestellt wird, bereitstellt.
Mehrstufige DAC-Schaltung nach Anspruch 16, wobei der Verstärkerausgang quantifiziert wird, um eine Komparatorfunktion unter Verwendung von Eingängen aus jedem des ersten und des zweiten Eingangs in den Verstärker bereitzustellen.
Mehrstufige DAC-Schaltung nach Anspruch 16 oder 17, wobei der zweite Eingang mit einer Rückkopplungsschleife aus einem Ausgang des Gain-Blocks (130) gekoppelt ist.
Mehrstufige DAC-Schaltung nach einem der Ansprüche 1 bis 5, wobei der Interpolator separat zu dem gemeinsamen Ausgang vorgesehen ist.
Mehrstufige Digital-Analog-Wandler(DAC)-Schaltung (100), die eine Vielzahl von DAC-Stufen umfasst, welche an einem Ausgang der Schaltung mit einem Verstärker (130) gekoppelt sind, wobei der Verstärker (130) eine interne DAC-Stufe enthält, wobei der Verstärker (130) einen ersten Eingang aus der Vielzahl von DAC-Stufen und einen zweiten Eingang aufweist, wobei die interne DAC-Stufe so ausgeführt ist, dass sie eine zusätzliche Auflösung eines DAC-Eingangscodes zu derjenigen, die von der Vielzahl von DAC-Stufen bereitgestellt wird, bereitstellt, und wobei der zweite Eingang (322) mit einer Rückkopplungsschleife aus einem Ausgang des Verstärkers gekoppelt ist.
Schaltung nach Anspruch 20, wobei der zweite Eingang mit einem Erfassungsnetz (320) gekoppelt ist.
Mehrstufige DAC-Schaltung nach Anspruch 21, wobei das Erfassungsnetz (320) einen ersten Erfassungseingang (321) und einen zweite Erfassungseingang (322) umfasst, wobei das Erfassungsnetz (320) so angeordnet ist, dass es mehrere rekonfigurierbare Kanäle zu dem zweiten Eingang des Verstärkers (310) bereitstellt.
Mehrstufige DAC-Schaltung nach Anspruch 21 oder 22, wobei das Erfassungsnetz (320) eine DAC-Stufe umfasst.
Verfahren zum Umwandeln eines digitalen Eingangscodes in einen analogen Ausgang unter Verwendung einer Digital-Analog-Wandler(DAC)-Schaltung, wobei die DAC-Schaltung (100) eine erste Stufe umfasst, die schaltbar mit einer Primärstufe in jedem eines ersten DAC-Wegs und eines zweiten DAC-Wegs gekoppelt ist, wobei die erste Stufe eine Vielzahl von Impedanzelementen umfasst und jeder des ersten DAC-Wegs und des zweiten DAC-Wegs mit einem gemeinsamen Ausgang der DAC-Schaltung gekoppelt ist, wobei das Verfahren umfasst: a. Betreiben des DAC (100) in einem ersten Modus, wobei durch ein Schalten der Vielzahl von Impedanzelementen über die Primärstufe in dem ersten DAC-Weg eine erste Vielzahl, N1, von Zustandsänderungen geschaffen wird; b. Betreiben des DAC (100) in einem zweiten Modus, wobei durch ein Schalten der Vielzahl von Impedanzelementen über die Primärstufe in dem zweiten DAC-Weg eine zweite Vielzahl, N1b, von Zustandsänderungen geschaffen wird, wobei die zweite Vielzahl, N1b, von Zustandsänderungen kleiner ist als die erste Vielzahl, N1, von Zustandsänderungen; und c. Interpolieren innerhalb eines Spannungsbereichs, der von mindestens einem der DAC-Wege definiert wird.
Verfahren nach Anspruch 24, das das Verwenden des gemeinsamen Ausgangs zum Erzielen eines Ausgangs aus jedem des ersten DAC-Wegs und des zweiten DAC-Wegs umfasst.
Verfahren nach Anspruch 24, das das Verwenden des gemeinsamen Ausgangs zum Interpolieren von Ausgängen aus jedem des ersten DAC-Wegs oder des zweiten DAC-Wegs umfasst.
Verfahren nach Anspruch 24, das das Verwenden des gemeinsamen Ausgangs zum Bereitstellen einer weiteren DAC-Stufe für jeden des ersten DAC-Wegs und des zweiten DAC-Wegs umfasst.