JPH09294072A - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
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- JPH09294072A JPH09294072A JP10783096A JP10783096A JPH09294072A JP H09294072 A JPH09294072 A JP H09294072A JP 10783096 A JP10783096 A JP 10783096A JP 10783096 A JP10783096 A JP 10783096A JP H09294072 A JPH09294072 A JP H09294072A
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Abstract
(57)【要約】
【課題】 直列接続された抵抗の抵抗比によってディジ
タル／アナログ変換する抵抗ストリング方式のＤ／Ａコ
ンバータの改善に関する。 【解決手段】 各々の抵抗値がＲである抵抗がｍ個直列
接続された第一の抵抗群２１の各々の抵抗が、第一のデ
ィジタルスイッチ群２４の各々のスイッチを介して第一
の基準電圧Ｖｒｅｆに接続され、各々の抵抗値がＲであ
る抵抗がｍ−１個直列接続された第三の抵抗群２３の各
々の抵抗が、第二のディジタルスイッチ群２６の各々の
スイッチを介して第二の基準電圧ＧＮＤに接続され、各
々の抵抗値がｍＲである抵抗が（Ｌ−１）個直列接続さ
れた第二の抵抗群２２の各々の抵抗の接続部の各々に、
アナログスイッチ群２５の各々のアナログスイッチが接
続され、ｍとＬとの積が２のｎ乗になるという関係があ
ること。
タル／アナログ変換する抵抗ストリング方式のＤ／Ａコ
ンバータの改善に関する。 【解決手段】 各々の抵抗値がＲである抵抗がｍ個直列
接続された第一の抵抗群２１の各々の抵抗が、第一のデ
ィジタルスイッチ群２４の各々のスイッチを介して第一
の基準電圧Ｖｒｅｆに接続され、各々の抵抗値がＲであ
る抵抗がｍ−１個直列接続された第三の抵抗群２３の各
々の抵抗が、第二のディジタルスイッチ群２６の各々の
スイッチを介して第二の基準電圧ＧＮＤに接続され、各
々の抵抗値がｍＲである抵抗が（Ｌ−１）個直列接続さ
れた第二の抵抗群２２の各々の抵抗の接続部の各々に、
アナログスイッチ群２５の各々のアナログスイッチが接
続され、ｍとＬとの積が２のｎ乗になるという関係があ
ること。
Description
【０００１】
【発明の属する技術分野】本発明は、直列接続された抵
抗の抵抗比によってディジタル／アナログ変換するいわ
ゆる抵抗ストリング方式のＤ／Ａコンバータの改善に関
する。
抗の抵抗比によってディジタル／アナログ変換するいわ
ゆる抵抗ストリング方式のＤ／Ａコンバータの改善に関
する。
【０００２】
【従来の技術】以下で従来例に係るＤ／Ａコンバータに
ついて説明する。このＤ／Ａコンバータは、４ビットの
ディジタルデータをアナログ変換する、いわゆる抵抗ス
トリング方式のＤ／Ａコンバータであって、図４に示す
ように、同じ抵抗値を有する抵抗（Ｒ）が接地電位（Ｇ
ＮＤ）と基準電圧（Ｖｒｅｆ）との間に直列接続されて
なり、これらの抵抗の接続点にそれぞれ当該回路の出力
となるアナログスイッチ（ａ１〜ａ１６）が設けられて
いる。
ついて説明する。このＤ／Ａコンバータは、４ビットの
ディジタルデータをアナログ変換する、いわゆる抵抗ス
トリング方式のＤ／Ａコンバータであって、図４に示す
ように、同じ抵抗値を有する抵抗（Ｒ）が接地電位（Ｇ
ＮＤ）と基準電圧（Ｖｒｅｆ）との間に直列接続されて
なり、これらの抵抗の接続点にそれぞれ当該回路の出力
となるアナログスイッチ（ａ１〜ａ１６）が設けられて
いる。
【０００３】ディジタルデータはこのＤ／Ａコンバータ
には直接入力されず、図５に示すような変換表によって
変換された結果が図４のアナログスイッチ（ａ１〜ａ１
６）に入力され、アナログスイッチ（ａ１〜ａ１６）の
うちいずれか１つのみがＯＮし、ＯＮしたアナログスイ
ッチが当該Ｄ／Ａコンバータの出力となって、ディジタ
ルデータに対応したアナログ電圧が外部機器に出力され
ることになる。
には直接入力されず、図５に示すような変換表によって
変換された結果が図４のアナログスイッチ（ａ１〜ａ１
６）に入力され、アナログスイッチ（ａ１〜ａ１６）の
うちいずれか１つのみがＯＮし、ＯＮしたアナログスイ
ッチが当該Ｄ／Ａコンバータの出力となって、ディジタ
ルデータに対応したアナログ電圧が外部機器に出力され
ることになる。
【０００４】例えばディジタルデータ“００１０”をＤ
／Ａ変換する際には、図５の変換表によりアナログスイ
ッチ（ａ３）のみがＯＮして、他のアナログスイッチは
みなＯＦＦしていることになる。この変換表に基づいて
図４のアナログスイッチ（ａ３）のみをＯＮさせると、
当該回路の出力は図４のＢ点の電位となる。このとき、
Ｂ点の電位は基準電圧（Ｖｒｅｆ）が１４：２に分圧さ
れた電圧が出力される。この電圧は４ビットのディジタ
ルデータ“００１０”に対応したアナログ信号であり、
これが外部にアナログ信号として出力されることにな
る。
／Ａ変換する際には、図５の変換表によりアナログスイ
ッチ（ａ３）のみがＯＮして、他のアナログスイッチは
みなＯＦＦしていることになる。この変換表に基づいて
図４のアナログスイッチ（ａ３）のみをＯＮさせると、
当該回路の出力は図４のＢ点の電位となる。このとき、
Ｂ点の電位は基準電圧（Ｖｒｅｆ）が１４：２に分圧さ
れた電圧が出力される。この電圧は４ビットのディジタ
ルデータ“００１０”に対応したアナログ信号であり、
これが外部にアナログ信号として出力されることにな
る。
【０００５】同様にして“１１１１”をアナログ変換す
る際には図５に基づいてアナログスイッチ（ａ１６）の
みをＯＮさせて基準電圧（Ｖｒｅｆ）を１：１５に分圧
してアナログ信号に変換し、“０００１”をアナログ変
換する際には図５よりアナログスイッチ（ａ２）のみを
ＯＮさせて基準電圧（Ｖｒｅｆ）を１５：１に分圧する
ことでアナログ変換することができる。
る際には図５に基づいてアナログスイッチ（ａ１６）の
みをＯＮさせて基準電圧（Ｖｒｅｆ）を１：１５に分圧
してアナログ信号に変換し、“０００１”をアナログ変
換する際には図５よりアナログスイッチ（ａ２）のみを
ＯＮさせて基準電圧（Ｖｒｅｆ）を１５：１に分圧する
ことでアナログ変換することができる。
【０００６】図４に示すように、このＤ／Ａコンバータ
は４ビットであって、２の４乗で１６種類のアナログ電
圧を生成する必要上、基準電圧（Ｖｒｅｆ）を分圧する
抵抗も、基準電圧（Ｖｒｅｆ）を１６分割するために１
６個必要になる。このため抵抗の数に対応してアナログ
スイッチ（ａ１〜ａ１６）も１６個必要になる。
は４ビットであって、２の４乗で１６種類のアナログ電
圧を生成する必要上、基準電圧（Ｖｒｅｆ）を分圧する
抵抗も、基準電圧（Ｖｒｅｆ）を１６分割するために１
６個必要になる。このため抵抗の数に対応してアナログ
スイッチ（ａ１〜ａ１６）も１６個必要になる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような構成の回路では、４ビットで１６個のアナログス
イッチが必要になり、これが仮に１２ビットであれば２
の１２乗で４０９６個ものアナログスイッチが必要にな
る。アナログスイッチを多数用いると、その形成面積が
極めて大きくなるので素子の縮小化などの妨げになり、
アナログスイッチの点数を削減したいという問題が生じ
ていた。
ような構成の回路では、４ビットで１６個のアナログス
イッチが必要になり、これが仮に１２ビットであれば２
の１２乗で４０９６個ものアナログスイッチが必要にな
る。アナログスイッチを多数用いると、その形成面積が
極めて大きくなるので素子の縮小化などの妨げになり、
アナログスイッチの点数を削減したいという問題が生じ
ていた。
【０００８】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、各々の抵抗
値がＲである抵抗がｍ個直列接続された第一の抵抗群
と、各々の抵抗値がｍＲである抵抗が（Ｌ−１）個直列
接続された第二の抵抗群と、各々の抵抗値がＲである抵
抗が（ｍ−１）個直列接続された第三の抵抗群と、各々
のレベルシフト用スイッチの一端が全て第一の基準電圧
に接続されたｍ個のレベルシフト用スイッチからなる第
一のレベルシフト用スイッチ群と、各々のレベルシフト
用スイッチの一端が全て第二の基準電圧に接続されたｍ
個のレベルシフト用スイッチからなる第二のレベルシフ
ト用スイッチ群と、各々の一端が共通で当該回路の出力
となるＬ個のアナログスイッチからなるアナログスイッ
チ群とを備え、ｎビットのディジタルデータをアナログ
信号に変換するＤ／Ａコンバータであって、前記第一の
抵抗群の各々の抵抗が、前記第一のレベルシフト用スイ
ッチ群の各々のスイッチを介して第一の基準電圧に接続
され、前記第三の抵抗群の各々の抵抗が、前記第二のレ
ベルシフト用スイッチ群の各々のスイッチを介して第二
の基準電圧に接続され、前記第二の抵抗群の各々の抵抗
の接続部の各々に、前記アナログスイッチ群の各々のア
ナログスイッチが接続され、前記ｍ，ｎ，Ｌには、ｍと
Ｌとの積が２のｎ乗になるという関係があることを特徴
とするＤ／Ａコンバータにより、アナログスイッチの点
数を削減することで、当該Ｄ／Ａコンバータの形成面積
を縮小化することを目的とする。
に鑑み成されたもので、図１に示すように、各々の抵抗
値がＲである抵抗がｍ個直列接続された第一の抵抗群
と、各々の抵抗値がｍＲである抵抗が（Ｌ−１）個直列
接続された第二の抵抗群と、各々の抵抗値がＲである抵
抗が（ｍ−１）個直列接続された第三の抵抗群と、各々
のレベルシフト用スイッチの一端が全て第一の基準電圧
に接続されたｍ個のレベルシフト用スイッチからなる第
一のレベルシフト用スイッチ群と、各々のレベルシフト
用スイッチの一端が全て第二の基準電圧に接続されたｍ
個のレベルシフト用スイッチからなる第二のレベルシフ
ト用スイッチ群と、各々の一端が共通で当該回路の出力
となるＬ個のアナログスイッチからなるアナログスイッ
チ群とを備え、ｎビットのディジタルデータをアナログ
信号に変換するＤ／Ａコンバータであって、前記第一の
抵抗群の各々の抵抗が、前記第一のレベルシフト用スイ
ッチ群の各々のスイッチを介して第一の基準電圧に接続
され、前記第三の抵抗群の各々の抵抗が、前記第二のレ
ベルシフト用スイッチ群の各々のスイッチを介して第二
の基準電圧に接続され、前記第二の抵抗群の各々の抵抗
の接続部の各々に、前記アナログスイッチ群の各々のア
ナログスイッチが接続され、前記ｍ，ｎ，Ｌには、ｍと
Ｌとの積が２のｎ乗になるという関係があることを特徴
とするＤ／Ａコンバータにより、アナログスイッチの点
数を削減することで、当該Ｄ／Ａコンバータの形成面積
を縮小化することを目的とする。
【０００９】
【発明の実施の形態】以下で、本発明の実施形態に係る
Ｄ／Ａコンバータについて図面を参照しながら説明す
る。このＤ／Ａコンバータは、４ビットのディジタルデ
ータをアナログ信号に変換するＤ／Ａコンバータであっ
て、図１に示すように、各々の抵抗値がＲである抵抗が
４個直列接続された第一の抵抗群（１１）と、各々の抵
抗値が４Ｒである抵抗が３個直列接続された第二の抵抗
群（１２）と、各々の抵抗値がＲである抵抗が３個直列
接続された第三の抵抗群（１３）と、各々のソースが全
て、基準電圧（Ｖｒｅｆ）に接続された４個のＭＯＳＦ
ＥＴからなる第一のレベルシフト用スイッチ群（１４）
と、各々のドレインが全て接地電位（ＧＮＤ）に接続さ
れた４個のＭＯＳＦＥＴからなる第二のレベルシフト用
スイッチ群（１６）と、各々の一端が共通で、これが当
該回路の出力となる４個のアナログスイッチからなるア
ナログスイッチ群（１５）とを備えている。
Ｄ／Ａコンバータについて図面を参照しながら説明す
る。このＤ／Ａコンバータは、４ビットのディジタルデ
ータをアナログ信号に変換するＤ／Ａコンバータであっ
て、図１に示すように、各々の抵抗値がＲである抵抗が
４個直列接続された第一の抵抗群（１１）と、各々の抵
抗値が４Ｒである抵抗が３個直列接続された第二の抵抗
群（１２）と、各々の抵抗値がＲである抵抗が３個直列
接続された第三の抵抗群（１３）と、各々のソースが全
て、基準電圧（Ｖｒｅｆ）に接続された４個のＭＯＳＦ
ＥＴからなる第一のレベルシフト用スイッチ群（１４）
と、各々のドレインが全て接地電位（ＧＮＤ）に接続さ
れた４個のＭＯＳＦＥＴからなる第二のレベルシフト用
スイッチ群（１６）と、各々の一端が共通で、これが当
該回路の出力となる４個のアナログスイッチからなるア
ナログスイッチ群（１５）とを備えている。
【００１０】なお、当該回路において基準電圧（Ｖｒｅ
ｆ）は第一の基準電圧の一例であり、接地電位（ＧＮ
Ｄ）は第二の基準電圧の一例である。この回路では、第
一の抵抗群（１１）の各々の抵抗が、第一のレベルシフ
ト用スイッチ群（１４）の各々のＭＯＳトランジスタ
（Ｍ１〜Ｍ４）を介して基準電圧（Ｖｒｅｆ）に接続さ
れ、第三の抵抗群（１３）の各々の抵抗が、第二のレベ
ルシフト用スイッチ群（１６）の各々のＭＯＳトランジ
スタ（Ｍ５〜Ｍ８）を介して接地電位（ＧＮＤ）に接続
され、第二の抵抗群（１２）の各々の抵抗の接続部に、
アナログスイッチ群（１５）の各々のアナログスイッチ
（Ａ１〜Ａ４）が接続されている。
ｆ）は第一の基準電圧の一例であり、接地電位（ＧＮ
Ｄ）は第二の基準電圧の一例である。この回路では、第
一の抵抗群（１１）の各々の抵抗が、第一のレベルシフ
ト用スイッチ群（１４）の各々のＭＯＳトランジスタ
（Ｍ１〜Ｍ４）を介して基準電圧（Ｖｒｅｆ）に接続さ
れ、第三の抵抗群（１３）の各々の抵抗が、第二のレベ
ルシフト用スイッチ群（１６）の各々のＭＯＳトランジ
スタ（Ｍ５〜Ｍ８）を介して接地電位（ＧＮＤ）に接続
され、第二の抵抗群（１２）の各々の抵抗の接続部に、
アナログスイッチ群（１５）の各々のアナログスイッチ
（Ａ１〜Ａ４）が接続されている。
【００１１】この回路も直列接続された抵抗のブリーダ
ー比によってディジタルデータに対応したアナログ信号
を生成する抵抗ストリング方式であることは従来と同じ
だが、 （Ｉ） 全て同じ抵抗値の抵抗を直列接続しているので
はなく、直列接続された抵抗を第一の抵抗群（１１），
第二の抵抗群（１２），第三の抵抗群（１３）に分け、
第一の抵抗群（１１）と第三の抵抗群（１３）の抵抗値
はＲで同一になっているが、第二の抵抗群（１２）の抵
抗値は４Ｒで、第一，第三の抵抗群（１１，１３）の抵
抗値の４倍にしている。
ー比によってディジタルデータに対応したアナログ信号
を生成する抵抗ストリング方式であることは従来と同じ
だが、 （Ｉ） 全て同じ抵抗値の抵抗を直列接続しているので
はなく、直列接続された抵抗を第一の抵抗群（１１），
第二の抵抗群（１２），第三の抵抗群（１３）に分け、
第一の抵抗群（１１）と第三の抵抗群（１３）の抵抗値
はＲで同一になっているが、第二の抵抗群（１２）の抵
抗値は４Ｒで、第一，第三の抵抗群（１１，１３）の抵
抗値の４倍にしている。
【００１２】（II） この第二の抵抗群（１２）の接続
部に各々アナログスイッチの一端を接続してアナログス
イッチ群（１５）の共通の他端を出力としている。 （III ） ディジタルデータを直接入れずに、図３に示
すようなＭＯＳＦＥＴ（Ｍ１〜Ｍ８）とアナログスイッ
チ（Ａ１〜Ａ４）のＯＮ／ＯＦＦ関係を規定する変換表
に基づいてこれらをＯＮ／ＯＦＦさせてＤ／Ａ変換をし
ている。
部に各々アナログスイッチの一端を接続してアナログス
イッチ群（１５）の共通の他端を出力としている。 （III ） ディジタルデータを直接入れずに、図３に示
すようなＭＯＳＦＥＴ（Ｍ１〜Ｍ８）とアナログスイッ
チ（Ａ１〜Ａ４）のＯＮ／ＯＦＦ関係を規定する変換表
に基づいてこれらをＯＮ／ＯＦＦさせてＤ／Ａ変換をし
ている。
【００１３】という３つの点が従来と異なる。以下で、
上記回路で実際にディジタルデータをアナログ信号に変
換する際の動作について説明する。ここでは一例として
“００１０”のディジタルデータをアナログ信号に変換
する際の動作について説明する。まず、“００１０”に
対応するＭＯＳトランジスタ（Ｍ１〜Ｍ８）のＯＮ／Ｏ
ＦＦ関係と、アナログスイッチ（Ａ１〜Ａ４）のＯＮ／
ＯＦＦ関係を図３の変換表で調べる。
上記回路で実際にディジタルデータをアナログ信号に変
換する際の動作について説明する。ここでは一例として
“００１０”のディジタルデータをアナログ信号に変換
する際の動作について説明する。まず、“００１０”に
対応するＭＯＳトランジスタ（Ｍ１〜Ｍ８）のＯＮ／Ｏ
ＦＦ関係と、アナログスイッチ（Ａ１〜Ａ４）のＯＮ／
ＯＦＦ関係を図３の変換表で調べる。
【００１４】すると、“００１０”に対応するのは図３
の変換表より、Ｍ１：ＯＮ，Ｍ２：ＯＮ，Ｍ３：ＯＮ，
Ｍ４：ＯＦＦ，Ｍ５：ＯＮ，Ｍ６：ＯＮ，Ｍ７：ＯＦ
Ｆ，Ｍ８：ＯＦＦ，Ａ１：ＯＮ，Ａ２：ＯＦＦ，Ａ３：
ＯＦＦ，Ａ４：ＯＦＦとなる。
の変換表より、Ｍ１：ＯＮ，Ｍ２：ＯＮ，Ｍ３：ＯＮ，
Ｍ４：ＯＦＦ，Ｍ５：ＯＮ，Ｍ６：ＯＮ，Ｍ７：ＯＦ
Ｆ，Ｍ８：ＯＦＦ，Ａ１：ＯＮ，Ａ２：ＯＦＦ，Ａ３：
ＯＦＦ，Ａ４：ＯＦＦとなる。
【００１５】この通りに図１のＭＯＳトランジスタ（Ｍ
１〜Ｍ８）とアナログスイッチ（Ａ１〜Ａ４）をＯＮ／
ＯＦＦさせる。すると、このときにはアナログスイッチ
（Ａ１）のみがＯＮしているので、当該回路の出力は図
１のＡ点の電圧となる。このＡ点の電位は、この上側に
接続された抵抗と下側に接続された抵抗とのブリーダー
比によって定まる。
１〜Ｍ８）とアナログスイッチ（Ａ１〜Ａ４）をＯＮ／
ＯＦＦさせる。すると、このときにはアナログスイッチ
（Ａ１）のみがＯＮしているので、当該回路の出力は図
１のＡ点の電圧となる。このＡ点の電位は、この上側に
接続された抵抗と下側に接続された抵抗とのブリーダー
比によって定まる。
【００１６】Ａ点の上側に接続された抵抗は、ＭＯＳト
ランジスタ（Ｍ１〜Ｍ３）がＯＮして、ＭＯＳトランジ
スタ（Ｍ４）のみがＯＦＦしているので第一の抵抗群
（１１）の上から数えて３番目と４番目の抵抗の抵抗値
の合計２Ｒと、第二の抵抗群（１２）の抵抗値すなわち
４Ｒ×３＝１２Ｒ分の合計である１４Ｒとなる。一方、
Ａ点の下側に接続された抵抗の抵抗値は、ＭＯＳトラン
ジスタ（Ｍ５，Ｍ６）がＯＮしていることにより、第三
の抵抗群（１３）のうち、これらのＭＯＳトランジスタ
（Ｍ５，Ｍ６）に接続された抵抗は無視できるので、実
質上ＭＯＳトランジスタ（Ｍ７，Ｍ８）に接続された抵
抗分すなわち２Ｒだけ考えればよく、Ａ点の下側に接続
された抵抗は、２Ｒとなる。
ランジスタ（Ｍ１〜Ｍ３）がＯＮして、ＭＯＳトランジ
スタ（Ｍ４）のみがＯＦＦしているので第一の抵抗群
（１１）の上から数えて３番目と４番目の抵抗の抵抗値
の合計２Ｒと、第二の抵抗群（１２）の抵抗値すなわち
４Ｒ×３＝１２Ｒ分の合計である１４Ｒとなる。一方、
Ａ点の下側に接続された抵抗の抵抗値は、ＭＯＳトラン
ジスタ（Ｍ５，Ｍ６）がＯＮしていることにより、第三
の抵抗群（１３）のうち、これらのＭＯＳトランジスタ
（Ｍ５，Ｍ６）に接続された抵抗は無視できるので、実
質上ＭＯＳトランジスタ（Ｍ７，Ｍ８）に接続された抵
抗分すなわち２Ｒだけ考えればよく、Ａ点の下側に接続
された抵抗は、２Ｒとなる。
【００１７】従って、Ａ点の電位は、Ａ点の上側に接続
された抵抗２Ｒと下側に接続された抵抗１４Ｒとのブリ
ーダー比、すなわち １４Ｒ：２Ｒ＝１４：２ で基準電圧（Ｖｒｅｆ）を分圧した値となり、これは、
４ビットの最下位のデータ“００００”から数えて３番
目である“００１０”に対応するアナログ信号と一致し
ている。
された抵抗２Ｒと下側に接続された抵抗１４Ｒとのブリ
ーダー比、すなわち １４Ｒ：２Ｒ＝１４：２ で基準電圧（Ｖｒｅｆ）を分圧した値となり、これは、
４ビットの最下位のデータ“００００”から数えて３番
目である“００１０”に対応するアナログ信号と一致し
ている。
【００１８】他のディジタルデータ、例えば“０１０
１”をアナログ変換する場合については図３の変換表に
よりＭ１：ＯＮ，Ｍ２：ＯＮ，Ｍ３：ＯＦＦ，Ｍ４：Ｏ
ＦＦ，Ｍ５：ＯＮ，Ｍ６：ＯＮ，Ｍ７：ＯＮ，Ｍ８：Ｏ
ＦＦ，Ａ１：ＯＦＦ，Ａ２：ＯＮ，Ａ３：ＯＦＦ，Ａ
４：ＯＦＦとなる。
１”をアナログ変換する場合については図３の変換表に
よりＭ１：ＯＮ，Ｍ２：ＯＮ，Ｍ３：ＯＦＦ，Ｍ４：Ｏ
ＦＦ，Ｍ５：ＯＮ，Ｍ６：ＯＮ，Ｍ７：ＯＮ，Ｍ８：Ｏ
ＦＦ，Ａ１：ＯＦＦ，Ａ２：ＯＮ，Ａ３：ＯＦＦ，Ａ
４：ＯＦＦとなる。
【００１９】この通りに図１のＭＯＳトランジスタ（Ｍ
１〜Ｍ８）とアナログスイッチ（Ａ１〜Ａ４）をＯＮ／
ＯＦＦさせる。すると、このときにはアナログスイッチ
（Ａ１）のみがＯＮしているので、当該回路の出力は図
１のＢ点の電位となる。このＢ点の電位は、この上側に
接続された抵抗と下側に接続された抵抗とのブリーダー
比によって定まる。ＭＯＳトランジスタ（Ｍ１，Ｍ２）
がＯＮして、ＭＯＳトランジスタ（Ｍ３，Ｍ４）のみが
ＯＦＦしているので、Ｂ点の上側に接続された抵抗の抵
抗値の合計は、上から数えて２番目から４番目の抵抗の
抵抗値の合計３Ｒと、第２の抵抗群の抵抗２つ分すなわ
ち２×４Ｒ＝８Ｒとの合計で１１Ｒとなる。
１〜Ｍ８）とアナログスイッチ（Ａ１〜Ａ４）をＯＮ／
ＯＦＦさせる。すると、このときにはアナログスイッチ
（Ａ１）のみがＯＮしているので、当該回路の出力は図
１のＢ点の電位となる。このＢ点の電位は、この上側に
接続された抵抗と下側に接続された抵抗とのブリーダー
比によって定まる。ＭＯＳトランジスタ（Ｍ１，Ｍ２）
がＯＮして、ＭＯＳトランジスタ（Ｍ３，Ｍ４）のみが
ＯＦＦしているので、Ｂ点の上側に接続された抵抗の抵
抗値の合計は、上から数えて２番目から４番目の抵抗の
抵抗値の合計３Ｒと、第２の抵抗群の抵抗２つ分すなわ
ち２×４Ｒ＝８Ｒとの合計で１１Ｒとなる。
【００２０】一方、Ｂ点の下側に接続された抵抗の抵抗
値は、第二の抵抗群（１２）の１個分の抵抗値すなわち
４Ｒと、第三の抵抗群（１３）の抵抗が加算された値と
なる。この第三の抵抗群（１３）の抵抗値は、ＭＯＳト
ランジスタ（Ｍ５，Ｍ６，Ｍ７）がＯＮして、ＭＯＳト
ランジスタ（Ｍ８）のみがＯＦＦしていることにより、
ＭＯＳトランジスタ（Ｍ５，Ｍ６，Ｍ７）に接続された
抵抗は無視でき、実質上ＭＯＳトランジスタ（Ｍ８）に
接続された抵抗分すなわちＲだけ考えればよいので、Ａ
点の下側に接続された抵抗の抵抗値は、合計４Ｒ＋Ｒ＝
５Ｒとなる。
値は、第二の抵抗群（１２）の１個分の抵抗値すなわち
４Ｒと、第三の抵抗群（１３）の抵抗が加算された値と
なる。この第三の抵抗群（１３）の抵抗値は、ＭＯＳト
ランジスタ（Ｍ５，Ｍ６，Ｍ７）がＯＮして、ＭＯＳト
ランジスタ（Ｍ８）のみがＯＦＦしていることにより、
ＭＯＳトランジスタ（Ｍ５，Ｍ６，Ｍ７）に接続された
抵抗は無視でき、実質上ＭＯＳトランジスタ（Ｍ８）に
接続された抵抗分すなわちＲだけ考えればよいので、Ａ
点の下側に接続された抵抗の抵抗値は、合計４Ｒ＋Ｒ＝
５Ｒとなる。
【００２１】従って、Ａ点の電位は、これらのブリーダ
ー比すなわち １１Ｒ：５Ｒ＝１１：５ で基準電圧（Ｖｒｅｆ）を分圧した値となり、これは
“０１０１”に対応するアナログ信号と一致している。
以上説明したように、本実施形態に係るＤ／Ａコンバー
タによれば、図３の変換表に従って図１のＭＯＳトラン
ジスタ（Ｍ１〜Ｍ８），アナログスイッチ（Ａ１〜Ａ
４）をＯＮ／ＯＦＦすることによって、他の全ての４ビ
ットのディジタルデータについても同様にして、それぞ
れのデータに対応したアナログ電圧を生成することがで
きる。
ー比すなわち １１Ｒ：５Ｒ＝１１：５ で基準電圧（Ｖｒｅｆ）を分圧した値となり、これは
“０１０１”に対応するアナログ信号と一致している。
以上説明したように、本実施形態に係るＤ／Ａコンバー
タによれば、図３の変換表に従って図１のＭＯＳトラン
ジスタ（Ｍ１〜Ｍ８），アナログスイッチ（Ａ１〜Ａ
４）をＯＮ／ＯＦＦすることによって、他の全ての４ビ
ットのディジタルデータについても同様にして、それぞ
れのデータに対応したアナログ電圧を生成することがで
きる。
【００２２】この回路によれば、４ビットのＤ／Ａコン
バータながらアナログスイッチの数は４個で済み、１６
個のアナログスイッチを必要としていた従来回路に比し
て、大幅なアナログスイッチの点数削減が可能となる。
本実施形態では図１に示すように４ビットのＤ／Ａコン
バータについて説明しているが、本発明はこれに限ら
ず、図２に示すようにｎビットのＤ／Ａコンバータにつ
いても適当な変換表を作製することにより、対応するこ
とが可能になる。
バータながらアナログスイッチの数は４個で済み、１６
個のアナログスイッチを必要としていた従来回路に比し
て、大幅なアナログスイッチの点数削減が可能となる。
本実施形態では図１に示すように４ビットのＤ／Ａコン
バータについて説明しているが、本発明はこれに限ら
ず、図２に示すようにｎビットのＤ／Ａコンバータにつ
いても適当な変換表を作製することにより、対応するこ
とが可能になる。
【００２３】このＤ／Ａコンバータは、ｎビットのディ
ジタルデータをアナログ信号に変換するＤ／Ａコンバー
タであって、図２に示すように、各々の抵抗値がＲであ
る抵抗がｍ個直列接続された第一の抵抗群（２１）と、
各々の抵抗値がｍＲである抵抗がＬ個直列接続された第
二の抵抗群（２２）と、各々の抵抗値がＲである抵抗が
（ｍ−１）個直列接続された第三の抵抗群（２３）と、
各々のソースが全て基準電圧（Ｖｒｅｆ）に接続された
ｍ個のＭＯＳＦＥＴからなる第一のレベルシフト用スイ
ッチ群（２４）と、各々のドレインが全て接地電位（Ｇ
ＮＤ）に接続されたｍ個のＭＯＳＦＥＴからなる第二の
レベルシフト用スイッチ群（２６）と、各々の一端が共
通で当該回路の出力となるｍ個のアナログスイッチから
なるアナログスイッチ群（２５）とを備えている。
ジタルデータをアナログ信号に変換するＤ／Ａコンバー
タであって、図２に示すように、各々の抵抗値がＲであ
る抵抗がｍ個直列接続された第一の抵抗群（２１）と、
各々の抵抗値がｍＲである抵抗がＬ個直列接続された第
二の抵抗群（２２）と、各々の抵抗値がＲである抵抗が
（ｍ−１）個直列接続された第三の抵抗群（２３）と、
各々のソースが全て基準電圧（Ｖｒｅｆ）に接続された
ｍ個のＭＯＳＦＥＴからなる第一のレベルシフト用スイ
ッチ群（２４）と、各々のドレインが全て接地電位（Ｇ
ＮＤ）に接続されたｍ個のＭＯＳＦＥＴからなる第二の
レベルシフト用スイッチ群（２６）と、各々の一端が共
通で当該回路の出力となるｍ個のアナログスイッチから
なるアナログスイッチ群（２５）とを備えている。
【００２４】この回路では、第一の抵抗群（２１）の各
々の抵抗が、第一のレベルシフト用スイッチ群（２４）
の各々のＭＯＳトランジスタを介して基準電圧（Ｖｒｅ
ｆ）に接続され、第三の抵抗群（２３）の各々の抵抗
が、第二のレベルシフト用スイッチ群（２６）の各々の
スイッチを介して接地電位（ＧＮＤ）に接続され、第二
の抵抗群（２２）の各々の抵抗の接続部に、アナログス
イッチ群（２５）の各々のアナログスイッチが接続され
ている。
々の抵抗が、第一のレベルシフト用スイッチ群（２４）
の各々のＭＯＳトランジスタを介して基準電圧（Ｖｒｅ
ｆ）に接続され、第三の抵抗群（２３）の各々の抵抗
が、第二のレベルシフト用スイッチ群（２６）の各々の
スイッチを介して接地電位（ＧＮＤ）に接続され、第二
の抵抗群（２２）の各々の抵抗の接続部に、アナログス
イッチ群（２５）の各々のアナログスイッチが接続され
ている。
【００２５】そして、上記のｍ，ｎ，Ｌには、ｍとＬと
の積が２のｎ乗になるという関係がある。この関係を満
たせば、図２に示すｎビットのＤ／Ａコンバータは、第
一のレベルシフト用スイッチ群（２４），第二のレベル
シフト用スイッチ群（２６），アナログスイッチ群（２
５）の各々のスイッチについて、ｎビットのデータに対
応した図３に示すような変換表を作成してこれに対応し
て各スイッチのＯＮ／ＯＦＦを制御することにより、ｎ
ビットのディジタルデータのＤ／Ａ変換をすることがで
きる。
の積が２のｎ乗になるという関係がある。この関係を満
たせば、図２に示すｎビットのＤ／Ａコンバータは、第
一のレベルシフト用スイッチ群（２４），第二のレベル
シフト用スイッチ群（２６），アナログスイッチ群（２
５）の各々のスイッチについて、ｎビットのデータに対
応した図３に示すような変換表を作成してこれに対応し
て各スイッチのＯＮ／ＯＦＦを制御することにより、ｎ
ビットのディジタルデータのＤ／Ａ変換をすることがで
きる。
【００２６】こうすれば、従来の構成ではｎ個のアナロ
グスイッチを必要としていた回路ではなくＬ個のアナロ
グスイッチで済むので、図１に示す４ビットの回路と同
様にしてアナログスイッチの点数削減分、素子の占有面
積が小さくなり、微細化、縮小化につながる。一例とし
て、１２ビットの場合の回路についてどの程度面積を縮
小することができるかについて以下で説明する。
グスイッチを必要としていた回路ではなくＬ個のアナロ
グスイッチで済むので、図１に示す４ビットの回路と同
様にしてアナログスイッチの点数削減分、素子の占有面
積が小さくなり、微細化、縮小化につながる。一例とし
て、１２ビットの場合の回路についてどの程度面積を縮
小することができるかについて以下で説明する。
【００２７】ここでは１２ビットのＤ／Ａコンバータで
図２のｍを４とし、Ｌを１０２４とした回路を例にして
説明する。ＭＯＳトランジスタの面積はアナログスイッ
チの面積の５０倍であるものとする。この場合、図４に
示すような従来回路で組むとすると、２の１２乗で４０
９６個ものアナログスイッチが必要になっていたが、こ
の場合は図２に示す本実施形態に係る回路ではアナログ
スイッチは１０２４個で済む。その分第一のレベルシフ
ト用スイッチ群（２４）で４個，第二のレベルシフト用
スイッチ群（２６）で４個で合計８個のＭＯＳトランジ
スタが必要になるが、その面積はアナログスイッチの５
０倍なのでアナログスイッチ換算で ８×５０＝４００ であるから、本発明ではアナログスイッチ換算で１０２
４＋４００＝１４２４となり、１４２４個のアナログス
イッチの分の面積だけで済むこととなる。
図２のｍを４とし、Ｌを１０２４とした回路を例にして
説明する。ＭＯＳトランジスタの面積はアナログスイッ
チの面積の５０倍であるものとする。この場合、図４に
示すような従来回路で組むとすると、２の１２乗で４０
９６個ものアナログスイッチが必要になっていたが、こ
の場合は図２に示す本実施形態に係る回路ではアナログ
スイッチは１０２４個で済む。その分第一のレベルシフ
ト用スイッチ群（２４）で４個，第二のレベルシフト用
スイッチ群（２６）で４個で合計８個のＭＯＳトランジ
スタが必要になるが、その面積はアナログスイッチの５
０倍なのでアナログスイッチ換算で ８×５０＝４００ であるから、本発明ではアナログスイッチ換算で１０２
４＋４００＝１４２４となり、１４２４個のアナログス
イッチの分の面積だけで済むこととなる。
【００２８】よって、４０９６個ものアナログスイッチ
分の面積を要していた従来に比して、その面積比は １４２４／４０９６≒１／３ となり、従来の約１／３の面積比で同じ効果を実現する
ことが可能となる。このｍ，Ｌの値は上記の関係、すな
わちｍとＬとの積が２のｎ乗になるという関係さえ満た
していればいかようにも変更することができ、例えばア
ナログスイッチの数（Ｌ）を５１２個にすればｍは４０
９６÷５１２＝８個となり、設計の際の都合に応じてい
かようにも変更することが可能になる。
分の面積を要していた従来に比して、その面積比は １４２４／４０９６≒１／３ となり、従来の約１／３の面積比で同じ効果を実現する
ことが可能となる。このｍ，Ｌの値は上記の関係、すな
わちｍとＬとの積が２のｎ乗になるという関係さえ満た
していればいかようにも変更することができ、例えばア
ナログスイッチの数（Ｌ）を５１２個にすればｍは４０
９６÷５１２＝８個となり、設計の際の都合に応じてい
かようにも変更することが可能になる。
【００２９】
【発明の効果】以上説明したように、本発明に係るＤ／
Ａコンバータによれば、第一の抵抗群の各々の抵抗が、
第一のレベルシフト用スイッチ群の各々のスイッチを介
して第一の基準電圧に接続され、第三の抵抗群の各々の
抵抗が、第二のレベルシフト用スイッチ群の各々のスイ
ッチを介して第二の基準電圧に接続され、第二の抵抗群
の各々の抵抗の接続部の各々に、アナログスイッチ群の
各々のアナログスイッチが接続され、ｍとＬとの積が２
のｎ乗になっている。
Ａコンバータによれば、第一の抵抗群の各々の抵抗が、
第一のレベルシフト用スイッチ群の各々のスイッチを介
して第一の基準電圧に接続され、第三の抵抗群の各々の
抵抗が、第二のレベルシフト用スイッチ群の各々のスイ
ッチを介して第二の基準電圧に接続され、第二の抵抗群
の各々の抵抗の接続部の各々に、アナログスイッチ群の
各々のアナログスイッチが接続され、ｍとＬとの積が２
のｎ乗になっている。
【００３０】このため、全てのディジタルデータに対応
するように第一の基準電圧と第二の基準電圧との間の電
位差を分割することができ（４ビットなら２の４乗で１
６分割）、Ｄ／Ａ変換をすることが可能となる。またア
ナログスイッチの数を従来の２のｎ乗個からＬ個に削減
することができるので、素子の形成面積を大幅に縮小化
することが可能となる。
するように第一の基準電圧と第二の基準電圧との間の電
位差を分割することができ（４ビットなら２の４乗で１
６分割）、Ｄ／Ａ変換をすることが可能となる。またア
ナログスイッチの数を従来の２のｎ乗個からＬ個に削減
することができるので、素子の形成面積を大幅に縮小化
することが可能となる。
【図１】本発明の実施形態に係る４ビットのＤ／Ａコン
バータの回路図である。
バータの回路図である。
【図２】本発明の実施形態に係るｎビットのＤ／Ａコン
バータの回路図である。
バータの回路図である。
【図３】本発明の実施形態に係るＤ／Ａコンバータのス
イッチのＯＮ／ＯＦＦ関係を規定する図である。
イッチのＯＮ／ＯＦＦ関係を規定する図である。
【図４】従来例に係る４ビットのＤ／Ａコンバータの回
路図である。
路図である。
【図５】従来例に係るＤ／Ａコンバータのアナログスイ
ッチのＯＮ／ＯＦＦ関係を規定する図である。
ッチのＯＮ／ＯＦＦ関係を規定する図である。
（１１） 第一の抵抗群 （１２） 第二の抵抗群 （１３） 第三の抵抗群 （１４） 第一のレベルシフト用スイッチ群 （１５） アナログスイッチ群 （１６） 第二のレベルシフト用スイッチ群 （Ｍ１〜Ｍ８） ＭＯＳトランジスタ（レベルシフト用
スイッチ） （Ａ１〜Ａ４） アナログスイッチ （ｍ） 第一，第二のレベルシフト用スイッチ
群のレベルシフト用スイッチの個数 （Ｌ） アナログスイッチ群のアナログスイッ
チの個数 （Ｖｒｅｆ） 基準電圧（第一の基準電圧） （ＧＮＤ） 接地電位（第二の基準電圧）
スイッチ） （Ａ１〜Ａ４） アナログスイッチ （ｍ） 第一，第二のレベルシフト用スイッチ
群のレベルシフト用スイッチの個数 （Ｌ） アナログスイッチ群のアナログスイッ
チの個数 （Ｖｒｅｆ） 基準電圧（第一の基準電圧） （ＧＮＤ） 接地電位（第二の基準電圧）
Claims (1)
- 【請求項１】 各々の抵抗値がＲである抵抗がｍ個直列
接続された第一の抵抗群と、 各々の抵抗値がｍＲである抵抗が（Ｌ−１）個直列接続
された第二の抵抗群と、 各々の抵抗値がＲである抵抗が（ｍ−１）個直列接続さ
れた第三の抵抗群と、 各々のレベルシフト用スイッチの一端が全て第一の基準
電圧に接続されたｍ個のレベルシフト用スイッチからな
る第一のレベルシフト用スイッチ群と、 各々のレベルシフト用スイッチの一端が全て第二の基準
電圧に接続されたｍ個のレベルシフト用スイッチからな
る第二のレベルシフト用スイッチ群と、 各々の一端が共通で当該回路の出力となるＬ個のアナロ
グスイッチからなるアナログスイッチ群とを備え、ｎビ
ットのディジタルデータをアナログ信号に変換するＤ／
Ａコンバータであって、 前記第一の抵抗群の各々の抵抗が、前記第一のレベルシ
フト用スイッチ群の各々のスイッチを介して第一の基準
電圧に接続され、 前記第三の抵抗群の各々の抵抗が、前記第二のレベルシ
フト用スイッチ群の各々のスイッチを介して第二の基準
電圧に接続され、 前記第二の抵抗群の各々の抵抗の接続部の各々に、前記
アナログスイッチ群の各々のアナログスイッチが接続さ
れ、 前記ｍ，ｎ，Ｌには、ｍとＬとの積が２のｎ乗になると
いう関係があることを特徴とするＤ／Ａコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10783096A JPH09294072A (ja) | 1996-04-26 | 1996-04-26 | Ｄ／ａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10783096A JPH09294072A (ja) | 1996-04-26 | 1996-04-26 | Ｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09294072A true JPH09294072A (ja) | 1997-11-11 |
Family
ID=14469125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10783096A Pending JPH09294072A (ja) | 1996-04-26 | 1996-04-26 | Ｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09294072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065626A (ja) * | 2007-09-10 | 2009-03-26 | Sanyo Electric Co Ltd | Ｄ／ａコンバータ、逐次比較型ａ／ｄコンバータ |
| WO2019098239A1 (ja) * | 2017-11-14 | 2019-05-23 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
-
1996
- 1996-04-26 JP JP10783096A patent/JPH09294072A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065626A (ja) * | 2007-09-10 | 2009-03-26 | Sanyo Electric Co Ltd | Ｄ／ａコンバータ、逐次比較型ａ／ｄコンバータ |
| WO2019098239A1 (ja) * | 2017-11-14 | 2019-05-23 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
| JPWO2019098239A1 (ja) * | 2017-11-14 | 2020-11-19 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
| US11050434B2 (en) | 2017-11-14 | 2021-06-29 | Panasonic Intellectual Property Management Co., Ltd. | Digital-to-analog converter |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050603 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050830 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20051227 Free format text: JAPANESE INTERMEDIATE CODE: A02 |
|
| RD01 | Notification of change of attorney |
Effective date: 20051227 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |