JPWO2019098239A1 - デジタル／アナログ変換器 - Google Patents

Abstract

スイッチのオン抵抗を考慮し、ＤＡＣ性能を向上させたデジタル／アナログ変換器を提供する。デジタル／アナログ変換器（１００）は、第１の抵抗列（１３）及び第１のスイッチ群（１４）を有する第１の部分回路（１０）と、第２の部分回路（２０Ｂ）と、第１の抵抗（Ｒ０）と、第３の抵抗列（３３）及び第３のスイッチ群（３４）を有する第３の部分回路（３０）と、第４の抵抗列（４４）及び第４のスイッチ群（４５）を有する第４の部分回路（４０）と、を備える。第１の抵抗（Ｒ０）の抵抗値をＲとした場合、第４の抵抗列（４４）の合成抵抗値は、２（ｎ−ｍ）Ｒであり、第１の抵抗列（１３）の合成抵抗値は、（２ｍ−１）Ｒであり、第３の抵抗列（３３）の合成抵抗値は、（２ｍ−１）Ｒであり、第２の部分回路（２０，２０Ｂ）の合成抵抗値は、Ｒ／（２（ｎ−ｍ）−１）である。

Description

本発明はデジタル／アナログ変換器（以降、ＤＡＣ（digital to analog converter）と略す）に関する。

当技術分野では周知のように、ＤＡＣは、ｎビットのデジタル値に対応したアナログ信号に変換するために、広範囲にわたる種々の用途において用いられている。

例えば、基準電圧間に２ｎ個の同じ抵抗値の抵抗を縦続接続して配置された抵抗列は、これらの抵抗間でその基準電圧を分圧し、それら抵抗の全ての節点に選択スイッチが備わっており、ｎビットのデジタル値に対応した節点の電位が選択され出力される。

その部品数と設置面積を小さくするため種々の区分ＤＡＣ（Ｓｅｇｍｅｎｔｅｄ ＤＡＣ）が考案されている。ここで、ｎビットのうち微調整に使用されるビット数をｍビットとする。（ｎ、ｍは整数）これらのデジタル／アナログ変換器として、例えば、特許文献１、２、非特許文献１が知られている。

上記先行技術文献では複数の抵抗が縦続接続された微調整に用いる粗調抵抗列の６ビットのデジタル値に対応した節点の電位をスイッチにより選択し、出力している。スイッチは理想的には０Ωのオン抵抗であるが、現実には有限のオン抵抗を持つため、ＤＡＣ性能に影響を与えると言う課題がある。

米国特許第５９６９６５７号明細書 特許第３８２８６６７号公報 Ｗａｌｔ Ｋｅｓｔｅｒ， ＭＴ−１６ ＴＵＴＯＲＩＡＬ "Ｂａｓｉｃ ＤＡＣ Ａｒｃｈｉｔｅｃｔｕｒｅｓ ＩＩＩ： Ｓｅｇｍｅｎｔｅｄ ＤＡＣｓ" ＡＮＡＬＯＧ ＤＥＶＩＣＥＳ

そこで本発明は、スイッチのオン抵抗を考慮し、ＤＡＣ性能を向上させたデジタル／アナログ変換器を提供することを目的とする。

本開示の一態様に係るデジタル／アナログ変換器は、微調整用のｍビット（ｍは正の整数）を含むｎビット（ｎはｍより大きい整数）のデジタル／アナログ変換器である。前記デジタル／アナログ変換器は、第１の部分回路と、第２の部分回路と、第１の抵抗と、第３の部分回路と、第４の部分回路と、を備える。前記第１の部分回路は、第１端と第２端を有し、前記第１端に高電位側の基準電位が印加される。前記第２の部分回路は、第３端と第４端を有し、前記第３端が前記第２端に電気的に接続される。前記第１の抵抗は、第５端と第６端を有し、前記第５端が前記第４端に電気的に接続される。前記第３の部分回路は、第７端と第８端を有し、前記第７端が前記第６端に電気的に接続されて、前記第８端に低電位側の基準電位が印加される。前記第４の部分回路は、第９端と第１０端と第１１端を有し、前記第９端が前記第３端に電気的に接続されて、前記第１０端が前記第６端に電気的に接続されて、前記第１１端からアナログ信号が出力される。前記第４の部分回路は、第４の抵抗列と、第４のスイッチ群と、を備える。前記第４の抵抗列は、前記第９端と前記第１０端との間で直列接続された２^{（ｎ−ｍ）}個の抵抗により構成されている。前記第４のスイッチ群は、前記第４の抵抗列における最も前記第９端側に位置する節点を除く他の節点をデジタル信号に応じて前記第１１端に電気的に接続させる２^{（ｎ−ｍ）}個のスイッチを有する。前記第１の部分回路は、第１の抵抗列と、第１のスイッチ群と、を備える。前記第１の抵抗列は、前記第１端と前記第２端との間で直列接続された２^ｍ−１個の抵抗により構成されている。前記第１のスイッチ群は、前記第１の抵抗列における２^ｍ個の節点を前記デジタル信号に応じて前記第１端に電気的に接続させる２^ｍ個のスイッチを有する。前記第３の部分回路は、第３の抵抗列と、第３のスイッチ群と、を備える。前記第３の抵抗列は、前記第７端と前記第８端との間で直列接続された２^ｍ−１個の抵抗により構成されている。前記第３のスイッチ群は、前記第３の抵抗列における２^ｍ個の節点を前記デジタル信号に応じて前記第８端に電気的に接続させる２^ｍ個のスイッチを有する。前記第１の抵抗の抵抗値をＲとした場合、前記第４の抵抗列の合成抵抗値は、２^{（ｎ−ｍ）}Ｒであり、前記第１の抵抗列の合成抵抗値は、（２^ｍ−１）Ｒであり、前記第３の抵抗列の合成抵抗値は、（２^ｍ−１）Ｒであり、前記第２の部分回路の合成抵抗値は、Ｒ／（２^{（ｎ−ｍ）}−１）である。

本開示の一態様に係るデジタル／アナログ変換器は、微調整用のｍビット（ｍは正の整数）を含むｎビット（ｎはｍより大きい整数）のデジタル／アナログ変換器である。前記デジタル／アナログ変換器は、第１の部分回路と、第２の部分回路と、第１の抵抗と、第３の部分回路と、第４の部分回路と、を備える。前記第１の部分回路は、第１端と第２端を有し、前記第１端に高電位側の基準電位が印加される。前記第２の部分回路は、第３端と第４端を有し、前記第３端が前記第２端に電気的に接続される。前記第１の抵抗は、第５端と第６端を有し、前記第５端が前記第４端に電気的に接続される。前記第３の部分回路は、第７端と第８端を有し、前記第７端が前記第６端に電気的に接続されて、前記第８端に低電位側の基準電位が印加される。前記第４の部分回路は、第９端と第１０端と第１１端を有し、前記第９端が前記第５端に電気的に接続されて、前記第１０端が前記第６端に電気的に接続されて、前記第１１端からアナログ信号が出力される。前記第４の部分回路は、第４の抵抗列と、第４のスイッチ群と、を備える。前記第４の抵抗列は、前記第９端と前記第１０端との間で直列接続された２^{（ｎ−ｍ）}−１個の抵抗により構成されている。前記第４のスイッチ群は、前記第４の抵抗列における２^{（ｎ−ｍ）}個の節点をデジタル信号に応じて前記第１１端に電気的に接続させる２^{（ｎ−ｍ）}個のスイッチを有する。前記第１の部分回路は、第１の抵抗列と、第１のスイッチ群と、を備える。前記第１の抵抗列は、前記第１端と前記第２端のと間で直列接続された２^ｍ−１個の抵抗により構成されている。前記第１のスイッチ群は、前記第１の抵抗列における２^ｍ個の節点を前記デジタル信号に応じて前記第１端に電気的に接続させる２^ｍ個のスイッチを有する。前記第３の部分回路は、第３の抵抗列と、第３のスイッチ群と、を備える。前記第３の抵抗列は、前記第７端と前記第８端との間で直列接続された２^ｍ−１個の抵抗により構成されている。前記第３のスイッチ群は、前記第３の抵抗列における２^ｍ個の節点を前記デジタル信号に応じて前記第８端に電気的に接続させる２^ｍ個のスイッチを有する。前記第１の抵抗の抵抗値をＲとした場合、前記第４の抵抗列の合成抵抗値は、（２^{（ｎ−ｍ）}−１）Ｒであり、前記第１の抵抗列の合成抵抗値は、（２^ｍ−１）Ｒであり、前記第３の抵抗列の合成抵抗値は、（２^ｍ−１）Ｒであり、前記第２の部分回路の合成抵抗値は、Ｒ／（２^{（ｎ−ｍ）}）である。

図１は、実施の形態１のデジタル／アナログ変換器の回路図である。 図２は、従来のデジタル／アナログ変換器を模式的に表した回路図である。 図３は、同デジタル／アナログ変換器の回路図である。 図４は、同デジタル／アナログ変換器の出力電圧と６ビットのデジタル値の関係を示したグラフである。 図５は、同デジタル／アナログ変換器の積分非直線性誤差ＩＮＬと６ビットのデジタル値の関係を示したグラフである。 図６は、実施の形態１のデジタル／アナログ変換器の回路図である。 図７は、（式１１）の縦軸が出力電圧Ｖｏ、横軸がデジタル値ｐとしたときの関係を示すグラフである。 図８は、（式１１）の縦軸が積分非直線性誤差ＩＮＬ、横軸がデジタル値ｐとしたときの関係を示すグラフである。 図９は、（式１５）の縦軸が出力電圧Ｖｏ、横軸がデジタル値ｐとしたときの関係を示すグラフである。 図１０は、（式１７）の縦軸が積分非直線性誤差ＩＮＬ、横軸がデジタル値ｐとしたときの関係を示すグラフである。 図１１は、実施の形態２のデジタル／アナログ変換器の回路図である。 図１２は、同デジタル／アナログ変換器を６ビットとした場合の回路図である。 図１３は、実施の形態３のデジタル／アナログ変換器の回路図である。 図１４は、実施の形態４のデジタル／アナログ変換器の回路図である。 図１５は、同デジタル／アナログ変換器の６ビットの場合の回路図である。 図１６は、実施の形態５のデジタル／アナログ変換器の回路図である。 図１７は、実施の形態６のデジタル／アナログ変換器の回路図である。

以下に、実施の形態に係るデジタル／アナログ変換器について図面を用いて説明をする。なお、各図面において、同様の構成については、同一の符号を付し、説明を省略する。また、各実施の形態における各構成要素は矛盾のない範囲で任意に組み合わせても良い。

（実施の形態１）
以下に、実施の形態１におけるデジタル／アナログ変換器１００について図面を用いながら説明する。

図１は、実施の形態１のデジタル／アナログ変換器１００の回路図を示している。

実施の形態１のデジタル／アナログ変換器１００はｎビットＤＡＣであり、微調整に使用されるビット数はｍビットである。従って、粗調整に用いられるビット数はｎ−ｍビットになる。

デジタル／アナログ変換器１００は、第１の部分回路１０と、第２の部分回路２０と、第３の部分回路３０と、第４の部分回路４０と、第１の抵抗Ｒ０（基準抵抗）と、を有している。第１の部分回路１０は、第１端１１と第２端１２を有している。第２の部分回路２０は、第３端２１と第４端２２を有している。第１の抵抗Ｒ０は、第５端５１と第６端５２を有している。第３の部分回路３０は、第７端３１と第８端３２を有している。第４の部分回路４０は、第９端４１と第１０端４２と第１１端４３を有している。第１の部分回路１０の第１端１１は、高電位側の基準電位Ｖｒｅｆ＋が印加される。第１の部分回路１０の第２端１２は、第２の部分回路２０の第３端２１および第４の部分回路４０の第９端４１と電気的に接続されている。第２の部分回路２０の第４端２２は、第１の抵抗Ｒ０の第５端５１と電気的に接続されている。第１の抵抗Ｒ０の第６端５２は、第３の部分回路３０の第７端３１および第４の部分回路４０の第１０端４２と電気的に接続されている。第３の部分回路３０の第８端３２は、低電位側の基準電位Ｖｒｅｆ−が印加される。なお、第４の部分回路４０の第１１端４３からは、デジタル信号に応じた出力電圧Ｖｏがアナログ信号として出力される。

第２の部分回路２０は、第２の抵抗列２３を備えている。第２の抵抗列２３は、第３端２１と第４端２２のと間で並列接続された２^{（ｎ−ｍ）}−１個の抵抗Ｒ_Ｎ（１）〜Ｒ_Ｎ（２^{（ｎ−ｍ）}−１）により構成されている。第２の抵抗列２３の合成抵抗値は、第１の抵抗Ｒ０の抵抗値の１／（２^{（ｎ−ｍ）}−１）である。

第４の部分回路４０は、第４の抵抗列４４と、第４のスイッチ群４５と、を備えている。第４の抵抗列４４は、第９端４１と第１０端４２との間で直列接続された２^{（ｎ−ｍ）}個の抵抗Ｒ_Ｍ（１）〜Ｒ_Ｍ（２^{（ｎ−ｍ）}）により構成されている。第４のスイッチ群４５は、第４の抵抗列４４の各節点をデジタル信号に応じて第１１端４３に電気的に接続する２^{（ｎ−ｍ）}個のスイッチＳＷ_Ｍ（０）〜ＳＷ_Ｍ（２^{（ｎ−ｍ）}−１）を有する。本実施形態における「節点」は、抵抗列を構成する抵抗同士の接続点、及び抵抗列の両端を含む。具体的には、２^{（ｎ−ｍ）}個のスイッチＳＷ_Ｍ（０）〜ＳＷ_Ｍ（２^{（ｎ−ｍ）}−１）は、２^{（ｎ−ｍ）}個の抵抗Ｒ_Ｍ（１）〜Ｒ_Ｍ（２^{（ｎ−ｍ）}）における最も第９端４１側に位置する節点を除く他の２^{（ｎ−ｍ）}個の節点（第４の抵抗列４４における第１０端４２との接続点を含む）と、第１１端４３との間に電気的に接続されている。２^{（ｎ−ｍ）}個のスイッチＳＷ_Ｍ（０）〜ＳＷ_Ｍ（２^{（ｎ−ｍ）}−１）は、デジタル信号に応じてオン／オフする。第４の抵抗列４４の合成抵抗値は、第１の抵抗Ｒ０の抵抗値の２^{（ｍ−ｎ）}倍である。

第１の部分回路１０は、第１の抵抗列１３と、第１のスイッチ群１４と、を備えている。第１の抵抗列１３は、第１端１１と第２端１２との間で直列接続された２^ｍ−１個の抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（２^ｍ−１）により構成されている。第１のスイッチ群１４は、第１の抵抗列１３の各節点をデジタル信号に応じて第１端１１に電気的に接続する２^ｍ個のスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）を有する。具体的には、２^ｍ個のスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）は、２^ｍ−１個の抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（２^ｍ−１）における２^ｍ個の節点（第１の抵抗列１３の両端を含む）と、第１端１１との間に電気的に接続されている。２^ｍ個のスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）は、デジタル信号に応じてオン／オフする。第１の抵抗列１３の合成抵抗値は、第１の抵抗Ｒ０の抵抗値の２^ｍ−１倍である。

第３の部分回路３０は、第３の抵抗列３３と、第３のスイッチ群３４と、を備えている。第３の抵抗列３３は、第７端３１と第８端３２との間で直列接続された２^ｍ−１個の抵抗Ｒ_Ｂ（１）〜Ｒ_Ｂ（２^ｍ−１）により構成されている。第３のスイッチ群３４は、第３の抵抗列３３の各節点をデジタル信号に応じて第８端３２に電気的に接続する２^ｍ個のスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）を有する。具体的には、２^ｍ個のスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）は、２^ｍ−１個の抵抗Ｒ_Ｂ（１）〜Ｒ_Ｂ（２^ｍ−１）における２^ｍ個の節点（第３の抵抗列３３の両端を含む）と、第８端３２との間に電気的に接続されている。２^ｍ個のスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）は、デジタル信号に応じてオン／オフする。第３の抵抗列３３の合成抵抗値は、第１の抵抗Ｒ０の抵抗値の２^ｍ−１倍である。

デジタル／アナログ変換器１００は、上記構成としたことによりＤＡＣ性能を向上させている。デジタル／アナログ変換器１００について説明する前に、従来のデジタル／アナログ変換器２００について説明をする。以下の説明は、発明者が得た従来のデジタル／アナログ変換器２００の課題に関する知見である。

図２に、説明のために非特許文献１に示される従来のデジタル／アナログ変換器２００の回路図を模式的に表した図を示す。図２は６ビットＤＡＣ、すなわち、ｎ＝６である。また、微調整に用いられるビット数は３ビット、すなわち、ｍ＝３である。このとき、粗調整に用いられるビット数はｎ−ｍ＝６−３＝３で３ビットとなる。このとき、微調整抵抗列２０１は、２^ｍ−１＝２^３−１＝７個の抵抗２０２を直列接続して構成される。粗調整抵抗列２０３は、微調整抵抗列２０１の抵抗２０２の抵抗値に比べて抵抗値を１／２^{（ｎ−ｍ）}＝１／２^{（６−３）}＝１／２^３＝１／８にした１個の抵抗２０４と微調整抵抗列２０１の抵抗２０２と同じ抵抗値の２^{（ｎ−ｍ）}＝２^{（６−３）}＝２^３＝８個の抵抗２０５を縦続に接続している。抵抗値の小さい抵抗２０４の一端２０６に高電位側の基準電位Ｖｒｅｆ＋を印加し、また、８個の抵抗２０５を縦続に接続した抵抗の他端２０７に低電位側の基準電位Ｖｒｅｆ−（接地で０Ｖ）を印加している。６ビットのデジタル値に対応した節点の電位が、スイッチ２０８〜２１０により選択されて出力電圧Ｖｏが端子２１１から出力される。

このとき、スイッチ２０８〜２１０は理想的には０Ωのオン抵抗であるが、実際には有限のオン抵抗を持っている。スイッチ２０８は高入力インピーダンスを持つオペアンプＯＰの入力などに接続されるため、スイッチ２０８のオン抵抗は問題にならない。しかし、スイッチ２０９、２１０は、微調整抵抗列２０１と粗調整抵抗列２０３とに接続されるため、スイッチ２０９、２１０のオン抵抗がＤＡＣ性能に影響を与える。

図３に、微調整抵抗列２０１と粗調整抵抗列２０３とに接続されるスイッチ２０９、２１０のオン抵抗を有限としたときの回路図を示す。ここで、６ビットのデジタル値をｐ、６ビットのデジタル値のうち粗調整に用いる上位３ビットのデジタル値をｑとし、微調整に用いている下位３ビットの微調デジタル値をｒとし、スイッチ２０９、２１０のオン抵抗をＲｏｎとする。

ｎ＝６とした場合を例として説明する。ｎ＝６の６ビットの２進値を［１００１００］_２とすると、６ビットのデジタル値ｐ、粗調整用デジタル値ｑ、微調整用デジタル値ｒは［数１］（式１）〜［数３］（式３）となる。

まず、図３に示す、微調整抵抗列２０１の直列回路と、スイッチ２０９、２１０及び粗調整抵抗列２０３の１個の抵抗２０５と、の並列回路の合成抵抗Ｒｚを求めると［数４］（式４）になる。

これより出力電圧Ｖｏは［数５］（式５）になる。

したがって、積分非直線性誤差（Ｉｎｔｅｇｒａｌ Ｎｏｎ−Ｌｉｎｅａｒｉｔｙ）をＩＮＬとすると、積分非直線性誤差ＩＮＬは［数６］（式６）になる。

図４に出力電圧Ｖｏと６ビットのデジタル値の関係を示したグラフを示す。図５に積分非直線性誤差ＩＮＬと６ビットのデジタル値の関係を示したグラフを示す。図４は［数５］（式５）を縦軸が出力電圧Ｖｏ、横軸が６ビットのデジタル値ｐとしてグラフにしている。図５は［数６］（式６）を縦軸が積分非直線性誤差ＩＮＬ、横軸が６ビットのデジタル値ｐとしてグラフにしている。

このようにスイッチ２０９、２１０のオン抵抗を考慮すると図５のように、積分非直線性誤差ＩＮＬは右下がりの鋸波状の誤差が発生し、ＤＡＣ性能を低下させてしまうことがわかる。

実施の形態１のデジタル／アナログ変換器１００ではＤＡＣ性能の低下を抑制させ、従来のデジタル／アナログ変換器２００に比べてＤＡＣ性能を向上させることができる。これについて、以下に説明する。

まず、第２の部分回路２０と第４の部分回路４０と第１の抵抗Ｒ０との合成抵抗Ｒｚを求めると［数７］式（７）となる。

ここで簡単化のために、第２の部分回路２０を構成する抵抗Ｒ_Ｎ（１）〜Ｒ_Ｎ（２^{（ｎ−ｍ）}−１）、第１の抵抗Ｒ０および、第４の部分回路４０を構成する抵抗Ｒ_Ｍ（１）〜Ｒ_Ｍ（２^{（ｎ−ｍ）}）の抵抗値をすべてＲとする。つまり、第２の部分回路２０の各抵抗Ｒ_Ｎ（ｉ）、第１の抵抗Ｒ０、第４の部分回路４０の各抵抗Ｒ_Ｍ（ｉ）の抵抗値の関係を［数８］（式８）とする。ｉは、１〜２^{（ｎ−ｍ）}−１の整数である。

［数８］（式８）を用いて［数７］（式７）を整理すると［数９］（式９）になる。

同様に、図１における第１の部分回路１０を構成する抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（２^ｍ−１）と、第３の部分回路３０を構成する抵抗Ｒ_Ｂ（１）〜Ｒ_Ｂ（２^ｍ−１）の抵抗値をすべてＲとする。つまり、第１の部分回路１０の各抵抗Ｒ_Ｔ（ｉ）、第３の部分回路３０の各抵抗Ｒ_Ｂ（ｉ）の抵抗値の関係を［数１０］（式１０）とする。ｉは、１〜２^ｍ−１の整数である。

［数１０］（式１０）を用いると、第１の抵抗Ｒ０と第２の抵抗列２３の合成抵抗Ｒｚは、第１の抵抗列１３を構成する各抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（２^ｍ−１）、および、第３の抵抗列３３を構成する各抵抗Ｒ_Ｂ（１）〜Ｒ_Ｂ（２^ｍ−１）と同じ抵抗値となる。このため，粗調整がおこなわれる高電位側の基準電位Ｖｒｅｆ＋が印加される第１端１１と低電位側の基準電位Ｖｒｅｆ−が印加される第８端３２との間が等電位で分割される。また、微調整がおこなわれる第４の抵抗列４４の区間においても等電位で分割されることになる。

図６に実施の形態１のデジタル／アナログ変換器１００の一例の回路図を示す。図６に示したデジタル／アナログ変換器１００は、６ビットの２進値として従来例と同じ［１００１００］_２を入力した場合の回路図を示している。第１端１１に印加される高電位側の基準電位Ｖｒｅｆ＋は例えば５Ｖとすることができる。また、第８端３２に印加される低電位側の基準電位Ｖｒｅｆ−は例えばＧＮＤ（０Ｖ）とすることができる。なお、デジタル／アナログ変換器１００は、入力されるデジタル信号に応じて第１のスイッチ群１４、第３のスイッチ群３４、及び第４のスイッチ群４５の各スイッチの接続設定（オン／オフ）がなされる。図６のデジタル／アナログ変換器１００では、［１００１００］_２のデジタル信号に応じて、スイッチＳＷ_Ｍ（４）、スイッチＳＷ_Ｔ（４）、スイッチＳＷ_Ｂ（４）が導通状態（オン）に設定されている。なお、以下の説明において低電位側の基準電位Ｖｒｅｆ−は０Ｖとして説明する。

図６において、６ビットのデジタル値をｐとし、第１のスイッチ群１４、第３のスイッチ群３４、及び第４のスイッチ群４５の全てのスイッチのオン抵抗の値をＲｏｎとする。第１１端４３からの出力電圧Ｖｏは［数１１］（式１１）となる。

したがって、積分非直線性誤差ＩＮＬは［数１２］（式１２）となる。

図７は［数１１］（式１１）を縦軸が出力電圧Ｖｏ、横軸がデジタル値ｐ、図８は［数１１］（式１１）を縦軸が積分非直線性誤差ＩＮＬ、横軸がデジタル値ｐで図にしたものである。

また、積分非直線性誤差ＩＮＬの最大誤差成分をＩＮＬｍａｘ、最小誤差成分をＩＮＬｍｉｎとすると、ＩＮＬｍａｘは［数１３］（式１３）となり、ＩＮＬｍｉｎは［数１４］（式１４）となる。

出力電圧Ｖｏの出力レンジを積分非直線性誤差ＩＮＬのこの最大誤差成分と最小誤差成分で狭めた出力特性とみなす。この場合、出力電圧Ｖｏは［数１５］（式１５）となり、出力電圧Ｖｏの出力レンジは［数１６］（式１６）となり、積分非直線性誤差ＩＮＬは［数１７］（式１７）となる。

図９は［数１５］（式１５）を縦軸が出力電圧Ｖｏ、横軸がデジタル値ｐ、図１０は［数１７］（式１７）を縦軸が積分非直線性誤差ＩＮＬ、横軸がデジタル値ｐで図にしたものである。

図１０に示すとおり積分非直線性誤差ＩＮＬが０となるため、従来よりもデジタル／アナログ変換器１００の性能を向上することができている。つまり、本開示のデジタル／アナログ変換器１００は、スイッチのオン抵抗の影響を低減できるため、ＤＡＣ性能を向上することができる。

また、第１のスイッチ群１４におけるスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）のそれぞれをＰチャネル・トランジスタで構成することができる。また、第３のスイッチ群３４におけるスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）のそれぞれをＮチャネル・トランジスタで構成することができる。この場合、一般的なＰチャネル・トランジスタとＮチャネル・トランジスタを並列接続したＣＭＯＳスイッチで構成された場合に比べてトランジスタ数を半減することができる。したがって、デジタル／アナログ変換器１００の部品数と設置面積が削減でき、さらなるコスト低減が可能となる。

（実施の形態２）
以下に、実施の形態２のデジタル／アナログ変換器３００について説明する。

図１１は実施の形態２のデジタル／アナログ変換器３００の回路図である。なお、デジタル／アナログ変換器３００と、上述した実施の形態１のデジタル／アナログ変換器１００（図１参照）との主たる相違は、第２の部分回路２０Ｂを１個の抵抗Ｒ_Ｎ２（１）で構成した点である。また、デジタル／アナログ変換器１００と同様の構成については、同じ符号を付して説明する。

実施の形態２のデジタル／アナログ変換器３００はｎビットＤＡＣであり、微調整に使用されるビット数はｍビットである。従って、粗調整に用いられるビット数はｎ−ｍビットになる。

デジタル／アナログ変換器３００は、第１の部分回路１０と、第２の部分回路２０Ｂと、第３の部分回路３０と、第４の部分回路４０と、第１の抵抗Ｒ０と、を有している。第１の部分回路１０は、第１端１１と第２端１２を有している。第２の部分回路２０Ｂは、第３端２１と第４端２２を有している。第１の抵抗Ｒ０は、第５端５１と第６端５２を有している。第３の部分回路３０は、第７端３１と第８端３２を有している。第４の部分回路４０は、第９端４１と第１０端４２と第１１端４３を有している。第１の部分回路１０の第１端１１は、高電位側の基準電位Ｖｒｅｆ＋が印加される。第１の部分回路１０の第２端１２は、第２の部分回路２０Ｂの第３端２１および第４の部分回路４０の第９端４１と電気的に接続されている。第２の部分回路２０Ｂの第４端２２は、第１の抵抗Ｒ０の第５端５１と接続されている。第１の抵抗Ｒ０の第６端５２は、第３の部分回路３０の第７端３１および第４の部分回路４０の第１０端４２と電気的に接続されている。第３の部分回路３０の第８端３２は、低電位側の基準電位Ｖｒｅｆ−が印加される。なお、第４の部分回路４０の第１１端４３からは、デジタル信号に応じた出力電圧Ｖｏがアナログ信号として出力される。

第２の部分回路２０Ｂは、第２の抵抗列２３Ｂを備えている。第２の抵抗列２３Ｂは、第３端２１と第４端２２の間に電気的に接続された１個の抵抗Ｒ_Ｎ２（１）からなる。第２の抵抗列２３Ｂ、つまり抵抗Ｒ_Ｎ２（１）の抵抗値は、第１の抵抗Ｒ０の抵抗値の１／（２^{（ｎ−ｍ）}−１）である。

第４の部分回路４０は、第４の抵抗列４４と、第４のスイッチ群４５と、を備えている。第４の抵抗列４４は、第９端４１と第１０端４２との間で直列接続された２^{（ｎ−ｍ）}個の抵抗Ｒ_Ｍ（１）〜Ｒ_Ｍ（２^{（ｎ−ｍ）}）により構成されている。第４のスイッチ群４５は、第４の抵抗列４４の各節点をデジタル信号に応じて第１１端４３に電気的に接続する２^{（ｎ−ｍ）}個のスイッチＳＷ_Ｍ（０）〜ＳＷ_Ｍ（２^{（ｎ−ｍ）}−１）を有する。具体的には、２^{（ｎ−ｍ）}個のスイッチＳＷ_Ｍ（０）〜ＳＷ_Ｍ（２^{（ｎ−ｍ）}−１）は、２^{（ｎ−ｍ）}個の抵抗Ｒ_Ｍ（１）〜Ｒ_Ｍ（２^{（ｎ−ｍ）}）における最も第９端４１側に位置する節点を除く他の２^{（ｎ−ｍ）}個の節点（第４の抵抗列４４における第１０端４２との接続点を含む）と、第１１端４３との間に電気的に接続されている。２^{（ｎ−ｍ）}個のスイッチＳＷ_Ｍ（０）〜ＳＷ_Ｍ（２^{（ｎ−ｍ）}−１）は、デジタル信号に応じてオン／オフする。第４の抵抗列４４の合成抵抗値は、第１の抵抗Ｒ０の抵抗値の２^{（ｍ−ｎ）}倍である。

第１の部分回路１０は、第１の抵抗列１３と、第１のスイッチ群１４と、を備えている。第１の抵抗列１３は、第１端１１と第２端１２との間で直列接続された２^ｍ−１個の抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（２^ｍ−１）により構成されている。第１のスイッチ群１４は、第１の抵抗列１３の各節点をデジタル信号に応じて第１端１１に電気的に接続する２^ｍ個のスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）を有する。具体的には、２^ｍ個のスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）は、２^ｍ−１個の抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（２^ｍ−１）における２^ｍ個の節点（第１の抵抗列１３の両端を含む）と、第１端１１との間に電気的に接続されている。２^ｍ個のスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）は、デジタル信号に応じてオン／オフする。第１の抵抗列１３の合成抵抗値は、第１の抵抗Ｒ０の抵抗値の２^ｍ−１倍である。

第３の部分回路３０は、第３の抵抗列３３と、第３のスイッチ群３４と、を備えている。第３の抵抗列３３は、第７端３１と第８端３２との間で直列接続された２^ｍ−１個の抵抗Ｒ_Ｂ（１）〜Ｒ_Ｂ（２^ｍ−１）により構成されている。第３のスイッチ群３４は、第３の抵抗列３３の各節点をデジタル信号に応じて第８端３２に電気的に接続する２^ｍ個のスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）を有する。具体的には、２^ｍ個のスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）は、２^ｍ−１個の抵抗Ｒ_Ｂ（１）〜Ｒ_Ｂ（２^ｍ−１）における２^ｍ個の節点（第３の抵抗列３３の両端を含む）と、第８端３２との間に電気的に接続されている。２^ｍ個のスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）は、デジタル信号に応じてオン／オフする。第３の抵抗列３３の合成抵抗値は、第１の抵抗Ｒ０の抵抗値の２^ｍ−１倍である。

図１２にデジタル／アナログ変換器３００の一例の回路図を示す。図１２示したデジタル／アナログ変換器３００は、６ビットの２進値として従来例と同じ［１００１００］_２を入力した場合の回路図を示す。図１２に示したデジタル／アナログ変換器３００は実施の形態１のデジタル／アナログ変換器１００と同様に、第１１端４３からの出力電圧Ｖｏは（式１１）となり、積分非直線性誤差ＩＮＬは［数１２］（式１２）となる。このため、積分非直線性誤差ＩＮＬの最大誤差成分をＩＮＬｍａｘ、最小誤差成分をＩＮＬｍｉｎとすると、ＩＮＬｍａｘは［数１３］（式１３）となり、ＩＮＬｍｉｎは［数１４］（式１４）となる。さらに、出力電圧Ｖｏの出力レンジを積分非直線性誤差ＩＮＬのこの最大誤差成分と最小誤差成分で狭めた出力特性とみなす。この場合、出力電圧Ｖｏは［数１５］（式１５）となり、出力電圧Ｖｏの出力レンジは［数１６］（式１６）となり、積分非直線性誤差ＩＮＬは［数１７］（式１７）となる。このため、従来よりもデジタル／アナログ変換器３００の性能を向上することができている。

実施の形態１のデジタル／アナログ変換器１００（図１参照）では、第２の部分回路２０の第２の抵抗列２３を２^{（ｎ−ｍ）}−１個の抵抗Ｒ_Ｎ（１）〜Ｒ_Ｎ（２^{（ｎ−ｍ）}−１）を並列接続して構成していた。これに対して、実施の形態２のデジタル／アナログ変換器３００では、第２の部分回路２０Ｂの第２の抵抗列２３Ｂを、抵抗値が第１の抵抗Ｒ０の１／（２^{（ｎ−ｍ）}−１）である１個の抵抗Ｒ_Ｎ２（１）で構成される。このため、部品数と設置面積が削減でき、実施の形態１のデジタル／アナログ変換器１００に比べて低コストでデジタル／アナログ変換器３００を製造することができる。

また、第１のスイッチ群１４におけるスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）のそれぞれをＰチャネル・トランジスタで構成することができる。また、第３のスイッチ群３４におけるスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）のそれぞれをＮチャネル・トランジスタで構成することができる。この場合、一般的なＰチャネル・トランジスタとＮチャネル・トランジスタを並列接続したＣＭＯＳスイッチで構成された場合に比べてトランジスタ数を半減することができる。したがって、デジタル／アナログ変換器３００の部品数と設置面積が削減でき、さらなるコスト低減が可能となる。

（実施の形態３）
以下に、実施の形態３のデジタル／アナログ変換器４００について説明する。

図１３は実施の形態３のデジタル／アナログ変換器４００の回路図である。なお、デジタル／アナログ変換器４００と、上述した実施の形態１のデジタル／アナログ変換器１００（図１参照）との主たる相違は、第４の部分回路４０Ｃが第１の抵抗Ｒ０に対してのみ並列接続した点である。また、デジタル／アナログ変換器１００と同様の構成については、同じ符号を付して説明する。

実施の形態３のデジタル／アナログ変換器４００はｎビットＤＡＣであり、微調整に使用されるビット数はｍビットである。従って、粗調整に用いられるビット数はｎ−ｍビットになる。

デジタル／アナログ変換器４００は、第１の部分回路１０と、第２の部分回路２０Ｃと、第３の部分回路３０と、第４の部分回路４０Ｃと、第１の抵抗Ｒ０（基準抵抗）と、を有している。第１の部分回路１０は、第１端１１と第２端１２を有している。第２の部分回路２０Ｃは、第３端２１と第４端２２を有している。第１の抵抗Ｒ０は、第５端５１と第６端５２を有している。第３の部分回路３０は、第７端３１と第８端３２を有している。第４の部分回路４０Ｃは、第９端４１と第１０端４２と第１１端４３を有している。第１の部分回路１０の第１端１１は、高電位側の基準電位Ｖｒｅｆ＋が印加される。第１の部分回路１０の第２端１２は、第２の部分回路２０Ｃの第３端２１と接続されている。第２の部分回路２０Ｃの第４端２２は、第１の抵抗Ｒ０の第５端５１および第４の部分回路４０Ｃの第９端４１と電気的に接続されている。第１の抵抗Ｒ０の第６端５２は、第３の部分回路３０の第７端３１および第４の部分回路４０Ｃの第１０端４２と電気的に接続されている。第３の部分回路３０の第８端３２は、低電位側の基準電位Ｖｒｅｆ−が印加される。なお、第４の部分回路４０Ｃの第１１端４３からは、デジタル信号に応じた出力電圧Ｖｏがアナログ信号として出力される。

第２の部分回路２０Ｃは、第２の抵抗列２３Ｃを備えている。第２の抵抗列２３Ｃは、第３端２１と第４端２２との間で並列接続された２^{（ｎ−ｍ）}個の抵抗Ｒ_Ｎ３（１）〜Ｒ_Ｎ３（２^{（ｎ−ｍ）}）により構成されている。第２の抵抗列２３Ｃの合成抵抗値は、第１の抵抗Ｒ０の抵抗値の１／（２^{（ｎ−ｍ）}）である。

第４の部分回路４０Ｃは、第４の抵抗列４４Ｃと、第４のスイッチ群４５Ｃと、を備えている。第４の抵抗列４４Ｃは、第９端４１と第１０端４２との間で直列接続された２^{（ｎ−ｍ）}−１個の抵抗Ｒ_Ｍ３（１）〜Ｒ_Ｍ３（２^{（ｎ−ｍ）}−１）により構成されている。第４のスイッチ群４５は、第４の抵抗列４４Ｃの各節点をデジタル信号に応じて第１１端４３に電気的に接続する２^{（ｎ−ｍ）}個のスイッチＳＷ_Ｍ３（０）〜ＳＷ_Ｍ３（２^{（ｎ−ｍ）}−１）を有する。具体的には、２^{（ｎ−ｍ）}個のスイッチＳＷ_Ｍ３（０）〜ＳＷ_Ｍ３（２^{（ｎ−ｍ）}−１）は、２^{（ｎ−ｍ）}−１個の抵抗Ｒ_Ｍ３（１）〜Ｒ_Ｍ３（２^{（ｎ−ｍ）}−１）における２^{（ｎ−ｍ）}個の節点（第４の抵抗列４４Ｃの両端を含む）と、第１１端４３との間に電気的に接続されている。２^{（ｎ−ｍ）}個のスイッチＳＷ_Ｍ３（０）〜ＳＷ_Ｍ３（２^{（ｎ−ｍ）}−１）は、デジタル信号に応じてオン／オフする。第４の抵抗列４４Ｃの合成抵抗値は、第１の抵抗Ｒ０の抵抗値の２^{（ｍ−ｎ）}−１倍である。

第１の部分回路１０は、第１の抵抗列１３と、第１のスイッチ群１４と、を備えている。第１の抵抗列１３は、第１端１１と第２端１２との間で直列接続された２^ｍ−１個の抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（２^ｍ−１）により構成されている。第１のスイッチ群１４は、第１の抵抗列１３の各節点をデジタル信号に応じて第１端１１に電気的に接続する２^ｍ個のスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）を有する。具体的には、２^ｍ個のスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）は、２^ｍ−１個の抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（２^ｍ−１）における２^ｍ個の節点（第１の抵抗列１３の両端を含む）と、第１端１１との間に電気的に接続されている。２^ｍ個のスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）は、デジタル信号に応じてオン／オフする。第１の抵抗列１３の合成抵抗値は、第１の抵抗Ｒ０の抵抗値の２^ｍ−１倍である。

第３の部分回路３０は、第３の抵抗列３３と、第３のスイッチ群３４と、を備えている。第３の抵抗列３３は、第７端３１と第８端３２との間で直列接続された２^ｍ−１個の抵抗Ｒ_Ｂ（１）〜Ｒ_Ｂ（２^ｍ−１）により構成されている。第３のスイッチ群３４は、第３の抵抗列３３の各節点をデジタル信号に応じて第８端３２に電気的に接続する２^ｍ個のスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）を有する。具体的には、２^ｍ個のスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）は、２^ｍ−１個の抵抗Ｒ_Ｂ（１）〜Ｒ_Ｂ（２^ｍ−１）における２^ｍ個の節点（第３の抵抗列３３の両端を含む）と、第８端３２との間に電気的に接続されている。２^ｍ個のスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）は、デジタル信号に応じてオン／オフする。第３の抵抗列３３の合成抵抗値は、第１の抵抗Ｒ０の抵抗値の２^ｍ−１倍である。

まず、第２の部分回路２０Ｃと第４の部分回路４０Ｃと第１の抵抗Ｒ０との合成抵抗Ｒｚを求めると［数１８］（式１８）となる。

ここで簡単化のため実施の形態１の［数８］（式８）と同様に、第２の部分回路２０Ｃを構成する抵抗Ｒ_Ｎ３（１）〜Ｒ_Ｎ３（２^{（ｎ−ｍ）}）、第１の抵抗Ｒ０および第４の部分回路４０Ｃを構成する抵抗Ｒ_Ｍ３（１）〜Ｒ_Ｍ３（２^{（ｎ−ｍ）}−１）の抵抗値をすべてＲとする。

［数８］（式８）と同様の式を用いて［数１８］（式１８）を整理すると［数１９］（式１９）になる。

さらに［数１０］（式１０）に示すように、第１の部分回路１０を構成する抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（２^ｍ−１）と、第３の部分回路３０を構成する抵抗Ｒ_Ｂ（１）〜Ｒ_Ｂ（２^ｍ−１）の抵抗値をすべてＲとする。

デジタル／アナログ変換器４００に［数１０］（式１０）を用いると、第２の抵抗列２３Ｃと第４の抵抗列４４Ｃと第１の抵抗Ｒ０との合成抵抗Ｒｚは、第１の抵抗列１３を構成する抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（２^ｍ−１）の各抵抗値および第３の抵抗列３３を構成する抵抗Ｒ_Ｂ（１）〜Ｒ_Ｂ（２^ｍ−１）の各抵抗値と同じ抵抗値と等しくなる。そのため、粗調整は等間隔で基準電位Ｖｒｅｆ＋が分割され、かつ、微調整も等間隔で基準電位Ｖｒｅｆ＋が分割される（低電位側の基準電位Ｖｒｅｆ−を、０Ｖとする）。

したがって、出力電圧Ｖｏは、実施の形態１と同様に［数１１］（式１１）となり、積分非直線性誤差ＩＮＬは、実施の形態１と同様に［数１２］（式１２）となる。このため、積分非直線性誤差ＩＮＬの最大誤差成分をＩＮＬｍａｘ、最小誤差成分をＩＮＬｍｉｎとすると、ＩＮＬｍａｘは［数１３］（式１３）となり、ＩＮＬｍｉｎは［数１４］（式１４）となる。

出力電圧Ｖｏの出力レンジを積分非直線性誤差ＩＮＬのこの最大誤差成分と最小誤差成分で狭めた出力特性とみなす。この場合、出力電圧Ｖｏは［数１５］（式１５）となり、出力電圧Ｖｏの出力レンジは［数１６］（式１６）となり、積分非直線性誤差ＩＮＬは［数１７］（式１７）となる。積分非直線性誤差ＩＮＬが０となるため、従来よりもデジタル／アナログ変換器４００の性能を向上することができている。つまり、本開示のデジタル／アナログ変換器４００は、スイッチのオン抵抗の影響を低減できるため、ＤＡＣ性能を向上することができる。

また、第１のスイッチ群１４におけるスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）のそれぞれをＰチャネル・トランジスタで構成することができる。また、第３のスイッチ群３４におけるスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）のそれぞれをＮチャネル・トランジスタで構成することができる。この場合、一般的なＰチャネル・トランジスタとＮチャネル・トランジスタを並列接続したＣＭＯＳスイッチで構成された場合に比べてトランジスタ数を半減することができる。したがって、デジタル／アナログ変換器４００の部品数と設置面積が削減でき、さらなるコスト低減が可能となる。

（実施の形態４）
以下に、実施の形態４のデジタル／アナログ変換器５００について説明する。

図１４は実施の形態４のデジタル／アナログ変換器５００の回路図である。なお、デジタル／アナログ変換器５００と、上述した実施の形態３のデジタル／アナログ変換器４００との主たる相違は第２の部分回路２０Ｄを１個の抵抗Ｒ_Ｎ４（１）で構成した点である。また、デジタル／アナログ変換器４００と同様の構成については、同じ符号を付して説明する。

実施の形態４のデジタル／アナログ変換器５００はｎビットＤＡＣであり、微調整に使用されるビット数はｍビットである。従って、粗調整に用いられるビット数は（ｎ−ｍ）ビットになる。

デジタル／アナログ変換器５００は、第１の部分回路１０と、第２の部分回路２０Ｄと、第３の部分回路３０と、第４の部分回路４０Ｃと、第１の抵抗Ｒ０を有している。第１の部分回路１０は、第１端１１と第２端１２を有している。第２の部分回路２０Ｄは、第３端２１と第４端２２を有している。第１の抵抗Ｒ０は、第５端５１と第６端５２を有している。第３の部分回路３０は、第７端３１と第８端３２を有している。第４の部分回路４０Ｃは、第９端４１と第１０端４２と第１１端４３を有している。第１の部分回路１０の第１端１１は、高電位側の基準電位Ｖｒｅｆ＋が印加される。第１の部分回路１０の第２端１２は、第２の部分回路２０Ｄの第３端２１と接続されている。第２の部分回路２０Ｄの第４端２２は、第１の抵抗Ｒ０の第５端５１および第４の部分回路４０Ｃの第９端４１と電気的に接続されている。第１の抵抗Ｒ０の第６端５２は、第３の部分回路３０の第７端３１および第４の部分回路４０Ｃの第１０端４２と電気的に接続されている。第３の部分回路３０の第８端３２は、低電位側の基準電位Ｖｒｅｆ−が印加される。なお、第４の部分回路４０Ｃの第１１端４３からは、デジタル信号に応じた出力電圧Ｖｏがアナログ信号として出力される。

第２の部分回路２０Ｄは、第２の抵抗列２３Ｄを備えている。第２の抵抗列２３Ｄは、第３端２１と第４端２２のと間に電気的に接続された１個の抵抗Ｒ_Ｎ４（１）からなる。第２の抵抗列２３Ｄつまり抵抗Ｒ_Ｎ４（１）の抵抗値は、第１の抵抗Ｒ０の抵抗値の１／（２^{（ｎ−ｍ）}）である。

第４の部分回路４０Ｃは、第４の抵抗列４４Ｃと、第４のスイッチ群４５Ｃと、を備えている。第４の抵抗列４４Ｃは、第９端４１と第１０端４２との間で直列接続された２^{（ｎ−ｍ）}−１個の抵抗Ｒ_Ｍ３（１）〜Ｒ_Ｍ３（２^{（ｎ−ｍ）}−１）により構成されている。第４のスイッチ群４５は、第４の抵抗列４４Ｃの各節点をデジタル信号に応じて第１１端４３に電気的に接続する２^{（ｎ−ｍ）}個のスイッチＳＷ_Ｍ３（０）〜ＳＷ_Ｍ３（２^{（ｎ−ｍ）}−１）を有する。具体的には、２^{（ｎ−ｍ）}個のスイッチＳＷ_Ｍ３（０）〜ＳＷ_Ｍ３（２^{（ｎ−ｍ）}−１）は、２^{（ｎ−ｍ）}−１個の抵抗Ｒ_Ｍ３（１）〜Ｒ_Ｍ３（２^{（ｎ−ｍ）}−１）における２^{（ｎ−ｍ）}個の節点（第４の抵抗列４４Ｃの両端を含む）と、第１１端４３との間に電気的に接続されている。２^{（ｎ−ｍ）}個のスイッチＳＷ_Ｍ３（０）〜ＳＷ_Ｍ３（２^{（ｎ−ｍ）}−１）は、デジタル信号に応じてオン／オフする。第４の抵抗列４４Ｃの合成抵抗値は、第１の抵抗Ｒ０の抵抗値の２^{（ｍ−ｎ）}−１倍である。

第１の部分回路１０は、第１の抵抗列１３と、第１のスイッチ群１４と、を備えている。第１の抵抗列１３は、第１端１１と第２端１２との間で直列接続された２^ｍ−１個の抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（２^ｍ−１）により構成されている。第１のスイッチ群１４は、第１の抵抗列１３の各節点をデジタル信号に応じて第１端１１に電気的に接続する２^ｍ個のスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）を有する。具体的には、２^ｍ個のスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）は、２^ｍ−１個の抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（２^ｍ−１）における２^ｍ個の節点（第１の抵抗列１３の両端を含む）と、第１端１１との間に電気的に接続されている。２^ｍ個のスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）は、デジタル信号に応じてオン／オフする。第１の抵抗列１３の合成抵抗値は、第１の抵抗Ｒ０の抵抗値の２^ｍ−１倍である。

第３の部分回路３０は、第３の抵抗列３３と、第３のスイッチ群３４と、を備えている。第３の抵抗列３３は、第７端３１と第８端３２との間で直列接続された２^ｍ−１個の抵抗Ｒ_Ｂ（１）〜Ｒ_Ｂ（２^ｍ−１）により構成されている。第３のスイッチ群３４は、第３の抵抗列３３の各節点をデジタル信号に応じて第８端３２に電気的に接続する２^ｍ個のスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）を有する。具体的には、２^ｍ個のスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）は、２^ｍ−１個の抵抗Ｒ_Ｂ（１）〜Ｒ_Ｂ（２^ｍ−１）における２^ｍ個の節点（第３の抵抗列３３の両端を含む）と、第８端３２との間に電気的に接続されている。２^ｍ個のスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）は、デジタル信号に応じてオン／オフする。第３の抵抗列３３の合成抵抗値は、第１の抵抗Ｒ０の抵抗値の２^ｍ−１倍である。

図１５にデジタル／アナログ変換器５００の一例の回路図を示す。図１５に示したデジタル／アナログ変換器５００は、６ビットの２進値として従来例と同じ［１００１００］_２を入力した場合の回路図を示す。図１５に示したデジタル／アナログ変換器５００は実施の形態３のデジタル／アナログ変換器４００と同様に、第１１端４３からの出力電圧Ｖｏは［数１１］（式１１）となり、積分非直線性誤差ＩＮＬは［数１２］（式１２）となる。このため、積分非直線性誤差ＩＮＬの最大誤差成分をＩＮＬｍａｘ、最小誤差成分をＩＮＬｍｉｎとすると、ＩＮＬｍａｘは［数１３］（式１３）となり、ＩＮＬｍｉｎは［数１４］（式１４）となる。さらに、出力電圧Ｖｏの出力レンジを積分非直線性誤差ＩＮＬのこの最大誤差成分と最小誤差成分で狭めた出力特性とみなす。この場合、出力電圧Ｖｏは［数１５］（式１５）となり、出力電圧Ｖｏの出力レンジは［数１６］（式１６）となり、積分非直線性誤差ＩＮＬは［数１７］（式１７）となる。このため、従来よりもデジタル／アナログ変換器５００の性能を向上することができている。

実施の形態３のデジタル／アナログ変換器４００（図１３参照）では、第２の部分回路２０Ｃの第２の抵抗列２３Ｃを２^{（ｎ−ｍ）}個の抵抗Ｒ_Ｎ３（１）〜Ｒ_Ｎ３（２^{（ｎ−ｍ）}）を並列接続して構成していた。これに対して、実施の形態４のデジタル／アナログ変換器５００では、第２の部分回路２０Ｄ第２の抵抗列２３Ｄを、抵抗値が第１の抵抗Ｒ０の１／２^{（ｎ−ｍ）}である１個の抵抗Ｒ_Ｎ４（１）で構成される。このため、部品数と設置面積が削減でき、実施の形態３のデジタル／アナログ変換器４００に比べて低コストでデジタル／アナログ変換器５００を製造することができる。

また、第１のスイッチ群１４におけるスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）のそれぞれをＰチャネル・トランジスタで構成することができる。また、第３のスイッチ群３４におけるスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）のそれぞれをＮチャネル・トランジスタで構成することができる。この場合、一般的なＰチャネル・トランジスタとＮチャネル・トランジスタを並列接続したＣＭＯＳスイッチで構成された場合に比べてトランジスタ数を半減することができる。したがって、デジタル／アナログ変換器５００の部品数と設置面積が削減でき、さらなるコスト低減が可能となる。

（実施の形態５）
以下に、実施の形態５のデジタル／アナログ変換器６００について説明する。

図１６は実施の形態５のデジタル／アナログ変換器６００の回路図である。なお、デジタル／アナログ変換器６００は、実施の形態１のデジタル／アナログ変換器１００（図１参照）の変形例である。デジタル／アナログ変換器６００とデジタル／アナログ変換器１００の回路構成は同様であり、その相違点は、デジタル信号を入力した際のスイッチの接続形態が相違する点である。なお、デジタル／アナログ変換器１００と同様の構成については、同じ符号を付して説明を簡略化する。

実施の形態５のデジタル／アナログ変換器６００は、デジタル／アナログ変換器１００と同様に第１の部分回路１０、第２の部分回路２０、第３の部分回路３０、第４の部分回路４０および第１の抵抗Ｒ０を備えている。

そして、デジタル／アナログ変換器６００では、第１の部分回路１０（第１の抵抗列１３）と第３の部分回路３０（第３の抵抗列３３）のスイッチ制御を、６ビットのデジタル値のうち粗調整に用いる上位３ビットのデジタル値をｑとした時、デジタル値ｑ以下の全てのスイッチをオンさせる制御を行うものである。

言い換えると、デジタル信号を入力した際に、第１の部分回路１０においては、第１の抵抗列１３の２^ｍ個の節点のうち、デジタル信号に応じた節点、及び当該節点よりも外側の節点を第１端１１に電気的に接続する。第３の部分回路３０においては、第３の抵抗列３３の２^ｍ個の節点のうち、デジタル信号に応じた節点、及び当該節点よりも外側の節点を第８端３２に電気的に接続する。

なお、第１の抵抗列１３において、第２の部分回路２０に電気的に接続される側（第２端１２側）を内側と定義し、第２の部分回路２０と反対の側（第１端１１側）を外側と定義する。つまり、第１の抵抗列１３において抵抗Ｒ_Ｔ（２^ｍ−１）の側が内側となり、抵抗Ｒ_Ｔ（１）の側が外側となる（図１参照）。第３の抵抗列に３３おいて、第２の部分回路２０に電気的に接続される側（第７端３１側）を内側と定義し、第２の部分回路２０と反対の側（第８端３２側）を外側と定義する。つまり、第３の抵抗列３３において抵抗Ｒ_Ｂ（１）の側が内側となり、抵抗Ｒ_Ｂ（２^ｍ−１）の側が外側となる（図１参照）。

より具体的には、デジタル／アナログ変換器６００では、６ビットの２進値である［１００１００］_２のデジタル信号の入力に応じて、第１の抵抗列１３の２^ｍ個の節点のうち、一つの節点がスイッチＳＷ_Ｔ（４）のオンにより第１端１１に電気的に接続される。さらに、第１の抵抗列１３の２^ｍ個の節点のうち、スイッチＳＷ_Ｔ（４）が電気的に接続された節点よりも外側の節点も、スイッチＳＷ_Ｔ（３）〜ＳＷ_Ｔ（０）のオンにより第１端１１に電気的に接続される。

また、６ビットの２進値である［１００１００］_２のデジタル信号の入力に応じて、第３の抵抗列３３の２^ｍ個の節点のうち、一つの節点がスイッチＳＷ_Ｂ（４）のオンにより第８端３２に電気的に接続される。さらに、第３の抵抗列３３の２^ｍ個の節点のうち、スイッチＳＷ_Ｂ（４）が電気的に接続された節点より外側の節点も、スイッチＳＷ_Ｂ（５）〜ＳＷ_Ｂ（７）のオンにより第８端３２に電気的に接続される。

このスイッチ制御において、第１のスイッチ群１４におけるオン状態となるスイッチ（図１６におけるスイッチＳＷＴ（３）〜ＳＷＴ（０））のオン抵抗と、デジタル値に応じて接続される節点より外側に位置する抵抗（図１６における抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（３））と、の合成抵抗をＲｏｎＴとする。また、第３の抵抗列３３におけるオン状態となるスイッチ（図１６におけるＳＷ_Ｂ（５）〜ＳＷ_Ｂ（７））のオン抵抗と、デジタル値に応じて接続される節点より外側に位置する抵抗（図１６における抵抗Ｒ_Ｂ（５）〜Ｒ_Ｂ（７））と、の合成抵抗をＲｏｎＢとする。この場合、合成抵抗ＲｏｎＴは［数２０］（式２０）となり、合成抵抗ＲｏｎＢは［数２１］（式２１）となる。

これより、図１６において、６ビットのデジタル値をＰとすると、出力電圧Ｖｏは［数２２］（式２２）となる。

したがって、積分非直線性誤差ＩＮＬは［数２３］（式２３）となる。

以上より、出力電圧Ｖｏ、および、積分非直線性誤差ＩＮＬは、実施の形態１のデジタル／アナログ変換器１００に対して誤差成分が低減され、よりＤＡＣ性能を向上させることができる。

また、第１のスイッチ群１４におけるスイッチＳＷ_Ｔ（０）〜ＳＷ_Ｔ（２^ｍ−１）のそれぞれをＰチャネル・トランジスタで構成することができる。また、第３のスイッチ群３４におけるスイッチＳＷ_Ｂ（０）〜ＳＷ_Ｂ（２^ｍ−１）のそれぞれをＮチャネル・トランジスタで構成することができる。この場合、一般的なＰチャネル・トランジスタとＮチャネル・トランジスタを並列接続したＣＭＯＳスイッチで構成された場合に比べてトランジスタ数を半減することができる。したがって、デジタル／アナログ変換器６００の部品数と設置面積が削減でき、さらなるコスト低減が可能となる。

（実施の形態６）
以下に、実施の形態６のデジタル／アナログ変換器７００について説明する。

図１７は実施の形態６のデジタル／アナログ変換器７００の回路図である。なお、デジタル／アナログ変換器７００は、実施の形態３のデジタル／アナログ変換器４００（図１３参照）の変形例である。デジタル／アナログ変換器７００とデジタル／アナログ変換器４００の回路構成は同様であり、その相違点は、デジタル信号を入力した際のスイッチの接続形態が相違する点である。なお、デジタル／アナログ変換器４００と同様の構成については、同じ符号を付して説明を簡略化する。

実施の形態６のデジタル／アナログ変換器７００は、デジタル／アナログ変換器４００と同様に第１の部分回路１０、第２の部分回路２０Ｃ、第３の部分回路３０、第４の部分回路４０Ｃおよび第１の抵抗Ｒ０を備えている。

そして、デジタル／アナログ変換器７００では、第１の部分回路１０（第１の抵抗列１３）と第３の部分回路３０（第３の抵抗列３３）のスイッチ制御を、６ビットのデジタル値のうち粗調整に用いる上位３ビットのデジタル値をｑとした時、デジタル値ｑ以下の全てのスイッチをオンさせる制御を行うものである。

言い換えると、デジタル信号を入力した際に、第１の部分回路１０においては、第１の抵抗列１３の２^ｍ個の節点のうち、デジタル信号に応じた節点、及び当該節点よりも外側の節点を第１端１１に電気的に接続する。第３の部分回路３０においては、第３の抵抗列３３の２^ｍ個の節点のうち、デジタル信号に応じた節点、及び当該節点よりも外側の節点を第８端３２に電気的に接続する。

なお、第１の抵抗列１３において、第２の部分回路２０に電気的に接続される側（第２端１２側）を内側と定義し、第２の部分回路２０と反対の側を外側（第１端側）と定義する。つまり、第１の抵抗列１３において抵抗Ｒ_Ｔ（２^ｍ−１）の側が内側となり、抵抗Ｒ_Ｔ（１）の側が外側となる（図１３参照）。第３の抵抗列に３３おいて、第２の部分回路２０に電気的に接続される側（第７端３１側）を内側と定義し、第２の部分回路２０と反対の側を外側（第８端３２側）と定義する。つまり、第３の抵抗列３３において抵抗Ｒ_Ｂ（１）の側が内側となり、抵抗Ｒ_Ｂ（２^ｍ−１）の側が外側となる（図１３参照）。

より具体的には、デジタル／アナログ変換器７００では、６ビットの２進値である［１００１００］_２のデジタル信号の入力に応じて、第１の抵抗列１３の２^ｍ個の節点のうち、一つの節点がスイッチＳＷ_Ｔ（４）のオンにより第１端１１に電気的に接続される。さらに、第１の抵抗列１３の２^ｍ個の節点のうち、スイッチＳＷ_Ｔ（４）が電気的に接続された節点よりも外側の節点も、スイッチＳＷ_Ｔ（３）〜ＳＷ_Ｔ（０）のオンにより第１端１１に電気的に接続される。

また、６ビットの２進値である［１００１００］_２のデジタル信号の入力に応じて、第３の抵抗列３３の２^ｍ個の節点のうち、一つの節点がスイッチＳＷ_Ｂ（４）のオンにより第８端３２に電気的に接続される。さらに、第３の抵抗列３３の２^ｍ個の節点のうち、スイッチＳＷ_Ｂ（４）が電気的に接続された節点よりも外側の節点も、スイッチＳＷ_Ｂ（５）〜ＳＷ_Ｂ（７）により第８端３２に電気的に接続される。

このスイッチ制御において、第１のスイッチ群１４におけるオン状態となるスイッチ（図１７におけるスイッチＳＷＴ（３）〜ＳＷＴ（０））のオン抵抗と、デジタル値に応じて接続される節点より外側に位置する抵抗（図１７における抵抗Ｒ_Ｔ（１）〜Ｒ_Ｔ（３））の合成抵抗のＲｏｎＴとする。また、第３の抵抗列３３におけるオン状態となるスイッチ（図１７におけるＳＷ_Ｂ（５）〜ＳＷ_Ｂ（７））のオン抵抗と、デジタル値に応じて接続される節点より外側に位置する抵抗（図１７における抵抗Ｒ_Ｂ（５）〜Ｒ_Ｂ（７））と、の合成抵抗をＲｏｎＢとする。この場合、合成抵抗ＲｏｎＴは［数２０］（式２０）となり、合成抵抗ＲｏｎＢは［数２１］（式２１）となる。この関係は実施の形態５のデジタル／アナログ変換器６００と同じとなる。

したがって、出力電圧Ｖｏは［数２２］（式２２）となり、積分非直線性誤差ＩＮＬは［数２３］（式２３）となる。これらの関係も実施の形態５のデジタル／アナログ変換器６００と同じとなる。

以上より、実施の形態６のデジタル／アナログ変換器７００において、実施の形態５のデジタル／アナログ変換器６００と同様に、実施の形態３のデジタル／アナログ変換器４００に対して誤差成分が低減され、よりＤＡＣ性能を向上させることができる。

なお、上述した各実施の形態においては、６ビットのデジタル／アナログ変換器を例として説明したが、本開示のデジタル／アナログ変換器は、６ビットに限られるものではない。デジタル／アナログ変換器をｎビットとしたときでも、上述したｎ，ｍを用いた関係を満たすことにより同様の効果を得ることができる。

（まとめ）
第１の態様に係るデジタル／アナログ変換器（１００，３００，６００）は、微調整用のｍビット（ｍは正の整数）を含むｎビット（ｎはｍより大きい整数）のデジタル／アナログ変換器である。デジタル／アナログ変換器（１００，３００，６００）は、第１の部分回路（１０）と、第２の部分回路（２０，２０Ｂ）と、第１の抵抗（Ｒ０）と、第３の部分回路（３０）と、第４の部分回路（４０）と、を備える。

第１の部分回路（１０）は、第１端（１１）と第２端（１２）を有し、第１端（１１）に高電位側の基準電位（Ｖｒｅｆ＋）が印加される。第２の部分回路（２０，２０Ｂ）は、第３端（２１）と第４端（２２）を有し、第３端（２１）が第２端（１２）に電気的に接続される。第１の抵抗（Ｒ０）は、第５端（５１）と第６端（５２）を有し、第５端（５１）が第４端（２２）に電気的に接続される。第３の部分回路（３０）は、第７端（３１）と第８端（３２）を有し、第７端（３１）が第６端（５２）に電気的に接続されて、第８端（３２）に低電位側の基準電位（Ｖｒｅｆ−）が印加される。第４の部分回路（４０）は、第９端（４１）と第１０端（４２）と第１１端（４３）を有し、第９端（４１）が第３端（２１）に電気的に接続されて、第１０端（４２）が第６端（５２）に電気的に接続されて、第１１端（４３）からアナログ信号が出力される。

第４の部分回路（４０）は、第４の抵抗列（４４）と、第４のスイッチ群（４５）と、を備える。第４の抵抗列（４４）は、第９端（４１）と第１０端（４２）との間で直列接続された２^{（ｎ−ｍ）}個の抵抗（Ｒ_Ｍ）により構成されている。第４のスイッチ群（４５）は、第４の抵抗列（４４）における最も第９端（４１）側に位置する節点を除く他の節点をデジタル信号に応じて第１１端（４３）に電気的に接続させる２^{（ｎ−ｍ）}個のスイッチ（ＳＷ_Ｍ）を有する。

第１の部分回路（１０）は、第１の抵抗列（１３）と、第１のスイッチ群（１４）と、を備える。第１の抵抗列（１３）は、第１端（１１）と第２端（１２）との間で直列接続された２^ｍ−１個の抵抗（Ｒ_Ｔ）により構成されている。第１のスイッチ群（１４）は、第１の抵抗列（１３）における２^ｍ個の節点をデジタル信号に応じて第１端（１１）に電気的に接続させる２^ｍ個のスイッチ（ＳＷ_Ｔ）を有する。

第３の部分回路（３０）は、第３の抵抗列（３３）と、第３のスイッチ群（３４）と、を備える。第３の抵抗列（３３）は、第７端（３１）と第８端（３２）との間で直列接続された２^ｍ−１個の抵抗（Ｒ_Ｂ）により構成されている。第３のスイッチ群（３４）は、第３の抵抗列（３３）における２^ｍ個の節点をデジタル信号に応じて第８端（３２）に電気的に接続させる２^ｍ個のスイッチ（ＳＷ_Ｂ）を有する。

第１の抵抗（Ｒ０）の抵抗値をＲとした場合、第４の抵抗列（４４）の合成抵抗値は、２^{（ｎ−ｍ）}Ｒであり、第１の抵抗列（１３）の合成抵抗値は、（２^ｍ−１）Ｒであり、第３の抵抗列（３３）の合成抵抗値は、（２^ｍ−１）Ｒであり、第２の部分回路（２０，２０Ｂ）の合成抵抗値は、Ｒ／（２^{（ｎ−ｍ）}−１）である。

第２の態様に係るデジタル／アナログ変換器（１００，６００）では、第１の態様において、第２の部分回路（２０）は、第３端（２１）と第４端（２２）のと間に電気的に接続された第２の抵抗列（２３）を有する。第２の抵抗列（２３）は、２^{（ｎ−ｍ）}−１個の抵抗（Ｒ_Ｎ）の並列接続により構成されている。

第３の態様に係るデジタル／アナログ変換器（１００，６００）では、第２の態様において、第２の抵抗列（２３）と第３の抵抗列（３３）と第４の抵抗列（４４）とを構成するすべての抵抗の抵抗値の各々が、第１の抵抗（Ｒ０）の抵抗値と同じである。

第４の態様に係るデジタル／アナログ変換器（３００）では、第１の態様において、第２の部分回路（２０Ｂ）は、第３端（２１）と第４端（２２）との間に電気的に接続された第２の抵抗列（２３Ｂ）を有する。第２の抵抗列（２３Ｂ）は、１個の抵抗（Ｒ_Ｎ２）により構成されている。

第５の態様に係るデジタル／アナログ変換器（４００，５００，７００）は、微調整用のｍビット（ｍは正の整数）を含むｎビット（ｎはｍより大きい整数）のデジタル／アナログ変換器である。デジタル／アナログ変換器（４００，５００，７００）は、第１の部分回路（１０）と、第２の部分回路（２０Ｃ，２０Ｄ）と、第１の抵抗（Ｒ０）と、第３の部分回路（３０）と、第４の部分回路（４０Ｃ）と、を備える。

第１の部分回路（１０）は、第１端（１１）と第２端（１２）を有し、第１端（１１）に高電位側の基準電位（Ｖｒｅｆ＋）が印加される。第２の部分回路（２０Ｃ，２０Ｄ）は、第３端（２１）と第４端（２２）を有し、第３端（２１）が第２端（１２）に電気的に接続される。第１の抵抗（Ｒ０）は、第５端（５１）と第６端（５２）を有し、第５端（５１）が第４端（２２）に電気的に接続される。第３の部分回路（３０）は、第７端（３１）と第８端（３２）を有し、第７端（３１）が第６端（５２）に電気的に接続されて、第８端（３２）に低電位側の基準電位（Ｖｒｅｆ−）が印加される。第４の部分回路（４０Ｃ）は、第９端（４１）と第１０端（４２）と第１１端（４３）を有し、第９端（４１）が第５端（５１）に電気的に接続されて、第１０端（４２）が第６端（５２）に電気的に接続されて、第１１端（４３）からアナログ信号が出力される。

第４の部分回路（４０Ｃ）は、第４の抵抗列（４４Ｃ）と、第４のスイッチ群（４５Ｃ）と、を備える。第４の抵抗列（４４Ｃ）は、第９端（４１）と第１０端（４２）との間で直列接続された２^{（ｎ−ｍ）}−１個の抵抗（Ｒ_Ｍ３）により構成されている。第４のスイッチ群（４５Ｃ）は、第４の抵抗列（４４Ｃ）における２^{（ｎ−ｍ）}個の節点をデジタル信号に応じて第１１端（４３）に電気的に接続させる２^{（ｎ−ｍ）}個のスイッチ（ＳＷ_Ｍ３）を有する。

第１の部分回路（１０）は、第１の抵抗列（１３）と、第１のスイッチ群（１４）と、を備える。第１の抵抗列（１３）は、第１端（１１）と第２端（１２）との間で直列接続された２^ｍ−１個の抵抗（Ｒ_Ｔ）により構成されている。第１のスイッチ群（１４）は、第１の抵抗列（１３）における２^ｍ個の節点をデジタル信号に応じて第１端（１１）に電気的に接続させる２^ｍ個のスイッチ（ＳＷ_Ｔ）を有する。

第３の部分回路（３０）は、第３の抵抗列（３３）と、第３のスイッチ群（３４）と、を備える。第３の抵抗列（３３）は、第７端（３１）と第８端（３２）との間で直列接続された２^ｍ−１個の抵抗（Ｒ_Ｂ）により構成されている。第３のスイッチ群（３４）は、第３の抵抗列（３３）における２^ｍ個の節点をデジタル信号に応じて第８端（３２）に電気的に接続させる２^ｍ個のスイッチ（ＳＷ_Ｂ）を有する。

第１の抵抗（Ｒ０）の抵抗値をＲとした場合、第４の抵抗列（４４Ｃ）の合成抵抗値は、（２^{（ｎ−ｍ）}−１）Ｒであり、第１の抵抗列（１３）の合成抵抗値は、（２^ｍ−１）Ｒであり、第３の抵抗列（３３）の合成抵抗値は、（２^ｍ−１）Ｒであり、第２の部分回路（２０Ｃ，２０Ｄ）の合成抵抗値は、Ｒ／（２^{（ｎ−ｍ）}）である。

第６の態様に係るデジタル／アナログ変換器（４００，７００）では、第５の態様において、第２の部分回路（２０Ｃ）は、第３端（２１）と第４端（２２）との間に電気的に接続された第２の抵抗列（２３Ｃ）を有する。第２の抵抗列（２３Ｃ）は、２^{（ｎ−ｍ）}個の抵抗（Ｒ_Ｎ２）の並列接続により構成されている。

第７の態様に係るデジタル／アナログ変換器（４００，７００）では、第６の態様において、第２の抵抗列（２３Ｃ）と第３の抵抗列（３３）と第４の抵抗列（４４Ｃ）とを構成するすべての抵抗の抵抗値の各々が、第１の抵抗（Ｒ０）の抵抗値と同じである。

第８の態様に係るデジタル／アナログ変換器（５００）では、第５の態様において、第２の部分回路（２０Ｄ）は、第３端（２１）と第４端（２２）の間に電気的に接続された第２の抵抗列（２３Ｄ）を有する。第２の抵抗列（２３Ｄ）は、１個の抵抗（Ｒ_Ｎ４）により構成されている。

第９の態様に係るデジタル／アナログ変換器（４００，５００，７００）では、第１〜第８の態様のいずれかにおいて、第１のスイッチ群（１４）は、第１の抵抗列（１３）の２^ｍ個の節点のうち、入力されたデジタル信号に応じた節点、及び当該節点よりも第２の部分回路（２０Ｃ，２０Ｄ）と反対の側に在る節点を、第１端（１１）に電気的に接続するように構成されている。第３のスイッチ群（３４）は、第３の抵抗列（３３）の２^ｍ個の節点のうち、入力されたデジタル信号に応じた節点、及び当該節点よりも第２の部分回路（２０Ｃ，２０Ｄ）と反対の側に在る節点を、第８端（３２）に電気的に接続するように構成されている。

第１０の態様に係るデジタル／アナログ変換器（１００，３００，４００，５００，６００，７００）では、第１〜第９の態様のいずれかにおいて、第１のスイッチ群（１４）を構成する各スイッチはＰチャンネル・トランジスタで構成されている。第３のスイッチ群（３４）を構成する各スイッチはＮチャンネル・トランジスタで構成されている。

本開示は、デジタル／アナログ変換器の性能を向上させることができているため、各種センサなどに有用である。

１００，３００，４００，５００，６００，７００ デジタル／アナログ変換器
１０ 第１の部分回路
１１ 第１端
１２ 第２端
１３ 第１の抵抗列
１４ 第１のスイッチ群
ＳＷ_Ｔ スイッチ
Ｒ_Ｔ 抵抗
２０，２０Ｂ，２０Ｃ，２０Ｄ 第２の部分回路
２１ 第３端
２２ 第４端
２３，２３Ｂ，２３Ｃ，２３Ｄ 第２の抵抗列
Ｒ_Ｎ，Ｒ_Ｎ２，Ｒ_Ｎ３，Ｒ_Ｎ４ 抵抗
３０ 第３の部分回路
３１ 第７端
３２ 第８端
３３ 第３の抵抗列
３４ 第３のスイッチ群
ＳＷ_Ｂ スイッチ
Ｒ_Ｂ 抵抗
４０，４０Ｃ 第４の部分回路
４１ 第９端
４２ 第１０端
４３ 第１１端
４４，４４Ｃ 第４の抵抗列
４５，４５Ｃ 第４のスイッチ群
ＳＷ_Ｍ，ＳＷ_Ｍ３ スイッチ
Ｒ_Ｍ，Ｒ_Ｍ３ 抵抗
Ｒ０ 第１の抵抗
５１ 第５端
５２ 第６端
Ｖｒｅｆ＋ 高電位側の基準電位
Ｖｒｅｆ− 低電位側の基準電位

Claims (10)

1. 微調整用のｍビット（ｍは正の整数）を含むｎビット（ｎはｍより大きい整数）のデジタル／アナログ変換器であって、
   前記デジタル／アナログ変換器は、
   第１端と第２端を有し、前記第１端に高電位側の基準電位が印加される第１の部分回路と、
   第３端と第４端を有し、前記第３端が前記第２端に電気的に接続された第２の部分回路と、
   第５端と第６端を有し、前記第５端が前記第４端に電気的に接続された第１の抵抗と、
   第７端と第８端を有し、前記第７端が前記第６端に電気的に接続されて、前記第８端に低電位側の基準電位が印加される第３の部分回路と、
   第９端と第１０端と第１１端を有し、前記第９端が前記第３端に電気的に接続されて、前記第１０端が前記第６端に電気的に接続されて、前記第１１端からアナログ信号が出力される第４の部分回路と、を備え、
   前記第４の部分回路は、
   前記第９端と前記第１０端のと間で直列接続された２^{（ｎ−ｍ）}個の抵抗により構成された第４の抵抗列と、
   前記第４の抵抗列における最も前記第９端側に位置する節点を除く他の節点をデジタル信号に応じて前記第１１端に電気的に接続させる２^{（ｎ−ｍ）}個のスイッチを有した第４のスイッチ群を備えており、
   前記第１の部分回路は、
   前記第１端と前記第２端のと間で直列接続された２^ｍ−１個の抵抗により構成された第１の抵抗列と、
   前記第１の抵抗列における２^ｍ個の節点を前記デジタル信号に応じて前記第１端に電気的に接続させる２^ｍ個のスイッチを有する第１のスイッチ群と、を備えており、
   前記第３の部分回路は、
   前記第７端と前記第８端のと間で直列接続された２^ｍ−１個の抵抗により構成された第３の抵抗列と、
   前記第３の抵抗列における２^ｍ個の節点を前記デジタル信号に応じて前記第８端に電気的に接続させる２^ｍ個のスイッチを有する第３のスイッチ群と、を備えており、
   前記第１の抵抗の抵抗値をＲとした場合、
   前記第４の抵抗列の合成抵抗値は、２^{（ｎ−ｍ）}Ｒであり、
   前記第１の抵抗列の合成抵抗値は、（２^ｍ−１）Ｒであり、
   前記第３の抵抗列の合成抵抗値は、（２^ｍ−１）Ｒであり、
   前記第２の部分回路の合成抵抗値は、Ｒ／（２^{（ｎ−ｍ）}−１）である、
   デジタル／アナログ変換器。
2. 前記第２の部分回路は、前記第３端と前記第４端のと間に電気的に接続された第２の抵抗列を有し、
   前記第２の抵抗列は、２^{（ｎ−ｍ）}−１個の抵抗の並列接続により構成されている、
   請求項１に記載のデジタル／アナログ変換器。
3. 前記第２の抵抗列と前記第３の抵抗列と前記第４の抵抗列とを構成するすべての抵抗の抵抗値の各々が、前記第１の抵抗の抵抗値と同じである、
   請求項２に記載のデジタル／アナログ変換器。
4. 前記第２の部分回路は、前記第３端と前記第４端との間に電気的に接続された第２の抵抗列を有し、
   前記第２の抵抗列は、１個の抵抗により構成されている、
   請求項１に記載のデジタル／アナログ変換器。
5. 微調整用のｍビット（ｍは正の整数）を含むｎビット（ｎはｍより大きい整数）のデジタル／アナログ変換器であって、
   前記デジタル／アナログ変換器は、
   第１端と第２端を有し、前記第１端に高電位側の基準電位が印加される第１の部分回路と、
   第３端と第４端を有し、前記第３端が前記第２端に電気的に接続された第２の部分回路と、
   第５端と第６端を有し、前記第５端が前記第４端に電気的に接続された第１の抵抗と、
   第７端と第８端を有し、前記第７端が前記第６端に電気的に接続されて、前記第８端に低電位側の基準電位が印加される第３の部分回路と、
   第９端と第１０端と第１１端を有し、前記第９端が前記第５端に電気的に接続されて、前記第１０端が前記第６端に電気的に接続されて、前記第１１端からアナログ信号が出力される第４の部分回路と、を備え、
   前記第４の部分回路は、
   前記第９端と前記第１０端との間で直列接続された２^{（ｎ−ｍ）}−１個の抵抗により構成された第４の抵抗列と、
   前記第４の抵抗列における２^{（ｎ−ｍ）}個の節点をデジタル信号に応じて前記第１１端に電気的に接続させる２^{（ｎ−ｍ）}個のスイッチを有した第４のスイッチ群を備えており、
   前記第１の部分回路は、
   前記第１端と前記第２端との間で直列接続された２^ｍ−１個の抵抗により構成された第１の抵抗列と、
   前記第１の抵抗列における２^ｍ個の節点を前記デジタル信号に応じて前記第１端に電気的に接続させる２^ｍ個のスイッチを有する第１のスイッチ群と、を備えており、
   前記第３の部分回路は、
   前記第７端と前記第８端のと間で直列接続された２^ｍ−１個の抵抗により構成された第３の抵抗列と、
   前記第３の抵抗列における２^ｍ個の節点を前記デジタル信号に応じて前記第８端に電気的に接続させる２^ｍ個のスイッチを有する第３のスイッチ群と、を備えており、
   前記第１の抵抗の抵抗値をＲとした場合、
   前記第４の抵抗列の合成抵抗値は、（２^{（ｎ−ｍ）}−１）Ｒであり、
   前記第１の抵抗列の合成抵抗値は、（２^ｍ−１）Ｒであり、
   前記第３の抵抗列の合成抵抗値は、（２^ｍ−１）Ｒであり、
   前記第２の部分回路の合成抵抗値は、Ｒ／（２^{（ｎ−ｍ）}）である、
   デジタル／アナログ変換器。
6. 前記第２の部分回路は、前記第３端と前記第４端との間に電気的に接続された第２の抵抗列を有し、
   前記第２の抵抗列は、２^{（ｎ−ｍ）}個の抵抗の並列接続により構成されている、
   請求項５に記載のデジタル／アナログ変換器。
7. 前記第２の抵抗列と前記第３の抵抗列と前記第４の抵抗列とを構成するすべての抵抗の抵抗値の各々が、前記第１の抵抗の抵抗値と同じである、
   請求項６に記載のデジタル／アナログ変換器。
8. 前記第２の部分回路は、前記第３端と前記第４端の間に電気的に接続された第２の抵抗列を有し、
   前記第２の抵抗列は、１個の抵抗により構成されている、
   請求項５に記載のデジタル／アナログ変換器。
9. 前記第１のスイッチ群は、前記第１の抵抗列の前記２^ｍ個の節点のうち、入力された前記デジタル信号に応じた節点、及び当該節点よりも前記第２の部分回路と反対の側に在る節点を、前記第１端に電気的に接続するように構成されており、
   前記第３のスイッチ群は、前記第３の抵抗列の前記２^ｍ個の節点のうち、入力された前記デジタル信号に応じた節点、及び当該節点よりも前記第２の部分回路と反対の側に在る節点を、前記第８端に電気的に接続するように構成されている、
   請求項１から請求項８のいずれか一つに記載のデジタル／アナログ変換器。
10. 前記第１のスイッチ群を構成する各スイッチはＰチャンネル・トランジスタで構成されており、
    前記第３のスイッチ群を構成する各スイッチはＮチャンネル・トランジスタで構成されている、
    請求項１から請求項９のいずれか一つに記載のデジタル／アナログ変換器。
    

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