JP2003309469A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 ディジタル信号をアナログ信号に変換するＤ
ＡＣを内蔵する半導体集積回路において、抵抗の数をさ
らに低減する。 【解決手段】 この半導体集積回路は、抵抗１０と、抵
抗１０の一端に直列に接続された複数の抵抗を含む第１
の抵抗列１１と、抵抗１０の他端に直列に接続された複
数の抵抗を含む第２の抵抗列１２と、抵抗１０の両端の
間に直列に接続された複数の抵抗を含む第３の抵抗列１
３と、第１の抵抗列１１に含まれる複数の抵抗の端子と
第１の電位ＶREF１との間にそれぞれ接続された第１群
のスイッチ２１と、第２の抵抗列１２に含まれる複数の
抵抗の端子と第２の電位ＶREF２との間にそれぞれ接続
された第２群のスイッチ２２と、第３の抵抗列１３に含
まれる複数の抵抗の端子とアナログ信号出力端子ＯＵＴ
との間にそれぞれ接続された第３群のスイッチ２３とを
具備する。
ＡＣを内蔵する半導体集積回路において、抵抗の数をさ
らに低減する。 【解決手段】 この半導体集積回路は、抵抗１０と、抵
抗１０の一端に直列に接続された複数の抵抗を含む第１
の抵抗列１１と、抵抗１０の他端に直列に接続された複
数の抵抗を含む第２の抵抗列１２と、抵抗１０の両端の
間に直列に接続された複数の抵抗を含む第３の抵抗列１
３と、第１の抵抗列１１に含まれる複数の抵抗の端子と
第１の電位ＶREF１との間にそれぞれ接続された第１群
のスイッチ２１と、第２の抵抗列１２に含まれる複数の
抵抗の端子と第２の電位ＶREF２との間にそれぞれ接続
された第２群のスイッチ２２と、第３の抵抗列１３に含
まれる複数の抵抗の端子とアナログ信号出力端子ＯＵＴ
との間にそれぞれ接続された第３群のスイッチ２３とを
具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、ディジタ
ル信号をアナログ信号に変換するＤＡＣ（Digital to A
nalog Converter：ディジタル／アナログ変換回路）を
内蔵した半導体集積回路に関し、特に、ラダー状に接続
された複数の抵抗素子を利用するラダー抵抗型ＤＡＣを
内蔵する半導体集積回路に関する。
ル信号をアナログ信号に変換するＤＡＣ（Digital to A
nalog Converter：ディジタル／アナログ変換回路）を
内蔵した半導体集積回路に関し、特に、ラダー状に接続
された複数の抵抗素子を利用するラダー抵抗型ＤＡＣを
内蔵する半導体集積回路に関する。
【０００２】
【従来の技術】ディジタル信号をアナログ信号に変換す
るＤＡＣとしては、抵抗回路網型や時間軸可変型等のＤ
ＡＣが知られている。抵抗回路網型ＤＡＣの１つである
ラダー抵抗型ＤＡＣは、ラダー状に接続された複数の抵
抗素子を利用してディジタル信号をアナログ信号に変換
する。このようなラダー抵抗型ＤＡＣを内蔵する半導体
集積回路においては、抵抗やスイッチを多数形成する必
要があるので、チップ面積が増大してしまうという問題
があった。従って、回路的な工夫により抵抗やスイッチ
の数を低減することが望まれている。
るＤＡＣとしては、抵抗回路網型や時間軸可変型等のＤ
ＡＣが知られている。抵抗回路網型ＤＡＣの１つである
ラダー抵抗型ＤＡＣは、ラダー状に接続された複数の抵
抗素子を利用してディジタル信号をアナログ信号に変換
する。このようなラダー抵抗型ＤＡＣを内蔵する半導体
集積回路においては、抵抗やスイッチを多数形成する必
要があるので、チップ面積が増大してしまうという問題
があった。従って、回路的な工夫により抵抗やスイッチ
の数を低減することが望まれている。
【０００３】米国特許（ＵＳＰ）５，４９５，２４５号
には、電圧デクリメント用抵抗列を２つの独立した外側
抵抗列と内側抵抗列とに分割することにより、電圧スケ
ーリングを行うＤＡＣに要求される抵抗とスイッチの数
を大幅に低減させたＤＡＣが開示されている。２つの外
側抵抗列は、フルスケールの電圧を入力ディジタル信号
の上位ビットに従って分割し、内側抵抗列は、外側抵抗
列によって分割された電圧を入力ディジタル信号の下位
ビットに従って分割する。即ち、内側抵抗列の両端が２
つの外側抵抗列の対応する点にスイッチを介して接続さ
れることにより、ＤＡＣがポテンショメータ又は加減抵
抗器として機能し、入力ディジタル信号が変化するにつ
れて内側抵抗列を２つの外側抵抗列に沿って上下にスラ
イドさせる。２つの外側抵抗列のスイッチングによって
内側抵抗列の電圧の昇降が制御され、内側抵抗列の選択
された点からアナログ出力が取り出される。
には、電圧デクリメント用抵抗列を２つの独立した外側
抵抗列と内側抵抗列とに分割することにより、電圧スケ
ーリングを行うＤＡＣに要求される抵抗とスイッチの数
を大幅に低減させたＤＡＣが開示されている。２つの外
側抵抗列は、フルスケールの電圧を入力ディジタル信号
の上位ビットに従って分割し、内側抵抗列は、外側抵抗
列によって分割された電圧を入力ディジタル信号の下位
ビットに従って分割する。即ち、内側抵抗列の両端が２
つの外側抵抗列の対応する点にスイッチを介して接続さ
れることにより、ＤＡＣがポテンショメータ又は加減抵
抗器として機能し、入力ディジタル信号が変化するにつ
れて内側抵抗列を２つの外側抵抗列に沿って上下にスラ
イドさせる。２つの外側抵抗列のスイッチングによって
内側抵抗列の電圧の昇降が制御され、内側抵抗列の選択
された点からアナログ出力が取り出される。
【０００４】
【発明が解決しようとする課題】しかしながら、半導体
集積回路において、受動素子である抵抗を形成するため
には大きな面積を必要とする。そこで、抵抗の数をさら
に低減することが求められている。本発明は、そのよう
な点に鑑み、ディジタル信号をアナログ信号に変換する
ＤＡＣを内蔵する半導体集積回路において、抵抗の数を
さらに低減することを目的とする。
集積回路において、受動素子である抵抗を形成するため
には大きな面積を必要とする。そこで、抵抗の数をさら
に低減することが求められている。本発明は、そのよう
な点に鑑み、ディジタル信号をアナログ信号に変換する
ＤＡＣを内蔵する半導体集積回路において、抵抗の数を
さらに低減することを目的とする。
【０００５】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体集積回路は、ディジタル信号を
アナログ信号に変換するディジタル／アナログ変換回路
を含む半導体集積回路であって、少なくとも１つの抵抗
と、少なくとも１つの抵抗の一端に直列に接続された複
数の抵抗を含む第１の抵抗列と、少なくとも１つの抵抗
の他端に直列に接続された複数の抵抗を含む第２の抵抗
列と、少なくとも１つの抵抗の両端の間に直列に接続さ
れた複数の抵抗を含む第３の抵抗列と、第１の抵抗列に
含まれる複数の抵抗の端子と第１の電位との間にそれぞ
れ接続された第１群のスイッチと、第２の抵抗列に含ま
れる複数の抵抗の端子と第２の電位との間にそれぞれ接
続された第２群のスイッチと、第３の抵抗列に含まれる
複数の抵抗の端子とアナログ信号出力端子との間にそれ
ぞれ接続された第３群のスイッチとを具備する。
め、本発明に係る半導体集積回路は、ディジタル信号を
アナログ信号に変換するディジタル／アナログ変換回路
を含む半導体集積回路であって、少なくとも１つの抵抗
と、少なくとも１つの抵抗の一端に直列に接続された複
数の抵抗を含む第１の抵抗列と、少なくとも１つの抵抗
の他端に直列に接続された複数の抵抗を含む第２の抵抗
列と、少なくとも１つの抵抗の両端の間に直列に接続さ
れた複数の抵抗を含む第３の抵抗列と、第１の抵抗列に
含まれる複数の抵抗の端子と第１の電位との間にそれぞ
れ接続された第１群のスイッチと、第２の抵抗列に含ま
れる複数の抵抗の端子と第２の電位との間にそれぞれ接
続された第２群のスイッチと、第３の抵抗列に含まれる
複数の抵抗の端子とアナログ信号出力端子との間にそれ
ぞれ接続された第３群のスイッチとを具備する。
【０００６】上記のように構成した本発明によれば、第
１群及び第２群のスイッチによって少なくとも１つの抵
抗の両端の電位が決定され、この抵抗の両端の電位に基
づいて、第３群のスイッチによってアナログ信号出力端
子の電位が決定されるので、第１及び第２の抵抗列に含
まれる抵抗の数が少なくても動作可能である。その結
果、ＤＡＣを内蔵する半導体集積回路において、抵抗の
数をさらに低減することが可能になる。
１群及び第２群のスイッチによって少なくとも１つの抵
抗の両端の電位が決定され、この抵抗の両端の電位に基
づいて、第３群のスイッチによってアナログ信号出力端
子の電位が決定されるので、第１及び第２の抵抗列に含
まれる抵抗の数が少なくても動作可能である。その結
果、ＤＡＣを内蔵する半導体集積回路において、抵抗の
数をさらに低減することが可能になる。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳しく説明する。なお、同一の
構成要素には同一の参照番号を付して、説明を省略す
る。
て、図面を参照しながら詳しく説明する。なお、同一の
構成要素には同一の参照番号を付して、説明を省略す
る。
【０００８】図１は、本発明の一実施形態に係る半導体
集積回路に含まれるＤＡＣの構成を示す図である。図１
に示すように、ＤＡＣ１は、第１段のＤＡＣと第２段の
ＤＡＣとによって構成される。第１段のＤＡＣは、抵抗
１０と、抵抗１０の一端に直列に接続された複数の抵抗
を含む第１の抵抗列１１と、抵抗１０の他端に直列に接
続された複数の抵抗を含む第２の抵抗列１２と、第１の
抵抗列１１に含まれる複数の抵抗の端子と第１の参照電
位ＶREF１との間にそれぞれ接続された第１群のスイッ
チ２１と、第２の抵抗列１２に含まれる複数の抵抗の端
子と第２の参照電位ＶREF２との間にそれぞれ接続され
た第２群のスイッチ２２とを備えている。
集積回路に含まれるＤＡＣの構成を示す図である。図１
に示すように、ＤＡＣ１は、第１段のＤＡＣと第２段の
ＤＡＣとによって構成される。第１段のＤＡＣは、抵抗
１０と、抵抗１０の一端に直列に接続された複数の抵抗
を含む第１の抵抗列１１と、抵抗１０の他端に直列に接
続された複数の抵抗を含む第２の抵抗列１２と、第１の
抵抗列１１に含まれる複数の抵抗の端子と第１の参照電
位ＶREF１との間にそれぞれ接続された第１群のスイッ
チ２１と、第２の抵抗列１２に含まれる複数の抵抗の端
子と第２の参照電位ＶREF２との間にそれぞれ接続され
た第２群のスイッチ２２とを備えている。
【０００９】また、第２段のＤＡＣは、抵抗１０の両端
の間に直列に接続された複数の抵抗を含む第３の抵抗列
１３と、第３の抵抗列１３に含まれる複数の抵抗の端子
とアナログ信号出力端子ＯＵＴとの間にそれぞれ接続さ
れた第３群のスイッチ２３とを備えている。
の間に直列に接続された複数の抵抗を含む第３の抵抗列
１３と、第３の抵抗列１３に含まれる複数の抵抗の端子
とアナログ信号出力端子ＯＵＴとの間にそれぞれ接続さ
れた第３群のスイッチ２３とを備えている。
【００１０】ここで、第１〜第３の抵抗列１１〜１３に
含まれる各々の抵抗は、等しい抵抗値Ｒを有するものと
する。また、抵抗１０は、これらと等しい抵抗値Ｒを有
するようにしても良いし、後で述べるように若干異なる
抵抗値を有するようにしても良い。
含まれる各々の抵抗は、等しい抵抗値Ｒを有するものと
する。また、抵抗１０は、これらと等しい抵抗値Ｒを有
するようにしても良いし、後で述べるように若干異なる
抵抗値を有するようにしても良い。
【００１１】さらに、ＤＡＣ１は、ディジタル信号入力
端子ＩＮから入力されるディジタル信号を受けて、第１
群〜第３群のスイッチ２１〜２３を制御する制御回路２
０を備えている。
端子ＩＮから入力されるディジタル信号を受けて、第１
群〜第３群のスイッチ２１〜２３を制御する制御回路２
０を備えている。
【００１２】一般に、Ｎビット（Ｎ＝Ｎ１＋Ｎ２）の入
力ディジタル信号をアナログ信号に変換する場合につい
て考える。第１段のＤＡＣにおいて、第１の抵抗列１１
と第２の抵抗列１２は、各々（２N1−１）個の抵抗を含
み、第２段のＤＡＣにおいて、第３の抵抗列１３は、
（２N2−１）個の抵抗を含む。これにより、第１段のＤ
ＡＣは、２N1個のステップで電位を発生し、第２段のＤ
ＡＣは、２N2個のステップで電位を発生するので、全体
としてＤＡＣ１は、２N1×２N2＝２N個のステップで電
位を発生することができる。特に、Ｎ１＝Ｎ２＝Ｎ／２
とした場合には、第１〜第３の抵抗列１１〜１３が、各
々（２N/2−１）個の抵抗を含むことになる。
力ディジタル信号をアナログ信号に変換する場合につい
て考える。第１段のＤＡＣにおいて、第１の抵抗列１１
と第２の抵抗列１２は、各々（２N1−１）個の抵抗を含
み、第２段のＤＡＣにおいて、第３の抵抗列１３は、
（２N2−１）個の抵抗を含む。これにより、第１段のＤ
ＡＣは、２N1個のステップで電位を発生し、第２段のＤ
ＡＣは、２N2個のステップで電位を発生するので、全体
としてＤＡＣ１は、２N1×２N2＝２N個のステップで電
位を発生することができる。特に、Ｎ１＝Ｎ２＝Ｎ／２
とした場合には、第１〜第３の抵抗列１１〜１３が、各
々（２N/2−１）個の抵抗を含むことになる。
【００１３】以下に、８ビットのディジタル信号をアナ
ログ信号に変換する場合について説明する。例えば、Ｎ
１＝Ｎ２＝４として、第１の抵抗列１１は（２4−１）
＝１５個の抵抗を含み、同様に、第２の抵抗列１２も１
５個の抵抗を含むとする。第１及び第２の抵抗列に含ま
れる抵抗と、抵抗１０とを合わせて、第１段のＤＡＣ
は、計３１個の抵抗と、それらの抵抗に対応する３２個
のスイッチとを含む。これにより、第１段のＤＡＣは、
入力ディジタル信号の上位４ビットに従って、抵抗１０
の両端の電位Ｖ１及びＶ２を２4＝１６通り発生する。
ログ信号に変換する場合について説明する。例えば、Ｎ
１＝Ｎ２＝４として、第１の抵抗列１１は（２4−１）
＝１５個の抵抗を含み、同様に、第２の抵抗列１２も１
５個の抵抗を含むとする。第１及び第２の抵抗列に含ま
れる抵抗と、抵抗１０とを合わせて、第１段のＤＡＣ
は、計３１個の抵抗と、それらの抵抗に対応する３２個
のスイッチとを含む。これにより、第１段のＤＡＣは、
入力ディジタル信号の上位４ビットに従って、抵抗１０
の両端の電位Ｖ１及びＶ２を２4＝１６通り発生する。
【００１４】また、第３の抵抗列１３も１５個の抵抗を
含み、第２段のＤＡＣは、１５個の抵抗と、それらの抵
抗に対応する１６個のスイッチとを含む。これにより、
第２段のＤＡＣは、入力ディジタル信号の下位４ビット
に従って、抵抗１０の両端の電位Ｖ１及びＶ２を用いて
出力電位Ｖ３を２4＝１６通り発生する。即ち、第１段
のＤＡＣが上位４ビットによる粗調整を行い、第２段の
ＤＡＣが下位４ビットによる微調整を行うことにより、
ＤＡＣ１全体は８ビットのＤＡＣとして動作する。この
ようにすれば、８ビットのＤＡＣを、合計４６個の抵抗
と、４８個のスイッチとによって構成することができ
る。
含み、第２段のＤＡＣは、１５個の抵抗と、それらの抵
抗に対応する１６個のスイッチとを含む。これにより、
第２段のＤＡＣは、入力ディジタル信号の下位４ビット
に従って、抵抗１０の両端の電位Ｖ１及びＶ２を用いて
出力電位Ｖ３を２4＝１６通り発生する。即ち、第１段
のＤＡＣが上位４ビットによる粗調整を行い、第２段の
ＤＡＣが下位４ビットによる微調整を行うことにより、
ＤＡＣ１全体は８ビットのＤＡＣとして動作する。この
ようにすれば、８ビットのＤＡＣを、合計４６個の抵抗
と、４８個のスイッチとによって構成することができ
る。
【００１５】なお、抵抗１０と並列に１５個の直列抵抗
（抵抗値１５Ｒ）が接続されることから、抵抗１０の抵
抗値を１５Ｒ／１４としておけば、抵抗１０と１５個の
直列抵抗との合成抵抗値をＲと等しくすることができる
ので、発生する電位の計算が簡単になる。
（抵抗値１５Ｒ）が接続されることから、抵抗１０の抵
抗値を１５Ｒ／１４としておけば、抵抗１０と１５個の
直列抵抗との合成抵抗値をＲと等しくすることができる
ので、発生する電位の計算が簡単になる。
【００１６】次に、本実施形態に係る半導体集積回路に
含まれるＤＡＣの動作について、８ビットのディジタル
信号をアナログ信号に変換する場合を例として説明す
る。
含まれるＤＡＣの動作について、８ビットのディジタル
信号をアナログ信号に変換する場合を例として説明す
る。
【００１７】ディジタル信号入力端子ＩＮから入力され
るディジタル信号は、制御回路２０に供給される。制御
回路２０は、入力ディジタル信号の上位４ビットに従っ
て、第１段のＤＡＣを制御する。即ち、制御回路２０
は、第１段のＤＡＣに含まれる第１群のスイッチ２１の
内の１つをオン状態にすると共に、第２群のスイッチ２
２の内の１つをオン状態にする。これにより、第１の参
照電位ＶREF１と第２の参照電位ＶREF２との間に、抵抗
１０を含む抵抗回路網が構成されて、抵抗１０の両端に
電位Ｖ１及びＶ２が発生する。
るディジタル信号は、制御回路２０に供給される。制御
回路２０は、入力ディジタル信号の上位４ビットに従っ
て、第１段のＤＡＣを制御する。即ち、制御回路２０
は、第１段のＤＡＣに含まれる第１群のスイッチ２１の
内の１つをオン状態にすると共に、第２群のスイッチ２
２の内の１つをオン状態にする。これにより、第１の参
照電位ＶREF１と第２の参照電位ＶREF２との間に、抵抗
１０を含む抵抗回路網が構成されて、抵抗１０の両端に
電位Ｖ１及びＶ２が発生する。
【００１８】なお、制御回路２０は、第１段のＤＡＣの
出力として第１の参照電位ＶREF１又は第２の参照電位
ＶREF２をそのまま出力する場合には、第２群のスイッ
チ２２又は第１群のスイッチ２１をオフ状態としても良
い。一般に、抵抗１０は、Ｍ個（０≦Ｍ≦１５）の抵抗
を介して第１の参照電位ＶREF１に接続され、（１５−
Ｍ）個の抵抗を介して第２の参照電位ＶREF２に接続さ
れる。
出力として第１の参照電位ＶREF１又は第２の参照電位
ＶREF２をそのまま出力する場合には、第２群のスイッ
チ２２又は第１群のスイッチ２１をオフ状態としても良
い。一般に、抵抗１０は、Ｍ個（０≦Ｍ≦１５）の抵抗
を介して第１の参照電位ＶREF１に接続され、（１５−
Ｍ）個の抵抗を介して第２の参照電位ＶREF２に接続さ
れる。
【００１９】また、制御回路２０は、入力ディジタル信
号の下位４ビットに従って、第２段のＤＡＣを制御す
る。即ち、制御回路２０は、第２段のＤＡＣに含まれる
第３群のスイッチ２３の内の１つをオン状態にする。こ
れにより、抵抗１０の両端電位Ｖ１若しくはＶ２、又
は、これらの電位を第３の抵抗列によって分圧して得ら
れた電位Ｖ３が、アナログ信号出力端子ＯＵＴに供給さ
れる。
号の下位４ビットに従って、第２段のＤＡＣを制御す
る。即ち、制御回路２０は、第２段のＤＡＣに含まれる
第３群のスイッチ２３の内の１つをオン状態にする。こ
れにより、抵抗１０の両端電位Ｖ１若しくはＶ２、又
は、これらの電位を第３の抵抗列によって分圧して得ら
れた電位Ｖ３が、アナログ信号出力端子ＯＵＴに供給さ
れる。
【００２０】このようにして、アナログ信号出力端子Ｏ
ＵＴには、８ビットの入力ディジタル信号に対応した２
8＝２５６通りの電位を有するアナログ信号が供給され
ることになる。
ＵＴには、８ビットの入力ディジタル信号に対応した２
8＝２５６通りの電位を有するアナログ信号が供給され
ることになる。
【００２１】
【発明の効果】以上述べた様に、本発明によれば、ディ
ジタル信号をアナログ信号に変換するＤＡＣを内蔵する
半導体集積回路において、抵抗の数をさらに低減するこ
とが可能になるので、ＤＡＣの面積を削減することがで
きる。また、一般に、抵抗の面積が大きい程、精度の高
いマッチングのとれた抵抗を形成することができる。Ｄ
ＡＣの精度は、ほぼ単位抵抗の精度で決まるので、精度
の高いＤＡＣを実現するためには、大きな面積の単位抵
抗を形成する必要がある。本発明によれば、ＤＡＣにお
ける抵抗の数を低減することにより単位抵抗の面積を従
来のＤＡＣの単位抵抗の面積よりも大きくできるので、
精度の高いＤＡＣを実現することが可能である。
ジタル信号をアナログ信号に変換するＤＡＣを内蔵する
半導体集積回路において、抵抗の数をさらに低減するこ
とが可能になるので、ＤＡＣの面積を削減することがで
きる。また、一般に、抵抗の面積が大きい程、精度の高
いマッチングのとれた抵抗を形成することができる。Ｄ
ＡＣの精度は、ほぼ単位抵抗の精度で決まるので、精度
の高いＤＡＣを実現するためには、大きな面積の単位抵
抗を形成する必要がある。本発明によれば、ＤＡＣにお
ける抵抗の数を低減することにより単位抵抗の面積を従
来のＤＡＣの単位抵抗の面積よりも大きくできるので、
精度の高いＤＡＣを実現することが可能である。
【図１】本発明の一実施形態に係る半導体集積回路に含
まれるＤＡＣの構成を示す図である。
まれるＤＡＣの構成を示す図である。
１ ＤＡＣ
１０ 抵抗
１１ 第１の抵抗列
１２ 第２の抵抗列
１３ 第３の抵抗列
２０ 制御回路
２１ 第１群のスイッチ
２２ 第２群のスイッチ
２３ 第３群のスイッチ
ＩＮ ディジタル信号入力端子
ＯＵＴ アナログ信号出力端子
Claims (4)
- 【請求項１】 ディジタル信号をアナログ信号に変換す
るディジタル／アナログ変換回路を含む半導体集積回路
であって、 少なくとも１つの抵抗と、 前記少なくとも１つの抵抗の一端に直列に接続された複
数の抵抗を含む第１の抵抗列と、 前記少なくとも１つの抵抗の他端に直列に接続された複
数の抵抗を含む第２の抵抗列と、 前記少なくとも１つの抵抗の両端の間に直列に接続され
た複数の抵抗を含む第３の抵抗列と、 前記第１の抵抗列に含まれる複数の抵抗の端子と第１の
電位との間にそれぞれ接続された第１群のスイッチと、 前記第２の抵抗列に含まれる複数の抵抗の端子と第２の
電位との間にそれぞれ接続された第２群のスイッチと、 前記第３の抵抗列に含まれる複数の抵抗の端子とアナロ
グ信号出力端子との間にそれぞれ接続された第３群のス
イッチと、を具備する半導体集積回路。 - 【請求項２】 入力ディジタル信号を受けて前記第１群
〜第３群のスイッチを制御する制御回路をさらに具備す
る請求項１記載の半導体集積回路。 - 【請求項３】 前記第１〜第３の抵抗列に含まれる各々
の抵抗が等しい抵抗値を有する、請求項１又は２記載の
半導体集積回路。 - 【請求項４】 Ｎビットの入力ディジタル信号に対応し
て、前記第１〜第３の抵抗列の各々が（２N/2−１）個
の抵抗を含む、請求項１〜３のいずれか１項記載の半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002110766A JP2003309469A (ja) | 2002-04-12 | 2002-04-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003309469A true JP2003309469A (ja) | 2003-10-31 |
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ID=29393805
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|---|---|---|---|
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007293545A (ja) * | 2006-04-24 | 2007-11-08 | Toshiba Corp | 電圧発生回路及びこれを備える半導体記憶装置 |
| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
| WO2019098239A1 (ja) * | 2017-11-14 | 2019-05-23 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
-
2002
- 2002-04-12 JP JP2002110766A patent/JP2003309469A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
| JP2007293545A (ja) * | 2006-04-24 | 2007-11-08 | Toshiba Corp | 電圧発生回路及びこれを備える半導体記憶装置 |
| WO2019098239A1 (ja) * | 2017-11-14 | 2019-05-23 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
| CN111247742A (zh) * | 2017-11-14 | 2020-06-05 | 松下知识产权经营株式会社 | 数模转换器 |
| JPWO2019098239A1 (ja) * | 2017-11-14 | 2020-11-19 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
| US11050434B2 (en) | 2017-11-14 | 2021-06-29 | Panasonic Intellectual Property Management Co., Ltd. | Digital-to-analog converter |
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