KR100484239B1

KR100484239B1 - 디지털/아날로그 변환기

Info

Publication number: KR100484239B1
Application number: KR10-2002-7006783A
Authority: KR
Inventors: 노로마사오; 도다아키히코
Original assignee: 야마하 가부시키가이샤
Priority date: 1999-11-30
Filing date: 2000-11-22
Publication date: 2005-04-20
Also published as: EP1235352A4; EP1235352A1; AU1549101A; JP2001156639A; WO2001041310A1; EP1235352B1; US6724333B1; WO2001041310A9; DE60017937D1; DE60017937T2; CN1402908A; KR20020059803A; HK1051265A1; TW486875B; JP3246498B2; CN1220330C

Abstract

디코더(21)는 상위 비트에 따라 FET(F0∼F255) 중 하나를 선택하여, 저항(r0∼r255)의 직렬 회로에 의해 분할된 전압 중 하나를 연산 증폭기(40)에 인가한다. 한편, 전류 가산회로(22)의 스위치(30∼33)는 하위 비트에 의해 전환되고, FET(35∼38)가 이들의 스위치에 의해 온/오프 제어된다. 그리고 온이 된 FET을 흐르는 전류가 합성되어 저항(ra)에 흐르고, 그 저항(ra)의 양단에 전압이 발생한다. 연산 증폭기(40)는 양 전압을 합성하여 출력한다. 여기서, FET(24)과 FET(35∼38)이 전류 미러회로를 구성하고, 이것에 의해, 제조 프로세스의 편차 등으로 저항(r0∼r255)의 직렬회로의 전류(i)가 변화하더라도, 상위 비트와 하위 비트의 1 LSB의 전압 폭이 변화하는 것을 방지할 수 있다.

Description

디지털/아날로그 변환기{DIGITAL-TO-ANALOG CONVERTER}

본 발명은 저항 스트링형 디지털/아날로그(이하, D/A라 함) 변환기에 관한 것이다.

저항 스트링형의 D/A 변환기는 동일 저항치의 저항을 직렬로 접속하여, 각 저항의 접속점의 전압을 피변환 데이터에 대응하는 아날로그 전압으로서 출력하기 때문에, 피변환 데이터의 비트수가 커지면 저항의 수도 지극히 많아진다. 이 때문에, 특히 반도체 집적회로가 좁은 칩 내에 저항 스트링형의 D/A 변환기를 작성하는 경우에는 저항에 의한 점유면적이 커져 지극히 바람직하지 못하고, 비트수에 의해서는 작성 불가능하게 된다.

그래서, 저항의 수를 적게 하기 위해, 피변환 데이터의 하위 비트에 대응하는 전압을 전류 가산방식에 의해 형성하는 것이 행해지고 있다.

도 3은 종래의 이 종류의 D/A 변환기의 구성예를 게시하는 회로도이다. 이 도면에 있어서, 부호 DI는 8비트의 피변환 데이터가 인가되는 입력단자이고, 이 입력단자(DI)에 인가된 피변환 데이터의 상위 6비트(제2 비트∼제7 비트)는 디코더(1)에 인가되고, 하위 2비트(제1 비트, 제0 비트)는 전류 가산회로(2)에 인가된다. 부호 r0∼r63은 직렬 접속된 동일 저항치(R2)의 저항이다. 부호 3은 연산 증폭기이고, 그 비반전 입력단에는 일정전압(Vref)이 공급되고, 반전 입력단은 저항(r0∼r63)의 중점(C)에 접속되며, 출력단이 저항(r63)의 일단에 접속되어 있다. 또한, 저항(r0)의 일단은 저항(rx)을 통해 접지되어 있다. 부호 F0∼F63은 아날로그 스위치로서 사용되는 FET이고, 디코더(1)의 출력에 의해 온/오프 제어된다.

또한, 전류 가산회로(2)에 있어서, 부호 5는 기준전압(V1)이 인가되는 단자, 6은 저항, 7∼11은 FET이다. 여기서, 저항(6), FET(7)의 직렬 접속회로와 FET(8, 9)의 직렬 접속회로, 저항(6), FET(7)의 직렬 접속회로와 FET(10, 11)의 직렬 접속회로는 각각 전류 미러회로를 구성하고 있다. 따라서, FET(8, 9)의 회로 및 FET(10, 11)의 회로에 흐르는 전류(i1, i0)는 각각 저항(6), FET(7)으로 구성된 회로의 전류(ir)에 비례하는 전류가 된다. 또한, FET(8, 10)은 각각 피변환 데이터의 제1 비트, 제0 비트(LSB)에 의해 온/오프 제어되는 FET이다.

부호 14는 연산 증폭기이고, FET(0)∼FET(63)의 공통 접속점이 비반전 입력단에 접속되고, FET(8, 10)의 공통 접속점이 반전 입력단에 접속되며, 출력단이 아날로그 출력단자(DO)에 접속된다. 또한, 연산 증폭기(14)의 출력단과 반전 입력단 사이에 귀환저항(ra)(저항치 R1)이 삽입되어 있다.

이러한 구성에서 저항(r0∼r63)의 중점(C)의 전압은 일정전압(Vref)과 같다. 따라서, 저항(r0∼r63)에는 일정전압(Vref)에 의해 결정되는 일정전류(i)가 흐른다. 이 결과, 저항(r0∼r63)의 각각의 전압강하는,

I ×R2

가 된다.

한편, FET(10)이 온 상태일 때 FET(11)을 흐르는 전류(i)0은,

i0 ×R1 = I ×R2/4

가 되는 관계가 성립하도록 FET(11)의 게이트 폭이 미리 조정된다.

마찬가지로, FET(8)이 온 상태일 때 FET(9)를 흐르는 전류(i)1은,

i1 ×R1 = 2 ×i ×R2/4

가 되는 관계가 성립하도록 FET(9)의 게이트 폭이 미리 조정된다.

이상의 결과, 피변환 데이터의 하위 2비트에 대응하는 전류가 저항(ra)에 흐르고, 이것에 의해, 그 하위 2비트에 대응하는 전압이 저항(ra)의 양단에 발생한다. 한편, 피변환 데이터의 상위 6비트는 디코더(1)에 의해 복호되고, 그 복호된 출력에 의해 FET(F0∼F63) 중 하나가 온이 되어, 이것에 의해, 온이 된 FET이 접속되어 있는 저항(r0∼r63) 중 대응하는 것의 접속점의 전압이 연산 증폭기(14)의 비반전 입력단에 공급된다. 연산 증폭기(14)는 그 비반전 입력단에 공급되는 전압과 저항(ra)의 전압강하를 가산하여, 가산 결과를 변환 데이터에 대응하는 아날로그 전압으로서 출력단자(DO)를 통해 출력한다.

그런데, 상술한 종래의 D/A 변환기는 저항(r0∼r63)에 흐르는 전류(i)와 저항(6) 및 FET(7)으로 구성된 회로에 흐르는 전류(ir)가 각각 별도의 회로에 의해 결정되기 때문에, 저항, 트랜지스터 등의 특성의 제조 프로세스에 있어서의 편차에 의해, 1 LSB의 전압 폭이 상위 6비트와 하위 2비트가 달라지게 된다. 예컨대, FET(7)의 임계값(Vt)의 편차에 의해 전류(ir)가 변화하면, 하위 2비트의 1 LSB의 전압 폭이 변하게 된다. 이 결과, 종래의 D/A 변환기는 특히 비트수가 많아졌을 때 변환 정밀도가 떨어지게 되는 문제가 있었다.

본 발명은 상술한 불편을 해소하기 위해 안출된 것으로, 저항, 트랜지스터 등의 특성의 편차에 의해 상위 비트와 하위 비트간에 1 LSB의 전압 폭이 변화하는 일이 없고, 따라서 종래의 D/A 변환기보다 변환 정밀도가 높은 D/A 변환기를 제공하는 것을 목적으로 하고있다.

도 1은 본 발명의 일 실시형태에 따른 디지털/아날로그 변환기의 구성을 나타내는 블록도,

도 2는 상기 실시형태의 동작을 설명하기 위한 출력 특성도,

도 3은 종래의 D/A 변환기의 구성예를 게시하는 블록도이다.

삭제

상기 목적을 달성하기 위해 청구항 3에 기재된 발명은, 디지털/아날로그 변환기에 있어서, 직렬 접속된 복수의 저항, 피변환 데이터의 상위 M(M: 1보다 큰 정수) 비트에 따라 상기 저항의 접속점의 전압을 선택하는 선택수단, 상기 저항에 흐르는 전류에 비례하는 크기의 전류이고, 상기 피변환 데이터의 하위 N(N: 1보다 큰 정수) 비트에 따른 값의 전류를 발생하는 전류 출력수단, 상기 전류 출력수단의 출력전류를 전압으로 변환하는 변환저항, 및 상기 선택수단에 의해 선택된 전압과 상기 변환저항의 양단전압을 연산하는 연산회로를 구비하며, 상기 전류 출력수단이, 상기 직렬 접속된 저항에 직렬로 접속되어, 상기 저항에 흐르는 전류를 제어하는 제어 트랜지스터, 및 상기 제어 트랜지스터의 제어단자의 전압과 같은 전압에 의해 제어되며, 상기 제어 트랜지스터와 전류 미러회로를 구성하여, 상기 피변환 데이터의 하위 N 비트의 가중치에 비례하는 값의 전류를 출력하는 제1∼제N 트랜지스터로 구성되며, 상기 제1∼제N 트랜지스터가 각각 상기 피변환 데이터의 하위 N 비트에 의해 온/오프 제어되는 것을 특징으로 한다.

또한, 청구항 4에 기재된 발명은 제3항에 기재된 디지털/아날로그 변환기에 있어서, 상기 선택수단이 상기 피변환 데이터의 상위 M 비트를 복호하는 디코더와, 상기 디코더의 출력에 따라 상기 복수의 저항의 접속점의 전압치를 선택하는 복수의 스위치 수단으로 이루어지는 것을 특징으로 한다.

또한, 청구항 5에 기재된 발명은 제3항에 기재된 디지털/아날로그 변환기에 있어서, 상기 연산회로가 상기 선택수단의 출력이 제1 입력단에 인가되고, 상기 전류 출력수단의 출력이 제2 입력단에 인가되며, 상기 변환저항이 피드백 루프에 삽입된 연산 증폭기인 것을 특징으로 한다.

이하, 도면을 참조하여 본 발명의 일 실시형태에 따른 디지털/아날로그 변환기에 관해 설명한다. 도 1은 본 발명의 상기 실시형태에 따른 디지털/아날로그 변환기의 구성을 나타내는 블록도이다. 이 도면에 있어서, 부호 DI는 12비트의 피변환 데이터가 인가되는 입력단자이고, 이 입력단자(DI)에 인가된 피변환 데이터의 상위 8비트(제4 비트∼제11 비트)는 디코더(21)에 인가되고, 하위 4비트(제0 비트∼제3 비트)는 전류 가산회로(22)에 인가된다. 부호 r0∼r255는 직렬 접속된 동일 저항치(R2)의 저항이다. 부호 23은 연산 증폭기이고, 그 비반전 입력단에는 일정전압(Vref)이 공급되고, 반전 입력단은 직렬 접속된 저항(r0∼r255)의 중점(C)에 접속되며, 출력단이 FET(24)의 게이트에 접속되어 있다. FET(24)은 저항(r0∼r255)에 흐르는 전류를 제어하는 것으로, 그 소스가 정전원(VDD)에 접속되고, 그 드레인이 저항(r0)의 일단에 접속되어 있다. 또한, 저항(r255)의 일단은 저항(rx)을 통해 접지되어 있다.

부호 F0∼F255는 아날로그 스위치로서 사용되고 있는 FET이고, 디코더(21)의 출력에 의해 온/오프 제어된다.

또한, 전류 가산회로(22)에 있어서, 부호 30∼33은 반도체 스위치, 35∼38은 FET이다. 스위치(30∼33)의 각 제1 접점이 정전원(VDD)에 접속되고, 각 제2 접점이 연산 증폭기(23)의 출력단에 접속되며, 각 공통단자가 FET(35∼38)의 게이트에 접속되어 있다. 또한, FET(35∼38)의 각 소스는 정전원(VDD)에 접속되고, 드레인은 공통 접속되어 연산 증폭기(40)의 반전 입력단에 접속되어 있다.

스위치(30∼33)는 각각 피변환 데이터의 제3 비트∼제0 비트에 의해 전환 제어되는 것으로, 제3 비트∼제0 비트가 "0"일 때 그 공통단자가 제1 접점에 접속되고, "1"일 때 그 공통단자가 제2 접점에 접속된다. FET(35∼38)은 각각 그 게이트가 스위치(30∼33)를 통해 정전원(VDD)에 접속되면 오프 상태가 되는 한편, 그 게이트가 스위치(30∼33)를 통해 연산 증폭기(23)의 출력단(즉, FET(24)의 게이트)에 접속되면 FET(24)과 전류 미러회로를 구성한다. 즉, FET(35∼38)은 각각 그 게이트가 FET(24)의 게이트에 접속되었을 때 저항(r0∼r255)에 흐르는 전류(i)에 비례하는 전류가 흐른다.

연산 증폭기(40)는 그 비반전 입력단에 FET(0)∼FET(255)의 공통 접속점이 접속되고, 출력단이 아날로그 출력단자(DO)에 접속되며, 또한, 출력단과 반전 입력단 사이에 귀환저항(ra)(저항은 R1)이 삽입되어 있다.

이러한 구성에 있어서, 저항(r0∼r255)의 중점(C)의 전압은 일정전압(Vref)과 같아지고, 따라서, 저항(r0∼r255)에는 일정전압(Vref)에 의해 결정되는 일정전류(i)가 흐른다. 이 결과, 저항(r0∼r255) 각각의 전압강하는,

i ×R2

가 된다.

한편, FET(35)의 게이트가 FET(24)의 게이트에 접속되었을 때 FET(35)에 흐르는 전류(i3)가,

i3 ×R1 = 8 ×(i ×R2/16)

가 되는 관계가 성립하도록 FET(35)의 게이트 폭이 미리 조정된다.

마찬가지로, FET(36, 37, 38)의 각 게이트가 FET(24)의 게이트에 접속되었을 때 FET(36, 37, 38)에 흐르는 전류(i2, i1, i0)가 각각,

i2 ×R1 = 4 ×(i ×R2/16)

i1 x R1 = 2 ×(i ×R2/16)

i0 ×R1 = 1 x (i ×R2/16)

가 되는 관계가 성립하도록 FET(36, 37, 38)의 게이트 폭이 미리 조정된다.

이상의 결과, 피변환 데이터의 하위 4비트에 대응하는 전류가 저항(ra)에 흐르고, 이것에 의해, 그 하위 4비트에 대응하는 전압이 저항(ra)의 양단에 발생한다. 예컨대, 하위 4비트가 "1010"(10)인 경우, 스위치(30) 및 스위치(32)의 각 공통단자가 각 제2 접점에 접속되고, 이것에 의해, FET(35, 37)에 각각,

i3 = 8 ×(i ×R2/16)/R1

i1 = 2 ×(i ×R2/l6)/R1

이 되는 전류가 흐른다. 이 결과, 저항(ra)에,

(i3 + i1)R1 = 10 ×(i ×R2/16) ···(1)

가 되는 전압이 발생한다. 즉, 직렬 접속된 저항(r0∼r255) 중 하나의 저항의 양단전압의 (10/16)배의 전압이 저항(ra)의 양단에 발생한다. 이와 같이, 도 1의 구성에 의하면, 피변환 데이터의 하위 4비트의 데이터에 대응하는 전압을 저항(ra)의 양단에 발생시킨다.

한편, 피변환 데이터의 상위 8비트는 디코더(21)에 의해 복호되고, 그 복호 결과에 따라 FET(F0∼F255) 중 하나가 온이 되어, 그 FET이 접속되어 있는 저항 접속점의 전압이 연산 증폭기(40)의 비반전 입력단에 공급된다.

예컨대, 피변환 데이터의 상위 8비트가 "00000100"(4)인 경우에는 FET(F4)이 온이 되어 저항(r3, r4)의 접속점의 전압이 연산 증폭기(40)에 출력된다. 이제, FET(24)의 드레인과 저항(r0)과의 접속점의 전압을 Va, 저항(r255)과 저항(rx)과의 접속점의 전압을 Vb로 하면, 저항(r3, r4)의 접속점의 전압(V4)은,

V4 = Va - 4 ×R2 ×(Va - Vb)/256 ×R2

= Va - 4 ×i ×R2

가 된다.

또한, 피변환 데이터의 하위 4비트를 "0000"으로 하여, 상위 8비트만을 0, 1, 2, 3, ···(10진수 표시)으로 변화시키면, 연산 증폭기(4)에 출력되는 전압은,

O →Va

1 →Va - i ×R2

2 →Va - 2i ×R2

3 →Va - 3i ×R2

········

로 변화하여, 하위 4비트가 "0000"인 경우, 상기 전압이 그대로 연산 증폭기(40)로부터 출력된다. 즉, 하위 4비트를 "0000"으로 한 경우, 상위 8비트의 데이터가 "0"부터 순차 변화하는 것에 따라, 출력단자(DO)의 출력전압이 도 2에 파선(L1)으로 나타낸 것과 같이 변화한다.

그리고, 상술한 상위 8비트에 대응하는 전압으로부터 전술한 하위 4비트에 대응하는 전압(저항(ra)의 양단전압)이 연산 증폭기(40)에서 감산됨으로써, 피변환 데이터에 대응하는 전압이 형성되어 출력단자(DO)에 출력된다. 예컨대, 피변환 데이터가 "O00001001010"인 경우, 전술한 (1)식 및 (2)식으로부터 출력전압은,

Va - 4 ×i ×R2 - 10 ×(i ×R2/16)

이 된다. 도 2의 계단형의 실선(L2)은 피변환 데이터에 대한 변환 후의 출력전압을 나타내고 있다. 이 도면에 나타낸 것과 같이, 변환 후 전압의 최소 전압 폭은 i0 ×R1이고, 또한, 피변환 데이터의 하위 4비트가 "1111"일 때, 이 하위 4비트에 대응하는 전압은,

(i0 + i1 + i2 + i3) ×R1 = 15 ×i0 ×R1

이 된다.

이와 같이, 상술한 실시형태는 상위 8비트를 저항 스트링에 의해 아날로그 전압으로 변환하고, 하위 4비트를 전류 가산에 의해 아날로그 전압으로 변환하고, 그 전압들을 합성하여 변환전압을 형성하고 있다. 그런데, 상기 실시형태에서는 FET(35∼38)의 전류(i3∼i0)가 저항(r0∼r255)의 직렬회로에 흐르는 전류(i)와 완전히 비례하는 관계에 있다. 이 결과, 제조 프로세스의 편차 등의 원인으로 전류(i)가 변화하더라도, 1 LSB의 전압 폭은 상위 8비트도 하위 4비트도 변하지 않고, 이 결과, 제조 프로세스의 편차에 영향 받지 않는, 정밀도가 높은 D/A 변환을 할 수 있다.

단, 집적회로 작성과정에서 저항(r0∼r255)과 저항(ra)은 같은 재료(같은 불순물 농도)로, 또한, 같은 폭으로 배치하는 것이 필요하고, 또한, FET(24)의 게이트 폭 및 FET(35∼37)의 게이트 폭은 전류가 가장 적은 FET(38)의 게이트 폭을 기준으로 설정하는 것이 필요하다.

본 발명에 의하면, 직렬 접속된 복수의 저항과 피변환 데이터의 상위 M(M: 1보다 큰 정수) 비트에 따라 상기 저항의 접속점의 전압을 선택하는 선택수단, 상기 저항에 흐르는 전류에 비례하는 크기의 전류이고, 상기 피변환 데이터의 하위 N(N: 1보다 큰 정수) 비트에 따른 전류를 발생하는 전류 출력수단, 상기 전류 출력수단의 출력전류를 전압에 변환하는 변환저항, 및 상기 선택수단에 의해 선택된 전압과 상기 변환저항의 양단전압을 연산하는 연산회로를 구비하였기 때문에, 저항, 트랜지스터 등의 특성의 편차에 의해 상위 비트와 하위 비트간에 1 LSB의 전압 폭이 변화하는 일이 없고, 따라서 종래의 D/A 변환기보다 변환 정밀도가 높은 D/A 변환기를 제공할 수 있다.

Claims

삭제
삭제
디지털/아날로그 변환기에 있어서,

직렬 접속된 복수의 저항;

피변환 데이터의 상위 M(M: 1보다 큰 정수) 비트에 따라 상기 저항의 접속점의 전압을 선택하는 선택수단;

상기 저항에 흐르는 전류에 비례하는 크기의 전류이고, 상기 피변환 데이터의 하위 N(N: 1보다 큰 정수) 비트에 따른 값의 전류를 발생하는 전류 출력수단;

상기 전류 출력수단의 출력전류를 전압으로 변환하는 변환저항; 및

상기 선택수단에 의해 선택된 전압과 상기 변환저항의 양단전압을 연산하는 연산회로를 구비하며,

상기 전류 출력수단은,

상기 직렬 접속된 저항에 직렬로 접속되어, 상기 저항에 흐르는 전류를 제어하는 제어 트랜지스터; 및

상기 제어 트랜지스터의 제어단자의 전압과 같은 전압에 의해 제어되며, 상기 제어 트랜지스터와 전류 미러회로를 구성하여, 상기 피변환 데이터의 하위 N 비트의 가중치에 비례하는 값의 전류를 출력하는 제1∼제N 트랜지스터로 구성되며,

상기 제1∼제N 트랜지스터가 각각 상기 피변환 데이터의 하위 N 비트에 의해 온/오프 제어되는 것을 특징으로 하는 디지털/아날로그 변환기.
제3항에 있어서,

상기 선택수단은 상기 피변환 데이터의 상위 M 비트를 복호하는 디코더와, 상기 디코더의 출력에 따라 상기 복수의 저항의 접속점의 전압치를 선택하는 복수의 스위치 수단으로 이루어지는 것을 특징으로 하는 디지털/아날로그 변환기.
제3항에 있어서,

상기 연산회로는 상기 선택수단의 출력이 제1 입력단에 인가되고, 상기 전류 출력수단의 출력이 제2 입력단에 인가되며, 상기 변환저항이 피드백 루프에 삽입된 연산 증폭기인 것을 특징으로 하는 디지털/아날로그 변환기.