WO2001041310A1 - Convertisseur numerique-analogique - Google Patents

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Masao Noro
Akihiko Toda
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Definitions

  • the present invention relates to a resistor string type digital Z-analog (hereinafter, referred to as DZA) converter.
  • DZA digital Z-analog
  • the resistor string type DZA converter connects resistors of the same resistance value in series and outputs the voltage at the connection point of each resistor as an analog voltage corresponding to the data to be converted. As the number increases, so does the number of resistors. For this reason, especially when a resistance string type DZA converter is manufactured in a narrow chip of a semiconductor integrated circuit, the area occupied by the resistance becomes large, which is not preferable, and cannot be made depending on the number of bits. Therefore, in order to reduce the number of resistors, a voltage corresponding to the lower bits of the data to be converted is formed by a current addition method.
  • FIG. 3 is a circuit diagram showing a configuration example of a conventional DZA converter of this type.
  • the symbol DI is an input terminal to which 8-bit data to be converted is applied, and the upper 6 bits (2nd to 7th bits) of the data to be converted applied to this input terminal DI ) Is applied to the decoder 1, and the lower two bits (the first bit and the 0th bit) are applied to the current adding circuit 2.
  • r 0 to r 63 are resistors having the same resistance value (R 2) connected in series.
  • Reference numeral 3 denotes an operational amplifier, a constant voltage Vref is supplied to its non-inverting input terminal, its inverting input terminal is connected to the middle point C of the resistors r0 to r63, and its output terminal is connected to the resistor r63. Connected to one end. One end of the resistor r0 is grounded via a resistor rX. F0 to F63 are FETs used as analog switches. On / off control is performed by the output of coder 1.
  • reference numeral 5 denotes a terminal to which the reference voltage V1 is applied
  • 6 denotes a resistor
  • 7 to 11 denote FETs.
  • the series connection circuit of resistors 6 and 7 and the series connection circuit of FETs 8 and 9 and the series connection circuit of resistors 6 and 7 and the series connection circuit of FETs 10 and 11 are each a current mirror circuit. Therefore, the currents i 1 and i 0 flowing through the circuits of FETs 8 and 9 and the circuits of FET 10 and 11 are respectively proportional to the current ir of the circuit of resistor 6 and FET 7.
  • FETs 8 and 10 are FETs that are on / off controlled by the first bit and the 0th bit (LSB) of the data to be converted, respectively.
  • Reference numeral 14 denotes an operational amplifier.
  • the common connection point of FET0 to FET63 is connected to the non-inverting input terminal
  • the common connection point of FET8 and FET10 is connected to the inverting input terminal
  • the output terminal is the analog output terminal DO.
  • a feedback resistor ra resistor ra (resistance R1) is inserted between the output terminal and the inverting input terminal.
  • the voltage at the middle point C of the resistors r0 to r63 is a constant voltage.
  • the gate width of the FET 11 is adjusted in advance so that the following relationship is established. Similarly, the current i 1 flowing through FET 9 when FET 8 is on is
  • the gate width of the FET 9 is adjusted in advance so that the following relationship holds.
  • the current corresponding to the lower two bits of the converted data This causes a voltage corresponding to the lower two bits to be generated across the resistor ra.
  • the upper 6 bits of the data to be converted are decoded by the decoder 1, and the decoded output turns on one of the FETs F0 to F63, thereby connecting the turned on FET.
  • the voltage at the connection point of the corresponding one of the resistors r 0 to r 63 is supplied to the non-inverting input terminal of the operational amplifier 14.
  • the operational amplifier 14 adds the voltage of the non-inverting input terminal and the voltage drop of the resistor ra, and outputs the addition result as an analog voltage corresponding to the converted data via the output terminal DO.
  • the current i flowing through the resistors r0 to r63 and the current ir flowing through the circuit of the resistor 6 and the FET 7 are determined by different circuits. Therefore, the 1 LSB voltage width changes between the upper 6 bits and the lower 2 bits due to variations in the manufacturing process of the characteristics such as resistance and transistor. For example, when the current ir changes due to the variation of the threshold value Vt of FET7, the voltage width of the lower two bits, 1 LSB, changes. As a result, the conventional DZA converter has a problem that the conversion accuracy is deteriorated particularly when the number of bits is increased.
  • the present invention has been made in order to solve the above-described problem, and it has been made possible to prevent the 1-LSB voltage width of the upper bit and the lower bit from being changed due to variations in characteristics such as a resistance and a transistor. Therefore, the purpose is to provide a DZA converter with higher conversion accuracy than the conventional one. Disclosure of the invention
  • the invention described in claim 1 is based on a plurality of resistors connected in series and the upper M bits (M: an integer greater than 1) of the data to be converted.
  • Selecting means for selecting a voltage at a connection point of the resistor; and a current having a magnitude proportional to the current flowing through the resistor, the lower N (N being an integer greater than 1) bit of the data to be converted.
  • N being an integer greater than 1 bit of the data to be converted.
  • the invention according to claim 2 is the digital Z-to-analog converter according to claim 1, wherein the current output means is proportional to a current of the series-connected resistors, and N current mirror circuits that output a current having a value proportional to the weight of each of the lower N bits of the data to be converted, wherein the on / off control is performed by the lower N bits of the previous data to be converted. It is characterized by being composed of N current mirror circuits.
  • the invention according to claim 3 is the digital-to-analog converter according to claim 1, wherein the current output means is connected in series to the resistor connected in series, A control transistor that controls the current of the resistor; and a control transistor that is controlled by the same voltage as the voltage of the control terminal of the control transistor, forms a current mirror circuit with the control transistor, and includes lower N bits of the data to be converted. 1 to N-th transistors that output a current proportional to the weight of the converted data, and each of the first to N-th transistors is turned on / off by the lower N bits of the converted data. Characterized by
  • the selecting means includes It is characterized by comprising a decoder for decoding upper M bits of data, and a plurality of switch means for selecting a voltage value at a connection point of the plurality of resistors based on an output of the decoder.
  • the arithmetic circuit includes an output of the selection unit applied to a first input terminal, An operational amplifier in which the output of the current output means is applied to a second input terminal, and the conversion resistor is inserted in a feedback loop. It is characterized by that.
  • FIG. 1 is a block diagram showing the configuration of a digital-to-analog converter according to an embodiment of the present invention
  • FIG. 2 is an output characteristic diagram for explaining the operation of the embodiment
  • FIG. 3 is a conventional DZA converter. It is a Prog figure which shows the example of a structure of a container. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram showing a configuration of a digital-to-analog converter according to the embodiment.
  • a symbol DI is an input terminal to which 12-bit data to be converted is applied, and the upper 8 bits (4th to 1st bit) of the data to be converted applied to this input terminal DI ) Is applied to the decoder 21, and the lower 4 bits (bits 0 to 3) are applied to the current adder circuit 22.
  • r 0 to r 255 are resistors connected in series and having the same resistance value (R 2).
  • Reference numeral 23 denotes an operational amplifier, a constant voltage V ref is supplied to its non-inverting input terminal, and the inverting input terminal is connected to the middle point C of the series-connected resistors r 0 to r 255, and The end is connected to the gate of FET 24.
  • FET 24 controls the current flowing through the resistors r0 to r255, and its source is connected to the positive power supply VDD and its drain is connected to one end of the resistor r0.
  • One end of the resistor r 255 is grounded via the resistor r X.
  • F0 to F255 are FETs used as analog switches, and are turned on and off by the output of the decoder 21.
  • reference numerals 30 to 33 are semiconductor switches
  • 35 to 38 are FETs.
  • the first contacts of the switches 30 to 33 are connected to the positive power supply VDD, and the second contacts are connected to the output terminal of the operational amplifier 23.
  • the communication terminals are connected to the gates of FETs 35-38.
  • the sources of the FETs 35 to 38 are connected to the positive power supply VDD, and the drains are commonly connected to the inverting input terminal of the operational amplifier 40.
  • Each of the switches 30 to 33 is controlled to be switched by the third bit to the zeroth bit of the converted data.
  • the common terminal is the same. Connected to one contact.
  • the common terminal is connected to the second contact.
  • the gates of the FETs 35 to 38 are connected to the positive power supply VDD via the switches 30 to 33, the FETs 35 to 38 are turned off, while the gates of the FETs 35 to 38 are connected to the output terminals of the operational amplifier 23 through the switches 30 to 33. (That is, the gate of the FET24) forms a current mirror circuit with the FET24. That is, when the gate of each of the FETs 35 to 38 is connected to the gate of the FET 24, a current proportional to the current i flowing through the resistors r0 to r255 flows.
  • each gate of FET 36, 37, 38 is connected to the gate of FET 24
  • the gate widths of FETs 36, 37, and 38 are adjusted in advance so that the following relationship holds.
  • a current corresponding to the lower 4 bits of the data to be converted flows through the resistor ra, and a voltage corresponding to the lower 4 bits is generated across the resistor ra.
  • the upper 8 bits of the converted data are decoded by the decoder 21 and one of the FETs F0 to F255 is turned on according to the decoding result, and the resistance connection point of the FET connected to the FET is connected. Voltage is provided to the non-inverting input of operational amplifier 40.
  • the voltage corresponding to the lower 4 bits (the voltage across the resistor ra) is subtracted from the voltage corresponding to the upper 8 bits described above in the operational amplifier 40 to form a voltage corresponding to the data to be converted.
  • Output to terminal D0 For example, if the converted data is "000001001010", the output voltage is calculated from the above-mentioned equations (1) and (2).
  • the stepped solid line L2 in FIG. 2 shows the output voltage after conversion for the data to be converted.
  • the minimum voltage width of the converted voltage is i OXR 1, and when the lower 4 bits of the data to be converted are '1 1 1 1', The voltage corresponding to the lower 4 bits of
  • the upper 8 bits are converted into an analog voltage by the resistor string
  • the lower 4 bits are converted into the analog voltage by current addition, and these voltages are combined to form a converted voltage. ing.
  • the current i. 3 to i 0 force 5 of FET35 ⁇ 38 ' a fully proportional relationship and the current i flowing through the series circuit of the resistors r 0 to r 255.
  • the voltage width of 1 LSB does not change in the upper 8 bits or the lower 4 bits, and as a result, is not affected by the variation in the manufacturing process.
  • Highly accurate DZA conversion can be performed.
  • the resistors r0 to r255 and the resistor ra must be laid out with the same material (same impurity concentration) and the same width. Also, the gate width of FET24 and FET35 The gate width of ⁇ 37 needs to be set based on the gate width of the FET 38 with the lowest current.
  • a conversion resistor for converting a current into a voltage, and a calculation circuit for calculating a voltage selected by the selection means and a voltage across the conversion resistor are provided.
  • the 1 LSB voltage width of the bit and the lower bit does not change, and therefore DZ A with higher conversion accuracy than the conventional one A converter can be provided.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

明細書 ディジタル アナ口グ変換器 技術分野
この発明は、 抵抗ストリング型のディジタル Zアナログ （以下、 DZAと いう） 変換器に関する。 背景技術
抵抗ストリング型の DZA変換器は、 同一抵抗値の抵抗をシリ一ズに接 続し、 各抵抗の接続点の電圧を被変換データに対応するアナログ電圧とし て出力するため、 被変換データのビット数が大きくなると、 抵抗の数も極 めて多くなる。 このため、 特に、 半導体集積回路の狭いチップ内に抵抗ス トリング型の DZA変換器を作成する場合には抵抗による占有面積が大き くなって極めて好ましくなく、 ビッ ト数によっては作成不能となる。 そこで、 抵抗の数を少なくするため、 被変換データの下位ビッ トに対応 する電圧を電流加算方式によって形成することが行われている。
図 3は、 従来のこの種の DZA変換器の構成例を示す回路図である。 こ の図において、 符号 D Iは 8ビッ トの被変換データが印加される入力端子 であり、 この入力端子 D Iへ印加された被変換データの上位 6ビッ ト （第 2ビッ ト〜第 7ビッ ト） はデコーダ 1へ印加され、 下位 2ビッ ト （第 1 ビッ ト、 第 0ビット） は電流加算回路 2へ印加される。 r 0〜 r 6 3は、 直列接続された同一抵抗値 （R 2 ) の抵抗である。 符号 3は演算増幅器で あり、 その非反転入力端へは一定電圧 V r e f が供給され、 反転入力端は 抵抗 r 0〜 r 6 3の中点 Cに接続され、 出力端が抵抗 r 6 3の一端に接続 されている。 また、 抵抗 r 0の一端は抵抗 r Xを介して接地されている。 F 0〜F 6 3はアナログスィッチとして用いられている F E Tであり、 デ コーダ 1の出力によってオン オフ制御される。
また、 電流加算回路 2において、 符号 5は基準電圧 V 1が印加される端 子、 6は抵抗、 7〜1 1は FETである。 ここで、 抵抗 6、 FET 7のシ リーズ接続回路と FET 8， 9のシリーズ接続回路、 抵抗 6、 FET 7の シリーズ接続回路と FET 1 0， 1 1のシリーズ接続回路は各々カレント ミラ一回路を構成しており、 したがって、 FET8, 9の回路および FE T 1 0, 1 1の回路に流れる電流 i 1， i 0は各々抵抗 6、 FET 7の回 路の電流 i rに比例した電流となる。 また、 F E T 8， 1 0は各々被変換 データの第 1ビッ ト、 第 0ビッ ト （L SB) によってオンノオフ制御され る FETである。
符号 1 4は演算増幅器であり、 FET 0〜FET 63の共通接続点が非 反転入力端に接続され、 FET8， 1 0の共通接続点が反転入力端に接続 され、 出力端がアナログ出力端子 DOに接続され、 また、 出力端と反転入 力端間に帰還抵抗 r a (抵抗値 R 1) が挿入されている。
このような構成において、 抵抗 r 0〜 r 63の中点 Cの電圧は一定電圧
V r e f と等しくなり、 したがって、 抵抗 r 0〜 r 63には電圧 V r e f によって決まる一定電流 iカ?流れる。 この結果、 抵抗 r 0〜 r 63の各々 の電圧降下は、
i XR 2
となる。
一方、 F E T 1 0がォン状態の時の F E T 1 1を流れる電流 i 0は、 i 0 XR l = i XR 2/4
なる関係が成り立つように FET 1 1のゲ一ト幅が予め調整されている。 同様に、 FET 8がオン状態の時の FET 9を流れる電流 i 1は、
i l XR l = 2 X i XR 2/4
なる関係が成り立つように FET 9のゲ一ト幅が予め調整されている。 以上の結果、 被変換データの下位 2ビッ トに対応する電流が抵抗 r aに 流れ、 これにより、 その下位 2ビットに対応する電圧が抵抗 r aの両端に 発生する。 一方、 被変換データの上位 6ビッ トはデコーダ 1によってデコ ―ドされ、 そのデコード出力によって F E T · F 0〜F 6 3の内の 1つが オンとされ、 これにより、 オンとされた F E Tが接続されている抵抗 r 0 〜 r 6 3の対応するものの接続点の電圧が演算増幅器 1 4の非反転入力端 へ供給される。 演算増幅器 1 4はその非反転入力端の電圧と抵抗 r aの電 圧降下とを加算し、 加算結果を変換データに対応するアナログ電圧として 出力端子 D Oを介して出力する。
ところで、 上述した従来の DZA変換器は、 抵抗 r 0〜 r 6 3に流れる 電流 i と抵抗 6、 F E T 7の回路に流れる電流 i rが各々別の回路によつ て決定されるようになっているため、 抵抗、 トランジスタ等の特性の製造 プロセスにおけるバラツキにより、 1 L S Bの電圧幅が上位 6ビットと下 位 2ビッ トで変わってしまう。 例えば、 F E T 7のしきい値 V tのバラッ キにより、 電流 i rが変化すると、 下位 2ビッ トの 1 L S Bの電圧幅が変 わってしまう。 この結果、 従来の DZA変換器は、 特に、 ビッ ト数が多く なつた時に変換精度が悪くなる問題があつた。
この発明は、 上述の不具合を解消するためになされたもので、 抵抗、 ト ランジスタ等の特性のバラツキによつて上位ビッ トと下位ビッ トの 1 L S Bの電圧幅が変化することがなく、 したがつて従来のものより変換精度の 高い DZA変換器を提供することを目的としている。 発明の開示
上記の目的を達成するために、 請求の範囲第 1項に記載の発明は、 直列 接続された複数の抵抗と、 被変換データの上位 M (M： 1より大きい整 数） ビッ トに基づいて前記抵抗の接続点の電圧を選択する選択手段と、 前 記抵抗に流れる電流に比例した大きさの電流であつて、 前記被変換データ の下位 N (N： 1より大きい整数） ビッ トに応じた値の電流を発生する電 流出力手段と、 前記電流出力手段の出力電流を電圧に変換する変換抵抗 と、 前記選択手段によつて選択された電圧と前記変換抵抗の両端電圧とを 演算する演算回路とを具備することを特徴としている。
また、 請求の範囲第 2項に記載の発明は、 請求の範囲第 1項に記載のデ イジタル Zアナログ変換器において、 前記電流出力手段が、 前記直列接続 された抵抗の電流に比例し、 かつ、 前記被変換データの下位 Nビッ トの 各々の重みづけに比例した値の電流を出力する N個のカレントミラー回路 であって、 前 Ϊ己被変換データの下位 Nビッ トによってオン/オフ制御され る N個のカレントミラー回路によって構成されていることを特徴とする。 また、 請求の範囲第 3項に記載の発明は、 請求の範囲第 1項に記載のデ イジタルノアナログ変換器において、 前記電流出力手段が、 前記直列接続 された抵抗に直列に接続され、 前記抵抗の電流を制御する制御トランジス タと、 前記制御トランジスタの制御端子の電圧と同じ電圧によつて制御さ れ、 前記制御トランジスタとカレントミラー回路を構成し、 前記被変換デ ータの下位 Nビッ トの重みづけに比例した電流を出力する第 1〜第 Nのト ランジスタとから構成され、 前記第 1〜第 Nのトランジスタ力各々前記被 変換データの下位 Nビッ トによってオン/オフ制御されることを特徴とす
^> o
また、 請求の範囲第 4項に記載の発明は、 請求の範囲第 1項〜請求の範 囲第 3項のいずれかの項に記載のディジタル アナログ変換器において、 前記選択手段が、 前記被変換データの上位 Mビッ トをデコードするデコー ダと、 前記デコーダの出力に基づいて前記複数の抵抗の接続点の電圧値を 選択する複数のスィツチ手段とからなることを特徴とする。
また、 請求の範囲第 5項に記載の発明は、 請求の範囲第 1項に記載のデ イジタル アナログ変換器において、 前記演算回路が、 前記選択手段の出 力が第 1入力端へ印加され、 前記電流出力手段の出力が第 2入力端へ印加 され、 前記変換抵抗がフィ一ドバックループに挿入された演算増幅器であ ることを特徴とする。 図面の簡単な説明
図 1はこの発明の一実施の形態に係るディジタル アナログ変換器の構 成を示すブロック図、 図 2は同実施の形態の動作を説明するための出力特 性図、 図 3は従来の DZA変換器の構成例を示すプロッグ図である。 発明を実施するための最良の形態
以下、 図面を参照してこの発明の一実施の形態に係るディジタル アナ ログ変換器について説明する。 図 1は同実施の形態に係るディジタルノア ナログ変換器の構成を示すブロック図である。 この図において、 符号 D I は 1 2ビットの被変換データが印加される入力端子であり、 この入力端子 D Iへ印加された被変換データの上位 8ビッ ト （第 4ビッ ト〜第 1 1ビッ ト） はデコーダ 2 1へ印加され、 下位 4ビッ ト （第 0ビッ ト〜第 3ビッ ト） は電流加算回路 2 2へ印加される。 r 0〜 r 2 5 5は、 直列接続され た同一抵抗値 （R 2 ) の抵抗である。 符号 2 3は演算増幅器であり、 その 非反転入力端へは一定電圧 V r e f が供給され、 反転入力端はシリーズ接 続された抵抗 r 0〜 r 2 5 5の中点 Cに接続され、 出力端が F E T 2 4の ゲ一トに接続されている。 F E T 2 4は抵抗 r 0〜 r 2 5 5に流れる電流 を制御するもので、 そのソースが正電源 V D Dに接続され、 そのドレイン が抵抗 r 0の一端に接続されている。 また、 抵抗 r 2 5 5の一端は抵抗 r Xを介して接地されている。
F 0〜F 2 5 5はアナログスィッチとして用いられている F E Tであ り、 デコーダ 2 1の出力によってオン Zオフ制御される。
また、 電流加算回路 2 2において、 符号 3 0〜3 3は半導体スィッチ、
3 5〜3 8は F E Tである。 スィッチ 3 0〜 3 3の各第 1接点が正電源 V D Dに接続され、 各第 2接点が演算増幅器 2 3の出力端に接続され、 各共 通端子が FET 35〜38のゲートに接続されている。 また、 FET35 〜38の各ソースは正電源 VDDに接続され、 ドレインは共通接続されて 演算増幅器 40の反転入力端に接続されている。
スィッチ 30〜 33は各々、 被変換デ一夕の第 3ビッ ト〜第 0ビッ トに よって切り替え制御されるもので、 第 3ビット〜第 0ビッ トが" 0 " の時 その共通端子が第 1接点に接続され、 " 1" の時その共通端子が第 2接点 に接続される。 FET35〜38は各々、 そのゲートがスィツチ 30〜3 3を介して正電源 VDDに接続されると、 オフ状態となり、 一方、 そのゲ ートがスィッチ 30〜 33を介して演算増幅器 23の出力端 （すなわち、 FET24のゲート） に接続されると、 FET24とカレントミラ一回路 を構成する。 すなわち、 FET35〜38は各々、 そのゲートが FET2 4のゲ一トに接続された時、 抵抗 r 0〜 r 255に流れる電流 iに比例す る電流が流れる。
演算増幅器 40は、 その非反転入カ端に？£丁0〜 £丁 255の共通 接続点が接続され、 出力端がアナログ出力端子 DOに接続され、 また、 出 力端と反転入力端間に帰還抵抗 r a (抵抗は R 1) 力5 '挿入されている。 このような構成において、 抵抗 r 0〜 r 255の中点 Cの電圧は一定電 圧 V r e f と等しくなり、 したがって、 抵抗 r 0〜r 255には電圧 V r e f によつて決まる一定電流 i力流れる。 この結果、 抵抗 r 0〜 r 255 の各々の電圧降下は、
i XR 2
となる。
一方、 FET 35のゲートが FET 24のゲートに接続された時、 FE T 35に流れる電流 i 3が、
i 3 XR l =8 X ( i XR 2/16)
なる関係が成り立つように FET 35のゲート幅が予め調整されている。 同様に、 FET 36, 37， 38の各ゲートが FET 24のゲートに接続 された時、 FET 36， 37， 38に流れる電流 i 2， i l， i 0がそれ ぞれ、
i 2 XR 1 =4 X ( i XR 2/ 16)
i 1 XR 1 = 2 X ( i XR 2/ 16)
i 0 XR 1 = 1 X ( i XR 2/ 16)
なる関係が成り立つように FET36， 37， 38のゲート幅が予め調整 されている。
以上の結果、 被変換データの下位 4ビッ トに対応する電流が抵抗 r aに 流れ、 これにより、 その下位 4ビットに対応する電圧が抵抗 r aの両端に 発生する。 例えば、 下位 4ビッ トが" 1 010" (1 0) であった場合、 スィッチ 30およびスィッチ 32の各共通端子が各第 2接点に接続され、 これにより、 FET 35, 37に各々、 i 3 = 8 X ( i XR2/16) /R l
i 1 = 2 X ( i XR 2/16) XR 1
なる電流が流れる。 この結果、 抵抗 r aに、
( i 3+ i 1 ) R 1 = 10 X ( i XR 2/ 16) … （1) なる電圧が発生する。 すなわち、 シリーズ接続された抵抗 r 0〜r 255 の中の 1個の抵抗の両端電圧の （1 0 1 6) 倍の電圧が抵抗 r aの両端 に発生する。 このように、 図 1の構成によれば、 被変換データの下位 4 ビッ トのデータに対応する電圧を抵抗 r aの両端に発生させる。
一方、 被変換データの上位 8ビッ トはデコーダ 2 1によってデコードさ れ、 そのデコード結果に従って FET · F 0〜F 255の内の 1つがオン とされ、 その FETが接続されている抵抗接続点の電圧が演算増幅器 40 の非反転入力端へ供給される。
例えば、 被変換データの上位 8ビッ ト力 00000100" (4) で あつた場合は F E T · F 4がオンとなり抵抗 r 3、 r 4の接続点の電圧が 演算増幅器 40へ出力される。 いま、 FET 24のドレインと抵抗 r 0と の接続点の電圧を V a、 抵抗 r 255と抵抗 r Xとの接続点の電圧を V b とすると、 抵抗 r 3、 r 4の接続点の電圧 V4は、
V4=V a-4 XR2 X (V a—Vb) /256 XR 2 =V a-4 X i XR 2
となる。
また、 被変換デ一夕の下位 4ビッ トを" 0000" とし、 上位 8ビッ ト のみを 0， 1， 2， 3， … （1 0進数表示） と変化させると、 演算増幅器 40へ出力される電圧は、
0→V a
1→V a— i XR 2
2→V a - 2 i XR 2
3→V a - 3 i XR 2 と変ィヒし、 下位 4ビッ トが" 0000" の場合、 上記の電圧がそのまま演 算増幅器 40から出力される。 すなわち、 下位 4ビットを" 0000" と した場合、 上位 8ビッ トのデータ力 「0」 から順次変化するに従い、 出力 端子 DOの出力電圧が図 2に破線 L 1にて示すように変化する。
そして、 上述した上位 8ビッ トに対応する電圧から前述した下位 4ビッ トに対応する電圧 （抵抗 r aの両端電圧） が演算増幅器 40において減算 されて被変換データに対応する電圧が形成され、 出力端子 D 0へ出力され る。 例えば、 被変換データが" 000001001010" であった場 合、 前述した （1) 式および （2) 式から、 出力電圧は、
Va-4 X i XR2- 10 X ( i XR 2/ 16)
となる。 図 2の階段状の実線 L 2は被変換データに対する変換後の出力電 圧を示している。 この図に示すように、 変換後電圧の最小電圧幅は i O X R 1であり、 また、 被変換データの下位 4ビット力 ' 1 1 1 1" の時、 こ の下位 4ビッ トに対応する電圧は、
( i 0+ i 1+ i 2+ i 3) XR l = 1 5X i OXR l となる。
このように、 上述した実施の形態は上位 8ビットを抵抗ストリングに よってアナログ電圧に変換し、 下位 4ビッ トを電流加算によってアナログ 電圧に変換し、 それらの電圧を合成して変換電圧を形成している。 ところ で、 上記の実施の形態においては、 FET35〜38の電流 i 3〜 i 0 力5'、 抵抗 r 0〜 r 255のシリーズ回路に流れる電流 iと完全に比例する 関係にある。 この結果、 製造プロセスのバラツキ等の原因で電流 iが変化 しても、 1 L SBの電圧幅は上位 8ビッ トも下位 4ビッ トも変わらず、 こ の結果、 製造プロセスのバラツキに影響されない精度の高い DZA変換を 行うことができる。
但し、 集積回路作成過程において、 抵抗 r 0〜r 255と抵抗 r aは、 同じ材料 （同じ不純物濃度） で、 かつ、 同じ幅でレイアウトすることが必 要であり、 また、 FET24のゲート幅および FET35〜37のゲート 幅は、 電流の最も少ない FET 38のゲート幅を基準として設定すること が必要である。
産業上の利用可能性
この発明によれば、 直列接続された複数の抵抗と、 被変換データの上位 M (M： 1より大きい整数） ビッ 卜に基づいて前記抵抗の接続点の電圧を 選択する選択手段と、 前記抵抗に流れる電流に比例した大きさの電流で あって、 前記被変換データの下位 N (N： 1より大きい整数） ビッ トに応 じた電流を発生する電流出力手段と、 該電流出力手段の出力電流を電圧に 変換する変換抵抗と、 前記選択手段によって選択された電圧と前記変換抵 抗の両端電圧とを演算する演算回路とを設けたので、 抵抗、 トランジスタ 等の特性のバラツキによつて上位ビットと下位ビットの 1 L S Bの電圧幅 が変化することがなく、 したがつて従来のものより変換精度の高い DZ A 変換器を提供することができる。

Claims

請求の範囲
1 . 直列接続された複数の抵抗と、
被変換データの上位 M (M： 1より大きい整数） ビットに基づいて前記 抵抗の接続点の電圧を選択する選択手段と、
前記抵抗に流れる電流に比例した大きさの電流であって、 前記被変換デ —タの下位 N (N： 1 より大きい整数） ビッ トに応じた値の電流を発生す る電流出力手段と、
前記電流出力手段の出力電流を電圧に変換する変換抵抗と、
前記選択手段によって選択された電圧と前記変換抵抗の両端電圧とを演 算する演算回路と、
を具備してなるディジタル Zアナ口グ変換器。
2 . 前記電流出力手段は、 前記直列接続された抵抗の電流に比例し、 かつ、 前記被変換データの下位 Nビッ トの各々の重みづけに比例した値の 電流を出力する N個のカレントミラー回路であって、 前記被変換データの 下位 Nビットによってオン オフ制御される N個のカレントミラー回路に よつて構成されていることを特徴とする請求の範囲第 1項に記載のディジ タル Zアナログ変換器。
3 . 前記電流出力手段は、
前記直列接続された抵抗に直列に接続され、 前記抵抗を流れる電流を制 御する制御トランジスタと、
前記制御トランジスタの制御端子の電圧と同じ電圧によつて制御され、 前記制御トランジスタとカレントミラー回路を構成し、 前記被変換データ の下位 Nビッ トの重みづけに比例した値の電流を出力する第 1〜第 Nのト ランジスタと、
から構成され、 前記第 1〜第 Nのトランジスタが各々前記被変換データ の下位 Nビッ トによってオン Zオフ制御されることを特徴とする請求の範 囲第 1項に記載のディジタルノアナログ変換器。
4 . 前記選択手段は、 前記被変換データの上位 Mビットをデコードす るデコーダと、 前記デコ一ダの出力に基づいて前記複数の抵抗の接続点の 電圧値を選択する複数のスィッチ手段とからなることを特徴とする請求の , 範囲第 1項乃至第 3項のいずれかに記載のディジタルノアナログ変換器。
6 . 前記演算回路は前記選択手段の出力が第 1入力端へ印加され、 前記 電流出力手段の出力が第 2入力端へ印加され、 前記変換抵抗がフイード バックループに挿入された演算増幅器であることを特徴とする請求の範囲 第 1項に記載のディジタル アナ口グ変換器.
抵抗、 トランジスタ等の特性のバラツキによつて上位ビットと下位ビッ トの 1 L SBの電圧幅が変化することがなく、 したがって従来のものより 変換精度の高い DZA変換器が提供される。 12ビッ トの被変換データの 上位 8ビットがデコーダ 21へ印加され、 下位 4ビッ トが電流加算回路 2 2へ印加される。 デコーダ 21は上位 8ビットに基づいて FET · F 0〜 F 255の内の 1つを選択し、 抵抗 r 0〜 r 255の直列回路によって分 割された電圧の 1つを演算増幅器 40へ印加する。 一方、 電流加算回路 2 2のスィッチ 30〜 33は下位 4ビットによって切り替え制御され、 F E T 35〜38がこれらのスィツチによってオン/オフ制御される。 そして オンとされた F E Tを流れる電流が合成され、 抵抗 r aに流れて、 該抵抗 の r aの両端に電圧が生じる。 演算増幅器 40は両電圧を合成して出力す る。 ここで、 FET24と FET35〜38がカレントミラー回路を構成 し、 これにより、 抵抗等のバラツキの影響を除去している。
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