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Technisches Gebiet
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Diese
Erfindung bezieht sich auf einen Digital-zu-Analog-Konverter (im
Folgenden als "D/A-Konverter" bezeichnet) mit
einer Widerstandsreihung bzw. -kette.
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Hintergrund
der Technik
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Gemäß EP-A-0
605 883 sind die Anzahlen von Stromquellen und Schaltern, die für eine Vielzahl von
Einheits-D/A-Konvertern, die gleiche Referenzströme verwenden, nötig sind,
drastisch reduziert, um entsprechend die Parasitärkapazitäten, die mit den Stromausgangsleitungen
gekoppelt werden, zu reduzieren, und zwar durch Konvertieren einer
Vielzahl von digitalen Signalen eines vorbestimmten Bits, die von
einem digitalen Eingangssignal dividiert sind in einen Analogstrom,
und zwar durch die Aktion der Einheits-D/A-Konverter und durch Konvertieren
des analogen Stroms in einer Art und Weise, die den Gewichten der
entsprechenden digitalen Eingangssignale entspricht, um dadurch
die Ströme
zu synthetisieren. Das fixierte Digitalsignal, das einem Gleichspannungssignal
entspricht, liefert eine Referenz der Signale um deren Versätze auszulöschen, wird
in den D/A-Konverter eingegeben und die Versätze einer Vielzahl von analogen
Ausgabesignalen in positiven und entgegengesetzten Phasen, die durch
Abzweigen der Ausgabe des D/A-Konverters erhalten werden, werden
individuell detektiert. Danach werden die Gleichspannungsversatzwerte
der individuellen analogen Ausgänge
verwendet als Versatz der negativen Rückkopplungssignale auf einen
gewünschten
Wert einstellt, so dass eines davon das Digitalsignal ist, das an
den Eingangsteil des D/A-Konverters zurückgekoppelt wird, wobei das
andere davon das Analogsignal ist, das an einen Pfadteil gegeben
wird, der durch Verzweigen des Ausgangs des D/A-Konverters erhalten
wird.
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Ferner
offenbart die US-A-5,742,245 einen Digital-zu-Analog-(D/A)-Konverterschaltkreis,
der digitale Signale in analoge Signale konvertiert. Die D/A-Konverterschaltung
enthält
einen D/A-Konverter, eine Spannungsfolger- Schaltung und eine Stromspiegelschaltung
(current-mirror circuit). Eine Ausgabe der Stromspiegelschaltung
wird an die Spannungsfolger-Schaltung durch eine Stromschaltschaltung
gegeben, so dass die Ausgabe der Stromspiegelschaltung zu der Ausgabe
des D/A-Konverters addiert wird.
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Bei
D/A-Konvertern mit einer Widerstandskette besitzen Widerstände den
gleichen Widerstandswert wie jeder andere, mit dem sie seriell verbunden
sind und Spannungen an entsprechenden Kreuzungen bzw. Verbindungen
zwischen den Widerständen
werden entsprechend zu konvertierender Daten selektiv als eine analoge
Spannung ausgegeben. Demgemäß um Daten
mit einer erhöhten
Anzahl von Bits zu konvertieren, muss der D/A-Konverter eine entsprechend
erhöhte
Anzahl von Widerständen besitzen.
Insbesondere wenn ein D/A-Konverter dieses Typs innerhalb einer
kleinen Chipfläche
einer integrierten Halbleiterschaltung gebildet ist, ist dies sehr
unerwünscht,
da eine große
Fläche
des Chips durch die Widerstände
des Konverters bewegt wird und abhängig von der Anzahl der Datenbits
ist es unmöglich,
den D/A-Konverter
zu bilden. Um dieses Problem durch die Anzahl der Widerstände zu reduzieren,
wurde es angewendet, eine Spannung entsprechend den weniger signifikanten
Bits der zu konvertierenden Daten durch ein Stromadditionsverfahren
zu erzeugen.
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3 ist
ein Schaltungsdiagramm, das die gesamte Anordnung eines D/A-Konverters dieses Typs
zeigt. In der Figur bezeichnet das Symbol DI einen Eingangsanschluss,
durch den 8-Bit-Daten zur Konvertierung geliefert werden. Die sechs
signifikanteren Bits (zweite bis siebte Bits) der durch den Eingangsanschluss
DI gelieferten Daten werden an einen Decoder 1 angelegt,
während
die zwei weniger signifikanten Bits (erste und nullte Bits) an eine
Stromaddierschaltung 2 geliefert werden. Bezugszeichen r0
bis r63 bezeichnen Widerstände,
die seriell verbunden sind und jeweils den gleichen Widerstandswert
(R2) besitzen. Bezugszeichen 3 bezeichnet einen Operationsverstärker. Der
Operationsverstärker 3 besitzt
einen nichtinvertierenden Eingang, der mit einer konstanten Spannung
Vref versorgt ist, einen invertierenden Eingang, der mit einem Mittenpunkt
C der Widerstände
r0 bis r63 verbunden ist und einen Ausgang, der mit einem Ende des
Widerstands r63 verbunden ist. Der Widerstand r0 besitzt ein Ende, das über einen
Widerstand rx geerdet ist. Bezugszeichen F0 bis F63 bezeichnen jeweils
FETs, von denen jeder als ein analoger Schalter dient und durch
einen Ausgang des Decoders 1 ein- oder ausgeschaltet wird.
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In
der Stromadditionsschaltung 2 bezeichnet Bezugszeichen 5 einen
Anschluss an den eine Referenzspannung V1 angelegt ist, Bezugszeichen 6 einen
Widerstand und Bezugszeichen 7 bis 11 FETs. Eine
durch den Widerstand 6 und den FET 7 gebildete
serielle Schaltung und eine serielle Schaltung mit den FETs 8, 9 bilden
eine Stromspiegel- bzw. Spiegelstromschaltung und die durch den
Widerstand 6 und den FET 7 gebildete serielle
Schaltung und eine serielle Schaltung mit den FETs 10, 11 bilden
eine andere Stromspiegelschaltung. Deshalb fließen Ströme i1 bzw. i0 durch die mit
den FETs 8, 9 gebildete Schaltung bzw. die mit
den FETs 10, 11 gebildete Schaltung, von denen
jede einen Wert besitzt, der proportional zu dem eines Stroms ir
ist, der durch die mit dem Widerstand 6 und dem FET 7 gebildete
Schaltung fließt.
Die FETs 8, 10 werden ein- bzw. ausgeschaltet
und zwar durch das erste Bit und das nullte Bit (LSB) der zu konvertierenden
Daten.
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Bezugszeichen 14 bezeichnet
einen Operationsverstärker.
Der Operationsverstärker 14 besitzt einen
nichtinvertierenden Eingang, der bei einer gemeinsamen Kreuzung
bzw. Verbindung der FETs 0 bis 63 mit einer Spannung
verbunden ist und einen invertierenden Eingang, der mit einer gemeinsamen Kreuzung
bzw. Verbindung der FETs 8, 10 verbunden ist und
einen Ausgang, der mit einem Analogausgangsanschluss D0 des D/A-Konverters
verbunden ist. Ferner ist ein Rückkopplungswiderstand
ra (Widerstandswert R1) zwischen den Ausgang des Operationsverstärkers 14 und
dessen invertierenden Eingang eingefügt.
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In
dem D/A-Konverter der wie oben konstruiert ist, ist eine Spannung
an dem Mittenpunkt C der Widerstände
r0 bis r63 gleich der konstanten Spannung Vref. Entsprechend fließt ein durch
die konstante Spannung Vref bestimmter konstanter Strom i durch
die Widerstände
r0 bis r63. Konsequenterweise wird ein Spannungsabfall über jeden
der Widerstände
r0 bis r63 wie folgt ausgedrückt: i × R2
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Andererseits
wird die Gatebreite des FETs 11 vorher eingestellt, so
dass der Strom i0, der durch den FET 11 fließt, wenn
der FET 10 in dem EIN-Zustand ist, die Beziehung erfüllt, die
durch die folgende Gleichung ausgedrückt ist: i0 × R1 = i × R2/4
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In ähnlicher
Weise wird die Gatebreite des FETs 9 vorher eingestellt,
so dass der Strom i1, der durch den FET 9 fließt, wenn
der FET 8 in dem EIN-Zustand ist, die durch die folgende
Gleichung ausgedrückte
Beziehung erfüllt: i1 × R1
=2 × i × R2/4
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Als
ein Ergebnis fließt
ein Strom, der den zwei weniger signifikanten Bits der zu konvertierenden
Daten entspricht durch den Widerstand ra, wobei eine Spannung, die
den zwei weniger signifikanten Bits entspricht, über den Widerstand ra entwickelt wird.
Andererseits werden die sechs signifikanteren Bits der zu konvertierenden
Daten durch den Decoder 1 decodiert und einer der FETs
F0 bis F63 wird durch den decodierten Ausgang des Decoders 1 eingeschaltet,
wobei eine Spannung an einer der Verbindungen zwischen den Widerständen r0
bis r63, die dem FET entspricht, der eingeschaltet ist, an den nichtinvertierenden
Eingang des Operationsverstärkers 14 geliefert
wird. Der Operationsverstärker 14 addiert
die gelieferte Spannung zu seinem nichtinvertierenden Eingang und
dem Spannungsabfall über den
Widerstand ra und gibt dann das Ergebnis der Addition aus über den
Ausgangsanschluss D0 und zwar als eine analoge Spannung entsprechend
der zu konvertierenden Daten.
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Da
der Strom i, der durch die Widerstände r0 bis r63 fließt und der
Strom ir, der durch die mit dem Widerstand 6 und dem FET 7 gebildete
Schaltung fließt,
durch die entsprechenden unterschiedlichen Schaltkreise bestimmt
wird, unterscheidet sich in dem obigen herkömmlichen D/A-Konverter die
Spannungsbreite von 1 LSB zwischen den sechs signifikanteren Bits
und den zwei weniger signifikanten Bits aufgrund von Variationen
der Eigenschaften der Widerstände,
Transistoren, etc. die durch den Herstellungsprozess verursacht
sind. Beispielsweise verursacht eine Variation bei dem Strom ir
aufgrund einer Variation bei dem Schwellenwert Vt des FET 7 eine Änderung
in der Spannungsbreite von 1 LSB von den zwei weniger signifikanten
Bits. Konsequenterweise leidet der herkömmliche D/A-Konverter unter
verminderter Konvertierungsgenauigkeit, und zwar insbesondere, wenn
die Anzahl der Datenbits groß ist.
Die vorliegende Erfindung wurde gemacht, um die oben dargelegte
Unzulänglichkeit
zu eliminieren und es ist ein Ziel der Erfindung, einen D/A-Konverter
vorzusehen, der frei ist von einer Variation der Spannungsbreite
von 1 LSB zwischen den signifikanteren Bits und den weniger signifikanten
Bits aufgrund von Variationen der Eigenschaften von Widerständen, Transistoren,
etc. um dadurch höhere
Konvertierungsgenauigkeit als bei dem herkömmlichen D/A-Konverter sicherzustellen.
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Offenbarung
der Erfindung
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Um
das obige Ziel zu erreichen, sieht die Erfindung gemäß Anspruch
1 einen Digital-zu-Analog-Konverter vor, der Folgendes aufweist:
eine Vielzahl von seriell verbundenen Widerständen, Auswahlmittel, die eine
der Spannungen an entsprechenden Kreuzungen bzw. Verbindungen zwischen der
Vielzahl von Widerständen
auswählen,
und zwar basierend auf M (M: eine ganze Zahl, die größer als 1
ist) signifikanteren Bits der zu konvertierenden Daten, Stromausgabemittel,
die einen Strom mit einem Wert generieren, der proportional einem
Wert eines durch die Vielzahl von Widerständen fließenden Stromes ist und N (N:
eine ganze Zahl, die größer als
1 ist) weniger signifikanten Bits der zu konvertierenden Daten entspricht,
einen Konvertierungswiderstand, der einen Ausgangsstrom der Stromausgabemittel
in eine Spannung konvertiert, und einen Operationsschaltkreis, der
eine Operation mit der Spannung durchführt, und zwar ausgewählt durch
die Auswahlmittel und einer über
den Konvertierungswiderstand entwickelten Spannung, wobei die Stromausgabemittel
Folgendes aufweisen: einen Steuertransistor, der seriell mit der
seriell verbundenen Vielzahl von Widerständen verbunden ist und zwar
zum Steuern des durch die Vielzahl von Widerständen fließenden Stroms, und erste bis
N-te Transistoren,
jeweils durch eine Spannung gesteuert, die identisch mit einer Spannung
an einem Steueranschluss des Steuertransistors ist und jeweils mit
dem Steuertransistor zusammenarbeitet, um einen Spiegelstromschaltkreis
zu bilden, und zwar zur Ausgabe eines Stroms, der einen Wert besitzt,
der proportional zu einem Gewicht ist, das einem entsprechendem
der N weniger signifikanten Bits der zu konvertierenden Daten zugewiesen
ist, wobei jeder der ersten bis N-ten Transistoren ein- und ausgeschaltet
wird, und zwar durch ein entsprechendes der N weniger signifikanten
Bits.
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Gemäß der Erfindung
wie in Anspruch 2 beansprucht ist der Digital-zu-Analogkonverter gemäß Anspruch 1 dadurch gekennzeichnet,
dass die Auswahlmittel Folgendes aufweisen: einen Decoder, der die
M signifikanteren Bits der zu konvertierenden Daten decodiert, und
eine Vielzahl von Schaltmitteln, wobei jedes einen entsprechenden
Spannungswert an den entsprechenden Verbindungen zwischen der Vielzahl
von Widerständen
auswählt,
und zwar basierend auf einer Ausgabe des Decoders.
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Entsprechend
der Erfindung, wie sie in Anspruch 3 beansprucht ist, ist der Digital-zu-Analog-Konverter
gemäß Anspruch
1 ferner dadurch gekennzeichnet dass die Operationsschaltung einen ersten
Eingang besitzt, an den ein Ausgang der Auswahlmittel angelegt wird,
einen zweiten Eingang besitzt, an den ein Ausgang der Stromausgabemittel angelegt
wird und eine Rückkopplungsschleife
besitzt, in die der Konvertierungswiderstand eingesetzt wird.
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Kurze Beschreibung der
Zeichnungen
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1 ist
ein Blockdiagramm, das die gesamte Anordnung eines Digital-zu-Analog-Konverters
gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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2 ist
ein Diagramm, das Ausgabeeigenschaften des Digital-zu-Analog-Konverters gemäß dem Ausführungsbeispiel
zeigt, was bei dem Erläutern
dessen Operationen nützlich
ist; und
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3 ist
ein Blockdiagramm, das die gesamte Anordnung eines herkömmlichen
Digital-zu-Analog-Konverters zeigt.
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Bester Modus
um die Erfindung auszuführen
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Die
vorliegende Erfindung wird jetzt im Detail beschrieben mit Bezug
auf die Zeichnungen, die ein Ausführungsbeispiel davon zeigen. 1 zeigt
die gesamte Anordnung eines D/A-Konverters entsprechend einem Ausführungsbeispiel
der vorliegenden Erfindung. In der Figur bezeichnet ein Symbol DI
einen Eingangsanschluss des D/A-Konverters durch den 12-Bit-Daten
zur Konvertierung geliefert werden. Die acht signifikanteren Bits
(d.h. die vierten bis elften Bits) der durch den Eingangsanschluss
DI gelieferten Daten werden an einen Decoder 21 angelegt,
während
die vier weniger signifikanten Bits (d.h. die nullten bis dritten
Bits) desselbigen an eine Stromadditionsschaltung 22 angelegt
werden. Bezugszeichen r0 bis r255 bezeichnen eine Vielzahl von Widerständen, die
seriell verbunden sind und die jeweils den gleichen Widerstandswert
(R2) besitzen. Bezugszeichen 23 bezeichnet einen Operationsverstärker. Der
Operationsverstärker 23 besitzt
einen nichtinvertierenden Eingang, der mit einer konstanten Spannung
Vref versorgt ist, einen invertierenden Eingang, der mit einem Mittenpunkt
C der seriell verbundenen Widerstände r0 bis r255 verbunden ist,
und einen Ausgang der mit dem Gate eines FET 24 verbunden
ist. Der FET 24 steuert einen Strom der durch die Widerstände r0 bis
r255 fließt
und besitzt eine Quelle bzw. Source die mit einer positiven Leistungsquelle
VDD verbunden ist und einen Ablauf bzw. Drain der mit einem Ende
des Widerstands r0 verbunden ist. Der Widerstand r255 besitzt ein
Ende, das über
einen Widerstand rx geerdet ist.
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Bezugszeichen
F0 bis F255 bezeichnen eine Vielzahl von FETs, die jeweils als ein
analoger Schalter dienen und durch einen Ausgang des Decoders 21 ein-
und ausgeschaltet werden.
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Ferner
bezeichnen in der Stromadditionsschaltung 22 Bezugszeichen 30 bis 33 Halbleiterschalter
und Bezugszeichen 35 bis 38 FETs. Die Schalter 30 bis 33 haben
jeweils einen ersten Kontakt, der mit der positiven Leistungsquelle
VDD verbunden ist, einen zweiten Kontakt, der mit dem Ausgang des
Operationsverstärkers 23 verbunden
ist und einen gemeinsamen Anschluss, der. mit dem Gate eines Korrespondierenden
der FETs 35 bis 38 verbunden ist. Die FETs 35 bis 38 besitzen
jeweils eine Source, die minder positiven Leistungsquelle VDD verbunden
ist und die Drains der entsprechenden FETs 35 bis 38 sind
gemeinsam mit einem invertierenden Eingang eines Operationsverstärkers 40 verbunden.
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Die
Schalter 30 bis 33 werden durch die entsprechenden
dritten bis nullten Bits der zu konvertierenden Daten geschaltet.
Genauer gesagt ist der gemeinsame Anschluss von jedem der Schalter 30 bis 33 mit
seinem ersten Kontakt verbunden wenn ein Entsprechendes der dritten
bis nullten Bits "0" ist und mit seinem
zweiten Kontakt verbunden wenn das entsprechende Bit "1" ist. Die FETs 35 bis 38 werden
jeweils ausgeschaltet, wenn ihr Gate mit der positiven Leistungsquelle
VDD über
einen Entsprechenden der Schalter 30 bis 33 verbunden
ist, wohingegen es mit dem FET 24 kooperiert, um eine Stromspiegelschaltung
zu bilden wenn sein Gate mit dem Ausgang des Operationsverstärkers 23 (d.h.
dem Gate des FET 24) über
den entsprechenden Schalter verbunden ist. Genauer gesagt wenn das
Gate von jedem der FETs 35 bis 38 mit dem Gate
des FET 24 verbunden ist, fließt ein Strom durch den FET
der einen Wert besitzt, der proportional ist zu dem Strom i, der
durch die Widerstände
r0 bis r255 fließt.
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Der
Operationsverstärker 40 besitzt
einen nichtinvertierenden Eingang, der mit einer gemeinsamen Kreuzung
bzw. Verbindung des FET F0 bis F255 verbunden ist und einen Ausgang,
der mit einem Analogausgangsanschluss D0 verbunden ist. Ferner ist
ein Rückkopplungswiderstand
ra (Widerstandswert R1) zwischen den Ausgang des Operationsverstärkers 40 und
dessen nichtinvertierenden Eingang eingefügt.
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In
dem wie oben konstruierten D/A-Konverter ist eine Spannung an dem
Mittenpunkt C der Widerstände
r0 bis r255 gleich der konstanten Spannung Vref. Dementsprechend
fließt
ein konstanter Strom i durch die Widerstände r0 bis r255 der durch die
konstante Spannung Vref bestimmt ist. Konsequenterweise wird ein
Spannungsabfall über
jeden der Widerstände
r0 bis r255 wie folgt ausgedrückt: i × R2
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Andererseits
besitzt der FET 35 eine Gatebreite, die vorher so eingestellt
ist, dass ein Strom i3 der durch den FET 35 fließt wenn
dessen Gate mit dem Gate des FET 24 verbunden ist, die
durch die folgende Gleichung ausgedrückte Beziehung erfüllt: i3 × R1
= 8 × (i × R2/16)
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In ähnlicher
Weise besitzen die FETs 36, 37, 38 eine
Gatebreite, die vorher derart eingestellt ist, dass ein Strom i2,
i1 oder i0, der durch den FET fließt, wenn dessen Gate mit dem
Gate des FET 24 verbunden ist, die Beziehung erfüllt, die
durch eine entsprechende der folgenden Gleichungen ausgedrückt ist: i2 × R1
= 4 × (i × R2/16) i1 × R1
= 2 × (i × R2/16) i0 × R1
= 1 × (i × R2/16)
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Als
ein Ergebnis fließt
ein Strom entsprechend den entsprechenden vier weniger signifikanten
Bits der zu konvertierenden Daten durch den Widerstand ra, wobei
eine Spannung entsprechend den vier weniger signifikanten Bits über den
Widerstand ra entwickelt wird. Beispielsweise wenn die vier weniger
signifikanten Bits "1010" (10) sind, sind
die gemeinsamen Anschlüsse
der Schalter 30 und 32 mit den jeweiligen entsprechenden
zweiten Kontakten verbunden, wobei die folgenden Ströme durch
die jeweiligen FETs 35, 37 fließen. i3 = 8 × (i × R2/16)/R1 i1 = 2 × (i × R2/16)/R1
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Als
ein Ergebnis wird eine Spannung, die durch die folgende Gleichung
ausgedrückt
ist, über den
Widerstand ra entwickelt: (i3 + i1)R1 = 10 × (i × R2/16) (1)
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Das
bedeutet, dass eine Spannung, die (10/16) mal so groß ist wie
eine Spannung, die über einen
der Widerstände
r0 bis r255 entwickelt ist, über den
Widerstand ra erzeugt wird. Wie oben in der 1 D/A-Konverter
beschrieben, wird eine Spannung entsprechend einem Satz von Daten
der von den vier weniger signifikanten Bits der zu konvertierenden
Daten gebildet ist, über
den Widerstand ra entwickelt.
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Andererseits
werden die acht signifikanteren Bits der zu konvertierenden Daten
durch den Decoder 21 decodiert und einer der FETs F0 bis
F255 wird eingeschaltet, und zwar basierend auf dem Ergebnis der
Decodierung, wobei eine Spannung an einer Kreuzung bzw. Verbindung
zwischen den Widerständen,
mit denen der FET verbunden ist, an den nicht invertierenden Eingang
des Operationsverstärkers 40 geliefert
wird.
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Beispielsweise
wenn die acht signifikanteren Bits der zu konvertierenden Daten "00000100" (4) sind, wird der
FET 4 eingeschaltet, wobei eine Spannung an der Verbindung
zwischen den Widerständen r3
und r4 an den Operationsverstärker 40 ausgegeben
wird. Jetzt kann, falls eine Spannung an der Verbindung zwischen
dem Drain des FET 24 und dem Widerstand r0 durch Va repräsentiert
ist, und eine Spannung an der Verbindung zwischen dem Widerstand
r255 und dem Widerstand rx durch Vb, die Spannung V4 an der Verbindung
zwischen den Widerständen
r3 und r4 wie folgt ausgedrückt
werden: V4 = Va – 4 × R2 × (Va – Vb)/256 × R2
=
Va – 4 × i × R2 (2)
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Ferner
angenommen, dass die vier weniger signifikanten Bits der zu konvertirenden
Daten "0000" sind, falls die
acht signifikanteren Bits alleine sequentiell von 0 auf 1, 2, 3,
... (dezimale Darstellung) geändert
werden, werden die an den Operationsverstärker 40 ausgegebenen
Spannungen entsprechend wie folgt dargestellt:
0 → Va
1 → Va – i × R2
2 → Va – 2i × R2
3 → Va – 3i × R2
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Wenn
die vier weniger signifikanten Bits "0000" sind,
werden die wie oben erhaltenen Spannungen sequentiell von dem Operationsverstärker 40 ausgegeben
und zwar ohne geändert
zu werden. Genauer gesagt während
die acht signifikanteren Bits sequentiell von "0" geändert werden, ändert sich
eine Ausgangsspannung von dem Ausgangsanschluss D0, wie durch eine
gestrichelte Linie L1 in 2 gezeigt.
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Die
Spannung die den vier weniger signifikanten Bits (d.h. die über den
Widerstand ra entwickelte Spannung) entspricht, wird von der Spannung subtrahiert,
die den acht signifikanteren Bits durch den Operationsverstärker 40 entspricht,
wobei eine Spannung, die den zu konvertierenden Daten entspricht,
erhalten wird und an den Ausgangsanschluss D0 ausgegeben wird. Beispielsweise
wenn die zu konvertierenden Daten "000001001010" sind wird die folgende Ausgangsspannung
von den vorher angegebenen Gleichungen (1) und (2) erhalten: Va – 4 × i × R2 – 10 × (i × R2/16)
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Eine
stufenförmige
durchgezogene Linie L2 in 2 zeigt
die Beziehung zwischen den zwei zu konvertierenden Daten und der
durch die Konvertierung erhaltenen Ausgangsspannung an. Wie in der Figur
gezeigt, ist die minimale Spannungsbreite der durch die Konvertierung
erhaltenen Spannung i0 × R1.
Ferner, wenn die vier weniger signifikanten Bits der zu konvertierenden
Daten "1111" sind, wird eine den
vier weniger signifikanten Bits entsprechende Spannung wie folgt
ausgedrückt: (i0 + i1 + i2 + i3) × R1 = 15 × i0 × R1
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Gemäß dem vorliegenden
Ausführungsbeispiel
beschrieben, werden die acht signifikanteren Bits durch die Widerstandskette
in eine Analogspannung konvertiert und die vier weniger signifikanten Bits
werden durch die Stromaddition in eine analoge Spannung konvertiert
und dann werden die zwei analogen Spannungen in die konvertierte
Spannung synthetisiert. In dem vorliegenden Ausführungsbeispiel sind die Ströme i3 bis
i0, die durch die entsprechenden FETs 35 bis 38 fließen und
der Strom i, der durch die Serienschaltung der Widerstände r0 bis
r255 fließt
in einer vollständig
proportionalen Beziehung. Konsequenterweise selbst wenn der Strom
i sich geändert
hat, z.B. aufgrund von Variationen bei dem Herstellungsprozess, ändert sich
die Spannungsbreite von 1 LSB nicht und zwar entweder in den acht
signifikanteren Bits oder in den vier weniger signifikanten Bits,
was es möglich
macht, eine hochgenaue D/A-Konvertierung durchzuführen, ohne
durch Variationen bei dem Herstellungsprozess beeinträchtigt zu sein.
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Es
sollte bemerkt werden, dass bei dem Prozess des Bildens einer integrierten
Schaltung es erforderlich ist, dass die Widerstände r0 bis r255 und der Widerstand
ra aus einem identischen Material (die gleiche Verunreinigungskkonzentration
besitzend) hergestellt werden und so ausgelegt werden, dass jeder
von ihnen eine identische Breite besitzt. Ferner sollten die Ga tebreite
des FET 24 und jene der FETs 35 bis 37 mit
Bezug auf die Gatebreite des FET 38 gesetzt werden, der
den minimalen Stromfluss dadurch aufweist.
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Industrielle
Anwendbarkeit
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Gemäß der vorliegenden
Erfindung ist ein D/A-Konverter vorgesehen, der Folgendes aufweist: eine
Vielzahl von seriell verbundenen Widerständen, Auswahlmittel, die eine
der Spannungen an entsprechenden Kreuzungen bzw. Verbindungen zwischen der
Vielzahl von Widerständen
auswählen
und zwar basierend auf M (M: eine ganze Zahl die größer als
1 ist), signifikanteren Bits der zu konvertierenden Daten, Stromausgabemittel,
die einen Strom mit einem Wert generieren, der proportional einem
Wert eines durch die Vielzahl von Widerständen fließenden Stromes ist und N (N:
eine ganze Zahl, die größer als
1 ist) weniger signifikanten Bits der zu konvertierenden Daten entspricht,
ein Konvertierungswiderstand, der einen Ausgangsstrom der Stromausgabemittel
in eine Spannung konvertiert und eine Operationsschaltung, die eine
Operation mit der Spannung durchführt und zwar ausgewählt durch
die Auswahlmittel und einer über
den Konvertierungswiderstand entwickelten Spannung. Als ein Ergebnis
ist es möglich,
zu verhindern, dass die Spannungsbreite von 1 LSB sich zwischen
den signifikanteren Bits und den weniger signifikanten Bits unterscheidet,
und zwar aufgrund von Variationen der Eigenschaften der Widerstände, Transistoren
etc. und daher kann die vorliegende Erfindung einen D/A-Konverter
vorsehen, der eine höhere
Konvertierungsgenauigkeit als der herkömmliche D/A-Konverter besitzt.