DE69434957T2 - Digital-Analog-Wandler - Google Patents

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Description

  • Die Erfindung betrifft Digital-Analog-Wandler. Insbesondere betrifft sie in einem Aspekt die Verbesserung der Architektur segmentierter Digital-Analog-Wandler und in einem weiteren Aspekt die Bereitstellung von Digital-Analog-Wandlern mit einer analogen Ausgangsspannung, die eine monotone Funktion eines digitalen Eingabeworts ist.
  • Ein Digital-Analog-Wandler (DAC) mit einer segmentierten Struktur arbeitet normalerweise durch Aufteilen eines digitalen Eingabeworts in Teilwörter, die unterschiedliche Teile der DAC-Schaltung steuern. Zum Beispiel könnte ein digitales Eingabewort in ein höherwertiges (MS) Teilwort und ein niederwertiges (LS) Teilwort aufgeteilt werden, wobei das MS-Teilwort dazu dient, ein erstes Zwischenstrom- oder -spannungssignal zu erzeugen, das mit einem als Reaktion auf das LS-Teilwort erzeugten zweiten Zwischenstrom- oder -spannungssignal summiert wird. Besonders nützlich sind solche segmentierten Strukturen zum Senken der Anzahl von Widerstandselementen, die erforderlich sind, um einem DAC hohe Auflösung (z. B. 12 Bits) zu verleihen. Allerdings kann das Summieren der Zwischensignale ohne Puffern der Ausgänge der Signalerzeugungsschaltungen die Ausgänge der Signalerzeugungsschaltungen Überlastbedingungen aussetzen. Andererseits führt das Zufügen einer solchen Pufferung zu den Ausgängen jeder Signalerzeugungsschaltung normalerweise Rauschen ein und erhöht die Kosten sowie die Komplexität des DAC.
  • Ein weiteres potentielles Problem, das durch Bereitstellen eines Puffers am Ausgang jeder Signalerzeugungsschaltung erschwert werden kann, ist Nichtmonotonie der Übertragungskennlinien des DAC. In einem idealen Digital-Analog-Wandler (DAC) sollte die analoge Ausgangsspannung eine monotone Funktion der digitalen Eingabe sein; das heißt, eine Zunahme der digitalen Eingabe sollte zu einer Zunahme der analogen Aus gangsspannung führen, und eine Abnahme der digitalen Eingabe sollte zu einer Abnahme der digitalen Ausgangsspannung führen. In vielen Anwendungen ist Monotonie entscheidend, z. B. in Steuersystemen, in denen nichtmonotone DAC schwere Probleme hervorrufen können. In vielen praktischen Fällen erhält man aber wegen unvermeidlicher Ungenauigkeiten der Komponenten in den DAC nicht immer Monotonie.
  • Als Beispiel sei ein typischer 4-Bit-DAC betrachtet, der einfache binäre Gewichtung nutzt, um eine analoge Ausgangsspannung zu erzeugen, indem die binären Vielfachen von 0,5, 0,25, 0,125 und 0,0625 addiert werden. Bekanntermaßen führt bei dieser Auswahl von Gewichten eine Zunahme der digitalen Eingabe stets zu einer Zunahme der analogen Ausgabe.
  • Beispielsweise würde in einem solchen DAC eine digitale Eingabefolge von 0111 eine analoge Ausgangsspannung von 0 (0,5) + 1 (0,25) + 1 (0,125) + 1 (0,0625) = 0,4375 Volt erzeugen. Inkrementiert man die digitale Eingabe auf 1000, steigt die analoge Ausgangsspannung auf 1 (0,5) + 0 (0,25) + 0 (0,125) + 0 (0,0625) = 0,5 Volt. Somit führt erwartungsgemäß eine Inkrekentierung der digitalen Eingabe zu einer Erhöhung der analogen Ausgabe.
  • Sind aber die binären Gewichte ungenau, z. B. wegen Ungenauigkeiten der Widerstandselemente, kann diese monotone Beziehung zwischen Eingabe und Ausgabe verloren gehen. Angenommen sei, daß die Gewichte tatsächlich 0,47, 0,27, 0,14 und 0,07 Volt statt der vorgenannten Idealwerte betragen. In diesem Fall beträgt die einer digitalen Eingabe 0111 entsprechende analoge Ausgangsspannung 0 (0,47) + 1 (0,27) + 1 (0,14) + 1 (0,07) = 0,48 Volt. Inkrementiert man die digitale Eingabe auf 1000, verringert sich die analoge Ausgangsspannung tatsächlich auf 1 (0,47) + 0 (0,27) + 0 (0,14) + 0 (0,07) = 0,47 Volt. Somit ist die analoge Ausgangsspannung in diesem Fall keine monotone Funktion der digitalen Eingabe.
  • Die zuvor beschriebenen Fehler, die zu nichtmonotonen Eingabe-/Ausgabebeziehungen führen, sind besonders in DAC ausgeprägt, die zahlreiche binär gewichtete Spannungen summieren, d. h. DAC mit vielen Bits. Dennoch sind es genau die se Bauelemente, die nötig sind, um eine genaue, monotone Digital-Analog-Umwandlung vorzunehmen.
  • Angesichts dessen wäre es wünschenswert, einen segmentierten DAC bereitzustellen, der einfach zu implementieren und der immun gegenüber Belastungsproblemen ist, die mit der ungepufferten Summierung von Zwischensignalen zusammenhängen.
  • Weiterhin wäre es wünschenswert, einen segmentierten DAC bereitzustellen, der keine gesonderte Pufferschaltungen zwischen dem Ausgang jeder Signalerzeugungsschaltung und dem Summierschaltungsaufbau des DAC benötigt.
  • Wünschenswert wäre zudem die Bereitstellung einer Schaltung zum Umwandeln eines digitalen Eingabeworts in eine analoge Ausgangsspannung auf solche Weise, daß die analoge Ausgangsspannung eine monotone Funktion des digitalen Eingabeworts ist.
  • Eine Aufgabe der Erfindung besteht darin, einen segmentierten DAC mit einer einfachen Architektur und einer neuen Summiertechnik bereitzustellen, der gegen Belastungsprobleme immun ist.
  • Eine weitere Aufgabe der Erfindung besteht darin, einen DAC bereitzustellen, bei dem Probleme beim Aufrechterhalten der Monotonie, die sich aus Ungenauigkeiten der Komponenten ergeben, vermieden sind.
  • Gemäß diesen und weiteren Aufgaben der Erfindung wird ein segmentierter DAC beschrieben, in dem die Ausgaben eines Paars DAC-Teilwortschaltungen durch Modulieren der Offsetspannung eines Differenzverstärkers summiert werden, der ein Pufferverstärker mit der Verstärkung Eins oder ein Verstärker mit einer anderen Verstärkung sein kann. Beschrieben werden ferner alternative DAC-Ausführungsformen sowie eine Operationsverstärker-Eingangsstufe, in der eine Modulation der Offsetspannung eines Differenzverstärkers als Reaktion auf ein digitales Signal unter Verwendung von Interpolationstechniken zum Eliminieren von Linearitäts- und Monotoniefehlern erfolgt, die aus Ungenauigkeiten von Komponenten entstehen.
  • Ein segmentierter DAC gemäß der vorliegenden Erfindung ist im Anspruch 1 definiert. Weitere Ausführungsformen werden in den abhängigen Ansprüchen beschrieben.
  • Kurze Beschreibung der Zeichnungen
  • Diese und weitere Aufgaben der Erfindung gehen aus der nachfolgenden näheren Beschreibung im Zusammenhang mit den beigefügten Zeichnungen hervor, in denen gleiche Bezugszeichen durchweg gleiche Teile bezeichnen. Es zeigen:
  • 1 ein schematisches Blockschaltbild eines herkömmlichen monotonen DAC;
  • 2 ein schematisches Blockschaltbild eines herkömmlichen segmentierten DAC;
  • 3 ein schematisches Blockschaltbild einer Ausführungsform eines segmentierten DAC, in dem Zwischensignale durch Modulieren der Offsetspannung eines Differenzverstärkers gemäß den Grundsätzen der Erfindung summiert werden;
  • 4 ein schematisches Blockschaltbild einer alternativen Ausführungsform der Erfindung, die einen segmentierten, interpolierenden DAC zeigt;
  • 5 ein schematisches Blockschaltbild einer bevorzugten Ausführungsform der Erfindung, die einen segmentierten, interpolierenden DAC zeigt; und
  • 6 eine schematische Darstellung einer Ausführungsform einer interpolierenden Differenzverstärker-Eingangsstufe, die in Übereinstimmung mit Grundsätzen der Erfindung implementiert ist.
  • Nähere Beschreibung der Erfindung
  • Ein typisches Beispiel für einen herkömmlichen N-Bit-DAC, der eine garantiert monotone Umwandlung vornimmt, ist in 1 in vereinfachter schematischer Form gezeigt. Ein DAC 100 weist eine Kette 101 von 2N Widerstandselementen auf, wobei die Verbindungsstellen der Widerstandselemente durch eine Bank 102 von 2N Schaltelementen mit dem Eingang eines Puffers 109 mit der Verstärkung Eins gekoppelt sind, der Komponenten 103 bis 103 aufweist. Obwohl eine spezielle Ausführungsform des Puffers 109 gezeigt ist, könnte jeder herkömmliche Puffer verwendet werden. Der Puffer 109 verfügt über eine Stromquelle 107, die die Sources von PMOS-Transistoren 103 und 104 speist. Die Drains der Transistoren 103 und 104 sind mit den Drains von NMOS-Transistoren 105 und 106 gekoppelt. Die Transistoren 105 und 106 bilden einen Stromspiegel. Ein hochverstärkender Umkehrverstärker 108 erzeugt eine negative Rückkopplung vom Drain des Transistors 103 zum Gate des Transistors 104. Diese Rückkopplung stellt sicher, daß die Drainströme der Transistoren 105 und 106 im wesentlichen gleich sind. Dies gewährleistet wiederum, daß die Gatespannungen der Transistoren 103 und 104 im wesentlichen gleich sind. Dadurch ist die Ausgangsspannung VOUT im wesentlichen gleich V1, also der Ausgabe der Schaltelementbank 102.
  • Die Schaltelementbank 102 und die Widerstandselementkette 101 sind so gestaltet, daß sie eine analoge Ausgangsspannung liefern, die durch ein digitales Eingabewort bestimmt wird. In 1 sind die Kette 101 und Bank 102 als herkömmliche Widerstands- und Schaltelemente dargestellt. Jedoch können sie auf jede zweckmäßige Weise implementiert sein. Zum Beispiel könnte die Widerstandselementkette mit vielfältigen Widerstandsmaterialien implementiert sein, die in einer integrierten Schaltung verfügbar sind, und die Schaltelemente könnten MOS-Schalter oder Übertragungsgatter sein. In der Bank 102 wird jeweils nur ein Schaltelement geschlossen, und das spezielle Schaltelement, das geschlossen wird, ist durch die digitale Eingabe bestimmt. Insbesondere ist die Anzahl von Widerstandselementen zwischen dem Masseknoten und dem mit dem Eingang des Pufferverstärkers verbun denen Knoten gleich dem dezimalen Äquivalent k der digitalen Eingabe. Zum Beispiel wird bei N = 4 und einer digitalen Eingabe 0000 (k = 0) das Schaltelement in der Kette geschlossen, das Masse am nächsten ist; bei einer digitalen Eingabe 0001 (k = 1) wird das nächste Schaltelement in der Kette geschlossen, und so weiter, bis bei einer Eingabe von 1111 (k = 15) das oberste Schaltelement in der Kette geschlossen wird. Um zu bestimmen, welches Schaltelement geschlossen wird, muß das digitale Eingabewort decodiert werden, was auf jede herkömmliche Weise geschehen kann. Die genaue Art der Implementierung der Kette 101, Bank 102 und notwendigen Decodierung bilden keinen Bestandteil der Erfindung.
  • Die Spannung an der Verbindungsstelle zweier beliebiger Widerstandselemente in der Kette 101 ist eine monotone Funktion der Anzahl von Widerstandselementen zwischen dieser speziellen Verbindungsstelle und dem Masseknoten, und beschreibungsgemäß ist diese Anzahl von Widerstandselementen das dezimale Äquivalent k der digitalen Eingabe. Somit ist die analoge Spannung am Eingang des Pufferverstärkers eine monotone Funktion der digitalen Eingabe. Diese Monotonie ist unabhängig von den tatsächlichen Werten der einzelnen Widerstandselemente garantiert. Haben aber sämtliche Widerstandselemente gleiche Werte, so ist die analoge Ausgangsspannung eine lineare Funktion der digitalen Eingabe, dargestellt durch VOUT = k VREF/2N.
  • Trotz seines garantiert monotonen Verhaltens ist der DAC von 1 keine bevorzugte Ausführungsform, wenn die Anzahl N von Bits hoch wird, da in dieser Ausführungsform der DAC zu viele Schalt- und Widerstandselemente benötigt. Mehrmals wurde versucht, den Nachteil einer Verwendung so vieler Schalt- und Widerstandselemente zu überwinden, wobei aber diese Versuche zu DAC führten, die nicht mehr garantiert monoton sind oder umständlich und teuer waren.
  • 2 zeigt eine schematische Darstellung einer typischen herkömmlichen Schaltung mit Segmentierung, um die Anzahl von Schalt- und Widerstandselementen in einem DAC zu senken. In dieser Schaltung wird das digitale N-Bit-Eingabewort in zwei Teilwörter segmentiert. Ein Teilwort, das höchstwertige (MS) Teilwort, entspricht den M höchstwertigen Bits, und das andere Teilwort, das niederwertigste (LS) Teilwort, entspricht den L niederwertigsten Bits, wobei M + L = N ist. Die dezimalen Äquivalente des LS- und MS-Teilworts sind mit kL bzw. kM bezeichnet und stehen mit dem dezimalen Äquivalent des digitalen Eingabeworts in folgender Beziehung: k = 2LkM + kL (1).
  • Das MS-Teilwort wird mit einem höchstwertigen DAC (MSDAC) 201 gekoppelt. Der MSDAC 201 wird durch eine Referenzspannung VREF gespeist, und seine Ausgabe ist durch VM = kMVREF/2M gegeben. Das LS-Teilwort wird mit einem niederwertigsten DAC (LSDAC) 202 gekoppelt. Der LSDAC 202 wird durch eine Referenzspannung VREF/2M gespeist. Diese Referenzspannung ist so ausgewählt, daß die Skalenende-Ausgabe des LSDAC 202 gleich der Änderung von VM ist, wenn die Eingabe zum MSDAC 201 um ein Bit inkrementiert wird. Daher beträgt die Ausgabe des LSDAC 202 VL = kLVREF/(2M·2L) = kLVREF/2N, wobei kL das dezimale Äquivalent des LS-Teilworts ist.
  • Die Ausgaben des MSDAC 201 und LSDAC 202 werden durch einen analogen Addierer 207 addiert, um eine Ausgangsspannung VOUT zu erzeugen. Der analoge Addierer 207 weist Widerstandselemente 203, 204, 205 und 208 sowie einen Verstärker 206 auf. Sind die Widerstandselemente 203, 204, 205 und 208 im wesentlichen gleich, so hat der analoge Addierer 107 eine Verstärkung von Eins. Bei einer Verstärkung von Eins ist VOUT wie folgt gegeben: VOUT = kMVREF/2M + kLVREF/2N = (2LkM + kL)VREF/2N = kVREF/2N.
  • Somit wird die Ausgangsspannung durch das digitale Eingabewort k gesteuert und kann über den gesamten Bereich von Null bis VREF in 2N Schritten variieren.
  • Verglichen mit dem garantiert monotonen DAC von 1 verringert der segmentierte DAC von 2 die Anzahl erforderlicher Widerstands- und Schaltelemente. Unter der Annahme, daß der MSDAC 201 und LSDAC 202 einzeln die Struktur des DAC in 1 haben, beträgt die Gesamtanzahl erforderlicher Widerstandselemente 2M + 2L, was erheblich weniger als die 2N Widerstandselemente sein kann, die der DAC von 1 benötigt. Um den gleichen Betrag ist auch die Anzahl erforderlicher Schaltelemente verringert.
  • Allerdings hat der segmentierte DAC von 2 Nachteile. Sollen z. B. die Widerstände 203 und 204 direkt mit jeweiligen Schalterbänken verbunden werden, würden sie die zugehörigen Widerstandselementketten belasten und die Linearität des DAC stören. Dies erfordert, daß ein Puffer, z. B. der Puffer 109 von 1, jeweils im MSDAC 201 und LSDAC 202 aufgenommen ist. Solche Puffer führen Rauschen ein, haben ihren eigenen Spannungsoffset und ihre eigene Drift, die zu kompensieren sind, und machen den DAC komplizierter.
  • Obwohl ferner durch Segmentierung die Anzahl von Widerstands- und Schaltelementen wesentlich verringert werden kann, garantiert sie keine Monotonie. Wie beim zuvor beschriebenen binär gewichteten DAC wird die analoge Ausgangsspannung eines segmentierten DAC durch Addieren mehrerer analoger Spannungen erhalten. Die Skalenende-Ausgabe des LSDAC 202 muß jeder Ausgabeänderung des MSDAC 201 gleichen, wenn das MS-Teilwort inkrementiert wird. Wird diese Gleichheit nicht erreicht und ist insbesondere die Skalenende-Ausgabe des LSDAC 202 größer als mindestens ein Inkrement des MSDAC 201, kommt es zu nichtmonotonem Verhalten.
  • Die Erfindung zeigt ein neues Herangehen an die Digital-Analog-Umwandlung auf, das die Anzahl von Schalt- und Widerstandselementen reduziert und die Architektur des DAC von 2 vereinfacht. Zusätzliche Ausführungsformen garantieren ferner Monotonie. In der bevorzugten Ausführungsform der Erfindung, die in 5 gezeigt ist und nachstehend diskutiert wird, dient Interpolation zum Bilden eines DAC, der sowohl eine kleine Anzahl von Widerstands- und Schaltelementen verwendet als auch gleichzeitig garantiert monoton ist.
  • 3, die einen segmentierten DAC 300 zeigt, veranschaulicht die Art und Weise, wie die Erfindung die Architektur des DAC 200 vereinfacht. Wie beim segmentierten DAC 200 verwendet der DAC 300 zwei Teilwörter. Allerdings kommt nur eine Reihenverbindung von Widerstandselementen zum Einsatz, und die Gesamtanzahl erforderlicher Widerstandselemente be trägt 2P, wobei P gleich L oder M ist, sofern M größer ist. Für diese Beschreibung wird angenommen, daß P gleich M ist, wobei diese Annahme aber nicht notwendig ist.
  • Den DAC 300 erhält man aus den DAC 100 durch Reduzieren der Länge der Widerstandselementkette 101 von 2N Widerstandselementen auf 2M Widerstandselemente sowie durch Einführen einer Schaltelementbank 301, von Transistoren 302 und 303 und einer Stromquelle 304. Das MS-Teilwort steuert die Schaltelementbank 102, und das LS-Teilwort steuert die Schaltelementbank 301.
  • Der Ausgang der LS-Schaltelementbank 301 ist mit dem Eingang einer niederwertigsten Differenzsteilheitsstufe (LSDTS) 305 gekoppelt, die die Stromquelle 304 sowie die Transistoren 302 und 303 aufweist. Der zweite Eingang der Differenzsteilheitsstufe 305 ist an Masse gelegt.
  • Der Ausgang der MS-Schaltelementbank 102 ist mit dem Eingang einer höchstwertigen Differenzsteilheitsstufe (MSDTS) 306 gekoppelt, die die Stromquelle 107 sowie die Transistoren 103 und 104 aufweist. Die Drains der Transistoren 103 und 104 bilden eine erste bzw. zweite Differenzstromausgabe der Steilheitsstufe 306. Die Differenz zwischen den Strömen, die aus den Drains der Transistoren 103 und 104 fließen, bildet zusammen einen durch die Steilheitsstufe 306 erzeugten Differenzstrom. Der zweite Eingang der Differenzsteilheitsstufe 306 ist mit dem Ausgang VOUT gekoppelt. Dieser negative Rückkopplungsweg gewährleistet, daß die in die Drains der Transistoren 105 und 106 fließenden Ströme im wesentlichen gleich sind.
  • Zum Verständnis des Schaltungsbetriebs sei zunächst ihr Verhalten betrachtet, wenn die Schaltelementbank 301, die Transistoren 302 und 303 und die Stromquelle 304 entfernt sind. Dadurch wird die Ausgabe nur durch das MS-Teilwort kM beeinflußt, das die Schaltelementbank 102 steuert. In diesem Fall hat der DAC 300 genau die gleiche Form wie der DAC 100. Somit verhält sich der MS-Teil des DAC monoton, wobei seine Ausgangsspannung wie folgt gegeben ist: VOUT = kMVREF/2M (2)
  • Nunmehr seien die Schaltelementbank 301, die Transistoren 302 und 303 und die Stromquelle 304 wieder eingeführt. Fließen gleiche Ströme aus den Drains der Transistoren 302 und 303 (wobei die Drains der Transistoren 302 und 303 den ersten bzw. zweiten Differenzstromausgang der Steilheitsstufe 305 bilden und die Differenz zwischen den aus diesen Drains fließenden Strömen zusammen einen Differenzstrom aufweist, der durch die Steilheitsstufe 305 erzeugt wird), so bleibt infolge der Wirkung des aus den Transistoren 105 und 106 gebildeten Stromspiegels die Ausgabe VOUT durch das Vorhandensein der Komponenten 301 bis 304 im wesentlichen unbeeinflußt. Dieser gleiche Strom fließt, wenn die Gates der Transistoren 302 und 303 gleiche Spannungen haben, und da das Gate des Transistors 303 geerdet ist, tritt dies auf, wenn kL = 0 und das Schaltelement 301a geschlossen ist.
  • Ist kL ungleich Null, beträgt die durch die Schaltelementbank 301 zum Gate des Transistors 302 geführte Spannung VL = kLVREF/2M.
  • Dies führt zu einem Differenzstrom von der LSDTS 305 von dI = kLVREFgmL/2M (3),worin gmL die Steilheit der LSDTS 305 ist.
  • Es sei daran erinnert, daß die negative Rückkopplung eine Änderung der Ausgangsspannung bewirkt, um die beiden im Stromspiegel fließenden Ströme zu zwingen, im wesentlichen gleich zu sein. Somit muß sich die Ausgangsspannung um einen Betrag dV ändert, der einen Differenzstrom von der MSDTS 306 erzeugt, der gleich, aber entgegengesetzt zum Differenzstrom der LSDTS 305 ist. Somit beträgt der Differenzstrom der MSDTS 306 dI = gmMdV (4),wobei gmM die Steilheit der MSDTS 306 ist. Die Änderung dV kann als skalierte Offsetspannung VOS interpretiert werden, die im Puffer 109 durch die Addition eines Differenzstroms von der LSDTS 305 erzeugt wird, und dieser Differenzstrom wird durch das LS-Teilwort bestimmt.
  • Indem man Gleichung (3) in Gleichung (4) einsetzt und sie für die Ausgangsspannungsänderung auflöst, erhält man dV = (gmL/gmM)kLVREF/2M.
  • Diese Änderung wird zur bereits vorhandenen Ausgangsspannung addiert, die durch das MS-Teilwort gemäß Gleichung (2) bestimmt wird. Dann beträgt die resultierende Ausgangsspannung VOUT = kMVREF/2M + (gmL/gmM)kLVREF/2M (5).
  • Das Steilheitsverhältnis gmL/gmM in dieser Gleichung ist ein Parameter, der durch die Geometrie der Transistoren 103, 104, 302 und 303 sowie durch die Stromquellen 107 und 304 gesteuert wird. Ein zweckmäßiges Steilheitsverhältnis erhält man, wenn die Transistoren 103 und 104 Breiten-Längen-Verhältnisse haben, die 2L mal größer als die Breiten-Längen-Verhältnisse der Transistoren 302 und 303 sind, und die Stromquelle 107 2L mal so viel Strom wie die Stromquelle 304 erzeugt. In diesem Fall haben die Transistoren 103 und 104 Steilheiten, die 2L mal größer als die der Transistoren 302 und 303 oder gmL/gmM = 2–L sind, und die Ausgangsspannung ist gegeben durch VOUT = (kM + 2–LkL)VREF/2M = (2LkM + kL)VREF/2M+L = kVREF/2N
  • Durch geeignetes Auswählen des Steilheitsverhältnisses kann somit die Ausgangsspannung des DAC 300 proportional zum dezimalen Äquivalent des digitalen Eingabeworts k gemacht werden. Das LS-Teilwort steuert die Spannungsmenge, die zur Ausgangsspannung addiert wird, die durch das MS-Teilwort bestimmt wird. Bei richtiger Auswahl des Steilheitsverhältnisses und genauer Anpassung der Widerstandselemente in der Kette 307 modifiziert die durch das LS-Teilwort beigetragene Zusatzspannung die Ausgangsspannung so, daß sie zwischen kM VREF/2M und (kM + 1)VREF/2M liegt.
  • Der DAC 300 erfordert nur eine kleine Anzahl von Widerstands- und Schaltelementen. Allerdings hat er noch immer einige Beschränkungen. Insbesondere interpoliert der DAC 300 nicht wirklich Spannungen zwischen zwei benachbarten Verbindungsstellen (oder Abgriffen) in der Widerstandselementkette 307; d. h., der Bereich der LSDTS 305 ist nicht durch die beiden benachbarten Abgriffe an der Kette 307 absolut definiert, sondern durch Abgriffe am Boden der Kette 307. Außerdem wird der Bereich der LSDTS 305 durch das Verhältnis gmL/ gmM beeinflußt. Daher hängt die Monotonie des DAC 300 von einer genauen Steuerung von Spannungsinkrementen von Widerstandselement-Verbindungsstelle zu Widerstandselement-Verbindungsstelle in der Kette 307 ab und ist von einer genauen Steuerung der Steilheiten der Transistoren 103, 104, 302 und 303 abhängig.
  • Sind noch spezieller alle Widerstandselemente in der Kette 307 nicht im wesentlichen gleich, so sind die Spannungsinkremente von Widerstandselement-Verbindungsstelle zu Widerstandselement-Verbindungsstelle ungleichmäßig (es treten sogenannte Kettenabgriffsfehler auf). Ist, was üblicherweise der Fall ist, M größer als L, erhält die LSDTS 305 ihre Eingabe stets von den 2L Widerstandselementen, die der Masse in der Kette 307 am nächsten sind, während die MSDTS 306 ihre Eingabe über die Gesamtausdehnung der Kette 307 erhält. Dies ist ein Nachteil, da zur Monotonie der DAC 300 darauf beruht, daß die Spannung über diesen 2L Widerstandselementen, die Masse am nächsten sind, gleich dem 2L-fachen der Spannung über jedem einzelnen Widerstandselement in der Kette 307 ist. Dies ist analog zur Forderung im DAC 200, daß die Skalenende-Ausgabe des LSDAC gleich den Ausgabeinkrementen des MSDAC sein sollte. Sind die Spannungsinkremente von Abgriff zu Abgriff ungleichmäßig, ist diese Forderung im DAC 300 nicht erfüllt, und es kann zu nichtmonotonem Verhalten kommen.
  • Außerdem erfordert ein monotoner Betrieb des DAC 300, daß das Steilheitsverhältnis gmL/gmM genau auf 2–L gehalten wird. Allerdings werden die Steilheiten durch die Gleichtaktspannung beeinflußt, mit der die LSDTS 305 und MSDTS 306 arbeiten. Da die LSDTS 305 ihre Eingabe stets von den 2L Widerstandselementen erhält, die Masse in der Kette 307 am nächsten sind, während die MSDTS 306 ihre Eingabe über das Gesamtausmaß der Kette 307 erhält, sind diese Gleichtaktspannungen nicht immer gleich und oft nicht einmal ähnlich. Dadurch kann das Steilheitsverhältnis variieren, und nichtmonotones Verhalten kann auftreten.
  • 4 zeigt einen neuen Digital-Analog-Wandler 400, der die Grundsätze des DAC 300 nutzt und das Empfindlichkeitsproblem gegenüber Kettenabgriffsfehlern durch echtes Interpo lieren der Spannung zwischen Abgriffen an einer Widerstandselementkette löst; d. h., der Bereich der LSDTS wird durch die tatsächlichen Spannungen der Abgriffe bestimmt, die die LSDTS zu überspannen sucht. 4 zeigt den speziellen Fall von L = 2, wobei aber der DAC 400 mit beliebigen Werten für L und M implementiert sein kann.
  • Der DAC 400 leitet die Eingaben zu seinen beiden Differenzsteilheitsstufen nicht von zwei unterschiedlichen Teilen der Widerstandselementkette ab und erfordert keine gleichmäßigen Spannungen über den Widerstandselementen in der Kette, um Monotonie zu gewährleisten. Zusätzlich sind im DAC 400 die Transistoren 302 und 303 in zusammengesetzte Transistoren 409 und 410 aufgeteilt (und mit einer Stromquelle 411 gekoppelt, um eine LSDTS 408 aufzuweisen), die jeweils 2L Teiltransistoren enthalten, und die Gates aller Teiltransistoren haben eine höchstzulässige Differenz von VREF/2M. In 4 verfügt der zusammengesetzte Transistor 409 darstellungsgemäß über vier Teiltransistoren 409a–d, und der zusammengesetzte Transistor 410 verfügt darstellungsgemäß über vier Teiltransistoren 410a–d. Da diese Teiltransistoren alle im wesentlichen gleiche Geometrien, im wesentlichen gleiche Drainströme und im wesentlichen gleiche Gatespannungen haben, sind ihre Steilheiten alle im wesentlichen gleich.
  • Eine Widerstandselementkette 401 und eine Schaltelementbank 402 sind nunmehr so angeordnet, daß sie zwei analoge Ausgaben statt einer bilden. Die Schaltelementbank 402 wird durch das digitale MS-Teilwort gesteuert, um Ausgangsspannungen V1 = kMVREF/2M und V2 = (kM +1)VREF/2M zu bilden. Eine Schaltelementbank 404 wird durch das digitale LS-Teilwort gesteuert. Schaltelemente 405, 406 und 407 sind in ihren kL = 0 entsprechenden Normalpositionen gezeigt, in denen sie die Spannung V1 mit den Gates der Teiltransistoren 409b, 409c bzw. 409d koppeln. Ist kL = 1, wird das Schaltelement 405 in seine Umschaltposition geschaltet; ist kL = 2, werden die Schaltelemente 405 und 406 in ihre Umschaltpositionen geschaltet; und ist kL = 3, werden die Schaltelemente 405, 406 und 407 alle in ihre Umschaltpositionen geschaltet. Allgemein befinden sich kL der Schaltelemente in der Schaltelementbank 404 in ihren Umschaltpositionen, und 2L – kL befinden sich in ihren Normalpositionen. In den Umschaltpositionen koppeln die Schaltelemente 405, 406 und 407 die Spannung V2 mit den Gates der Teiltransistoren 409b, 409c bzw. 409d.
  • Wie zuvor erwähnt wurde, befinden sich bei kL = 0 die Schaltelemente 405, 406 und 407 alle in ihren Normalpositionen. Somit sind die Gates aller Teiltransistoren in der LSDTS 408 mit V1 gekoppelt, und die von den Drains dieser Transistoren fließenden Ströme sind im wesentlichen gleich. Daher beeinflußt das LS-Teilwort in diesem Fall nicht die Ausgangsspannung. Das Gate des Transistors 103 ist mit V1 gekoppelt, und eine negative Rückkopplung der Ausgabe zum Gate des Transistors 104 gewährleistet, daß die Ausgangsspannung im wesentlichen gleich V1 oder wie folgt ist: VOUT = kMVREF/2M (6)
  • Ist kL ungleich Null, sind die Gates von kL Teiltransistoren im zusammengesetzten Transistor 409 mit V2 gekoppelt, und 2L – kL Gates sind mit V1 gekoppelt. Die Gates des zusammengesetzten Transistors 410 sind ebenfalls alle mit V1 gekoppelt. Auf diese Weise wird eine kL entsprechende skalierte Summe zum zusammengesetzten Transistor 409 eingegeben, was die LSDTS 408 veranlaßt, einen modulierten Differenzausgangsstrom zu erzeugen.
  • Wird den Gates aller 2L Teiltransistoren des Transistors 409 die gleiche Kleinsignalspannung zugeführt, erzeugt die LSDTS 408 einen bestimmten Differenzausgangsstrom. Das Verhältnis von Ausgangsstrom zu Eingangsspannung beträgt gmL, und dieser Parameter wird durch die Geometrien der Transistoren 409 und 410 sowie durch den Wert der Stromquelle 411 bestimmt. Wird dem Gate eines einzelnen Teiltransistors des zusammengesetzten Transistors 409 eine Kleinsignalspannung zugeführt und sind alle anderen Teiltransistoren mit V1 gekoppelt, beträgt das Verhältnis von Ausgangsstrom zu Eingangsspannung gmL/2L (oder gmL/4 im Fall von 4). Daher beträgt der Differenzausgangsstrom der LSDTS 408 dI = kLgmL(V2 – V1)/2L
  • Zu beachten ist, daß V2 – V1 die Spannung über jedem Widerstandselement in der Kette 401 und durch VREF/2M gegeben ist, so daß dI = kLgmLVREF/(2M2L) = kLgmLVREF/2N (7)
  • Infolge der negativen Rückkopplung wird dieser Differenzstrom durch eine Ausgangsspannungsänderung dV ausgeglichen, die wie folgt gegeben ist: dI = gmMdV (8).
  • Setzt man Gleichung (7) in Gleichung (8) ein und löst sie für die Änderung der Ausgangsspannung auf, erhält man dV = (gmL/gmM)kLVREF/2N.
  • Diese Änderung wird zur vorhandenen Ausgangsspannung addiert, die durch das MS-Teilwort bestimmt wird und in Gleichung (6) gegeben ist. Dann beträgt die resultierende Ausgangsspannung VOUT = kMVREF/2M + (gmL/gmM)kLVREF/2N (9)
  • Wie beim DAC 300 ist das Steilheitsverhältnis gmL/gmM in der vorstehenden Gleichung ein Parameter, der sich steuern läßt. Bei gmL/gmM = 1 wird die durch Gleichung (9) definierte Ausgangsspannung VOUT = (2LkM + kL)VREF/2N = kVREF/2N.
  • Somit kann durch richtiges Auswählen des Steilheitsverhältnisses die Ausgangsspannung des DAC 400 proportional zum dezimalen Äquivalent des digitalen Eingabeworts k gemacht werden.
  • Das LS-Teilwort steuert die Spannungsmenge, die zur Ausgangsspannung addiert wird, die durch das MS-Teilwort bestimmt wird. Bei richtiger Auswahl des Steilheitsverhältnisses interpoliert die durch das LS-Teilwort beigetragene Zusatzspannung die Ausgangsspannung so, daß sie zwischen kM VREF/2M und (kM + 1)VREF/2M liegt.
  • Die LSDTS 408 kann unter Verwendung verschiedener alternativer Konstruktionen in Übereinstimmung mit Grundsätzen der Erfindung implementiert sein. Zum Beispiel könnte der zusammengesetzte Transistor 410 durch einen einzelnen Transistor mit äquivalenter Geometrie ersetzt sein. Außerdem könnte jeder zusammengesetzte Transistor mehr oder weniger als 2L Teiltransistoren aufweisen, und die Teiltransistoren könnten unterschiedliche Geometrien relativ zueinander haben.
  • Wie erwähnt wurde, beseitigt der DAC 400 die Empfindlichkeit der Schaltung gegenüber Kettenabgriffsfehlern, und er reduziert die Variation der Steilheiten der Transistoren mit der Gleichtaktspannung in den Differenzsteilheitsstufen. Allerdings besteht noch immer Bedarf an einer genauen Beibehaltung des Steilheitsverhältnisses gmL/gmM. Wird das Steilheitsverhältnis nicht genau gehalten, kann nichtmonotones Verhalten auftreten.
  • Die Forderung nach einem genau bestimmten Steilheitsverhältnis entfällt im DAC 500 von 5, in der die am stärksten bevorzugte Ausführungsform der Erfindung dargestellt ist. Auch diese Ausführungsform hält ein garantiert monotones Verhalten ungeachtet von Kettenabgriffsfehlern aufrecht. 5 veranschaulicht den Fall von L = 2. Natürlich ist diese Zahl beliebig, und der DAC 500 kann mit jedem Wert für L und M implementiert sein.
  • Der DAC 500 nutzt die gleiche Widerstandselementkette und die gleichen Schaltelementbänke wie der DAC 400 und verwendet auch die gleichen zusammengesetzten Transistoren. Allerdings hat der DAC 500 keine separaten MS- und LS-Differenzsteilheitsstufen. Statt dessen hat der DAC 500 eine einzelne DTS, die zusammengesetzte PMOS-Transistoren 409 und 410 aufweist. Die Sources der Transistoren 409 und 410 werden durch die Stromquelle 411 gespeist, und ihre Drains (die einen ersten bzw. zweiten Differenzstromausgang der Steilheitsstufe 408 bilden) sind mit den Drains von NMOS-Transistoren 105 und 106 gekoppelt. Die Transistoren 105 und 106 sind in einer Stromspiegelkonfiguration verbunden. Der Drain des Transistors 105 ist mit dem Eingang eines hochverstärkenden Umkehrverstärkers 108 gekoppelt. Die Ausgabe des Verstärkers 108 wird zu den Gates des Transistors 410 zurückgeführt und liefert die Ausgangsspannung VOUT des DAC 500.
  • Wie im DAC 400 wird die Schaltelementbank 402 durch das digitale MS-Teilwort so gesteuert, daß folgendes gilt: V1 = kMVREF/2M (10)und V2 = (kM +1)VREF/2M(11).
  • Die Schaltelementbank 404 wird durch das digitale LS-Teilwort so gesteuert, daß kL Schaltelemente in ihre Umschaltpositionen geschaltet werden und 2L – kL Schaltelemente in ihren Normalpositionen verbleiben.
  • Das Differenzpaar 409–410 kann man so betrachten, daß es aus vier Teildifferenzpaaren 409a–410a, 409b–410b, 409c–410c und 409d–410d besteht. Sind die Geometrien aller Teilpaare gleich, haben alle Teilpaare im wesentlichen gleiche Steilheiten, und jedes Teilpaar hat eine Steilheit, die gleich dem 1/2L-fachen der Steilheit des zusammengesetzten Differenzpaars 409–410 ist.
  • Inkrementieren des LS-Teilworts um Eins veranlaßt die Schaltelementbank 404, ein weiteres Gate des zusammengesetzten Transistors 409 von V1 auf V2 umzuschalten. Wäre das LS-Teilwort Null, würden alle Gates des zusammengesetzten Transistors 409 mit V1 gekoppelt sein, VOUT wäre im wesentlichen gleich V1, und da V1 = kMVREF/2M gilt, wäre VOUT im wesentlichen gleich kMVREF/2M. Wären alternativ alle Gates des zusammengesetzten Transistors 409 (u. a. zur Diskussion das Gate 409a) mit V2 gekoppelt, so wäre VOUT im wesentlichen gleich V2, und da V2 = (kM + 1)VREF/2M gilt, wäre VOUT im wesentlichen gleich (kM + 1)VREF/2M. Ist zwischen diesen beiden Extremfällen nur ein Gate des zusammengesetzten Transistors 409 mit V2 gekoppelt, wobei die restlichen 2L – 1 mit V1 gekoppelt sind, ist VOUT im wesentlichen gleich V1 plus 1/2L mal die Differenz zwischen V1 und V2. Das heißt, wird das Gate eines Teiltransistors von V1 auf V2 umgeschaltet, bewegt sich VOUT von V1 in Richtung auf V2 um einen Betrag (V2 – V1)/2L. Ähnlich bewegt sich beim Umschalten jedes nachfolgenden Teiltransistorgates von V1 auf V2 VOUT weiter in Richtung auf V2 um einen Betrag von (V2 – V1)/2L. Würden alle Teiltransistorgates auf V2 umgeschaltet, wäre VOUT gleich V2 (wobei aber in der Ausführungsform von 4 das Gate 409a nicht auf V2 umschaltet). Allgemein gilt VOUT = V1 + kL(V2 – V1)/2L(12).
  • Inkrementieren des MS-Teilworts veranlaßt die Schaltelementbank 402, V1 und V2 um einen Abgriff in der Kette 401 nach oben zu bewegen. Beim höchsten Wert von kL, wenn alle Gates des Transistors 409 außer einem auf V2 umgeschaltet sind (d. h. alle außer Gate 409a), liegt die Ausgangsspannung VOUT ein Inkrement unter V2, oder VOUT = V1 + (2L – 1)(V2 – V1)/2L = V2 – (V2 – V1)/2L. Der nächsthöhere Schritt der DAC-Ausgabe tritt auf, wenn alle Schaltelemente der Schaltelementbank 404 zum Abgriff V1 zurückkehren und sich die MS-Schaltelemente 402 einen Abgriff nach oben bewegen, so daß V1 den vorherigen Wert von V2 annimmt und sich V2 um einen Abgriff höher in der MS-Kette bewegt. An diesem Punkt sind alle Gates des zusammengesetzten Transistors 409 auf den neuen Wert von V1 (den alten Wert von V2) umgeschaltet. Dann bewegt sich VOUT von seinem alten Wert (ein Inkrement unter dem alten Wert von V2) zum neuen Wert von V1 (der jetzt den alten Wert von V2 hat). Mit Rücksetzen des LS-Teilworts und Inkrementieren des MS-Teilworts bewegt sich also die Ausgangsspannung um ein Inkrement (V2 – V1)/2L nach oben, und Monotonie ist gewährleistet.
  • Setzt man die Gleichungen (10) und (11) in (12) ein, ergibt sich nach einigen Umstellungen VOUT = (2LkM + kL)VREF/2N = kVREF/2N.
  • Somit stellt der DAC 500 eine monotone Digital-Analog-Umwandlung unabhängig von Kettenabgriffsfehlern ohne Notwendigkeit einer genauen Steilheitsverhältnissteuerung und mit einer kleinen Anzahl von Widerstands- und Schaltelementen bereit.
  • 6 zeigt eine interpolierende Operationsverstärker-Eingangsstufe 600 der Erfindung, die 5 entommen ist. Diese Eingangsstufe kann in anderen Anwendungen als Digital-Analog-Wandlern verwendet werden. Ihre Gebrauchseignung leitet sich davon ab, daß sie verwendet werden kann, um eine analoge Ausgabe VOUT an einem Knoten 604 zu bilden, die zwischen zwei analogen Eingaben V1 und V2 an Knoten 601 und 602 interpoliert werden kann. Die Schaltung 600 kann durch Koppeln eines Rückkopplungsnetzes vom Ausgangsknoten 604 mit jedem der Eingangsknoten 601, 602 und 603 generalisiert werden. Zusätzlich brauchen die Gates des zusammengesetzten Transistors 410 nicht alle miteinander verbunden zu sein, was 6 zeigt.
  • Die Schaltungen von 3 bis 5 (insbesondere der DAC 300) könnten als Digital-Analog-Wandler mit interner Abglei chung genutzt werden. In einer solchen Anwendung könnte das LS-Teilwort durch Steuerbits ersetzt sein, die zum Korrigieren von Ungenauigkeiten bei der Umwandlung des MS-Teilworts dienen. In diesem Fall fügt das LS-Teilwort keine höhere Auflösung zu, aber die Ungenauigkeit jedes MS-Abgriffs wird korrigiert, indem ein eindeutiges digitales Korrekturwort dem LS-Schaltungsaufbau zugeführt wird. Das spezielle digitale Korrekturwort wird durch die Korrektur bestimmt, die für den durch das MS-Wort ausgewählten Abgriff erforderlich ist. Das digitale Korrekturwort kann in einem internen Speicherbauelement (nicht gezeigt) an einer durch das MS-Wort bestimmten Stelle gespeichert werden. Dann kann das Speicherbauelement das entsprechende digitale Korrekturwort automatisch mit dem LS-Schaltungsaufbau koppeln.
  • Bereitgestellt sind somit Schaltungen zum Summieren von Zwischensignalen in einem segmentierten DAC und zum Umwandeln eines digitalen Eingabeworts in eine analoge Ausgangsspannung auf solche Weise, daß die analoge Ausgangsspannung eine monotone Funktion des digitalen Eingabeworts ist, wobei die Schaltung eine minimale Anzahl von Schalt- und Widerstandselementen verwendet.
  • Obwohl bevorzugte Ausführungsformen der Schaltung dargestellt worden sind, bei denen verschiedene Komponenten mit anderen Komponenten verbunden sind, ist für Fachleute ersichtlich, dass diese Verbindungen nicht notwendigerweise direkt hergestellt werden müssen, sondern zusätzliche Komponenten zwischen den dargestellten verbundenen Komponenten geschaltet werden können. Für Fachleute ist außerdem offensichtlich, dass die vorliegenden Erfindung durch andere als die beschriebenen Ausführungsformen realisierbar ist.
  • Zum Beispiel können der Puffer 109 und der interpolierende Operationsverstärker in 5 mit Rückkopplung von seinem Ausgang zu seinem negativen Eingang konfiguriert sein, um eine andere Verstärkung als Eins zu haben, die Schaltung könnte so erweitert sein, daß sie eine beliebige Anzahl von LS- oder MS-Bits hat, Schaltelemente in der Schaltelementbank 404 kön nen jeweils einzeln inkrementiert (Thermometercode) oder können in binären Kombinationen (1, 2, 4, 8 usw.) umgeschaltet werden, die Schaltung könnte mit bipolaren Transistoren und bei Bedarf mit Vorstromkompensation statt MOS-Transistoren gestaltet sein, um Belastungen der Widerstandselementketten zu verhindern, und die Schaltung könnte in Analog-Digital-Wandlern verwendet werden. Jede Art von DAC, die zwei benachbarte Schritte erzeugen kann, könnte anstelle der Widerstandselementkette 401 und Schaltelementbank 402 in 4 oder 5 verwendet werden. Ferner könnte der Operationsverstärker von 6 in anderen Anwendungen ohne einen DAC zum Einsatz kommen, um zwischen zwei beliebigen Spannungen zu interpolieren. Weiterhin könnten der durch die Transistoren 105 und 106 gebildete Stromspiegel und der Umkehrverstärker 108, die zusammen einen Differenzstrom zu einer unsymmetrischen Ausgangsspannungs-Umwandlungsstufe erzeugen, durch im wesentlichen jede andere Art von Differenzstrom-Spannungs-Wandler ersetzt sein, die in herkömmlichen Operationsverstärkerkonstruktionen genutzt wird.
  • Die beschriebenen Ausführungsformen dienen lediglich zur Darstellung und sollen die Erfindung nicht einschränken, der Schutzumfang der vorliegenden Erfindung ist ausschließlich durch die beigefügten Patentansprüche definiert.

Claims (6)

  1. Schaltung (400, 500, 600) zum Umwandeln eines Digitalsignals in ein analoges Ausgangssignal, wobei das Digitalsignal mehrere Bits aufweist, die in eine erste Gruppe aus M höherwertigen Bits und eine zweite Gruppe aus L niedrigerwertigen Bits gruppiert sind, wobei die Schaltung aufweist: eine Widerstandskette (401); einen ersten Satz von Schaltern, die mit der Widerstandskette (401) verbunden sind, zum Bereitstellen einer monotonen Umwandlung zwischen dem der ersten Bitgruppe entsprechenden Digitalsignal und einem ersten quantisierten Analogsignal; einen zweiten Satz von Schaltern, die mit der Widerstandskette (401) verbunden sind, zum Bereitstellen einer monotonen Umwandlung zwischen dem der ersten Bitgruppe plus eins entsprechenden Digitalsignal und einem zweiten quantisierten Analogsignal; einen dritten Satz von Schaltern mit mehreren Eingängen, die derart verbunden sind, daß sie ein Eingangssignal vom ersten quantisierten Analogsignal oder vom zweiten quantisierten Analogsignal empfangen, und mit mehreren Ausgängen; und einen Differenzverstärker (408) mit einem Ausgang, einer ersten Vielzahl von Differenzeingängen, die mit den mehreren Ausgängen des dritten Schaltersatzes verbunden sind, und mit einer zweiten Vielzahl von Differenzeingängen, die über einen Rückkopplungspfad mit dem Ausgang verbunden sind, wobei der Differenzverstärker (408) an seinem Ausgang ein analoges Ausgangssignal mit einem Wert bereitstellt, der zwischen einem minimalen und einem maximalen Schwellenwert liegt, die durch das erste bzw. das zweite quantisierte Analogsignal festgelegt sind, wobei der Wert durch Signale ausgewählt wird, die durch den Differenzverstärker (408) vom dritten Schaltersatz empfangen werden.
  2. Schaltung (400, 500, 600) nach Anspruch 1, wobei der Differenzverstärker (408) einen invertierenden Verstärker (108) aufweist.
  3. Schaltung (400, 500, 600) nach Anspruch 2, wobei der Differenzverstärker (408) aufweist eine differentielle Transkonduktanzstufe, die aufweist: eine Stromquelle (411); einen ersten Verbundtransistor (409) mit mehreren Untertransistoren, wobei der erste Verbundtransistor mehrere Eingänge aufweist, die der ersten Vielzahl von Eingängen des Differenzverstärkers (408) zugeordnet sind; und einen zweiten Verbundtransistor (410) mit mehreren Untertransistoren, wobei der zweite Verbundtransistor mehrere Eingänge aufweist, die der zweiten Vielzahl von Eingängen des Differenzverstärkers (408) zugeordnet sind, wobei der erste und der zweite Verbundtransistor zwischen der Stromquelle und Differenzstromausgängen der differentiellen Trankonduktanzstufe geschaltet sind.
  4. Schaltung (400, 500, 600) nach Anspruch 3, wobei die Differenzstromausgänge der differentiellen Transkonduktanzstufe mit einem differentiellen Strom-Spannungs-Umsetzer verbunden sind, so daß die Ausgangssignale des ersten und des zweiten Verbundtransistors im wesentlichen gleich sind.
  5. Schaltung (400, 500, 600) nach Anspruch 1, wobei der erste und der zweite Schaltersatz durch das der ersten Bitgruppe entsprechende Digitalsignal gemeinsam gesteuert werden.
  6. Schaltung (400, 500, 600) nach Anspruch 5, wobei der dritte Schaltersatz durch das der zweiten Bitgruppe entsprechende Digitalsignal gesteuert wird.
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