JP6969615B2 - セグメント化デジタル・アナログ変換器 - Google Patents
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Description
Claims (20)
- Kビットデジタル入力信号の値を表すアナログ出力信号を生成するためのセグメント化デジタル・アナログ変換器(DAC)回路であって、前記デジタル入力信号が、前記デジタル入力信号の最上位ビットを含む整数Mビットを有する第1のサブワードと、前記デジタル入力信号の整数Iビットを有する第2のサブワードと、前記デジタル入力信号の最下位ビットを含む整数Lビットを有する第3のサブワードとを含み、MとIとLとが各々1より大きく、K=M+I+Lであり、前記セグメント化DAC回路が、
前記第1のサブワードを前記第1のサブワードの値を表す第1のアナログ出力信号に変換するための抵抗器DACであって、
前記第1のアナログ出力信号を提供するための第1の変換器出力と、
基準電圧信号を受信するための入力と、複数の抵抗器と、複数のタップノードとを含む抵抗分圧器と、
第1のスイッチング回路であって、前記タップノードのうちの対応する1つと前記抵抗分圧器との間で個々に接続される複数のスイッチを含み、前記個々のスイッチが、前記第1のサブワードの対応するビットに基づいて前記タップノードのうちの前記対応する1つを前記第1の変換器出力と選択的に接続するように作用し得る、前記第1のスイッチング回路と、
を含む、前記抵抗器DACと、
前記アナログ出力信号を提供するためにNビットデジタル補間コード信号に基づいて前記第1のアナログ出力信号をオフセットするための補間DACと、
前記第2及び第3のサブワードの値を表す前記Nビットデジタル補間コード信号を提供するために変調器コードを変調するためのシグマデルタ変調器(SDM)であって、NがI+Lより小さい、前記SDMと、
を含む、セグメント化DAC回路。 - 請求項1に記載のセグメント化DAC回路であって、
較正メモリであって、
前記第1のサブワードの較正のための較正データのK×Mビットの第1のセットと、
前記第2のサブワードの較正のための較正データのK×Mビットの第2のセットと、
前記第3のサブワードの較正のための較正データのK×Mビットの第3のセットと、
を記憶し、前記デジタル入力信号に基づいて前記較正データからの較正コードを提供するように構成される、前記較正メモリと、
前記較正コードと、前記第2及び第3のサブワードとに基づいて、前記変調器コードを提供するように構成される較正回路と、
を更に含む、セグメント化DAC回路。 - 請求項2に記載のセグメント化DAC回路であって、
前記抵抗器DACが抵抗器2抵抗器(R−2R)DACである、セグメント化DAC回路。 - 請求項3に記載のセグメント化DAC回路であって、
前記抵抗器DACが、
抵抗性順序要素整合(OEM)抵抗器要素の複数のセットを含む抵抗性OEM回路と、
OEMスイッチング回路であって、OEMコードに基づいて、前記OEM抵抗器要素のうちの対応する1つを、前記抵抗分圧器の前記入力と前記第1の変換器出力との間で選択的に接続するための複数のOEMスイッチを含む、前記OEMスイッチング回路と、
前記第1のサブワードの複数の最下位ビットに基づいて前記OEMコードを提供するためのサーモメータデコーダと、
を更に含む、セグメント化DAC回路。 - 請求項4に記載のセグメント化DAC回路であって、
前記抵抗器DACが、
複数のチョッパー抵抗器を含む抵抗チョッパー回路と、
チョッパーコードに基づいて前記チョッパー抵抗器のうちの対応する1つを前記抵抗分圧器の前記入力に選択的に接続するための複数のチョッパースイッチを含む、チョッパースイッチング回路と、
を更に含む、セグメント化DAC回路。 - 請求項3に記載のセグメント化DAC回路であって、
前記抵抗器DACが、
複数のチョッパー抵抗器を含む抵抗チョッパー回路と、
チョッパーコードに基づいて前記チョッパー抵抗器のうちの対応する1つを前記抵抗分圧器の前記入力に選択的に接続するための複数のチョッパースイッチを含む、チョッパースイッチング回路と、
を更に含む、セグメント化DAC回路。 - 請求項2に記載のセグメント化DAC回路であって、
前記抵抗器DACが、複数の行と複数の列とを備える抵抗器の行列において構成される前記複数の抵抗器を含む、行列DACであり、
前記第1のスイッチング回路の前記複数のスイッチの第1のセットが、前記行列の対応する行ラインに沿ったスイッチング制御信号の第1のセットのうちの1つに基づいて、前記タップノードのうちの対応する1つを前記行列の対応する列ラインと選択的に接続するように前記行列において構成され、
前記第1のスイッチング回路の前記複数のスイッチの第2のセットが、第2のスイッチング制御信号のセットのうちの1つに基づいて、前記行ラインのうちの対応する1つを前記第1の変換器出力に選択的に接続するように前記行列において構成され、
前記抵抗器DACが更に、
前記第1のサブワードの最上位ビットセットに基づいて、前記スイッチング制御信号の前記第1のセットを提供するための第1のデコーダと、
前記第1のサブワードの最下位ビットセットに基づいて、前記スイッチング制御信号の前記第2のセットを提供するための第2のデコーダと、
を更に含む、セグメント化DAC回路。 - 請求項2に記載のセグメント化DAC回路であって、
前記抵抗分圧器が、近接する抵抗器の間で前記タップノードを画定するため互いに直列に接続される整数2Mの前記抵抗器を含む、抵抗器ラダー回路である、セグメント化DAC回路。 - 請求項8に記載のセグメント化DAC回路であって、
前記抵抗器DACが、複数のチョッパー抵抗器と、チョッパーコードに基づいて前記チョッパー抵抗器のうちの対応する1つを前記抵抗分圧器の前記入力に選択的に接続するための複数のチョッパースイッチとを含む抵抗チョッパー回路を更に含む、セグメント化DAC回路。 - 請求項1に記載のセグメント化DAC回路であって、
前記抵抗器DACが抵抗器2抵抗器(R−2R)DACである、セグメント化DAC回路。 - 請求項1に記載のセグメント化DAC回路であって、
前記抵抗器DACが、
抵抗性順序要素整合(OEM)抵抗器要素の複数のセットを含む抵抗性OEM回路と、
OEMスイッチング回路であって、OEMコードに基づいて、前記OEM抵抗器要素のうちの対応する1つを、前記抵抗分圧器の前記入力と前記第1の変換器出力との間で選択的に接続するための複数のOEMスイッチを含む、前記OEMスイッチング回路と、
前記第1のサブワードの複数の最下位ビットに基づいて前記OEMコードを提供するためのサーモメータデコーダと、
を更に含む、セグメント化DAC回路。 - 請求項1に記載のセグメント化DAC回路であって、
前記抵抗器DACが、
複数のチョッパー抵抗器を含む抵抗チョッパー回路と、
チョッパーコードに基づいて前記チョッパー抵抗器のうちの対応する1つを前記抵抗分圧器の前記入力に選択的に接続するための複数のチョッパースイッチを含む、チョッパースイッチング回路と、
を更に含む、セグメント化DAC回路。 - 請求項1に記載のセグメント化DAC回路であって、
前記抵抗器DACが、複数の行と複数の列とを備える抵抗器の行列において構成される前記複数の抵抗器を含む行列DACであり、
前記第1のスイッチング回路の前記複数のスイッチの第1のセットが、前記行列の対応する行ラインに沿ったスイッチング制御信号の第1のセットのうちの1つに基づいて、前記タップノードのうちの対応する1つを前記行列の対応する列ラインと選択的に接続するように前記行列において構成され、
前記第1のスイッチング回路の前記複数のスイッチの第2のセットが、第2のスイッチング制御信号のセットのうちの1つに基づいて、前記行ラインのうちの対応する1つを前記第1の変換器出力に選択的に接続するように前記行列において構成され、
前記抵抗器DACが、
前記第1のサブワードの最上位ビットセットに基づいて、前記スイッチング制御信号の前記第1のセットを提供するための第1のデコーダと、
前記第1のサブワードの最下位ビットセットに基づいて、前記スイッチング制御信号の前記第2のセットを提供するための第2のデコーダと、
を更に含む、セグメント化DAC回路。 - 請求項1に記載のセグメント化DAC回路であって、
前記抵抗分圧器が、近接する抵抗器の間で前記タップノードを画定するために互いに直列に接続される整数M−1の前記抵抗器を含む、抵抗器ラダー回路である、セグメント化DAC回路。 - 請求項1に記載のセグメント化DAC回路であって、
マルチプレクサであって、
前記SDMからNビットデジタルコード信号を受信するために接続される第1のNビット入力と、
前記第3のサブワードを受信するための第2のNビット入力と、
制御信号に基づいて、前記SDMからの前記Nビットデジタルコード信号又は前記第3のサブワードのいずれかとして、前記Nビットデジタル補間コード信号を前記補間DACに提供するための入力と、
を含む、前記マルチプレクサを更に含む、セグメント化DAC回路。 - Kビットデジタル入力信号の値を表すアナログ出力信号を生成するためのセグメント化デジタル・アナログ変換器(DAC)回路であって、前記デジタル入力信号が、前記デジタル入力信号の最上位ビットを含む整数Mビットを有する第1のサブワードと、前記デジタル入力信号の最下位ビットを含む整数Lビットを有する第2のサブワードとを含み、MとLとが各々1より大きく、K=M+Lであり、前記セグメント化DAC回路が、
前記第1のサブワードを前記第1のサブワードの値を表す第1のアナログ出力信号に変換するため抵抗器DACであって、
前記アナログ出力信号を提供するための第1の変換器出力と、
基準電圧信号を受信するための入力と、複数の抵抗器と、複数のタップノードとを含む抵抗分圧器と、
第1のスイッチング回路であって、前記タップノードのうちの対応する1つと分圧器入力との間で個々に接続される複数のスイッチを含み、前記個々のスイッチが、前記第1のサブワードの対応するビットに基づいて、前記タップノードのうちの前記対応する1つを前記第1の変換器出力と選択的に接続するように作用し得る、前記第1のスイッチング回路と、
抵抗性順序要素整合(OEM)抵抗器要素の複数のセットを含む抵抗性OEM回路と、
OEMスイッチング回路であって、OEMコードに基づいて前記OEM抵抗器要素のうちの対応する1つを前記抵抗分圧器の前記入力と前記第1の変換器出力との間で選択的に接続するための複数のOEMスイッチを含む、前記OEMスイッチング回路と、
前記第1のサブワードの複数の最下位ビットに基づいて前記OEMコードを提供するためのサーモメータデコーダと、
複数のチョッパー抵抗器を含む抵抗チョッパー回路と、
チョッパースイッチング回路であって、チョッパーコードに基づいて前記チョッパー抵抗器のうちの対応する1つを前記抵抗分圧器の前記入力に選択的に接続するための複数のチョッパースイッチを含む、前記チョッパースイッチング回路と、
を含む、前記抵抗器DACと、
前記アナログ出力信号を提供するために、前記第2のサブワードに基づいて前記第1のアナログ出力信号をオフセットするための補間DACと、
を含む、セグメント化DAC。 - 請求項16に記載のセグメント化DAC回路であって、
前記抵抗器DACが抵抗器2抵抗器(R−2R)DACである、セグメント化DAC回路。 - Kビットデジタル入力信号を変換するデジタル・アナログ変換器(DAC)回路を較正するための方法であって、前記デジタル入力信号が、前記デジタル入力信号の最上位ビットを含むMビット第1サブワードと、Iビット第2サブワードと、前記デジタル入力信号の最下位ビットを含むLビット第3サブワードとを含み、MとIとLとが各々1より大きく、K=M+I+Lであり、前記方法が、
前記第1のサブワードのM+1値の対応するセットについて、Mビット抵抗器DACのM+1出力電圧を測定することであって、前記第1のサブワードの前記M+1値のセットが、すべてのビットが0に設定される第1のセットと単一のビットのみが1に設定されるM値とを含む、前記M+1出力電圧を測定することと、
前記第2のサブワードの2I固有値の対応するセットについて、Iビット補間DACの2I出力電圧を測定することと、
前記第3のサブワードの2L固有値の対応するセットについて、Lビットシグマデルタ変調器(SDM)の2L出力電圧を測定することと、
前記測定した出力電圧に基づいてKビット出力電圧値を計算することと、
前記抵抗器DACと前記補間DACと前記SDMとについて較正コードを計算することと、
前記抵抗器DACと前記補間DACと前記SDMとについての前記較正コードに基づいて、前記DAC回路についてのKビット較正コードを計算することと、
前記Kビット較正コードをメモリに記憶することと、
を含む、方法。 - 請求項18に記載の方法であって、
前記Kビット出力電圧値に基づいて、前記DAC回路について、積分非線形(INL)値と差動非線形(DNL)値とを計算することを更に含む、方法。 - 請求項19に記載の方法であって、
前記Kビット較正コードに基づいて、前記DAC回路について、較正されたINL値と較正されたDNL値とを計算することを更に含む、方法。
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