JP2011234006A - Ａｄ変換回路 - Google Patents

Abstract

【課題】本発明は、内部に小規模の回路を追加し、この回路を利用して、自身が備えるＤＡＣのリニアリティエラーを測定することのできるＡＤ変換回路を実現することを目的とする。
【解決手段】本発明は、外部から入力したアナログ信号から、自身のレジスタのデジタルコードに応じたアナログ信号を出力するＤＡコンバータの出力を、減算して出力する減算器と、この減算器の出力値の正負に応じて、それぞれ１または０のデータを出力するコンパレータと、このコンパレータの出力に応じて、デジタルコードを前記ＤＡコンバータへ出力するとともに、前記デジタルコードを外部に出力する逐次比較レジスタロジック部と、を備えたＡＤ変換回路において、前記減算器の出力を積分し前記コンパレータに出力する積分器と、前記コンパレータの出力に基づいて前記ＤＡコンバータの微分非直線誤差を検出するとともに、前記ＤＡコンバータにデジタルコードを出力するＤＮＬ測定部と、を備えたことを特徴とする。
【選択図】図１

Description

本発明は、アナログ信号をデジタルデータに変換するＡＤ変換回路に関し、更に詳しくは、ＡＤ変換回路の内部に備えるＤＡコンバータのリニアリティエラーを自身内部の回路によって測定可能なＡＤ変換回路に関する。

従来のＡＤ変換回路を、図面を用いて説明する。図２は従来のＡＤ変換回路の例を示した構成図である。

図２において、ＡＤ変換回路は、Ｎビットから成るＤＡコンバータ（ＤＡＣ）１、減算器２と、コンパレータ３と、逐次比較レジスタロジック部４とを備える。
ＤＡＣ１は、内部にＮビットのレジスタを備えたバイナリ重み付けＤＡコンバータ等で、自身内部のレジスタに設定されたデジタルコードに対応する電圧を出力する。また、ＤＡＣ１は、デジタルコードの「０」および「全て１（フルコード）」の出力電圧が正負対称であるものとする。
減算器２は、一端より入力される外部からのアナログ信号ＶＩＮから、他端より入力されるＤＡＣ１の出力を減算して出力する。
コンパレータ３は、一端が基準電圧として接地され、他端から減算器２の出力を入力し、この入力が正値であればハイレベルを出力し、負値であれば、ローレベルを出力する。
逐次比較レジスタロジック部４は、バイナリサーチ等によってＤＡＣ１のレジスタに順次デジタルコードを設定し、コンパレータ３の出力結果に基づいて、減算器２の出力の正負の境界を示す電圧に対応するデジタルコードを求め、その結果をアナログ信号ＶＩＮに応じたデジタル出力ＤＯＵＴとして出力する。

このような従来のＡＤ変換回路の動作を、図面を用いて詳細に説明する。
まず、逐次比較レジスタロジック部４は、ＤＡＣ１のレジスタの最上位ビット（Ｎビット目）のみを「１」とし、それより下位のビットを「０」に設定する。減算器２は、アナログ信号ＶＩＮを入力し、この入力からＤＡＣ１の出力を減算して出力する。コンパレータ３は、減算器２の出力を入力し、この入力が正値であればハイレベル「１」を出力し、入力が負値であれば、ローレベル「０」を出力する。
逐次比較レジスタロジック部４は、もしコンパレータ３の出力が「１」であれば、レジスタのＮビット目を「１」とし、もしコンパレータ３の出力が「０」であれば、レジスタのＮビット目を「０」と決定する。

次に逐次比較レジスタロジック部４は、レジスタの（Ｎ−１）ビット目を「１」とし、それより下位のビットを「０」に設定する。減算器２は、アナログ信号ＶＩＮからＤＡＣ１の出力を減算して出力し、コンパレータ３の出力が「１」であれば、レジスタの（Ｎ−１）ビット目を「１」と決定し、コンパレータ３の出力が「０」であれば、レジスタの（Ｎ−１）ビット目を「０」と決定する。

このように、（Ｎ−１）ビット目よりも下位のビットについても、最小分解能である最下位ビットに至るまで、順次決定していく。

逐次比較レジスタロジック部４は最下位ビットが決定した時点で、このレジスタのデジタルコードを、アナログ信号ＶＩＮに対応するデジタル出力ＶＯＵＴとして出力する。

特許文献１には、外部からのアナログ信号と、自身に備えるＤＡコンバータが出力するレベルと、をコンパレータで逐次比較することでＡＤ変換を行うＡＤ変換回路の構成が詳細に記載されている。

特開平５−０７８９４３号公報

このような従来のＡＤ変換回路における微分非直線性またはリニアリティーは、自身が備えるＤＡＣ１の性能に左右される。ＤＡＣ１では、理想的には隣接するデジタルコードに従って１ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）相当の出力変化が得られるはずであるが、実際の出力は理想値との差が生じてしまうことがある。この偏差をＬＳＢ単位で表したのが、微分非直線性誤差またはリニアリティーエラーである。

ＡＤ変換回路が備えるＤＡＣのリニアリティーエラーを測定する場合、以下の方法等が考えられる。
１）ＡＤ変換回路に既知のアナログ信号を入力し、この入力レベルと、出力されるデジタルコードを比較して測定する。
２）ＡＤ変換回路に入力するアナログ信号レベルを、校正されたＡＤ変換器にて測定し、この測定したレベルと出力されたデジタルコードを比較して測定する。

しかしながら、１）の場合には、既知のアナログ信号が必要となり、使用上の制約が生じてしまうという課題があり、２）の場合には、校正されたＡＤ変換器が必要となり、追加回路の規模が増大してしまうという課題があった。

そこで本発明は、内部に小規模の回路を追加し、この回路を利用して、自身が備えるＤＡＣのリニアリティエラーを測定することのできるＡＤ変換回路を実現することを目的とする。

このような課題を解決するために、本発明のうち請求項１記載の発明は、
外部から入力したアナログ信号から、自身のレジスタのデジタルコードに応じたアナログ信号を出力するＤＡコンバータの出力を、減算して出力する減算器と、
この減算器の出力値の正負に応じて、それぞれ１または０のデータを出力するコンパレータと、
このコンパレータの出力に応じて、デジタルコードを前記ＤＡコンバータへ出力するとともに、前記デジタルコードを外部に出力する逐次比較レジスタロジック部と、
を備えたＡＤ変換回路において、
前記減算器の出力を積分し前記コンパレータに出力する積分器と、
前記コンパレータの出力に基づいて前記ＤＡコンバータの微分非直線誤差を検出するとともに、前記ＤＡコンバータにデジタルコードを出力するＤＮＬ測定部と、
を備えたことを特徴とするＡＤ変換回路。

請求項２記載の発明は、請求項１記載の発明であって、
逐次比較レジスタロジック部の出力とＤＮＬ測定部の出力のいずれか一方を前記ＤＡコンバータに出力するスイッチを備えることを特徴とする。

請求項３記載の発明は、請求項１または２記載の発明であって、
前記ＤＮＬ測定部は、前記コンパレータの出力を所定のタイミングでカウントするカウンタと、このカウント値に基づいて前記ＤＡコンバータの微分非直線誤差を計算するＤＮＬ計算手段と、あらかじめ定められたデジタルコードを生成して出力するＤＡＣ設定手段とを備え、
前記ＤＡコンバータは、前記レジスタの最上位ビットには前記コンパレータの出力が入力され、最上位よりも下位のビットには前記ＤＡＣ設定手段の出力が入力されることを特徴とする。

請求項４記載の発明は、請求項１〜３のいずれかに記載の発明であって、
前記ＤＡコンバータは、バイナリ重み付けＤＡコンバータであることを特徴とする。

本発明によれば、外部から入力したアナログ信号から、自身のレジスタのデジタルコードに応じたアナログ信号を出力するＤＡコンバータの出力を、減算して出力する減算器と、この減算器の出力値の正負に応じて、それぞれ１または０のデータを出力するコンパレータと、このコンパレータの出力に応じて、デジタルコードをＤＡコンバータへ出力するとともに、デジタルコードを外部に出力する逐次比較レジスタロジック部と、を備えたＡＤ変換回路において、積分器が減算器の出力を積分してコンパレータに出力し、ＤＮＬ測定部のカウンタがコンパレータの出力を所定のタイミングでカウントし、ＤＮＬ計算手段がカウント結果に基づいてＤＡコンバータの微分非直線誤差を計算し、ＤＡコンバータのレジスタの最上位ビットにはコンパレータの出力が入力され、最上位よりも下位のビットにはＤＡＣ設定手段の出力が入力されるので、自身が備えるＤＡＣのリニアリティエラーを測定することのできるＡＤ変換回路を実現することができる。

本発明の一実施例の構成図である。 従来のＡＤ変換回路の例を示した構成図である。

以下本発明を、図面を用いて詳細に説明する。
図１は本発明の一実施例を示した構成図である。ここで、図２と同一のものは、同一符号を付して説明を省略する。

図１においてＡＤ変換回路は、ＤＡＣ１と、減算器２と、積分器５と、コンパレータ３と、逐次比較レジスタロジック部４と、ＤＮＬ測定部６と、スイッチ７とから構成される。
積分器５は、減算器２とコンパレータ３との間に挿脱切り替え可能に設けられ、減算器２の出力を積分して出力する。
ＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｎｏｎ Ｌｉｎｅａｒｉｔｙ: 微分非直線性）測定部６はＤＡＣ１のリニアリティーエラーを測定するために設けられ、コンパレータ３の出力を入力する。
ＤＮＬ測定部６は、カウンタ６１と、ＤＮＬ計算手段６２と、ＤＡＣ設定手段６３を備える。
カウンタ６１は、一定レートでコンパレータ３の出力を検出し、出力が「１」であればカウントアップする。そして、単位時間当たりの、出力が「１」であった回数をカウント値として出力する。
ＤＮＬ計算手段６２は、カウンタ６１のカウント値に基づきＤＡＣ１のリニアリティーエラーを測定する。
ＤＡＣ設定手段６３は、あらかじめ定められた（Ｎ−１）ビットから成るデジタルコードを、順番に生成して出力する。
ＤＮＬ測定部６は、コンパレータ３の出力を最上位ビット（Ｎビット目）として、また、ＤＡＣ設定手段６３からの（Ｎ−１）ビットの出力をＮビット目よりも下位のビットとして、両者を合成した合計Ｎビットから成るデジタルコードを出力する。

スイッチ７は、逐次比較レジスタロジック部４からの出力を端子ａに接続し、ＤＮＬ測定部６からの出力を端子ｂに接続し、いずれか一方の端子を選択してＤＡＣ１へ出力する。

このようなＡＤ変換回路の動作を、詳細に説明する。
まず、通常のＡＤ変換回路として動作させるためには、積分器５を外した状態に切り替えるとともに、スイッチ７の端子ａが選択された状態とする。この場合、従来のＡＤ変換回路と等価の回路構成となり、また、動作も従来のＡＤ変換回路と同等であるので説明を省略する。

次に、ＤＡＣ１のリニアリティーを測定可能なように動作させるためには、積分器５を挿入した状態に切り替えるとともに、スイッチ７の端子ｂが選択された状態とする。この状態では、減算器２の出力は積分器５に入力され、積分器５の出力がコンパレータ３により「１」または「０」のデータに変換される。コンパレータ３の出力は、ＤＡＣ１のレジスタの最上位のビットに出力するよう接続されている。
このように、ＤＡＣ１のレジスタの最上位ビット（Ｎビット目）の出力と、減算器２と、積分器５と、コンパレータ３とにより、いわゆるΔΣ変調器を構成する。さらに、アナログ信号ＶＩＮを０とすることで、ＤＡＣ１の（Ｎ−１）ビット以下の出力を入力とするΔΣ変調器を形成することになる。

ΔΣ変調器では、入力された信号のレベルが大きいほど、コンパレータ３出力の「１」の割合が多くなり、逆に、レベルが小さいほど、「０」の割合が多くなる。
カウンタ６１は、一定レートでコンパレータ３の出力を検出し、単位時間当たりの、出力が「１」であった回数をカウントするので、カウント結果は、入力レベルの大きさに対応することになる。

ＤＡＣ設定手段６３により、（Ｎ−１）ビットから成るあらかじめ定められたデジタルコード（例えば、「０」〜「Ｎ−１ビットが全て１のフルコード」）を昇順の順番等で、順次生成しＤＡＣ１に設定する。
ＤＮＬ計算手段６２が、カウンタ６１のカウント結果に基づいて、隣接するデジタルコードに対する入力レベルの差分を計算することで、ＤＡＣ１レジスタの（Ｎ−１）ビット目以下のリニアリティーを測定することができる。

このように、外部から入力したアナログ信号ＶＩＮから、自身のレジスタのデジタルコードに応じたアナログ信号を出力するＤＡコンバータの出力を、減算して出力する減算器２と、この減算器２の出力値の正負に応じて、それぞれ１または０のデータを出力するコンパレータ３と、このコンパレータ３の出力に応じて、デジタルコードをＤＡコンバータへ出力するとともに、デジタルコードを外部に出力する逐次比較レジスタロジック部４と、を備えたＡＤ変換回路において、積分器５が減算器２の出力を積分してコンパレータ３に出力し、ＤＮＬ測定部のカウンタ６１がコンパレータ３の出力を所定のタイミングでカウントし、ＤＮＬ計算手段６２がカウント結果に基づいてＤＡコンバータの微分非直線誤差（リニアリティーエラー）を計算し、ＤＡコンバータのレジスタの最上位ビットにはコンパレータ３の出力が入力され、最上位よりも下位のビットにはＤＡＣ設定手段６３の出力が入力されるので、自身が備えるＤＡＣ１のリニアリティエラーを測定することのできるＡＤ変換回路を実現することができる。
特に、このＡＤ変換回路がＩＣ等の集積回路に実装された場合には、外部にアナログ信号源や電圧測定器等を必要としないので、ＡＤ変換回路内でのセルフテストやセルフキャリブレーションを容易に実行することができる。

なお、コンパレータ３の基準電圧が接地（０Ｖ）され、ＤＡＣ１は、デジタルコードの「０」および「全て１（フルコード）」の出力電圧が正負対称である例を示したが、これに限定されるものではなく、コンパレータ３の基準電圧と、ＤＡＣ１のデジタルコードの「０」および「全て１（フルコード）」の中央の値とが一致していれば、本発明と同様の効果がある。

１ ＤＡコンバータ
２ 減算器
３ コンパレータ
４ 逐次比較レジスタロジック部
５ 積分器
６ ＤＮＬ測定部
６１ カウンタ
６２ ＤＮＬ計算手段
６３ ＤＡＣ設定手段
７ スイッチ

Claims (4)

1. 外部から入力したアナログ信号から、自身のレジスタのデジタルコードに応じたアナログ信号を出力するＤＡコンバータの出力を、減算して出力する減算器と、
   この減算器の出力値の正負に応じて、それぞれ１または０のデータを出力するコンパレータと、
   このコンパレータの出力に応じて、デジタルコードを前記ＤＡコンバータへ出力するとともに、前記デジタルコードを外部に出力する逐次比較レジスタロジック部と、
   を備えたＡＤ変換回路において、
   前記減算器の出力を積分し前記コンパレータに出力する積分器と、
   前記コンパレータの出力に基づいて前記ＤＡコンバータの微分非直線誤差を検出するとともに、前記ＤＡコンバータにデジタルコードを出力するＤＮＬ測定部と、
   を備えたことを特徴とする。
2. 逐次比較レジスタロジック部の出力とＤＮＬ測定部の出力のいずれか一方を前記ＤＡコンバータに出力するスイッチを備えることを特徴とする請求項１記載のＡＤ変換回路。
3. 前記ＤＮＬ測定部は、前記コンパレータの出力を所定のタイミングでカウントするカウンタと、このカウント値に基づいて前記ＤＡコンバータの微分非直線誤差を計算するＤＮＬ計算手段と、あらかじめ定められたデジタルコードを生成して出力するＤＡＣ設定手段とを備え、
   前記ＤＡコンバータは、前記レジスタの最上位ビットには前記コンパレータの出力が入力され、最上位よりも下位のビットには前記ＤＡＣ設定手段の出力が入力されることを特徴とする請求項１または２記載のＡＤ変換回路。
4. 前記ＤＡコンバータは、バイナリ重み付けＤＡコンバータであることを特徴とする請求項１〜３のいずれかに記載のＡＤ変換回路。

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