JPWO2004086628A1 - エンコーダ回路及びa/d変換回路 - Google Patents
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Abstract
全ての可能なサーモメータコードの組み合せに対して、エンコーダ出力の誤差を最小にすることが可能なエンコーダ回路及びA/D変換器を提供することを目的とする。この目的を達成するために、エンコーダ回路は、サーモメータコードを入力としてサーモメータコードにおける1つ又は複数の“0”と“1”の境界位置に対応する1つ又は複数のエンコード値が分布する範囲の中心値をエンコード値として出力するよう論理構成される。
Description
本発明は、一般にA/D変換器等に用いられるエンコーダ回路に関し、詳しくはサーモメータコードをバイナリコードに変換するエンコーダ回路に関する。
デジタル信号処理技術の発達と共に、A/D変換器には高分解能化及び高精度化が要求されている。これらの要求を満たすためには、A/D変換時における誤差の発生を低減することが必要である。
一般にA/D変換器では、入力アナログ電位を複数の比較回路に入力し、それら複数の比較回路によって対応する参照電位と入力電位とを比較する。この参照電位は低い電位から高い電位まで等間隔で割り当てられており、比較器群の出力は、“0・・・0 0 0 1 1 1 ・・・1”のように、下位の比較器出力は“1”であり、下位から上位へ向かう途中の比較器以降の出力は“0”となる。このようなコードは、サーモメータ(温度計)コードと呼ばれる。
例えば、サーモメータコードの隣接するビット間の排他的論理和をとることにより、“0”/“1”の境界部にのみ“1”を抽出する。その検出信号を、後続のスイッチマトリクスや増幅器によってバイナリコードに変換することができる。
しかしながらA/D変換器においては、各比較器が有する固有のオフセットのばらつき、高周波で比較器を動作させた場合のクロツク信号の遅延差、ノイズによる信号揺らぎの影響等によって、“0・・・0 0 1 0 1 1 ・・・1”のように、本来1箇所であるべき“0”/“1”の境界が2箇所以上発生することがある。このような場合、“0”/“1”の境界を検出してエンコードするような単純なエンコーダ回路では対応できずに、本来の正しいパイナリコードとはかけ離れたコードが生成されてしまう。
このようなサーモメータコードエラーが発生した場合でも、A/D変換誤差が大きくならないよう設計されたエンコーダ回路が提案されている(特許文献1)。このエンコーダ回路では、サーモメータコードの隣接するビット間で排他的論理和をとるので、“0・・・0 0 1 0 1 1 ・・・1”のようなエラーコードが入力された場合には、“0”/“1”の境界として排他的論理和出力の連続3ビットが“1”となる。次に、複数の“1”ビットのうち中央の“1”が境界として有効になるように、スイッチマトリクスで重み付けする。最後に、重み付けされた信号を増幅器により増幅することで“0”/“1”を判定する。これにより、本来の正しいパイナリコードに近いコードが得られるように、エラー訂正することができる。
また特許文献2には、サーモメータコードをエンコードするための2分探索変換方法が開示されている。この方法では、中央に位置するビットを境にサーモメータコードを2分割し、中央に位置するビットの“0”/“1”によって2分割したコード中のどの位置に境界があるのかを探索していく。また特許文献3及び特許文献4には、ブール代数によって表現されるサーモメータ/バイナリ変換式に従った変換方法が開示されている。
図1は、3ビットからなるサーモメータコードを上記従来のエンコーダ回路に入力した場合の出力値を示す。ここで、サーモメータコードの3ビットについて、エラーの場合に発生し得る全ての“0”/“1”組み合せを含めて、全体で8つのパターンを示している。
誤りのあるサーモメータが入力された場合、“0”/“1”境界が2つ以上存在するので、何れの境界を正しい境界として扱うかによって、出力エンコード値は異なってくる。例えば、図1に示すケース6の場合であれば、異常なサーモメータコード[0,1,0]は、正しくは[0,1,1]となるべきであったのか、又は[0,0,1]となるべきであったのか、[0,0,0]となるべきであったのか判別できない。このように“0”/“1”境界が2っ以上存在する場合、正しいエンコード値としては複数の値があり得る。これを図1において「エンコーダ出力として取りうる値」として示している。また[エンコーダ出力として取りうる値」が複数存在する場合に、最大値と最小値との差を「距離」として示している。
ケース1、5、7、及び8は、正常なサーモメータコードが入力された場合である。この場合には、何れの従来例も正しいエンコーダ出力を生成する。
ケース3及び6は、入力サーモメータコードが異常であり、エンコーダ出力として3つの候補が考えられる場合である。このときの「距離」は2となる。例えばケース3では、サーモメータコードのビット2とビット3とが異常なパターンを構成している場合である。この入力が正常なサーモメータコードとなるためには、サーモメータコードのビット2とビット3とは[1,0]ではなく、[1,1]又は[0,1]か、「0,0]であるべきだと考えられる。この時、候補として挙げられるエンコーダの出力値はそれぞれ3、2、1である。
従って、ケース3のサーモメータコードが入力された場合、エンコーダの出力値と全ての取り得る出力値との距離を平均的に最小にするためには、取り得るエンコーダの出力値3、2、1の中央値として、エンコーダの出力値を2とするのが好ましい。ケース6の場合も同様に、エンコーダの出力値を1とするのが好ましい。このようにして求められる最適なエンコーダ出力値を[変換誤差を最小にするためにエンコーダ出力として取るべき値」として図1に示している。
またケース2及び4は、エンコーダ出力として4パターンの候補が考えられる場合、すなわち「距離」が3の場合である。例えばケース2では、サーモメータコードのビット1、ビット2、及びビット3が異常なパターンを構成している場合である。この入力が正常なサーモメータコードとなるためには、サーモメータコードは[1,1,0]ではなく、[1,1,1]、[0,1,1]、[0,0,1]、[0,0,0]の何れかであるべきだと考えられる。この時、候補として挙げられるエンコーダの出力値はそれぞれ3、2、1、0である。
従って、ケース2のサーモメータコードが入力された場合、エンコーダの出力値と全ての取り得る出力値との距離を平均的に最小にするためには、取り得るエンコーダの出力値3、2、1、0の中央値として、エンコーダの出力値を2又は1とするのが好ましい。ケース4の場合も同様に、エンコーダの出力値を2又は1とするのが好ましい。
図1において「従来例」として示すのは、特許文献1に記載のエンコーダの出力であり、「他の従来例」として示すのは、特許文献2乃至4に記載のエンコーダの出力である。図1に示されるように、「従来例」においては、ケースによっては出力が不定“X”となる場合がある。また「他の従来例」においては、エンコーダ出力が「エンコーダ出力として取るべき値」とは異なる場合が多い。
このように従来例のエンコーダ回路は、全ての可能なサーモメータコードの組み合せを考慮していないため、エラーが発生した場合にエンコーダ出力の誤差を常に最小にすることができない。
以上を鑑みて、本発明は、全ての可能なサーモメータコードの組み合せに対して、エンコーダ出力の誤差を最小にすることが可能なエンコーダ回路及びA/D変換器を提供することを目的とする。
特開平7−95089号公報 特開平8−36466号公報 特開平11−103253号公報 特開2000−134103号公報
一般にA/D変換器では、入力アナログ電位を複数の比較回路に入力し、それら複数の比較回路によって対応する参照電位と入力電位とを比較する。この参照電位は低い電位から高い電位まで等間隔で割り当てられており、比較器群の出力は、“0・・・0 0 0 1 1 1 ・・・1”のように、下位の比較器出力は“1”であり、下位から上位へ向かう途中の比較器以降の出力は“0”となる。このようなコードは、サーモメータ(温度計)コードと呼ばれる。
例えば、サーモメータコードの隣接するビット間の排他的論理和をとることにより、“0”/“1”の境界部にのみ“1”を抽出する。その検出信号を、後続のスイッチマトリクスや増幅器によってバイナリコードに変換することができる。
しかしながらA/D変換器においては、各比較器が有する固有のオフセットのばらつき、高周波で比較器を動作させた場合のクロツク信号の遅延差、ノイズによる信号揺らぎの影響等によって、“0・・・0 0 1 0 1 1 ・・・1”のように、本来1箇所であるべき“0”/“1”の境界が2箇所以上発生することがある。このような場合、“0”/“1”の境界を検出してエンコードするような単純なエンコーダ回路では対応できずに、本来の正しいパイナリコードとはかけ離れたコードが生成されてしまう。
このようなサーモメータコードエラーが発生した場合でも、A/D変換誤差が大きくならないよう設計されたエンコーダ回路が提案されている(特許文献1)。このエンコーダ回路では、サーモメータコードの隣接するビット間で排他的論理和をとるので、“0・・・0 0 1 0 1 1 ・・・1”のようなエラーコードが入力された場合には、“0”/“1”の境界として排他的論理和出力の連続3ビットが“1”となる。次に、複数の“1”ビットのうち中央の“1”が境界として有効になるように、スイッチマトリクスで重み付けする。最後に、重み付けされた信号を増幅器により増幅することで“0”/“1”を判定する。これにより、本来の正しいパイナリコードに近いコードが得られるように、エラー訂正することができる。
また特許文献2には、サーモメータコードをエンコードするための2分探索変換方法が開示されている。この方法では、中央に位置するビットを境にサーモメータコードを2分割し、中央に位置するビットの“0”/“1”によって2分割したコード中のどの位置に境界があるのかを探索していく。また特許文献3及び特許文献4には、ブール代数によって表現されるサーモメータ/バイナリ変換式に従った変換方法が開示されている。
図1は、3ビットからなるサーモメータコードを上記従来のエンコーダ回路に入力した場合の出力値を示す。ここで、サーモメータコードの3ビットについて、エラーの場合に発生し得る全ての“0”/“1”組み合せを含めて、全体で8つのパターンを示している。
誤りのあるサーモメータが入力された場合、“0”/“1”境界が2つ以上存在するので、何れの境界を正しい境界として扱うかによって、出力エンコード値は異なってくる。例えば、図1に示すケース6の場合であれば、異常なサーモメータコード[0,1,0]は、正しくは[0,1,1]となるべきであったのか、又は[0,0,1]となるべきであったのか、[0,0,0]となるべきであったのか判別できない。このように“0”/“1”境界が2っ以上存在する場合、正しいエンコード値としては複数の値があり得る。これを図1において「エンコーダ出力として取りうる値」として示している。また[エンコーダ出力として取りうる値」が複数存在する場合に、最大値と最小値との差を「距離」として示している。
ケース1、5、7、及び8は、正常なサーモメータコードが入力された場合である。この場合には、何れの従来例も正しいエンコーダ出力を生成する。
ケース3及び6は、入力サーモメータコードが異常であり、エンコーダ出力として3つの候補が考えられる場合である。このときの「距離」は2となる。例えばケース3では、サーモメータコードのビット2とビット3とが異常なパターンを構成している場合である。この入力が正常なサーモメータコードとなるためには、サーモメータコードのビット2とビット3とは[1,0]ではなく、[1,1]又は[0,1]か、「0,0]であるべきだと考えられる。この時、候補として挙げられるエンコーダの出力値はそれぞれ3、2、1である。
従って、ケース3のサーモメータコードが入力された場合、エンコーダの出力値と全ての取り得る出力値との距離を平均的に最小にするためには、取り得るエンコーダの出力値3、2、1の中央値として、エンコーダの出力値を2とするのが好ましい。ケース6の場合も同様に、エンコーダの出力値を1とするのが好ましい。このようにして求められる最適なエンコーダ出力値を[変換誤差を最小にするためにエンコーダ出力として取るべき値」として図1に示している。
またケース2及び4は、エンコーダ出力として4パターンの候補が考えられる場合、すなわち「距離」が3の場合である。例えばケース2では、サーモメータコードのビット1、ビット2、及びビット3が異常なパターンを構成している場合である。この入力が正常なサーモメータコードとなるためには、サーモメータコードは[1,1,0]ではなく、[1,1,1]、[0,1,1]、[0,0,1]、[0,0,0]の何れかであるべきだと考えられる。この時、候補として挙げられるエンコーダの出力値はそれぞれ3、2、1、0である。
従って、ケース2のサーモメータコードが入力された場合、エンコーダの出力値と全ての取り得る出力値との距離を平均的に最小にするためには、取り得るエンコーダの出力値3、2、1、0の中央値として、エンコーダの出力値を2又は1とするのが好ましい。ケース4の場合も同様に、エンコーダの出力値を2又は1とするのが好ましい。
図1において「従来例」として示すのは、特許文献1に記載のエンコーダの出力であり、「他の従来例」として示すのは、特許文献2乃至4に記載のエンコーダの出力である。図1に示されるように、「従来例」においては、ケースによっては出力が不定“X”となる場合がある。また「他の従来例」においては、エンコーダ出力が「エンコーダ出力として取るべき値」とは異なる場合が多い。
このように従来例のエンコーダ回路は、全ての可能なサーモメータコードの組み合せを考慮していないため、エラーが発生した場合にエンコーダ出力の誤差を常に最小にすることができない。
以上を鑑みて、本発明は、全ての可能なサーモメータコードの組み合せに対して、エンコーダ出力の誤差を最小にすることが可能なエンコーダ回路及びA/D変換器を提供することを目的とする。
本発明によるエンコーダ回路は、サーモメータコードを入力として該サーモメータコードにおける1つ又は複数の“0”と“1”の境界位置に対応する1つ又は複数のエンコード値が分布する範囲の中心値をエンコード値として出力するよう論理構成されたことを特徴とする。
上記エンコーダ回路は、正常なサーモメータコードに対しては“0”/“1”境界の位置に対応するエンコード値を出力し、異常なサーモメータコードの場合には、複数の“0”/“1”境界の位置に対応する複数のエンコード値の分布範囲の中心値を正規のエンコード値として出力するように論理構成される。従って、全ての可能なサーモメータ入力パターンに対応でき、如何なる入力パターンに対しても出力が不定状態になることはなく、エンコード出力値の誤差を常に最小にすることができる。
また本発明における別の側面によれば、エンコーダ回路は、サーモメータコードにおける“1”(又は“0”)の個数をエンコード出力とすることを特徴とする。
また本発明におけるA/D変換器は、複数の比較器により入力アナログ電位を複数の基準電位と比較することでサーモメータコードを出力する比較器群と、該比較器群から出力されるサーモメータコードをエンコードする上記エンコーダ回路を含むことを特徴とする。
上記エンコーダ回路は、正常なサーモメータコードに対しては“0”/“1”境界の位置に対応するエンコード値を出力し、異常なサーモメータコードの場合には、複数の“0”/“1”境界の位置に対応する複数のエンコード値の分布範囲の中心値を正規のエンコード値として出力するように論理構成される。従って、全ての可能なサーモメータ入力パターンに対応でき、如何なる入力パターンに対しても出力が不定状態になることはなく、エンコード出力値の誤差を常に最小にすることができる。
また本発明における別の側面によれば、エンコーダ回路は、サーモメータコードにおける“1”(又は“0”)の個数をエンコード出力とすることを特徴とする。
また本発明におけるA/D変換器は、複数の比較器により入力アナログ電位を複数の基準電位と比較することでサーモメータコードを出力する比較器群と、該比較器群から出力されるサーモメータコードをエンコードする上記エンコーダ回路を含むことを特徴とする。
図1は、3ビットからなるサーモメータコードを従来のエンコーダ回路に入力した場合の出力値を示す図である。
図2は、本発明によるエンコーダ回路の第1の実施例の構成の一例を示す図である。
図3は、図2の第1の実施例のエンコーダ回路について入出力の真理値表を示す図である。
図4は、本発明によるエンコーダ回路の第2の実施例の構成の一例を示す図である。
図5は、図4の第2の実施例のエンコーダ回路について入出力の真理値表を示す図である。
図6は、本発明によるA/D変換回路の第1の実施例を示す図である。
図7は、本発明によるA/D変換回路の第2の実施例を示す図である。
図8は、本発明によるA/D変換回路の第3の実施例を示す図である。
図9は、本発明の原理に基づく補外を考慮したエンコーダ回路の真理値表を示す図である。
図2は、本発明によるエンコーダ回路の第1の実施例の構成の一例を示す図である。
図3は、図2の第1の実施例のエンコーダ回路について入出力の真理値表を示す図である。
図4は、本発明によるエンコーダ回路の第2の実施例の構成の一例を示す図である。
図5は、図4の第2の実施例のエンコーダ回路について入出力の真理値表を示す図である。
図6は、本発明によるA/D変換回路の第1の実施例を示す図である。
図7は、本発明によるA/D変換回路の第2の実施例を示す図である。
図8は、本発明によるA/D変換回路の第3の実施例を示す図である。
図9は、本発明の原理に基づく補外を考慮したエンコーダ回路の真理値表を示す図である。
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
本発明におけるエンコーダ回路は、比較器群等から出力されるサーモメータコードの“0”/“1”境界の位置に対応するエンコード値を出力し、且つ“0”/“1”境界が複数含まれている場合は、それらの境界の位置に対応する複数のエンコード値の分布範囲の中心値を正規のエンコード値とするように設計された論理回路である。
本発明におけるエンコーダ回路は、全ての可能なサーモメータ入力パターンを考慮して論理設計されるので、如何なる入力パターンに対しても出力が不定状態になることはない。また異常なサーモメータコードの場合には、複数の“0”/“1”境界の位置に対応する複数のエンコード値の分布範囲の中心値を正規のエンコード値とするので、エンコード出力値の誤差を最小にすることができる。
図2は、本発明によるエンコーダ回路の第1の実施例の構成の一例を示す図である。
図2のエンコーダ回路10は、3ビットのサーモメータコードをバイナリ値に変換して出力する回路である。説明の便宜上、入力サーモメータコードが3ビットである場合について示すが、本発明は入力サーモメータコードのビット数について限定されるものではなく、複数のビットからなるサーモメータコードであれば、何ビットから構成されてもよい。
図2のエンコーダ回路10は、EXNOR(EXOR回路の出力反転)回路11、AND回路12及び13、NOR回路14、OR回路15及び16、及びインバータ17を含む。入力信号THMl〜THM3は、入力サーモメータコードのビット1〜ビット3に対応する。出力D0及びD1は、サーモメータコードをバイナリコードに変換したエンコーダ出力である。
図2に示される複数の論理ゲートによって、1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力する論理回路が実現されている。なお図2のエンコーダ回路10においては、中心値が2つある場合には、大きい方の中心値を出力するよう構成されている。これは大きい方の中心値である必要はなく、小さい方の中心値を出力するように構成してもよい。大きい方又は小さい方の何れか一方が他方より好ましい理由はまない。
図3は、図2の第1の実施例のエンコーダ回路10について入出力の真理値表を示す図である。
図3の真理値表には、入力サーモメータコードを構成する3ビットについて、8つの全ての“0”/“1”の組み合せを示し、その8つの組み合せについて図2のエンコーダ回路10の出力を示している。また図1の場合と同様に、「変換誤差を最小にするためにエンコーダ出力として取るべき値」を示し、この値とエンコーダ回路10の出力値との差を[サーモメータ/バイナリ変換誤差」として示している。
例えばケース3の場合、“0”/“1”の境界は、ビット1の位置及びビット3の位置に存在する。それら2つの“0”/“1”境界の位置に対応する2つのエンコーダ出力は、1及び3である。従って、これら2つのエンコーダ出力の分布範囲[1−3]の中心値として、エンコーダ回路10の出力は2となる。
またケース2の場合については、“0”/“1”の境界は、ビット0の位置及びビット3の位置に存在する。ここで、ビット0の位置が境界であるとの判断は、“0”であるビット1の下にある仮想的なビット0が“1”であるとの考えによる。これにより、全てゼロのパターン[0,0,0]の時にビット0の位置を境界とすることと整合が取れる。またビット3の位置が境界であるとの判断は、“1”であるビット3の上にある仮想的なビット4が“0”であるとの考えによる。これにより、全て“1”のパターン[1,1,1]の時にビット3の位置を境界とすることと整合が取れる。上記2つの“0”/“1”境界の位置に対応する2つのエンコーダ出力は、0及び3である。これら2つのエンコーダ出力の分布範囲[0−3]の中心値は1又は2であるが、本例では大きい方の中心値を選択してエンコーダ回路10の出力を2とする。
またケース4の場合については、“0”/“1”の境界は、ビット0の位置及びビット3の位置に存在する。それら2つの“0”/“1”境界の位置に対応する2つのエンコーダ出力は、0及び3である。従って、これら2つのエンコーダ出力の分布範囲[0−3]の中心値は1又は2であるが、本例では大きい方の中心値を選択してエンコーダ回路10の出力を2とする。
このように第1の実施例においては、1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力する論理回路を単純な構成で実現している。このエンコーダ回路は、従来の回路構成ではサーモメータ/バイナリ変換誤差(エンコーダ出力誤差)が大きかった場合においても、誤差を最小限に抑えることが可能である。
図4は、本発明によるエンコーダ回路の第2の実施例の構成の一例を示す図である。説明の便宜上、入力サーモメータコードが3ビットである場合について示すが、複数のビットからなるサーモメータコードであれば、何ビットから構成されてもよい。
図4のエンコーダ回路10Aは、NOR回路21及び22、EXNOR(EXOR回路の出力反転)回路23及び24、AND回路25、OR回路26、及びインバータ27を含む。これらの論理ゲートによって、1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力する論理回路が実現されている。
図5は、図4の第2の実施例のエンコーダ回路10Aについて入出力の真理値表を示す図である。
図5の真理値表には、サーモメータコードの“1”の個数をカウントした値を記載している。図5から分かるように、サーモメータコードの“1”の個数は、「変換誤差を最小にするためにエンコーダ出力として取るべき値」の条件を満足している。図4のエンコーダ回路10Aは、サーモメータコードの“1”の個数を出力するように論理設計されており、これにより1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力する論理回路を実現している。
なおサーモメータコードの“1”の個数が分布範囲の中心値と一致するのは、サーモメータコードが3ビットの場合に特有の現象であり、4ビット以上の場合には当てはまらない。しかし“1”の個数をカウントすることは、サーモメータコードの“0”と“1”をそれぞれ左右に固まるように移動させることによって、仮想的に“0”/“1”境界を1つに定めていることを意味している。サーモメータコードが4ビット以上の場合であっても、“1”の個数をカウントすることで境界を1つに定めることにより、エンコード値を1つの出力値として決定させることができる。
このように第2の実施例においては、サーモメータコードの“1”の個数を出力とする論理回路を単純な構成で実現している。このエンコーダ回路は、従来の回路構成ではサーモメータ/バイナリ変換誤差(エンコーダ出力誤差)が大きかった場合においても、誤差を最小限に抑えることができる。
図6は、本発明によるA/D変換回路の第1の実施例を示す図である。
図6のA/D変換回路30は、エンコーダ回路10と比較器群31を含む。エンコーダ回路10は図2に示されるが、代わりに図4に示されるエンコーダ回路10Aを用いてもよい。比較器群31は、比較器41乃至43を含む。比較器41乃至43は、入力アナログ電位VINを受け取ると共に、それぞれ対応する基準電位VRF1乃至VRF3を受け取る。各比較器41乃至43は、入力アナログ電位VINを対応する基準電位と比較して、その比較結果をサーモメータコードTHM1乃至THM3として出力する。
エンコーダ回路10は、比較器群31から供給されるサーモメータコードTHM1乃至THM3をエンコードして、バイナリコードD0及びD1として出力する。この際、エンコーダ回路10は、1つ又は複数の“0”/“1”″境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力するよう構成されており、異常なサーモメータコード出力エンコード値の誤差を最小限に抑えることが可能である。即ち、比較器41乃至43のオフセットやノイズによる信号揺らぎ等、サーモメータコードに異常が発生する要因があったとしても、誤差を最小限にするようにA/D変換結果を得ることができる。
図7は、本発明によるA/D変換回路の第2の実施例を示す図である。
図7のA/D変換回路50は、サンプル・ホールド回路51及び59、スイッチ回路52、補間回路53、スイッチ制御回路54、比較器群55、エンコーダ回路56、比較器群57、及びエンコーダ回路58を含む。サンプル・ホールド回路51は、入力電圧を所定のタイミングでサンプルしその後ホールドする個々のサンプル・ホールド回路61乃至63を含む。スイッチ回路52は、スイッチ制御回路54により制御されるスイッチ64乃至67を含む。補間回路53は、スイッチ回路52により選択されたサンプル電圧を増幅するための差動増幅器68及び69、及び同電圧を補間するための抵抗ラダーを含む。
比較器群55及び57は比較器群31と同一の構成でよく、エンコーダ回路56及び58はエンコーダ回路10又は10Aと同一の構成でよい。比較器群55及びエンコーダ回路56からなるA/D変換部分が、入力アナログ電位VINをA/D変換した結果の上位2ビットDO1及びDO2を出力し、比較器群57及びエンコーダ回路58からなるA/D変換部分が、A/D変換結果の下位2ビットDO3及びDO4を出力する。
まずサンプル・ホールド回路51が、基準電位VRF1乃至VRF3と入力アナログ電位VINとをサンプルして保持する。保持された基準電位VRF1乃至VRF3と入力アナログ電位VINとの大小を比較器群55により比較し、エラー訂正可能な本発明のエンコーダ回路56を用いて上位のパイナリ信号DO1及びDO2を得る。
このバイナリ信号DO1及びDO2に応答して、スイッチ制御回路54がスイッチ回路52のスイッチ群を制御する。比較器群55からスイッチ制御回路54への制御信号が生成される間、サンプル・ホールド回路59はサンプル・ホールド回路51のホールド電圧をサンプルする。スイッチ制御回路54の信号が出力されるタイミングで、サンプル・ホールド回路59がホールド電圧を出力するように構成することによって、“0”/“1”境界に対応する2組のアナログ信号がサンプル・ホールド回路51から補間回路53に伝達される。例えば、VRF1とVRF2の間にVINが位置する場合には、VRF1とVINを差動増幅器68に接続するようにスイッチ64及び65が制御されると共に、VRF2とVINを差動増幅器69に接続するようにスイッチ66及び67が制御される。
補間回路53は、選択された2組のアナログ信号を増幅した後に、4等分に分圧する。上記例のように、下位2ビット(4階調)を得る場合には、VRF1とVRF2の間を4等分する。分圧された電圧は、比較器群57に供給されて、比較動作が実行される。この比較結果を示すサーモメータコードを、エラー訂正可能な本発明のエンコーダ回路58を用いてエンコードすることで、下位のパイナリ信号DO3及びDO4を得る。
図8は、本発明によるA/D変換回路の第3の実施例を示す図である。図8において、図7と同一の構成要素は同一の番号により参照し、その説明は省略する。
図8のA/D変換回路70は、サンプル・ホールド回路71及び77、スイッチ回路72、補間・補外回路73、スイッチ制御回路74、比較器群55、エンコーダ回路56、比較器群75、及びエンコーダ回路76を含む。サンプル・ホールド回路71は、入力電圧を所定のタイミングでサンプルしその後ホールドする個々のサンプル・ホールド回路81乃至85を含む。スイッチ回路72は、スイッチ制御回路74により制御されるスイッチ91乃至98を含む。補間回路73は、スイッチ回路72により選択されたサンプル電圧を増幅するための差動増幅器101乃至104、及び同電圧を補間・補外するための抵抗ラダーを含む。各差動増幅器の出力間を4Rの抵抗で分圧した構成となっている。
図8のA/D変換回路70がバイナリコードを生成するための各回路の動作は、図7のA/D変換回路50の各回路の動作と基本的な部分については同様である。但し第8のA/D変換回路70においては、異常なサーモメータコードが生成され誤った上位ビットDO1及びDO2が生成された場合であっても、正しいエンコード出力が得られるように構成されている。この目的のために、補間・補外回路73には補外機能が設けられ、またエンコーダ回路76は補外を考慮した構成となっている。
以下の説明において、VRF1<VIN<VRF2であり、且つVRF2の近傍にVINがある状態であるとする。この場合、サンプル・ホールド回路71の出力電圧の正負、及び比較器群55の比較結果は、
(Vs4,Vs3,Vs2,Vs1,Vs0)=(−,−,−,+,+)
(Vc13,Vc12,Vc11)=(−,−,+)
となる。従って、比較器群55の出力サーモメータコードは001となる。この場合、エンコーダ回路56のエンコード出力は10進数で表現すれば1となり、2進数(DO1,DO2)で表現すれば01である。
このエンコーダ回路56の出力に基づいて、スイッチ制御回路74がスイッチ回路72を制御し、補間・補外回路73への入力は以下のようになる。
(Vi4,Vi3,Vi2,Vi1)=(Vs3,Vs2,Vs1,Vs0)=(−,−,+,+)
このように、正常動作の場合に中央にある2つの差動増幅器102及び103の入力Vi2及びVi3が、プラスマイナスの境界に一致するように、スイッチ制御回路74によりスイッチ回路72が制御される。
この例の場合、VRF2とVRF1との間でVRF2の近傍にVINがあると仮定しているので、
(Vc24,Vc23,Vc22,Vc21,Vc20)=(−,+,+,+,+)
となる。
図9は、本発明の原理に基づく補外を考慮したエンコーダ回路76の真理値表を示す図である。図9を参照して、上記の例の場合はケース2に対応し、エンコーダ回路76の出力は10進数で表現すれば3であり、2進数で表現すれば011となる。
従って、多段型A/D変換器70の出力としては、0100+0011=0111を得る。
以上の説明は、サーモメータコードが正常に得られた場合に対応する。以下に、サーモメータコードが以上であった場合を説明する。
上記同様に、サンプル・ホールド回路71の出力電圧の正負、及び比較器群55の比較結果は、
(Vs4,Vs3,Vs2,Vs1,Vs0)=(−,−,−,+,+)
(Vc13,Vc12,Vc11)=(−,−,+)
であるが、比較器群55の出力サーモメータコードが001でなく101となった場合を想定する。図3の真理値表から分かるように、エンコーダ回路56のエンコード出力は10進数で表現すれば2となり、2進数(DO1,DO2)で表現すれば10である。
このエンコーダ回路56の出力に基づいて、スイッチ制御回路74がスイッチ回路72を制御し、補間・補外回路73への入力は以下のようになる。
(Vi4,Vi3,Vi2,Vi1)=(Vs4,Vs3,Vs2,Vs1)=(−,−,−,+)
即ち、2進数10に基づいてスイッチ制御したために、前述の正常動作時(2進数01のバイナリコードの場合)よりも、1つ上位に位置する4つの電位が接続されることになる。
この場合、Vi3及びVi2が共に“−”であるので、
(Vc24,Vc23,Vc22,Vc21,Vc20):(−,−,−,−,−)
となる。図9を参照して、上記の例の場合はケース10に対応し、エンコーダ回路76の出力は10進数で表現すれば“−1”であり、2進数で表現すれば111(補数表現で−1)となる。
従って、多段型A/D変換器70の出力としては0100−0001=0111を得ることができる。このように、異常なサーモメータコードが生成された場合であっても、多段型A/D変換器70においては、補外機能によって誤差を補正することができる。±1補正することができる補外回路を用いてエラー補正ができるのは、サーモメータ/バイナリ変換誤差を最小(±1以内)にする本発明によるエンコーダ回路を用いているためである。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
本発明におけるエンコーダ回路は、比較器群等から出力されるサーモメータコードの“0”/“1”境界の位置に対応するエンコード値を出力し、且つ“0”/“1”境界が複数含まれている場合は、それらの境界の位置に対応する複数のエンコード値の分布範囲の中心値を正規のエンコード値とするように設計された論理回路である。
本発明におけるエンコーダ回路は、全ての可能なサーモメータ入力パターンを考慮して論理設計されるので、如何なる入力パターンに対しても出力が不定状態になることはない。また異常なサーモメータコードの場合には、複数の“0”/“1”境界の位置に対応する複数のエンコード値の分布範囲の中心値を正規のエンコード値とするので、エンコード出力値の誤差を最小にすることができる。
図2は、本発明によるエンコーダ回路の第1の実施例の構成の一例を示す図である。
図2のエンコーダ回路10は、3ビットのサーモメータコードをバイナリ値に変換して出力する回路である。説明の便宜上、入力サーモメータコードが3ビットである場合について示すが、本発明は入力サーモメータコードのビット数について限定されるものではなく、複数のビットからなるサーモメータコードであれば、何ビットから構成されてもよい。
図2のエンコーダ回路10は、EXNOR(EXOR回路の出力反転)回路11、AND回路12及び13、NOR回路14、OR回路15及び16、及びインバータ17を含む。入力信号THMl〜THM3は、入力サーモメータコードのビット1〜ビット3に対応する。出力D0及びD1は、サーモメータコードをバイナリコードに変換したエンコーダ出力である。
図2に示される複数の論理ゲートによって、1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力する論理回路が実現されている。なお図2のエンコーダ回路10においては、中心値が2つある場合には、大きい方の中心値を出力するよう構成されている。これは大きい方の中心値である必要はなく、小さい方の中心値を出力するように構成してもよい。大きい方又は小さい方の何れか一方が他方より好ましい理由はまない。
図3は、図2の第1の実施例のエンコーダ回路10について入出力の真理値表を示す図である。
図3の真理値表には、入力サーモメータコードを構成する3ビットについて、8つの全ての“0”/“1”の組み合せを示し、その8つの組み合せについて図2のエンコーダ回路10の出力を示している。また図1の場合と同様に、「変換誤差を最小にするためにエンコーダ出力として取るべき値」を示し、この値とエンコーダ回路10の出力値との差を[サーモメータ/バイナリ変換誤差」として示している。
例えばケース3の場合、“0”/“1”の境界は、ビット1の位置及びビット3の位置に存在する。それら2つの“0”/“1”境界の位置に対応する2つのエンコーダ出力は、1及び3である。従って、これら2つのエンコーダ出力の分布範囲[1−3]の中心値として、エンコーダ回路10の出力は2となる。
またケース2の場合については、“0”/“1”の境界は、ビット0の位置及びビット3の位置に存在する。ここで、ビット0の位置が境界であるとの判断は、“0”であるビット1の下にある仮想的なビット0が“1”であるとの考えによる。これにより、全てゼロのパターン[0,0,0]の時にビット0の位置を境界とすることと整合が取れる。またビット3の位置が境界であるとの判断は、“1”であるビット3の上にある仮想的なビット4が“0”であるとの考えによる。これにより、全て“1”のパターン[1,1,1]の時にビット3の位置を境界とすることと整合が取れる。上記2つの“0”/“1”境界の位置に対応する2つのエンコーダ出力は、0及び3である。これら2つのエンコーダ出力の分布範囲[0−3]の中心値は1又は2であるが、本例では大きい方の中心値を選択してエンコーダ回路10の出力を2とする。
またケース4の場合については、“0”/“1”の境界は、ビット0の位置及びビット3の位置に存在する。それら2つの“0”/“1”境界の位置に対応する2つのエンコーダ出力は、0及び3である。従って、これら2つのエンコーダ出力の分布範囲[0−3]の中心値は1又は2であるが、本例では大きい方の中心値を選択してエンコーダ回路10の出力を2とする。
このように第1の実施例においては、1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力する論理回路を単純な構成で実現している。このエンコーダ回路は、従来の回路構成ではサーモメータ/バイナリ変換誤差(エンコーダ出力誤差)が大きかった場合においても、誤差を最小限に抑えることが可能である。
図4は、本発明によるエンコーダ回路の第2の実施例の構成の一例を示す図である。説明の便宜上、入力サーモメータコードが3ビットである場合について示すが、複数のビットからなるサーモメータコードであれば、何ビットから構成されてもよい。
図4のエンコーダ回路10Aは、NOR回路21及び22、EXNOR(EXOR回路の出力反転)回路23及び24、AND回路25、OR回路26、及びインバータ27を含む。これらの論理ゲートによって、1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力する論理回路が実現されている。
図5は、図4の第2の実施例のエンコーダ回路10Aについて入出力の真理値表を示す図である。
図5の真理値表には、サーモメータコードの“1”の個数をカウントした値を記載している。図5から分かるように、サーモメータコードの“1”の個数は、「変換誤差を最小にするためにエンコーダ出力として取るべき値」の条件を満足している。図4のエンコーダ回路10Aは、サーモメータコードの“1”の個数を出力するように論理設計されており、これにより1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力する論理回路を実現している。
なおサーモメータコードの“1”の個数が分布範囲の中心値と一致するのは、サーモメータコードが3ビットの場合に特有の現象であり、4ビット以上の場合には当てはまらない。しかし“1”の個数をカウントすることは、サーモメータコードの“0”と“1”をそれぞれ左右に固まるように移動させることによって、仮想的に“0”/“1”境界を1つに定めていることを意味している。サーモメータコードが4ビット以上の場合であっても、“1”の個数をカウントすることで境界を1つに定めることにより、エンコード値を1つの出力値として決定させることができる。
このように第2の実施例においては、サーモメータコードの“1”の個数を出力とする論理回路を単純な構成で実現している。このエンコーダ回路は、従来の回路構成ではサーモメータ/バイナリ変換誤差(エンコーダ出力誤差)が大きかった場合においても、誤差を最小限に抑えることができる。
図6は、本発明によるA/D変換回路の第1の実施例を示す図である。
図6のA/D変換回路30は、エンコーダ回路10と比較器群31を含む。エンコーダ回路10は図2に示されるが、代わりに図4に示されるエンコーダ回路10Aを用いてもよい。比較器群31は、比較器41乃至43を含む。比較器41乃至43は、入力アナログ電位VINを受け取ると共に、それぞれ対応する基準電位VRF1乃至VRF3を受け取る。各比較器41乃至43は、入力アナログ電位VINを対応する基準電位と比較して、その比較結果をサーモメータコードTHM1乃至THM3として出力する。
エンコーダ回路10は、比較器群31から供給されるサーモメータコードTHM1乃至THM3をエンコードして、バイナリコードD0及びD1として出力する。この際、エンコーダ回路10は、1つ又は複数の“0”/“1”″境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力するよう構成されており、異常なサーモメータコード出力エンコード値の誤差を最小限に抑えることが可能である。即ち、比較器41乃至43のオフセットやノイズによる信号揺らぎ等、サーモメータコードに異常が発生する要因があったとしても、誤差を最小限にするようにA/D変換結果を得ることができる。
図7は、本発明によるA/D変換回路の第2の実施例を示す図である。
図7のA/D変換回路50は、サンプル・ホールド回路51及び59、スイッチ回路52、補間回路53、スイッチ制御回路54、比較器群55、エンコーダ回路56、比較器群57、及びエンコーダ回路58を含む。サンプル・ホールド回路51は、入力電圧を所定のタイミングでサンプルしその後ホールドする個々のサンプル・ホールド回路61乃至63を含む。スイッチ回路52は、スイッチ制御回路54により制御されるスイッチ64乃至67を含む。補間回路53は、スイッチ回路52により選択されたサンプル電圧を増幅するための差動増幅器68及び69、及び同電圧を補間するための抵抗ラダーを含む。
比較器群55及び57は比較器群31と同一の構成でよく、エンコーダ回路56及び58はエンコーダ回路10又は10Aと同一の構成でよい。比較器群55及びエンコーダ回路56からなるA/D変換部分が、入力アナログ電位VINをA/D変換した結果の上位2ビットDO1及びDO2を出力し、比較器群57及びエンコーダ回路58からなるA/D変換部分が、A/D変換結果の下位2ビットDO3及びDO4を出力する。
まずサンプル・ホールド回路51が、基準電位VRF1乃至VRF3と入力アナログ電位VINとをサンプルして保持する。保持された基準電位VRF1乃至VRF3と入力アナログ電位VINとの大小を比較器群55により比較し、エラー訂正可能な本発明のエンコーダ回路56を用いて上位のパイナリ信号DO1及びDO2を得る。
このバイナリ信号DO1及びDO2に応答して、スイッチ制御回路54がスイッチ回路52のスイッチ群を制御する。比較器群55からスイッチ制御回路54への制御信号が生成される間、サンプル・ホールド回路59はサンプル・ホールド回路51のホールド電圧をサンプルする。スイッチ制御回路54の信号が出力されるタイミングで、サンプル・ホールド回路59がホールド電圧を出力するように構成することによって、“0”/“1”境界に対応する2組のアナログ信号がサンプル・ホールド回路51から補間回路53に伝達される。例えば、VRF1とVRF2の間にVINが位置する場合には、VRF1とVINを差動増幅器68に接続するようにスイッチ64及び65が制御されると共に、VRF2とVINを差動増幅器69に接続するようにスイッチ66及び67が制御される。
補間回路53は、選択された2組のアナログ信号を増幅した後に、4等分に分圧する。上記例のように、下位2ビット(4階調)を得る場合には、VRF1とVRF2の間を4等分する。分圧された電圧は、比較器群57に供給されて、比較動作が実行される。この比較結果を示すサーモメータコードを、エラー訂正可能な本発明のエンコーダ回路58を用いてエンコードすることで、下位のパイナリ信号DO3及びDO4を得る。
図8は、本発明によるA/D変換回路の第3の実施例を示す図である。図8において、図7と同一の構成要素は同一の番号により参照し、その説明は省略する。
図8のA/D変換回路70は、サンプル・ホールド回路71及び77、スイッチ回路72、補間・補外回路73、スイッチ制御回路74、比較器群55、エンコーダ回路56、比較器群75、及びエンコーダ回路76を含む。サンプル・ホールド回路71は、入力電圧を所定のタイミングでサンプルしその後ホールドする個々のサンプル・ホールド回路81乃至85を含む。スイッチ回路72は、スイッチ制御回路74により制御されるスイッチ91乃至98を含む。補間回路73は、スイッチ回路72により選択されたサンプル電圧を増幅するための差動増幅器101乃至104、及び同電圧を補間・補外するための抵抗ラダーを含む。各差動増幅器の出力間を4Rの抵抗で分圧した構成となっている。
図8のA/D変換回路70がバイナリコードを生成するための各回路の動作は、図7のA/D変換回路50の各回路の動作と基本的な部分については同様である。但し第8のA/D変換回路70においては、異常なサーモメータコードが生成され誤った上位ビットDO1及びDO2が生成された場合であっても、正しいエンコード出力が得られるように構成されている。この目的のために、補間・補外回路73には補外機能が設けられ、またエンコーダ回路76は補外を考慮した構成となっている。
以下の説明において、VRF1<VIN<VRF2であり、且つVRF2の近傍にVINがある状態であるとする。この場合、サンプル・ホールド回路71の出力電圧の正負、及び比較器群55の比較結果は、
(Vs4,Vs3,Vs2,Vs1,Vs0)=(−,−,−,+,+)
(Vc13,Vc12,Vc11)=(−,−,+)
となる。従って、比較器群55の出力サーモメータコードは001となる。この場合、エンコーダ回路56のエンコード出力は10進数で表現すれば1となり、2進数(DO1,DO2)で表現すれば01である。
このエンコーダ回路56の出力に基づいて、スイッチ制御回路74がスイッチ回路72を制御し、補間・補外回路73への入力は以下のようになる。
(Vi4,Vi3,Vi2,Vi1)=(Vs3,Vs2,Vs1,Vs0)=(−,−,+,+)
このように、正常動作の場合に中央にある2つの差動増幅器102及び103の入力Vi2及びVi3が、プラスマイナスの境界に一致するように、スイッチ制御回路74によりスイッチ回路72が制御される。
この例の場合、VRF2とVRF1との間でVRF2の近傍にVINがあると仮定しているので、
(Vc24,Vc23,Vc22,Vc21,Vc20)=(−,+,+,+,+)
となる。
図9は、本発明の原理に基づく補外を考慮したエンコーダ回路76の真理値表を示す図である。図9を参照して、上記の例の場合はケース2に対応し、エンコーダ回路76の出力は10進数で表現すれば3であり、2進数で表現すれば011となる。
従って、多段型A/D変換器70の出力としては、0100+0011=0111を得る。
以上の説明は、サーモメータコードが正常に得られた場合に対応する。以下に、サーモメータコードが以上であった場合を説明する。
上記同様に、サンプル・ホールド回路71の出力電圧の正負、及び比較器群55の比較結果は、
(Vs4,Vs3,Vs2,Vs1,Vs0)=(−,−,−,+,+)
(Vc13,Vc12,Vc11)=(−,−,+)
であるが、比較器群55の出力サーモメータコードが001でなく101となった場合を想定する。図3の真理値表から分かるように、エンコーダ回路56のエンコード出力は10進数で表現すれば2となり、2進数(DO1,DO2)で表現すれば10である。
このエンコーダ回路56の出力に基づいて、スイッチ制御回路74がスイッチ回路72を制御し、補間・補外回路73への入力は以下のようになる。
(Vi4,Vi3,Vi2,Vi1)=(Vs4,Vs3,Vs2,Vs1)=(−,−,−,+)
即ち、2進数10に基づいてスイッチ制御したために、前述の正常動作時(2進数01のバイナリコードの場合)よりも、1つ上位に位置する4つの電位が接続されることになる。
この場合、Vi3及びVi2が共に“−”であるので、
(Vc24,Vc23,Vc22,Vc21,Vc20):(−,−,−,−,−)
となる。図9を参照して、上記の例の場合はケース10に対応し、エンコーダ回路76の出力は10進数で表現すれば“−1”であり、2進数で表現すれば111(補数表現で−1)となる。
従って、多段型A/D変換器70の出力としては0100−0001=0111を得ることができる。このように、異常なサーモメータコードが生成された場合であっても、多段型A/D変換器70においては、補外機能によって誤差を補正することができる。±1補正することができる補外回路を用いてエラー補正ができるのは、サーモメータ/バイナリ変換誤差を最小(±1以内)にする本発明によるエンコーダ回路を用いているためである。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
本発明は、一般にA/D変換器等に用いられるエンコーダ回路に関し、詳しくはサーモメータコードをバイナリコードに変換するエンコーダ回路に関する。
デジタル信号処理技術の発達と共に、A/D変換器には高分解能化及び高精度化が要求されている。これらの要求を満たすためには、A/D変換時における誤差の発生を低減することが必要である。
一般にA/D変換器では、入力アナログ電位を複数の比較回路に入力し、それら複数の比較回路によって対応する参照電位と入力電位とを比較する。この参照電位は低い電位から高い電位まで等間隔で割り当てられており、比較器群の出力は、“0・・・0
0 0 1 1 1・・・1”のように、下位の比較器出力は“1”であり、下位から上位へ向かう途中の比較器以降の出力は“0”となる。このようなコードは、サーモメータ(温度計)コードと呼ばれる。
0 0 1 1 1・・・1”のように、下位の比較器出力は“1”であり、下位から上位へ向かう途中の比較器以降の出力は“0”となる。このようなコードは、サーモメータ(温度計)コードと呼ばれる。
例えば、サーモメータコードの隣接するビット間の排他的論理和をとることにより、“0”/“1”の境界部にのみ“1”を抽出する。その検出信号を、後続のスイッチマトリクスや増幅器によってバイナリコードに変換することができる。
しかしながらA/D変換器においては、各比較器が有する固有のオフセットのばらつき、高周波で比較器を動作させた場合のクロック信号の遅延差、ノイズによる信号揺らぎの影響等によって、“0・・・0
0 1 0 1 1 ・・・1”のように、本来1箇所であるべき“0”/“1”の境界が2箇所以上発生することがある。このような場合、“0”/“1”の境界を検出してエンコードするような単純なエンコーダ回路では対応できずに、本来の正しいバイナリコードとはかけ離れたコードが生成されてしまう。
0 1 0 1 1 ・・・1”のように、本来1箇所であるべき“0”/“1”の境界が2箇所以上発生することがある。このような場合、“0”/“1”の境界を検出してエンコードするような単純なエンコーダ回路では対応できずに、本来の正しいバイナリコードとはかけ離れたコードが生成されてしまう。
このようなサーモメータコードエラーが発生した場合でも、A/D変換誤差が大きくならないよう設計されたエンコーダ回路が提案されている(特許文献1)。 このエンコーダ回路では、サーモメータコードの隣接するビット間で排他的論理和をとるので、“0・・・0
0 1 0 1 1 ・・・1”のようなエラーコードが入力された場合には、“0”/“1”の境界として排他的論理和出力の連続3ビットが“1”となる。次に、複数の“1”ビットのうち中央の“1”が境界として有効になるように、スイッチマトリクスで重み付けする。最後に、重み付けされた信号を増幅器により増幅することで“0”/“1”を判定する。これにより、本来の正しいバイナリコードに近いコードが得られるように、エラー訂正することができる。
0 1 0 1 1 ・・・1”のようなエラーコードが入力された場合には、“0”/“1”の境界として排他的論理和出力の連続3ビットが“1”となる。次に、複数の“1”ビットのうち中央の“1”が境界として有効になるように、スイッチマトリクスで重み付けする。最後に、重み付けされた信号を増幅器により増幅することで“0”/“1”を判定する。これにより、本来の正しいバイナリコードに近いコードが得られるように、エラー訂正することができる。
また特許文献2には、サーモメータコードをエンコードするための2分探索変換方法が開示されている。この方法では、中央に位置するビットを境にサーモメータコードを2分割し、中央に位置するビットの“0”/“1”によって2分割したコード中のどの位置に境界があるのかを探索していく。また特許文献3及び特許文献4には、ブール代数によって表現されるサーモメータ/バイナリ変換式に従った変換方法が開示されている。
図1は、3ビットからなるサーモメータコードを上記従来のエンコーダ回路に入力した場合の出力値を示す。ここで、サーモメータコードの3ビットについて、エラーの場合に発生し得る全ての“0”/“1”組み合せを含めて、全体で8つのパターンを示している。
誤りのあるサーモメータが入力された場合、“0”/“1”境界が2つ以上存在するので、何れの境界を正しい境界として扱うかによって、出力エンコード値は異なってくる。例えば、図1に示すケース6の場合であれば、異常なサーモメータコード[0,1,0]は、正しくは[0,1,1]となるべきであったのか、又は[0,0,1]となるべきであったのか、[0,0,0]となるべきであったのか判別できない。このように“0”/“1”境界が2つ以上存在する場合、正しいエンコード値としては複数の値があり得る。これを図1において「エンコーダ出力として取りうる値」として示している。また「エンコーダ出力として取りうる値」が複数存在する場合に、最大値と最小値との差を「距離」として示している。
ケース1、5、7、及び8は、正常なサーモメータコードが入力された場合である。この場合には、何れの従来例も正しいエンコーダ出力を生成する。
ケース3及び6は、入力サーモメータコードが異常であり、エンコーダ出力として3つの候補が考えられる場合である。このときの「距離」は2となる。例えばケース3では、サーモメータコードのビット2とビット3とが異常なパターンを構成している場合である。この入力が正常なサーモメータコードとなるためには、サーモメータコードのビット2とビット3とは[1,0]ではなく、[1,1]又は[0,1]か、[0,0]であるべきだと考えられる。この時、候補として挙げられるエンコーダの出力値はそれぞれ3、2、1である。
従って、ケース3のサーモメータコードが入力された場合、エンコーダの出力値と全ての取り得る出力値との距離を平均的に最小にするためには、取り得るエンコーダの出力値3、2、1の中央値として、エンコーダの出力値を2とするのが好ましい。ケース6の場合も同様に、エンコーダの出力値を1とするのが好ましい。このようにして求められる最適なエンコーダ出力値を「変換誤差を最小にするためにエンコーダ出力として取るべき値」として図1に示している。
またケース2及び4は、エンコーダ出力として4パターンの候補が考えられる場合、すなわち「距離」が3の場合である。例えばケース2では、サーモメータコードのビット1、ビット2、及びビット3が異常なパターンを構成している場合である。この入力が正常なサーモメータコードとなるためには、サーモメータコードは[1,1,0]ではなく、[1,1,1]、[0,1,1]、[0,0,1]、[0,0,0]の何れかであるべきだと考えられる。この時、候補として挙げられるエンコーダの出力値はそれぞれ3、2、1、0である。
従って、ケース2のサーモメータコードが入力された場合、エンコーダの出力値と全ての取り得る出力値との距離を平均的に最小にするためには、取り得るエンコーダの出力値3、2、1、0の中央値として、エンコーダの出力値を2又は1とするのが好ましい。ケース4の場合も同様に、エンコーダの出力値を2又は1とするのが好ましい。
図1において「従来例」として示すのは、特許文献1に記載のエンコーダの出力であり、「他の従来例」として示すのは、特許文献2乃至4に記載のエンコーダの出力である。図1に示されるように、「従来例」においては、ケースによっては出力が不定“X”となる場合がある。また「他の従来例」においては、エンコーダ出力が「エンコーダ出力として取るべき値」とは異なる場合が多い。
このように従来例のエンコーダ回路は、全ての可能なサーモメータコードの組み合せを考慮していないため、エラーが発生した場合にエンコーダ出力の誤差を常に最小にすることができない。
特開平7−95089号公報
特開平8−36466号公報
特開平11−103253号公報
特開2000−134103号公報
以上を鑑みて、本発明は、全ての可能なサーモメータコードの組み合せに対して、エンコーダ出力の誤差を最小にすることが可能なエンコーダ回路及びA/D変換器を提供することを目的とする。
本発明によるエンコーダ回路は、サーモメータコードである複数のビットデータを入力し、前記サーモメータコードに対応するエンコード値を出力するエンコーダ回路であって、前記複数のビットデータのうち“0”と“1”の境界位置について、対応する複数のエンコード値候補の中心値をエンコード値として出力するように前記ビットデータを論理演算することを特徴とする。
上記エンコーダ回路は、正常なサーモメータコードに対しては“0”/“1”境界の位置に対応するエンコード値を出力し、異常なサーモメータコードの場合には、複数の“0”/“1”境界の位置に対応する複数のエンコード値の分布範囲の中心値を正規のエンコード値として出力するように論理構成される。従って、全ての可能なサーモメータ入力パターンに対応でき、如何なる入力パターンに対しても出力が不定状態になることはなく、エンコード出力値の誤差を常に最小にすることができる。
また本発明における別の側面によれば、エンコーダ回路は、サーモメータコードにおける“1”(又は“0”)の個数をエンコード出力とすることを特徴とする。
また本発明におけるA/D変換器は、複数の比較器により入力アナログ電位を複数の基準電位と比較することでサーモメータコードを出力する比較器群と、該比較器群から出力されるサーモメータコードをエンコードする上記エンコーダ回路を含むことを特徴とする。
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
本発明におけるエンコーダ回路は、比較器群等から出力されるサーモメータコードの“0”/“1”境界の位置に対応するエンコード値を出力し、且つ“0”/“1”境界が複数含まれている場合は、それらの境界の位置に対応する複数のエンコード値の分布範囲の中心値を正規のエンコード値とするように設計された論理回路である。
本発明におけるエンコーダ回路は、全ての可能なサーモメータ入力パターンを考慮して論理設計されるので、如何なる入力パターンに対しても出力が不定状態になることはない。また異常なサーモメータコードの場合には、複数の“0”/“1”境界の位置に対応する複数のエンコード値の分布範囲の中心値を正規のエンコード値とするので、エンコード出力値の誤差を最小にすることができる。
図2は、本発明によるエンコーダ回路の第1の実施例の構成の一例を示す図である。
図2のエンコーダ回路10は、3ビットのサーモメータコードをバイナリ値に変換して出力する回路である。説明の便宜上、入力サーモメータコードが3ビットである場合について示すが、本発明は入力サーモメータコードのビット数について限定されるものではなく、複数のビットからなるサーモメータコードであれば、何ビットから構成されてもよい。
図2のエンコーダ回路10は、EXNOR(EXOR回路の出力反転)回路11、AND回路12及び13、NOR回路14、OR回路15及び16、及びインバータ17を含む。入力信号THM1〜THM3は、入力サーモメータコードのビット1〜ビット3に対応する。出力D0及びD1は、サーモメータコードをバイナリコードに変換したエンコーダ出力である。
図2に示される複数の論理ゲートによって、1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力する論理回路が実現されている。なお図2のエンコーダ回路10においては、中心値が2つある場合には、大きい方の中心値を出力するよう構成されている。これは大きい方の中心値である必要はなく、小さい方の中心値を出力するように構成してもよい。大きい方又は小さい方の何れか一方が他方より好ましい理由はない。
図3は、図2の第1の実施例のエンコーダ回路10について入出力の真理値表を示す図である。
図3の真理値表には、入力サーモメータコードを構成する3ビットについて、8つの全ての“0”/“1”の組み合せを示し、その8つの組み合せについて図2のエンコーダ回路10の出力を示している。また図1の場合と同様に、「変換誤差を最小にするためにエンコーダ出力として取るべき値」を示し、この値とエンコーダ回路10の出力値との差を「サーモメータ/バイナリ変換誤差」として示している。
例えばケース3の場合、“0”/“1”の境界は、ビット1の位置及びビット3の位置に存在する。それら2つの“0”/“1”境界の位置に対応する2つのエンコーダ出力は、1及び3である。従って、これら2つのエンコーダ出力の分布範囲[1−3]の中心値として、エンコーダ回路10の出力は2となる。
またケース2の場合については、“0”/“1”の境界は、ビット0の位置及びビット3の位置に存在する。ここで、ビット0の位置が境界であるとの判断は、“0”であるビット1の下にある仮想的なビット0が“1”であるとの考えによる。これにより、全てゼロのパターン[0,0,0]の時にビット0の位置を境界とすることと整合が取れる。またビット3の位置が境界であるとの判断は、“1”であるビット3の上にある仮想的なビット4が“0”であるとの考えによる。これにより、全て“1”のパターン[1,1,1]の時にビット3の位置を境界とすることと整合が取れる。上記2つの“0”/“1”境界の位置に対応する2つのエンコーダ出力は、0及び3である。これら2つのエンコーダ出力の分布範囲[0−3]の中心値は1又は2であるが、本例では大きい方の中心値を選択してエンコーダ回路10の出力を2とする。
またケース4の場合については、“0”/“1”の境界は、ビット0の位置及びビット3の位置に存在する。それら2つの“0”/“1”境界の位置に対応する2つのエンコーダ出力は、0及び3である。従って、これら2つのエンコーダ出力の分布範囲[0−3]の中心値は1又は2であるが、本例では大きい方の中心値を選択してエンコーダ回路10の出力を2とする。
このように第1の実施例においては、1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力する論理回路を単純な構成で実現している。このエンコーダ回路は、従来の回路構成ではサーモメータ/バイナリ変換誤差(エンコーダ出力誤差)が大きかった場合においても、誤差を最小限に抑えることが可能である。
図4は、本発明によるエンコーダ回路の第2の実施例の構成の一例を示す図である。説明の便宜上、入力サーモメータコードが3ビットである場合について示すが、複数のビットからなるサーモメータコードであれば、何ビットから構成されてもよい。
図4のエンコーダ回路10Aは、NOR回路21及び22、EXNOR(EXOR回路の出力反転)回路23及び24、AND回路25、OR回路26、及びインバータ27を含む。これらの論理ゲートによって、1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力する論理回路が実現されている。
図5は、図4の第2の実施例のエンコーダ回路10Aについて入出力の真理値表を示す図である。
図5の真理値表には、サーモメータコードの“1”の個数をカウントした値を記載している。図5から分かるように、サーモメータコードの“1”の個数は、「変換誤差を最小にするためにエンコーダ出力として取るべき値」の条件を満足している。図4のエンコーダ回路10Aは、サーモメータコードの“1”の個数を出力するように論理設計されており、これにより1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力する論理回路を実現している。
なおサーモメータコードの“1”の個数が分布範囲の中心値と一致するのは、サーモメータコードが3ビットの場合に特有の現象であり、4ビット以上の場合には当てはまらない。しかし“1”の個数をカウントすることは、サーモメータコードの“0”と“1”をそれぞれ左右に固まるように移動させることによって、仮想的に“0”/“1”境界を1つに定めていることを意味している。サーモメータコードが4ビット以上の場合であっても、“1”の個数をカウントすることで境界を1つに定めることにより、エンコード値を1つの出力値として決定させることができる。
このように第2の実施例においては、サーモメータコードの“1”の個数を出力とする論理回路を単純な構成で実現している。このエンコーダ回路は、従来の回路構成ではサーモメータ/バイナリ変換誤差(エンコーダ出力誤差)が大きかった場合においても、誤差を最小限に抑えることができる。
図6は、本発明によるA/D変換回路の第1の実施例を示す図である。
図6のA/D変換回路30は、エンコーダ回路10と比較器群31を含む。エンコーダ回路10は図2に示されるが、代わりに図4に示されるエンコーダ回路10Aを用いてもよい。比較器群31は、比較器41乃至43を含む。比較器41乃至43は、入力アナログ電位VINを受け取ると共に、それぞれ対応する基準電位VRF1乃至VRF3を受け取る。各比較器41乃至43は、入力アナログ電位VINを対応する基準電位と比較して、その比較結果をサーモメータコードTHM1乃至THM3として出力する。
エンコーダ回路10は、比較器群31から供給されるサーモメータコードTHM1乃至THM3をエンコードして、バイナリコードD0及びD1として出力する。この際、エンコーダ回路10は、1つ又は複数の“0”/“1”境界について対応するエンコード値の分布範囲の中心値を正規のエンコード値として出力するよう構成されており、異常なサーモメータコード出力エンコード値の誤差を最小限に抑えることが可能である。即ち、比較器41乃至43のオフセットやノイズによる信号揺らぎ等、サーモメータコードに異常が発生する要因があったとしても、誤差を最小限にするようにA/D変換結果を得ることができる。
図7は、本発明によるA/D変換回路の第2の実施例を示す図である。
図7のA/D変換回路50は、サンプル・ホールド回路51及び59、スイッチ回路52、補間回路53、スイッチ制御回路54、比較器群55、エンコーダ回路56、比較器群57、及びエンコーダ回路58を含む。サンプル・ホールド回路51は、入力電圧を所定のタイミングでサンプルしその後ホールドする個々のサンプル・ホールド回路61乃至63を含む。スイッチ回路52は、スイッチ制御回路54により制御されるスイッチ64乃至67を含む。補間回路53は、スイッチ回路52により選択されたサンプル電圧を増幅するための差動増幅器68及び69、及び同電圧を補間するための抵抗ラダーを含む。
比較器群55及び57は比較器群31と同一の構成でよく、エンコーダ回路56及び58はエンコーダ回路10又は10Aと同一の構成でよい。比較器群55及びエンコーダ回路56からなるA/D変換部分が、入力アナログ電位VINをA/D変換した結果の上位2ビットDO1及びDO2を出力し、比較器群57及びエンコーダ回路58からなるA/D変換部分が、A/D変換結果の下位2ビットDO3及びDO4を出力する。
まずサンプル・ホールド回路51が、基準電位VRF1乃至VRF3と入力アナログ電位VINとをサンプルして保持する。保持された基準電位VRF1乃至VRF3と入力アナログ電位VINとの大小を比較器群55により比較し、エラー訂正可能な本発明のエンコーダ回路56を用いて上位のバイナリ信号DO1及びDO2を得る。
このバイナリ信号DO1及びDO2に応答して、スイッチ制御回路54がスイッチ回路52のスイッチ群を制御する。比較器群55からスイッチ制御回路54への制御信号が生成される間、サンプル・ホールド回路59はサンプル・ホールド回路51のホールド電圧をサンプルする。スイッチ制御回路54の信号が出力されるタイミングで、サンプル・ホールド回路59がホールド電圧を出力するように構成することによって、“0”/“1”境界に対応する2組のアナログ信号がサンプル・ホールド回路51から補間回路53に伝達される。例えば、VRF1とVRF2の間にVINが位置する場合には、VRF1とVINを差動増幅器68に接続するようにスイッチ64及び65が制御されると共に、VRF2とVINを差動増幅器69に接続するようにスイッチ66及び67が制御される。
補間回路53は、選択された2組のアナログ信号を増幅した後に、4等分に分圧する。上記例のように、下位2ビット(4階調)を得る場合には、VRF1とVRF2の間を4等分する。分圧された電圧は、比較器群57に供給されて、比較動作が実行される。この比較結果を示すサーモメータコードを、エラー訂正可能な本発明のエンコーダ回路58を用いてエンコードすることで、下位のバイナリ信号DO3及びDO4を得る。
図8は、本発明によるA/D変換回路の第3の実施例を示す図である。図8において、図7と同一の構成要素は同一の番号により参照し、その説明は省略する。
図8のA/D変換回路70は、サンプル・ホールド回路71及び77、スイッチ回路72、補間・補外回路73、スイッチ制御回路74、比較器群55、エンコーダ回路56、比較器群75、及びエンコーダ回路76を含む。サンプル・ホールド回路71は、入力電圧を所定のタイミングでサンプルしその後ホールドする個々のサンプル・ホールド回路81乃至85を含む。スイッチ回路72は、スイッチ制御回路74により制御されるスイッチ91乃至98を含む。補間回路73は、スイッチ回路72により選択されたサンプル電圧を増幅するための差動増幅器101乃至104、及び同電圧を補間・補外するための抵抗ラダーを含む。各差動増幅器の出力間を4Rの抵抗で分圧した構成となっている。
図8のA/D変換回路70がバイナリコードを生成するための各回路の動作は、図7のA/D変換回路50の各回路の動作と基本的な部分については同様である。但し第8のA/D変換回路70においては、異常なサーモメータコードが生成され誤った上位ビットDO1及びDO2が生成された場合であっても、正しいエンコード出力が得られるように構成されている。この目的のために、補間・補外回路73には補外機能が設けられ、またエンコーダ回路76は補外を考慮した構成となっている。
以下の説明において、VRF1 < VIN < VRF2であり、且つVRF2の近傍にVINがある状態であるとする。この場合、サンプル・ホールド回路71の出力電圧の正負、及び比較器群55の比較結果は、
(Vs4,Vs3,Vs2,Vs1,Vs0)
= (−,−,−,+,+)
(Vc13,Vc12,Vc11)
= (−,−,+)
となる。従って、比較器群55の出力サーモメータコードは001となる。この場合、エンコーダ回路56のエンコード出力は10進数で表現すれば1となり、2進数(DO1,DO2)で表現すれば01である。
(Vs4,Vs3,Vs2,Vs1,Vs0)
= (−,−,−,+,+)
(Vc13,Vc12,Vc11)
= (−,−,+)
となる。従って、比較器群55の出力サーモメータコードは001となる。この場合、エンコーダ回路56のエンコード出力は10進数で表現すれば1となり、2進数(DO1,DO2)で表現すれば01である。
このエンコーダ回路56の出力に基づいて、スイッチ制御回路74がスイッチ回路72を制御し、補間・補外回路73への入力は以下のようになる。
(Vi4,Vi3,Vi2,Vi1)
= (Vs3,Vs2,Vs1,Vs0) = (−,−,+,+)
このように、正常動作の場合に中央にある2つの差動増幅器102及び103の入力Vi2及びVi3が、プラスマイナスの境界に一致するように、スイッチ制御回路74によりスイッチ回路72が制御される。
= (Vs3,Vs2,Vs1,Vs0) = (−,−,+,+)
このように、正常動作の場合に中央にある2つの差動増幅器102及び103の入力Vi2及びVi3が、プラスマイナスの境界に一致するように、スイッチ制御回路74によりスイッチ回路72が制御される。
この例の場合、VRF2とVRF1との間でVRF2の近傍にVINがあると仮定しているので、
(Vc24,Vc23,Vc22,Vc21,Vc20)
= (−,+,+,+,+)
となる。
(Vc24,Vc23,Vc22,Vc21,Vc20)
= (−,+,+,+,+)
となる。
図9は、本発明の原理に基づく補外を考慮したエンコーダ回路76の真理値表を示す図である。図9を参照して、上記の例の場合はケース2に対応し、エンコーダ回路76の出力は10進数で表現すれば3であり、2進数で表現すれば011となる。
従って、多段型A/D変換器70の出力としては、0100+0011=0111を得る。
以上の説明は、サーモメータコードが正常に得られた場合に対応する。以下に、サーモメータコードが以上であった場合を説明する。
上記同様に、サンプル・ホールド回路71の出力電圧の正負、及び比較器群55の比較結果は、
(Vs4,Vs3,Vs2,Vs1,Vs0)
= (−,−,−,+,+)
(Vc13,Vc12,Vc11)
= (−,−,+)
であるが、比較器群55の出力サーモメータコードが001でなく101となった場合を想定する。図3の真理値表から分かるように、エンコーダ回路56のエンコード出力は10進数で表現すれば2となり、2進数(DO1,DO2)で表現すれば10である。
(Vs4,Vs3,Vs2,Vs1,Vs0)
= (−,−,−,+,+)
(Vc13,Vc12,Vc11)
= (−,−,+)
であるが、比較器群55の出力サーモメータコードが001でなく101となった場合を想定する。図3の真理値表から分かるように、エンコーダ回路56のエンコード出力は10進数で表現すれば2となり、2進数(DO1,DO2)で表現すれば10である。
このエンコーダ回路56の出力に基づいて、スイッチ制御回路74がスイッチ回路72を制御し、補間・補外回路73への入力は以下のようになる。
(Vi4,Vi3,Vi2,Vi1)
= (Vs4,Vs3,Vs2,Vs1) = (−,−,−,+)
即ち、2進数10に基づいてスイッチ制御したために、前述の正常動作時(2進数01のバイナリコードの場合)よりも、1つ上位に位置する4つの電位が接続されることになる。
= (Vs4,Vs3,Vs2,Vs1) = (−,−,−,+)
即ち、2進数10に基づいてスイッチ制御したために、前述の正常動作時(2進数01のバイナリコードの場合)よりも、1つ上位に位置する4つの電位が接続されることになる。
この場合、Vi3及びVi2が共に“−”であるので、
(Vc24,Vc23,Vc22,Vc21,Vc20)
= (−,−,−,−,−)
となる。図9を参照して、上記の例の場合はケース10に対応し、エンコーダ回路76の出力は10進数で表現すれば“−1”であり、2進数で表現すれば111(補数表現で−1)となる。
(Vc24,Vc23,Vc22,Vc21,Vc20)
= (−,−,−,−,−)
となる。図9を参照して、上記の例の場合はケース10に対応し、エンコーダ回路76の出力は10進数で表現すれば“−1”であり、2進数で表現すれば111(補数表現で−1)となる。
従って、多段型A/D変換器70の出力としては0100−0001=0111を得ることができる。このように、異常なサーモメータコードが生成された場合であっても、多段型A/D変換器70においては、補外機能によって誤差を補正することができる。±1補正することができる補外回路を用いてエラー補正ができるのは、サーモメータ/バイナリ変換誤差を最小(±1以内)にする本発明によるエンコーダ回路を用いているためである。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
10 エンコーダ回路
Claims (9)
- サーモメータコードを入力として該サーモメータコードにおける1つ又は複数の“0”と“1”の境界位置に対応する1つ又は複数のエンコード値が分布する範囲の中心値をエンコード値として出力するよう論理構成されたことを特徴とするエンコーダ回路。
- 該中心値が2つ存在する場合には大きい方の中心値又は小さい方の中心値の何れか一方をエンコード値として出力するよう論理構成されたことを特徴とする請求項1記載のエンコーダ回路。
- 複数の比較器により入力アナログ電位を複数の基準電位と比較することでサーモメータコードを出力する比較器群と、
該比較器群から出力される該サーモメータコードにおける1つ又は複数の“0”と“1”の境界位置に対応する1つ又は複数のエンコード値が分布する範囲の中心値をエンコード値として出力するよう論理構成されたエンコーダ回路を含むことを特徴とするA/D変換回路。 - 入力アナログ電位と複数の基準電位をサンプルして保持するサンプル・ホールド回路と、
該サンプル・ホールド回路の出力に基づいて、複数の比較器により該入力アナログ電位を該複数の基準電位と比較することでサーモメータコードを出力する第1の比較器群と、
該第1の比較器群から出力される該サーモメータコードにおける1つ又は複数の“0”と“1”の境界位置に対応する1つ又は複数のエンコード値が分布する範囲の中心値をエンコード値として出力するよう論理構成された第1のエンコーダ回路と、
該サンプル・ホールド回路の出力を選択するスイッチ回路と、該第1のエンコーダ回路の出力により該スイッチ回路を制御するスイッチ制御回路と、
該スイッチ回路により選択された該サンプル・ホールド回路の出力間の電圧を補間する補間回路と、
該補間回路の出力に基づいてサーモメータコードを出力する第2の比較器群と、
該第2の比較器群から出力される該サーモメータコードにおける1つ又は複数の“0”と“1”の境界位置に対応する1つ又は複数のエンコード値が分布する範囲の中心値をエンコード値として出力するよう論理構成された第2のエンコーダ回路
を含むことを特徴とするA/D変換回路。 - 該補間回路は補外機能を備え、該第2のエンコーダ回路は補外値に対応するエンコード値を出力するよう論理構成されることを特徴とする請求項4記載のA/D変換回路。
- サーモメータコードを入力として該サーモメータコードにおける“0”の個数及び“1”の個数の何れか一方をエンコード値として出力するよう論理構成されたことを特徴とするエンコーダ回路。
- 複数の比較器により入力アナログ電位を複数の基準電位と比較することでサーモメータコードを出力する比較器群と、
該比較器群から出力される該サーモメータコードにおける“0”の個数及び“1”の個数の何れか一方をエンコード値として出力するよう論理構成されたエンコーダ回路
を含むことを特徴とするA/D変換回路。 - 入力アナログ電位と複数の基準電位をサンプルして保持するサンプル・ホールド回路と、
該サンプル・ホールド回路の出力に基づいて、複数の比較器により該入力アナログ電位を該複数の基準電位と比較することでサーモメータコードを出力する第1の比較器群と、
該第1の比較器群から出力される該サーモメータコードにおける“0”の個数及び“1”の個数の何れか一方をエンコード値として出力するよう論理構成された第1のエンコーダ回路と、
該サンプル・ホールド回路の出力を選択するスイッチ回路と、
該第1のエンコーダ回路の出力により該スイッチ回路を制御するスイッチ制御回路と、
該スイッチ回路により選択された該サンプル・ホールド回路の出力間の電圧を補間する補間回路と、
該補間回路の出力に基づいてサーモメータコードを出力する第2の比較器群と、
該第2の比較器群から出力される該サーモメータコードにおける“1”の個数をエンコード値として出力するよう論理構成された第2のエンコーダ回路
を含むことを特徴とするA/D変換回路。 - 該補間回路は補外機能を備え、該第2のエンコーダ回路は補外値に対応するエンコード値を出力するよう論理構成されることを特徴とする請求項8記載のA/D変換回路。
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