JP2007534255A - デジタル・アナログ変換器における誤差低減改善方法及びこの方法が適用されるデジタル・アナログ変換器 - Google Patents

Abstract

マッピングマトリックスブロックと、アナログ出力信号を組み合わせ形式で提供する信号を供給する複数の選択可能なソースユニットとを備えるデジタル・アナログ変換器（ＤＡＣ）の誤差低減を改善する方法において、アナログ出力信号に変換されるべきデジタル入力信号から得られたマッピング入力信号はマッピングマトリックスブロックへ供給される。マッピングマトリックスブロックでは、マッピング出力信号が、上記マッピング入力信号と、複数の選択可能なソースユニットにおいて生じる誤差から導出されるマッピング制御信号とに応じて生成される。少なくとも１個のマッピング入力信号はある程度の個数のソースユニットのためのマッピング出力信号の実質的に同時的な生成のため適用される。

Description

本発明は、マッピングマトリックスブロックと、アナログ出力信号を組み合わせ形式で提供する信号を供給する複数の選択可能なソースユニットとを備え、アナログ出力信号に変換されるべきデジタル入力信号から得られたマッピング入力信号がマッピングマトリックスブロックへ供給され、マッピング出力信号が上記マッピング入力信号と複数の選択可能なソースユニットにおいて生じる誤差から導出されるマッピング制御信号とに応じて生成される、デジタル・アナログ変換器（ＤＡＣ）において誤差低減を改善する方法に関係する。

上記方法が適用されるデジタル・アナログ変換器は、たとえば、国際公開第０３／０２１７９０号、または、米国特許出願明細書第６，１１８，３９８号から知られ、アナログ出力信号を組み合わせ形式で提供する信号を供給する１組のソースユニットを用いて構成される。通常は、電流源ユニットが適用される。しかしながら、その他のタイプのソースユニット、たとえば、ある程度の抵抗が直列構造で適用される抵抗回路、または、ある程度のキャパシタが並列構造で適用されるキャパシタ回路を使用することが可能である。さらにソースユニットの個数およびタイプは選択できる。しかし、慣習的には１ビットソースユニットを使用し、すなわち、各ソースユニットの出力が取り得る状態は２個に限られ、ソースユニットがどちらの状態であるかは上記ソースユニットを駆動するデジタルコードに依存する。同様に、各ソースユニットのアナログ出力レベルは選択できる。たとえば、次の各ソースユニットのアナログ出力レベルが前のソースユニットのレベルの２倍の大きさであることを意味するフルバイナリセグメンテーションが選択され得る。この場合、ｍビットＤＡＣにはｍ個のソースユニットだけが必要とされる。もう一つの極端な例は、すべてのソースユニットを互いに一致させることであり、フルサーモメーターセグメンテーションと呼ばれる。この場合、ｍビットＤＡＣに、２^ｍ−１個のソースユニットが必要とされる。

実際には、中間的な解決手法が選択され、最小のアナログ出力レベルを生成するソースユニットはバイナリ法に従い、より大きなアナログ出力レベルは同等のソースユニットを用いて構成される。ｍビットＤＡＣでは、このことは、最上位ｎビットがサーモメーターセグメンテーションに従い、最下位（ｍ−ｎ）ビットがバイナリ構造に従うことを意味する。よって、この解決策は、（２^ｎ−１）＋（ｍ−ｎ）個のソースユニットを必要とする。この状況は、「ｎ／（ｍ−ｎ）セグメンテーション」と呼ばれる。

他のソースに対するソースユニットの出力信号の誤差または不一致の結果として、フルバイナリ解決手法はおおよそ使用されない。たとえば、電流源ユニットが使用されるとき、基準ソースユニットの電流の２倍をもつソースユニットを設計する最も簡単な方法は、並列した２個の基準ソースユニットを利用し、１個の新しいソースユニットとして取り扱うことである。しかし、いくつかの物理的要因のため、基準ソースユニットの間には不一致があり、その不一致の重要な部分がランダムである。ランダムな不一致の統計上の結果は、ｋ個の基準ソースユニットを用いて構成された電流源ユニットが、１個の基準電流源ユニットの不一致よりもｋの平方根（ｓｑｒｔ（ｋ））倍大きい不一致を有するということである。

ｍビットフルバイナリ解決手法では、これは、最大電流源ユニット（「ハーフスケール」）の統計的な不一致が最下位ビット（ｌｓｂ）の不一致より２^ｍ−１の平方根倍だけ大きく、すべての他の電流源ユニットの組み合わされた不一致が（２^ｍ−１−１）の平方根倍だけ大きいということを意味する。すなわち、平均して、「ハーフスケール」マイナス最下位１ビットから「ハーフスケール」までの最下位１ビットの変化に起因する誤差は、次のステップの「ハーフスケール」から「ハーフスケール」プラス最下位１ビットまでより、（２^ｍ−１−１＋２^ｍ−１）の平方根、すなわち、約２^１／２ｍ倍だけ大きい。たとえば、ｍ＝１２であるとき、この倍率は約２^６である。これらの誤差を回避するため、好ましくは、部分的なサーモメーターコードが導入されるべきである。たとえば、５／７セグメンテーション（ｍ＝１２およびｎ＝５）において、最悪ケースの最下位ビットステップは、平均して、（２^７−１＋２^７）の平方根、すなわち、約２^４になり、これは、徐々に増加する最下位ビットに対し、統計的ピーク誤差の４倍の低減である。この低減が達成される理由は、１個だけのサーモメーターユニットと、個数が減少したバイナリユニットが変化するからである。

上記のようにサーモメーターセグメンテーションの増加は、漸進的な増加に起因する誤差だけに影響を与え、つまり、ソースユニットの組全体のほんの一部分が希望のコードに達するために変化すべきであるならば、出力の変化の誤差はより小さくなることが期待される。このタイプの誤差は微分非線形性（ＤＮＬ）と呼ばれる。

あるコードにおける不一致の絶対値は変化のないままであり、つまり、「ハーフスケール」コードは、たとえば、ソースの組全体の半分を必要とし、したがって、ｍビットＤＡＣでは、平均絶対不一致は、最下位１ビットの誤差より２^１／２ｍ倍大きい状態のままである。このタイプの誤差は積分非線形性（ＩＮＬ）と呼ばれる。

統計的なランダム誤差の原因となる不一致の他に、動的誤差の原因となる不一致が発生する。個々のソースについて、このことは、このソースユニットの実効的なスイッチング遅延およびデューティサイクルが別のソースユニットと異なるということを意味する。同様に、この場合、増加したサーモメーターコーディングによって低減可能なある種の動的ＤＮＬと、影響されない状態のままの動的ＩＮＬが定義される。

本来的にランダムでなく、系統的である誤差は異なる形で積み重なる。たとえば、ソースユニットが物理的に正方形マトリックスに設置され、製造誤差のため、正確なアナログ出力信号は、ソースユニットがマトリックス内で占める位置に依存すると仮定するならば、誤差の間に空間的依存性があり、したがって、ＤＮＬもある。このような誤差は、たとえば、マトリックスの一方側から反対側へ向かって減少する出力信号の原因となる。ＩＮＬについては、この誤差は、選択されたソースユニットが偶然にこの系統的な誤差を次第に生じるならば、関与するソースの個数と比例的に増加する。この場合、このタイプの誤差は、ランダム誤差に起因する平方根的な増加に対して直線的な増加をもつので、ＩＮＬ誤差を簡単に支配する。このタイプの系統的な誤差に対する効果的な解決手法が存在する。本質的に、方向が未知である直線的な勾配が存在すると考えられる。この場合、この誤差がＩＮＬに与える加算された影響は、マトリックス内で次の各ソースユニットが前のソースユニットの誤差を打ち消すような位置に増分的なソースユニットを設置することにより打ち消される。たとえば、線形誤差を打ち消す簡単な解決手法は、すべての奇数データコードをもつサーモメーターソースが螺旋状に配置され、すべての偶数コードをもつソースが１８０°回転させられた類似した螺旋に配置される、「二重螺旋」配置を使用することである。このようにして、増分的なソースユニットはマトリックスのおおよそ対辺に常に設置される。

静的誤差と動的誤差の両方をＩＮＬに生じさせるランダム不一致誤差を最小化し、さらに系統的な空間誤差を最小化する問題の解決手法は、上記の国際公開第０３／０２１７９０号から知られている。この特許出願は、冒頭の段落に記載されているようなデジタル・アナログ変換器（ＤＡＣ）における誤差低減の方法に関係する。この特許出願に記載された変換器システムでは、個々のソースユニットの誤差が測定され、その後に、処理ユニット内のアルゴリズムを用いて、個々の誤差は、ＤＡＣのＩＮＬ誤差が最小化されるように、オンに切り替えられた一連の電流源ユニットを得るため処理され、或いは、換言すると、処理ユニット内でマッピングマトリックスブロックのためのマッピング制御信号は、オンに切り替えられた電流源ユニットの特に決定された順序および組み合わせが各デジタル入力値と対応するように生成される。同様に、米国特許出願６，１１８，３９８では、マッピング制御信号がＩＮＬ誤差を最小化する目的で導き出される。

従来の方法およびシステムの欠点は、ＩＮＬ誤差だけが最小化され、ＤＮＬ誤差は影響を受けず、その結果、この場合もＤＡＣのＩＮＬの改善が著しく制限されることである。

本発明の目的は、ＤＮＬ誤差を最小化し、同様にＩＮＬが最先端技術のＤＡＣについて大いに改善された非常に正確なデジタル・アナログ変換器を達成することである。

本発明によれば、冒頭の段落に記載されているような方法は、少なくとも１個のマッピング入力信号がある程度の個数のソースユニットのためのマッピング出力信号の実質的に同時的な生成のため適用されることを特徴とする。

すなわち、ある程度の個数のソースユニットは一体的に、「新しい」ソースユニット、すなわち、換言すると、さらなる詳述の観点では、「元のソースユニットの組」を形成しているとみなされる。元のソースユニットのそれぞれは、マッピング出力信号によって制御され、各マッピング入力信号は、マッピング出力信号の生成のため特定のソースユニットの組内のソースユニットに適用される。特定のソースユニットの組に対するソースユニットのメンバーシップは、マッピング制御信号によって決定される。

ソースユニットという用語は、電流源のような厳密なソースだけでなく、アナログ出力信号に影響を与え、アナログ出力信号を得るため使用されるあらゆるさらなるコンポーネント、たとえば、ラッチ、バッファ、スイッチなどに関係することが強調される。あらゆるこれらのコンポーネントは最小化されるべき誤差を取り込む。

特定のソースユニットの組、すなわち、「新しい」ソースユニットは、各組における誤差信号の結果値が最小化されるように形成されるので、ＤＮＬは実質的に最小化され、したがって、ＩＮＬを同様に低減する。増加するデジタル入力信号に対し、累積誤差値が実質的に最小化されるように設定された誤差信号が連続的に選択されるときに実現されるＩＮＬを最小化する従来の処理と組み合わせることにより、特に正確なＤＡＣが達成される。

ユニットソースを異なる方法でソートすることが可能である。したがって、たとえば、ｎが変換されるべきデジタル入力信号のビット数であり、複数個のソースユニットが３＊（２^ｎ−１）個のソースユニットを備えるとき、各組の結果誤差信号が改善されるようなソースユニットの選択により３個のソースユニットの組が形成される、さらに、すべてのソースユニットが互いに同等であることは不要である。しかし、より好ましい方法では、誤差信号の少なくとも一部は、ｋ≦ｎとして、少なくとも１個、２個、４個、．．．、２^ｋ−１個の誤差信号からなる組に配置され、各組は、同時に動作可能である同等のソースユニットの組と対応する。好ましくは、ｋ＜ｎであるとき、さらなる誤差信号は、２^ｋ個の誤差信号からなるさらなる組に配置され、各組は同時に動作可能である同等のソースユニットと対応する。

ｋ＜ｎである場合、ソースユニットの組は、この場合も同様に組み合わされる「新しい」ソースユニットであるとみなされる。２個のソースユニットからなる組だけが形成されるとき、２個のソースユニットからなる組と対応する誤差信号の組は、関連したアナログ出力信号を得るため、誤差信号、好ましくは、２個の誤差信号の組の形成から除外され、かつ、最も正確なソースユニットと対応する最小の誤差信号と組み合わされる。新しいソースは、この場合も、ソースユニットのさらなる組に組み合わされるが、誤差信号の組の形成から除外された誤差信号と対応する元のソースユニットが必要とされるだけでなく、下位順位のソースユニットの組み合わせ毎に、ソースユニットのさらなる組み合わせの後に残るこのような下位順位の組み合わせが必要とされる、という条件に従う。たとえば、新しいソースユニットが２個の元のソースユニットの組み合わせにより形成されるならば、好ましくは最小誤差信号をもつ元のソースユニットだけがさらに必要とされる。これらの新しいソースユニットが４個の元のソースユニットからなるソースユニットに再び組み合わされるとき、同様に２個の元のソースユニットからなる１個の新しいソースユニット、好ましくは、最小結果誤差値をもつ２個のソースユニットからなる新しいソースユニットが必要とされる。

ソースユニットにおいて測定された誤差に基づいて、マッピング制御信号が、たとえば、製造業者によって一旦決定されることは考えられるが、より好ましい方法は、デジタル・アナログ変換器において、どのマッピング入力信号がどの１個または複数個のソースユニットに供給されるかをプログラム的に決定されるときに達成される。その場合、ソースユニットの誤差が時間的に変化するとき、ある程度規則的に誤差測定が行われ、新しいマッピング制御信号の組が決定される、という利点が得られる。

本発明は、マッピングマトリックスブロックと、アナログ出力信号を組み合わせ形式で提供する信号を供給する複数の選択可能なソースユニットとを備え、デジタル入力信号から得られたマッピング入力信号がマッピングマトリックスブロックへ供給され、マッピングマトリックスブロックにおいて、マッピング出力信号が上記マッピング入力信号と複数の選択可能なソースユニットにおいて生じる誤差から導出されるマッピング制御信号とに応じて生成される、ｎビットデジタル信号をアナログ出力信号に変換するデジタル・アナログ変換器（ＤＡＣ）にさらに関係する。デジタル・アナログ変換器は、マッピングマトリックスブロックが、ソースユニットの個数と対応する個数のマッピング制御信号の制御下で、ソースユニットがソースユニットの個数より少ない個数のマッピング入力信号によって操作されるように構成されることを特徴とする。マッピング制御信号は製造業者によって調整され得るが、デジタル・アナログ変換器（ＤＡＣ）がソースユニットに生じる誤差から導出される誤差信号に応答して望ましい瞬間にマッピング制御信号を生成する処理ユニットを備えるならば有利である。

特定の実施形態では、処理ユニットは、上記誤差信号のメモリ手段と、ｋ≦ｎであり、各組が同時に動作可能である実質的に同等のソースユニットの組と対応するときに、誤差信号の少なくとも一部を少なくとも１、２、４、．．．、２^ｋ−１個の誤差信号からなる組に配置するソーティング手段とを備える。好ましくは、ｋ＜ｎであるとき、ソーティング手段は、各組が同時に動作可能であるソースユニットの組と対応する２^ｋ個の誤差信号のさらなる組にさらなる誤差信号を配置する能力を備える。

本発明の上記およびその他の目的と特長は、添付図面と併せて以下の詳細な説明を考慮することによってより明白になるであろう。

図１の知られている実施形態は、デコーダ１と、マッピングマトリックスブロック２と、ある程度の個数の電流源ユニット４およびスイッチ５をもつ複数個の選択可能なソースユニット３と、処理ユニット６とを備える。デコーダにはｎビット入力信号が供給され、レベルゼロを除く２^ｎ−１個の信号レベルをもつサーモメーターコード化された信号に復号化される。複数個のソースユニットは、２^ｎ−１個の実質的に同等の電流源ユニット４を付加的なスイッチ５と共に備える。電流源ユニットが理想的であり、各電流源ユニットが電流Ｉ_０を提供するとき、サーモメーターコード化された信号の増加系列はスイッチを逐次的に閉じることにより出力電流の系列に容易に変換される。そのとき、ソースユニットは出力電流Ｉ_０、２Ｉ_０、３Ｉ_０などの系列を与える。

しかし、実際上、数個の電流源ユニットからの電流は等しくない。このことは、出力電流の理想的な系列が実線によって表され、いくつかのタイプの誤差を含む実際の系列が破線によって表された図２に示されている。誤差は、特にスイッチング遅延またはスイッチング歪みによるＤＣ不一致およびタイミング不一致の形をしている。これらの誤差は複数個のソースユニット３の一部である測定手段によって測定され、測定手段が処理ユニット６の一部を形成してもよいことは明らかであろう。たとえば、上記のような３タイプの誤差の場合に、図３は、ベクトルの形式で結果誤差を示す。誤差ベクトルを処理することにより、変換器の精度は、特に、ソースユニット４が作動される順序を変更することにより改善される。この順序の変更は、おおよそ互いに反対向きであり、長さにそれほど差がない誤差ベクトルの対の選択に基づく。たとえば、図２に示されるようなサーモメーターコード化された信号の増加系列を得るため、最初に、誤差ベクトルＶ１およびＶ２をもつ電流源が逐次的にオンに切り替えられ、その後に、誤差ベクトルＶ３およびＶ４をもつ電流源がオンに切り替えられ、次に、誤差ベクトルＶ５およびＶ６をもつ電流源がオンに切り替えられ、以下同様である。その結果、ある誤差をもつ電流源が作動された後、次に作動される電流源は、類似しているが符号が反対である誤差をもつソースユニットであるので、それぞれのソースユニットが次から次へと作動されるとき、２個の誤差は互いに殆ど打ち消し合い、ＩＮＬが改善されるという効果をもたらす。しかし、ＤＮＬはそのままの状態を保つので、ＩＮＬ改善を制限する。ＤＣ不一致だけの場合に、このことが図４−７を参照してさらに説明される。

図４は、ソースユニット１、２、．．．７を逐次的に作動することによって、レベルゼロを除く７個の信号レベルをもつサーモメーターコード化された信号の増加系列を示す。図２と同じように、実線は理想的な出力電流の系列を表し、実際の系列では、破線がＤＣ不一致誤差を示す。仮想的な例では、一連のソースユニット１、２、．．．７において測定された誤差は、値４、−２、−４、−５、−２、４および４によって表現されると仮定する。累積ＤＣ不一致誤差は図５に示されている（明瞭さのため、図５および６における誤差は図４および７における誤差の２倍の大きさで描かれている。本例における累積値は、値４、２、−２、−７、−９、−５および１によって表現される。最大ＩＮＬ値は９であり、最大ＤＮＬ値は５である。

最大電流をもつソースユニット、すなわち、ソースユニット１の後に、前のソースユニットの誤差と類似するが反対符号である誤差をもつソースユニット、すなわち、ソースユニット４が順番に作動され、次に、最大の電流をもつソースユニット、すなわち、ソースユニット６の後に、前のソースユニットの誤差と類似するが反対符号である誤差をもつソースユニット、すなわち、ソースユニット３が作動され、以下同様に続くとき、ソースユニットは、図６に示されるように、１、４、６、３、７、２および５の順序で作動され、その結果、ＩＮＬが改善される。そのとき、一連のソースユニットにおける誤差は、値４、−５、４、−４、４、−２および−２によって表現され、累積値は４、−１、３、−１、３、１および−１によって表現される。最大ＩＮＬ値は４であり、最大ＤＮＬは依然として値５をとる。

ＤＮＬを改善するためにはさらなる処理が必要であろう。順番に作動される２個のソースユニットを毎回組み合わせることにより、新しい電流源ユニットが形成される。上記の例では、このことは、ソースユニット１および４が常に一緒に作動され、新しい電流源ユニット１’を形成することを意味する。ソースユニット６および３は常に一緒に作動され、新しい電流源ユニット２’を形成し、ソースユニット７および２は常に一緒に作動され、新しい電流源ユニット３’を形成する。残りの最も正確なソースユニット５はそのまま維持される。この状況は図７に示されている。ここで、ソースユニット５だけをオンに切り替えることにより、第１のサーモメーターレベルが達成される。ソースユニット１’をオンに切り替え、ソースユニット５をオフに切り替えることにより、サーモメーターレベル２が達成される。サーモメーターレベル３は、ソースユニット５をオンに切り替え、ソースユニット１’を維持することにより達成され、サーモメーターレベル４は、ソースユニット２’をオンに切り替え、ソースユニット５をオフに切り替え、ソースユニット１’を維持することにより達成され、サーモメーターレベル５は、ソースユニット５をオンに切り替え、ソースユニット１’および２’を維持することにより達成され、サーモメーターレベル６は、ソースユニット３’をオンに切り替え、ソースユニット５をオフに切り替え、ソースユニット１’および２’を維持することにより達成され、サーモメーターレベル７は、ソースユニット５をオンに切り替え、ソースユニット１’、２’および３’を維持することにより達成される。したがって、ソースユニット５は交互にオンとオフに切り替えられる。新しい電流源ユニット１’、２’および３’は、新しい電流源ユニットを形成する個々の電流源ユニットの誤差の平均値と対応する値をもつ誤差を有する。本例では、一連のソースユニット５、１’、２’および３’の誤差は、値−２，−１、０および２によって表現される。一連の出力電流の誤差は、今度は、値−２、−３、−２、０、−２、２および−２によって表現される。最大ＩＮＬおよび最大ＤＮＬは共に３である。

このプロセスは繰り返すことが可能である。ソースユニット１’、２’および３’の誤差の新たな測定に基づいて、これらの新しいソースユニットが再配置され、今度は４個の元のソースユニットからなる新しい電流源ユニットが、それぞれは２個の元の電流源ユニットの一体的な組み合わせである２個の選択された電流源ユニットをオンに切り替えることにより再度形成される。本例では、ソースユニット１’および３’が新しい電流源ユニット１’’を形成するため使用される。ソースユニット５の他に、再度、残りの最も正確な組み合わされた電流源ユニット２’が維持される。今度は、ソースユニット５をオンに切り替えることにより、第１のサーモメーターレベルが達成される。第２のサーモメーターレベルは、ソースユニット５をオフに切り替え、ソースユニット２’をオンに切り替えることにより達成され、サーモメーターレベル３は、ソースユニット５をオンに切り替え、ソースユニット２’を維持することにより達成され、サーモメーターレベル４はソースユニット５および２’をオフに切り替え、ソースユニット１’’をオンに切り替えることにより達成され、サーモメーターレベル５は、ソースユニット５をオンに切り替え、ソースユニット１’’を維持することにより達成され、サーモメーターレベル６は、ソースユニット５をオフに切り替え、ソースユニット６をオンに切り替え、ソースユニット１’’を維持することにより達成され、サーモメーターレベル７は、ソースユニット２’をオンに切り替え、ソースユニット５および１’’を維持することにより達成される。本例では、一連の電流源ユニット５、２’および１’’の誤差は、値−２、０および１によって表現される。一連の出力電流の誤差は、今度は、値−２、０、−２、１、−１、１および−１によって表現される。最大ＩＮＬおよび最大ＤＮＬは共に２である。

このプロセスでは、２回の誤差測定が行われ、さらに、電流源ユニット１’、２’および３’が、４個の元の電流源ユニットの組み合わせが実行される前に再配置されている。しかし、１回目の誤差測定に基づいて、４個の電流源ユニットの組み合わせを直接的に選択することも可能である。

再度、一連の電流源ユニット１、２、．．．、７で測定された誤差が値４、−２、−４、−５、−２、４および４によって表現されると仮定するとき、電流源ユニット１、４、６および３は一体的に、新しい電流源ユニット１’’を直接的に形成し、ソースユニット７および２は新しい電流源ユニット１’を形成し、ソースユニット５は最も正確なソースユニットとして維持される。この場合、一連の電流源ユニット５、１’および１’’における誤差は、値−２、２および−１によって表現され、一連の出力電流の誤差は、値−２、２、−２、−１、−３、１および−１によって表現される。最大ＩＮＬは３であり、最大ＤＮＬは２である。したがって、どの結果が得られるかは、処理ユニット６で使用されるアルゴリズムに依存する。本例では、誤差測定、再配置、および、組み合わせ（ソート）の反復プロセスを適用することが有利であると考えられる。サーモメーターレベルの個数が大きくなるにつれて、この結果はより大きな意味がある。

一般に、最も好ましい形式のプロセスが次の通りである。ｎビットデジタル入力信号と２^ｎ個のサーモメーターレベルに対し、レベル０は除外され、その他の２^ｎ−１個のレベルに対し、処理ユニット６によってマッピングマトリックスブロックに供給されたマッピング制御信号の初期値を用いて、２^ｎ−１個の電流源ユニットの誤差が測定される。測定結果に基づいて、増加するサーモメーターコード化された信号で作動される電流源ユニットの系列は、ＩＮＬが最適に改善されるように再配置される。その後、最も正確な電流源ユニットが除かれ、その他の２^ｎ−２個の電流源ユニットが２^ｎ−１−１個の新しい電流源ユニットに組み合わされる。増加するサーモメーターコード化された信号と対応する一連の出力電流は、最も正確なソースユニットをオンに切り替え、さらに、増加するサーモメーターコード化された信号の各ステップで交互に、最も正確な電流源ユニットをオフとオンに切り替え、増加するサーモメーターコード化された信号の偶数ステップ毎に付加的な新しい電流源ユニットをオンに切り替えることにより得られる。

このプロセスが直ちに、または、新しい誤差測定および組み合わされた電流源ユニットの対を再配置した後に実行されるとき、最も正確なソースユニットおよび最も正確なソースユニットの対は維持されるべきであり、その他は、４個のソースユニットからなる２^ｎ−２−１個の組に組み合わされる。実際には、ｎは十分に大きいので、８若しくは１６個、または、一般に２^ｋ個のソースユニットの組が形成される。後者の一般的な場合、組の個数は２^ｎ−ｋ−１であり、１、２、４、．．．および２^ｋ−１個のソースユニットのさらなる最も正確な組が利用できなければならない。

この一般的な場合、ｋ＜ｎであるとき、２^ｋ個毎の誤差信号の２^ｎ−ｋ−１個の組は、２^ｎ−１個のソースユニットに対する（２^ｎ−ｋ−１）＊２^ｋ＋（１＋２＋４＋．．．＋２^ｋ−１）＝２^ｎ−１個のマッピング制御信号を得るため、１、２、４、．．．および２^ｋ−１個の誤差信号の最も正確な組と組み合わせて適用される。

ｋ＝ｎであるとき、２^ｎ−１個のソースユニットに対する（１＋２＋４＋．．．＋２^ｎ−１）、すなわち、２^ｎ−１個のマッピング制御信号を得るため、１、２、４、．．．、２^ｎ−１個の誤差信号からなる組を使用すれば十分である。この特定の状況では、サーモメーターコーディングは全く不必要である。

両方のケースは、それぞれ図８および９を参照してさらに明らかにされる。両方の図において、マッピングマトリックスブロック２内の点は、単一のマッピング入力信号線がある程度の数のマッピング出力信号線に接続可能であることを示し、マッピング制御信号を用いてどのマッピング入力信号がどの１本または複数本のマッピング出力信号に接続されるかが決定される。

ｍビットデジタル入力信号をアナログ出力信号に変換するデジタル・アナログ変換器の好ましい実施形態では、最上位ｎビットは、上記のようなソースユニットの組に対するマッピング制御信号を得るため処理され、最下位（ｍ−ｎ）ビットはバイナリセグメンテーションでソースユニットを直接的に制御する。バイナリセグメンテーションの例は、ｍ＞ｎ＞ｋに関して与えられ、図８に示されている。

最上位ｎビットから上位（ｎ−ｋ）ビットがデコーダ１に供給され、サーモメーターコード化された信号に変換される。サーモメーターコード化された信号およびｎビットの中の下位ｋビットは、マッピングマトリックスブロック２に対するマッピング入力信号を形成する。本実施形態では、デコーダ１、マッピングマトリックスブロック２、および、複数個のソースユニット３ａは、図１の対応する部品と同じである。複数個のソースユニット３ａは、２^ｎ−１個の電流ユニット４と、複数個のソースユニット３ａ内の別個のソースユニットで生じる誤差と対応する誤差信号を導出する誤差測定手段とを備える。これらの誤差信号は、測定された誤差信号をデジタル信号に変換するため、アナログ・デジタル変換器７へ供給される。アナログ・デジタル変換器７は、たとえば、ΣΔ変換器のタイプでもよく、変換プロセスが高い処理レートで実行されることは重要ではなく、より重要なことは、誤差が正確に測定されることである。誤差信号は、誤差信号が導出された特定のソースユニットを示すアドレスと一緒に、処理ユニット６の一部であるメモリ手段８に記憶される。処理ユニット６は、ソーティング手段９および制御手段１０をさらに備える。ソーティング手段では、誤差信号は、変換器の積分非線形性が最適化されるように再配置される。これは、ｎビットデジタル信号の増加するデジタル値を用いて特定のソースユニットの系列が作動されることを意味する。その後、誤差信号は、最小誤差信号を除いて、同時に動作可能である２個のソースユニットの組み合わせと対応する各組の誤差信号の結果値が実質的に最小化されるように選択された誤差信号の組に配置される。制御手段１０では、マッピング制御信号が生成され、マッピング制御信号を用いて、ｎビットデジタル入力信号のデジタル値が増加すると共に、２個のソースユニットの組が逐次的にオンに切り替えられ、最も正確なソースユニットのオンとオフの切換が交互に行われる。簡単にするため、２個のソースユニットからなる組の形成前に実行された誤差測定に基づいて、４個、８個、．．．の元の電流源により構成された電流源の組と対応するより高次の誤差信号のすべてのさらなる組が形成されると仮定する。デコーダ１の２^ｎ−ｋ−１個の可能性のある出力信号によって、それぞれが２^ｋ個の元のソースユニットからなる２^ｎ−ｋ−１個の新しいソースが制御される。ｎビットのデジタル入力信号のうちの残りの最下位ｋビットによって、１、２、．．．、２^ｋ−１個の元のソースユニットにより構成されるソースユニットが制御される。全体としてｎビットのデジタル信号によって、（２^ｎ−ｋ−１）＊２^ｋ＋（１＋２＋４＋．．．＋２^ｋ−１）＝２^ｎ−１個の元のソースユニットが制御される。しかし、誤差の組における再配置によって、この制御は、（２^ｎ−ｋ−１）＋ｋ個の異なるマッピング入力信号しか必要としない。本実施形態では、最も正確なソースユニットはマッピングマトリックスブロックに供給されたｋビットのうちの最下位ビットによって制御され、２個の元のソースユニットからなる最も正確なソースユニットはマッピングマトリックスブロックに供給されたｋビットのうちの最下位から２番目のビットによって制御され、以下同様であることが仮定されている。

最下位（ｍ−ｎ）ビットは、複数個のソースユニット３ｂのバイナリセグメンテーションと組み合わせて使用される。このことは、次の電流ユニット毎にアナログレベルが前のソースユニットのレベルの２倍の高さであることを意味する。これらの出力信号のうちの最大は、複数個のソースユニット３ａ内のソースユニットのいずれかの出力値の実質的に半分の出力値を有する。たとえば、（ｍ−ｎ）＝３であるとき、複数個のソースユニット３ｂは、最上位ｎビットによって決定された２個のレベルの間のすべての精細な電流レベルがカバーされるように、Ｉ_ｌｓｂ＝１／８＊Ｉ_０の状態で、電流Ｉ_ｌｓｂ、２Ｉ_ｌｓｂおよび４Ｉ_ｌｓｂをオンに切り替えるため、３個の電流源ユニット１１とスイッチ１２を備える。組み合わせ回路１３において、複数個のソースユニット３ａおよび３ｂのアナログ出力信号が変換されるべきｍビットデジタル信号と対応するアナログ信号を提供するために組み合わされる。

図９は、ｎ＝ｋである特定の実施形態を示す。本実施形態は、デコーダ１を取り除き、マッピングマトリックスブロック２を簡略化することにより、図８の実施形態から容易に導出される。このことは、これまでは実際には殆ど行われることがなかったフルバイナリセグメンテーションが適用されることを意味する。複数個のソースユニット３ａにおける誤差の処理と、複数個のソースユニット３ｂにおける（ｍ−ｎ）ビットの処理は、図８の実施形態における処理と同じである。誤差測定および誤差処理に基づいて、マッピング制御信号は、１、２、．．．、２^ｎ−２、２^ｎ−１個の誤差信号により構成される誤差信号の組の形成により導出される。この場合、１、２、．．．、２^ｎ−２、２^ｎ−１個の電流源ユニットの組に再配置された２^ｎ−１個の電流源ユニットは、ｎ個の異なるマッピング入力信号によって制御される。

図８の実施形態では、ｎ＝４かつｋ＝２の場合、５個の異なるマッピング入力信号が１、２および３×４個のソースユニットの組を制御するために必要であり、図９の実施形態では、ｎ＝ｋ＝４であるため、４個の異なるマッピング入力信号が１、２、４および８個のソースユニットの組を制御するために必要である。

本明細書に記載された例は、限定的な意味ではなく例示的な意味で考慮されることが意図されている。様々な変形例が当業者によって特許請求の範囲に記載されたような本発明の範囲を逸脱することなく上記の方法および実施形態になされる。特に、処理ユニットは測定誤差信号の解析および誤差信号の組の形成に関して非常に高度な方法でプログラム的に実現されると共に、かなり簡単であり、ハードウェアで部分的に実現されるので、多数のアルゴリズムが実現可能である。新しいマッピング制御信号が、たとえば、ＤＡＣがオンに切り替えられる毎に、または、新しい誤差測定が実行された後に周期的に生成される。さらに、ＤＮＬの最適化とＩＮＬの最適化に特定の順序がないことに注意すべきである。アルゴリズムは、ＤＮＬとＩＮＬの両方の最適化手順が統合され、誤差信号の再配置と組み合わせの間に実行されるようにすることが可能である。さらに、複数個のソースユニットに存在するソースユニットの個数は、必要とされるソースユニットの個数より多くても構わない。これは、最大誤差をもつソースユニットを使用せずに、たとえば、事前選択段階でそれらを除外する可能性を提供する。図中、シングルエンド電流源が示され、シングルエンド電流源を用いて０と１との間の切り替えが実現されているが、実際にしばしば使用され、たとえば、１と−１との間の切り替えに用いられる差動形式が可能である。

従来技術によるデジタル・アナログ変換器の実施形態を示す図である。 いくつかのタイプの誤差をもつサーモメーターコード化された信号を示す図である。 一部の誤差が現された図である。 ＤＣ不一致誤差だけをもつサーモメーターコード化された信号を示す図である。 図４のサーモメーターコード化された信号のＤＮＬ／ＩＮＬを示す図である。 最新技術文献による測定の適用後の図４のサーモメーターコード化された信号のＤＮＬ／ＩＮＬを示す図である。 本発明を適用することによりサーモメーターコード化された信号を示す図である。 ｋ＜ｎである場合の本発明によるＤＡＣの好ましい実施形態を示す図である。 ｋ＝ｎである場合の本発明によるＤＡＣの特定の実施形態を示す図である。

符号の説明

１ デコーダ
２ マッピングマトリックスブロック
３ ソースユニット
４ 電流源ユニット
５ スイッチ
６ 処理ユニット
７ アナログ・デジタル変換器
８ メモリ手段
９ ソーティング手段
１０ 制御手段
１１ 電流源ユニット
１２ スイッチ
１３ 組み合わせ回路

Claims (19)

1. マッピングマトリックスブロックと、アナログ出力信号を組み合わせ形式で提供する信号を供給する複数の選択可能なソースユニットとを備え、前記アナログ出力信号に変換されるべきデジタル入力信号から得られたマッピング入力信号が前記マッピングマトリックスブロックへ供給され、マッピング出力信号が前記マッピング入力信号と前記複数の選択可能なソースユニットにおいて生じる誤差から導出されるマッピング制御信号とに応じて生成される、デジタル・アナログ変換器（ＤＡＣ）における誤差低減を改善する方法であって、
   少なくとも１個の前記マッピング入力信号がある程度の個数のソースユニットのための前記マッピング出力信号の実質的に同時的な生成のため適用されることを特徴とする方法。
2. マッピング入力信号がそれぞれ同時に動作可能である少なくとも１、２、４、．．．、２^ｋ−１個の同等のソースユニットからなる組を制御することを特徴とする、請求項１に記載の方法。
3. マッピング入力信号がそれぞれ同時に動作可能である２^ｋ個のソースユニットからなる１個以上のさらなる組を制御することを特徴とする、請求項２に記載の方法。
4. どのマッピング入力信号がどのソースユニットまたはどの制御ユニットの組を制御するかがプログラム的に決定されることを特徴とする、請求項１、２または３に記載の方法。
5. 前記ソースユニットの個数に対応するマッピング制御信号の個数がプログラム的に決定されることを特徴とする、請求項４に記載の方法。
6. 誤差信号が前記ソースユニットにおいて生じる前記誤差から導出され、
   ｋ≦ｎであるとき、前記誤差信号の少なくとも一部が少なくとも１、２、４、．．．、２^ｋ−１個の誤差信号からなる組に配置され、各組が実質的に同等のソースユニットの組と対応することを特徴とする、
   ｎビットデジタル入力信号をアナログ出力信号に変換する請求項１から５のいずれか一項に記載の方法。
7. さらなる誤差信号が２^ｋ個の誤差信号のさらなる組に配置され、各組が実質的に同等のソースユニットの組と対応することを特徴とする、請求項６に記載の方法。
8. デジタル入力信号が増加すると共に、前記誤差信号の組は、各組における前記誤差信号の結果値と累積誤差値の両方が実質的に最小化されるように選択されることを特徴とする、請求項６または７に記載の方法。
9. 前記マッピング入力信号の少なくとも一部が前記デジタル入力信号の最上位（ｎ−ｋ）ビットをサーモメーターコード化することにより得られることを特徴とする、請求項６から８のいずれか一項に記載の方法。
10. ２^ｋ個のソースユニットからなる少なくとも２^ｎ−ｋ−１個の組と、少なくとも１、２、４、．．．および２^ｋ−１個のソースユニットからなる組が、前記アナログ出力信号を生成するため利用可能であることを特徴とする、請求項６から９のいずれか一項に記載の方法。
11. ２^ｎ−１個の別個のソースユニットにおける誤差の測定後、マッピング制御信号がｋ＝１の値に対して生成され、その後、ｋのステップが増加すると共に、２^ｋ個のソースユニットからなる２^ｎ−ｋ−１個の組における誤差の測定後毎にマッピング制御信号がｋ＝２、３、．．．の値に対して生成されることを特徴とする、請求項１０に記載の方法。
12. デジタル・アナログ変換器（ＤＡＣ）における誤差低減を改善する方法であって、
    ｍビットデジタル入力信号の最上位ｎビットが請求項１から１１のいずれか一項に記載の方法を適用することにより処理され、
    最下位（ｍ−ｎ）ビットが互いに対してすべて２倍の大きさである出力信号を供給するソースユニットに制御信号として適用され、最も大きい出力信号が請求項１から１１のいずれか一項に記載のソースユニットのうちの１個の出力値の実質的に半分の出力値を有し、前記出力信号が互いに組み合わされてアナログ出力信号を提供することを特徴とする方法。
13. 請求項１から１２のいずれか一項に記載の方法が適用されるデジタル・アナログ変換器（ＤＡＣ）。
14. マッピングマトリックスブロックと、アナログ出力信号を組み合わせ形式で提供する信号を供給する複数の選択可能なソースユニットとを備え、デジタル入力信号から得られたマッピング入力信号が前記マッピングマトリックスブロックへ供給され、前記マッピングマトリックスブロックにおいて、マッピング出力信号が前記マッピング入力信号と前記複数の選択可能なソースユニットにおいて生じる誤差から導出されるマッピング制御信号とに応じて生成される、ｎビットデジタル信号を前記アナログ出力信号に変換するデジタル・アナログ変換器（ＤＡＣ）であって、
    前記マッピングマトリックスブロックが、前記ソースユニットの個数と対応する個数の前記マッピング制御信号の制御下で前記ソースユニットが前記ソースユニットの個数より少ない個数の前記マッピング入力信号によって作動されるように構成されることを特徴とする、デジタル・アナログ変換器（ＤＡＣ）。
15. 処理ユニットが、前記ソースユニットにおいて生じる誤差から導出された誤差信号に応じて前記マッピング制御信号を生成するため設けられていることを特徴とする、請求項１４に記載のデジタル・アナログ変換器（ＤＡＣ）。
16. 前記処理ユニットが、メモリ手段と、ｋ≦ｎの場合に前記誤差信号の少なくとも一部を少なくとも１、２、４、．．．、２^ｋ−１個の誤差信号からなる組に配置するソーティング手段とを備え、各組が同時に動作可能である実質的に同等のソースユニットの組と対応することを特徴とする、請求項１５に記載のデジタル・アナログ変換器（ＤＡＣ）。
17. 前記ソーティング手段がさらなる誤差信号を２^ｋ個の誤差信号からなるさらなる組に配置する能力を備え、各組が同時に動作可能である実質的に同等のソースユニットの組と対応することを特徴とする、請求項１６に記載のデジタル・アナログ変換器。
18. 前記マッピング入力信号の少なくとも一部を得るため、前記ｎビットデジタル入力信号の最上位（ｎ−ｋ）ビットをサーモメーターコード化された信号に変換するデコーダが設けられていることを特徴とする、請求項１７に記載のデジタル・アナログ変換器（ＤＡＣ）。
19. mビットデジタル入力信号のうちの最上位ｎビットを請求項１４から１８のいずれか一項に記載のデジタル・アナログ変換器を用いて変換するデジタル・アナログ変換器（ＤＡＣ）であって、
    最下位（ｍ−ｎ）ビットに応じて、互いに対してすべて２倍の大きさである出力信号を供給するさらなる複数の選択可能なソースユニットが設けられ、最も大きい出力信号が請求項１４から１９のいずれか一項に記載のソースユニットのうちの１個の出力値の実質的に半分の出力値を有し、前記出力信号が組み合わされた形でアナログ出力信号を提供し、
    前記デジタル・アナログ変換器が前記アナログ出力信号を請求項１４から１８のいずれか一項に記載のデジタル・アナログ変換器の前記出力信号と組み合わせるために組み合わせ回路をさらに備えることを特徴とする、デジタル・アナログ変換器（ＤＡＣ）。

Images