JP5500072B2 - ディジタル・アナログ変換回路 - Google Patents

Description

本発明は、ディジタル・アナログ変換回路に係り、特に所望の出力を精度よく出力可能なディジタル・アナログ変換回路に関する。

高速なシリアル通信回路では伝送波形をイコライズするために、高速かつ高精度なＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応答）フィルタを用いている。近年、このＦＩＲフィルタでは、半導体の微細化に伴う素子のランダムばらつきの増大に伴い、内部のディジタル・アナログ変換回路の精度劣化が問題となっている。図１に関連するＦＩＲフィルタの一例を示す。ディジタル入力９０１は遅延回路９０２〜９０６により遅延され、例えば図２に示すような、それぞれビット幅Ｄだけタイミングの違う遅延データ（データ１〜４）となる。遅延された遅延データのそれぞれが、ディジタル・アナログ変換回路９０７〜９１２に入力される。加算部９１３には、ディジタル・アナログ変換回路９０７〜９１２からの出力が入力され、アナログ出力９１４として出力される。
このとき、ディジタル・アナログ変換回路で発生するアナログ量は素子ばらつきの影響を大きく受ける。そのため出力される波形は、図３に示すように、所望の出力電圧（実線で示す）と実際の出力電圧（破線で示す）のずれが発生し、期待する信号波形の制御が行えないという問題がある。このような精度劣化の問題を解決するための技術として、（１）補正用ディジタル・アナログ変換回路を用いて出力電圧を微調整する技術や、（２）問題となるディジタル・アナログ変換回路を冗長回路として複数用意し、所望の特性を持ったディジタル・アナログ変換回路を選択する技術が用いられてきた。
また特開２０００−１３８５８５号公報（特許文献１）には、演算回路を用いて本来の第１のディジタル信号より小さい値の第２のディジタル信号を生成し、第１及び第２のディジタル信号を選択的にディジタル・アナログ変換回路に入力することでアナログ出力振幅を調整する技術が開示されている。

しかしながら、上記（１）の技術を用いる場合、補正対象となる「ばらつきによる性能変動」の統計的な特性を補正回路の設計時に正確に予測することは困難である。そのため、補正回路には高い精度と広い調整範囲が求められる。このような性能要求によって補正回路の電力／面積の増加が問題となる。また（２）の技術を用いる場合、回路の出力部には冗長回路を含む通常の回路よりも多くの素子が接続されるため負荷容量の増大が回路の高速動作を阻害するという問題がある。また特許文献１に開示された技術を用いた場合、演算回路により第２のディジタル信号を生成し、第１及び第２のディジタル信号を選択することから回路の高速動作を阻害するという問題がある。
このように上記した（１）、（２）の技術や、特許文献１に開示された技術を用いた場合には、新たな問題が発生することから、所望の電圧を精度の良く出力可能な高速ディジタル・アナログ変換回路の開発が望まれている。
本発明の目的は、上述した課題を解決するためになされたものであり、回路が素子ばらつきの影響を受けても、所望の電圧を精度良く出力可能なディジタル・アナログ変換回路を提供することにある。

本発明のディジタル・アナログ変換回路は、異なるタイミングで動作する複数の単位ディジタル・アナログ変換回路の動作タイミングの組み合わせを変えることを特徴とする。
また本発明のディジタル・アナログ変換回路の出力レベル調整方法は、組み合わせ制御回路が、複数の単位ディジタル・アナログ変換回路の動作タイミングを所定の組み合わせにセットし、その組み合わせにおける複数の単位ディジタル・アナログ変換回路の出力信号のエラーレートをエラー検出回路が検出することを前記複数の単位ディジタル・アナログ変換回路の動作タイミングの予想される組み合わせに対して繰り返し実行し、検出されたエラーレートが今までに実行した複数の単位ディジタル・アナログ変換回路の組み合わせにおけるエラーレートより小さい場合には、前記組み合わせ制御回路がエラー信号として記憶することで、エラーレートが最も小さな前記複数の単位ディジタル・アナログ変換回路の組み合わせを求め、前記組み合わせ制御回路が、記憶されたエラーレートの最も小さなエラー信号により複数の単位ディジタル・アナログ変換回路の組み合わせとしてセットすることで、前記ディジタル・アナログ変換回路の出力信号レベルを調整することを特徴とする。

本発明によれば、素子ばらつきによって出力波形が変動しても、所望の出力を精度よく出力可能なディジタル・アナログ変換回路が得られる。

図１は、関連するディジタル・アナログ変換回路により構成されたＦＩＲフィルタのブロック図である。
図２は、遅延回路によるデータ入力の遅延を示すタイミングチャートである。
図３は、素子ばらつきによるＦＩＲフィルタ出力波形の変動の一例を示す図である。
図４は、本発明のディジタル・アナログ変換回路により構成されたＦＩＲフィルタのブロック図である。
図５は、本発明のディジタル・アナログ変換回路により構成されたＦＩＲフィルタの単一ビット応答波形及び動作タイミング制御の一例を示す図である。
図６は、本発明のディジタル・アナログ変換回路内部の単位ディジタル・アナログ変換回路の出力電圧の変動例を示す図である。
図７は、本発明のディジタル・アナログ変換回路の動作タイミング制御の例を示す図である。
図８は、本発明のディジタル・アナログ変換回路の動作タイミング制御の他の例を示す図である。
図９は、本発明のディジタル・アナログ変換回路の動作タイミング制御による素子ばらつきの出力電圧に対する影響の低減効果の一例を示す図である。
図１０は、本発明のディジタル・アナログ変換回路により構成されるＦＩＲフィルタを送信側イコライズ回路に用いたシリアル通信回路のブロック図である。
図１１は、本発明のディジタル・アナログ変換回路により構成されるＦＩＲフィルタを判定帰還型イコライズ回路に用いたシリアル通信回路のブロック図である。

以下、図面を参照して本発明の実施形態について、詳細に説明する。図４には、本発明のディジタル・アナログ変換回路により構成されたＦＩＲフィルタのブロック図を示す。図５には、本発明のディジタル・アナログ変換回路により構成されたＦＩＲフィルタの単一ビット応答波形及び動作タイミング制御の一例を示す。図６には、本発明のディジタル・アナログ変換回路内部の単位ディジタル・アナログ変換回路の出力電圧の変動例を示す。図７には、本発明のディジタル・アナログ変換回路の動作タイミング制御の他の例を示す。図８には、本発明のディジタル・アナログ変換回路の動作タイミング制御の他の例、図９には、図８における素子ばらつきの出力電圧に対する影響の低減効果の一例を示す。図１０には、本発明のディジタル・アナログ変換回路により構成されるＦＩＲフィルタを送信側イコライズ回路に用いたシリアル通信回路のブロック図を示す。図１１には、本発明のディジタル・アナログ変換回路により構成されるＦＩＲフィルタを判定帰還型イコライズ回路に用いたシリアル通信回路のブロック図を示す。
図４に示すＦＩＲフィルタは、遅延回路１０２〜１０５と、単位ディジタル・アナログ変換回路（以下、単位Ｄ／Ａ回路と記載する）１０７〜１１１と、抵抗素子１２０から構成される。遅延回路１０２〜１０５は、それぞれが遅延時間Ｄを有する遅延回路である。初段の遅延回路１０２にはディジタル入力１０１が入力され、その出力は遅延回路１０３に入力され、遅延回路１０３の出力は、遅延回路１０４に入力される。遅延回路１０２〜１０５は縦続接続され、それぞれの遅延回路の出力は次段の遅延回路に入力される。ディジタル入力１０１と、遅延回路１０２〜１０５からのそれぞれの遅延出力とが、ｎ（ｎは自然数）ビットの遅延データ１０６となる。
遅延データ１０６は、ｋ（ｋは自然数）個の単位Ｄ／Ａ回路１０７〜１１１に入力されて、それぞれアナログ信号に変換される。各単位Ｄ／Ａ回路の出力は共通に接続され、互いの出力が抵抗素子１２０で加算され、ディジタル・アナログ変換回路のアナログ出力１１２となる。単位Ｄ／Ａ回路は、セレクタ１１３と電圧電流変換回路１１４から構成される。セレクタ１１３は、それぞれｍ（ｍは自然数）ビットのセレクト信号１１５〜１１９により電圧電流変換回路１１４への入力信号を選択、その動作タイミングを選択する。
本発明のディジタル・アナログ変換回路では、セレクト信号１１５〜１１９を用いて異なるタイミング間で単位Ｄ／Ａ回路の出力を交換することで、所望の単一ビット応答を実現可能な複数の設定を試行する。これらの組み合わせによる動作タイミング制御を試行した後、所望の出力電圧に最も近い出力電圧を得る組み合わせを選択する。また、本発明においては、それぞれの動作タイミングにおける出力値を任意に設定できるように、遅延データ１０６の数（ｎ）と、単位Ｄ／Ａ回路の数（ｋ）は、特に限定されることなく、構成することができる。
本発明のディジタル・アナログ変換回路は、異なるタイミングで動作する複数の単位Ｄ／Ａ回路の出力の組み合わせを選択することで所望の波形を発生させることができる。図５に本発明のディジタル・アナログ変換回路で構成されるＦＩＲフィルタの単一ビット応答と動作タイミング制御の一例を示す。この例では［−２ ６ −３ １］の単一ビット応答を持ったＦＩＲフィルタを実現するために、０〜１１の番号の付いた１２個の単位Ｄ／Ａ回路を用いている。ここで番号０〜１の単位Ｄ／Ａ回路はタイミング０、番号２〜７の単位Ｄ／Ａ回路はタイミング１、番号８〜１０の単位Ｄ／Ａ回路はタイミング２、番号１１の単位Ｄ／Ａ回路はタイミング３のデータを出力する。このようにビット応答［−２ ６ −３ １］にしたがって、複数の単位Ｄ／Ａ回路の動作タイミングが、組み合わされる。
本発明の実施形態例の内部で使用される単位Ｄ／Ａ回路も従来のディジタル・アナログ変換回路同様に素子ばらつきの影響を受けて、それぞれ所望の値とは異なる出力電圧を持っている。図６に単位Ｄ／Ａ回路に対するばらつきの影響の一例を示す。図６に示すように、単位Ｄ／Ａ回路は素子ばらつきの影響を受けて、それぞれ所望の値とは異なる出力電圧を出力し、その出力電圧のばらつきは△Ｖである。従って、仮に図５に示す制御によって波形を出力しても、実際に出力される波形は素子ばらつきの影響によって所望の値から変動する。
そこで、本発明のディジタル・アナログ変換回路では、セレクト信号１１５〜１１９を用いて異なるタイミング間で単位Ｄ／Ａ回路を交換することで、図５の単一ビット応答を実現可能な複数の設定を試行する。図７に１２個の単位Ｄ／Ａ回路を用いて図５と同様の波形を出力する制御の例を示す。図７の左図ではタイミング０では番号０、２の単位Ｄ／Ａ回路、タイミング１では番号１、３〜７の単位Ｄ／Ａ回路、タイミング２では番号８〜１０の単位Ｄ／Ａ回路、タイミング３では番号１１の単位Ｄ／Ａ回路からデータを出力している。図７の右図ではタイミング０では番号０、３の単位Ｄ／Ａ回路、タイミング１では番号１、４〜８の単位Ｄ／Ａ回路、タイミング３では番号２、９〜１０の単位Ｄ／Ａ回路、タイミング４では番号１１の単位Ｄ／Ａ回路からデータを出力している。このようにセレクト信号を用いてセレクタを設定することで、それぞれのタイミングで動作する単位Ｄ／Ａ回路の組み合わせを、自由に、かつ任意の組み合わせとすることができる。
これらの例を含めて図５と同一の波形を出力する制御の数は１２個の単位Ｄ／Ａ回路の組み合わせとして、次の数式（１）で計算され５５４４０通りとなる。

本発明では、このように同一波形を得る複数の組み合わせを試行し、所望の出力電圧に最も近い出力電圧を得る組み合わせを選択することで、素子ばらつき影響が最も抑えられた出力波形を得ることができる。
図８、９を用いて本発明の効果の一例を示す。図８では１２個の単位Ｄ／Ａ回路を用いて［０ １ １ ０］の単一ビット応答で表されるＦＩＲフィルタを構成する例である。図９には、この［０ １ １ ０］の単一ビット応答において、単位Ｄ／Ａ回路の動作タイミングの制御を用いた場合（適用後）と、用いない場合（適用前）の出力振幅のばらつき量を示している。図９の横軸は、図８のタイミング１とタイミング２における［１］出力同士の差分（△Ｖ）、縦軸には、その度数を示す。分布Ａは、本発明の単位Ｄ／Ａ回路の組み合わせを変えた場合（適用後）であり、分布Ｂは、本発明の適用前における出力同士の差分（△Ｖ）の分布を示している。
動作タイミングの制御を行い、単位Ｄ／Ａ回路の組み合わせを変えた場合（適用後）には、ほぼ出力差分が零を中心として小さなばらつきの分布Ａであり、適用前の分布Ｂに比較して、そのばらつきが大幅に低減されている。このように、単位Ｄ／Ａ回路の動作タイミングの制御を行わない場合と比較して、動作タイミングの制御を行うことで、ばらつきの標準偏差が１／２００に低減されていることが分かる。このようにセレクト信号を用いてセレクタを設定することで、それぞれのタイミングで動作する単位Ｄ／Ａ回路の組み合わせを、素子ばらつき影響が最も抑えられた出力波形を得られる組み合わせとすることができる。単位Ｄ／Ａ回路の組み合わせを最適化することで、ディジタル・アナログ変換回路の出力を調整し、所望の出力波形に近い波形とすることができる。
図１０は本発明のディジタル・アナログ変換回路により構成されるＦＩＲフィルタを送信側のイコライズ回路として用いたシリアル通信回路のブロック図である。データ入力７０１は送信回路７０２内のパラレルシリアル変換回路７０３によりシリアル変換された後、ＦＩＲフィルタ７０４を通して伝送信号７０６として伝送媒体７０５に出力される。伝送信号７０６は受信回路７０７内の判別回路７０８により判別された後、シリアルパラレル変換回路７１４によりパラレル化され、データ出力７０９となる。
ここで組み合わせ制御回路７１０を用いてＦＩＲフィルタ７０４への素子ばらつきの影響を除去する。データ入力７０１に擬似ランダムパターンなどの既知のデータを用いると共に、セレクタ信号７１１を所望の電圧出力を得る複数の組み合わせの中の１つに設定する。ここで所望の電圧出力は従来技術であるＳｉｇｎ−Ｓｉｇｎ ＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）などを用いたＦＩＲフィルタの調整手段により得られる。受信側ではエラー検出回路７１２を用いて伝送信号７０６を評価する。その結果をエラー信号７１３として組み合わせ制御回路７１０にフィードバックする。以上の仕組みによって、ＦＩＲフィルタ７０４における素子ばらつきの影響が最も小さい、最も良好なエラー特性を持ったセレクタ信号７１１を選択することが可能となる。
次に、ディジタル・アナログ変換回路の出力を所望の出力波形に近づけるための単位Ｄ／Ａ回路の組み合わせを求め、ディジタル・アナログ変換回路の出力レベルを調整する方法を、より詳細に説明する。まず、組み合わせ制御回路が、複数の単位Ｄ／Ａ回路の動作タイミングを第１の組み合わせにセットする。第１の組み合わせにセットされた複数の単位Ｄ／Ａ回路が入力された擬似テストパターンをそれぞれ変換し、ディジタル・アナログ変換回路から出力信号として出力する。エラー検出回路が出力信号のエラーレートを検出し、第１のエラー信号として組み合わせ制御回路に送出し、組み合わせ制御回路が第１のエラー信号を記憶する。
順次、複数の単位Ｄ／Ａ回路の動作タイミングをエラーレートが得られた組み合わせと異ならせた組み合わせにセットし、その出力波形のエラーレートを検出し、組み合わせ制御回路に記憶する。このように予想される全ての単位Ｄ／Ａ回路の動作タイミングの組み合わせにおけるエラーレートを調べ、組み合わせ制御回路に記憶する。組み合わせ制御回路が、記憶されたエラー信号のなかからエラーレートの最も少ないエラー信号を選択する。エラーレートの少ないエラー信号により複数の単位Ｄ／Ａ回路の組み合わせにセットすることで、ディジタル・アナログ変換回路の出力レベルを、所望の出力レベルに近い出力レベルに調整することが可能となる。
また上記においては、全ての単位ディジタル・アナログ変換回路の動作タイミングの組み合わせにおけるエラーレートを検出した。しかし、エラーレートを検出される組み合わせは特に限定されない。予想される組み合わせとして、例えばＳｉｇｎ−Ｓｉｇｎ ＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）などの手法を用いて係数を求め、エラーレートが低いと予想される単位Ｄ／Ａ回路の組み合わせのエラーレートのみを検出してもよい。さらに上記においては、全てのエラー信号を記憶させ、そのなかのエラーレートの最も小さなエラー信号を選択した。しかし、検出したエラーレートが記憶されているエラー信号よりも小さい場合に、組み合わせ制御回路のエラー信号を、そのエラーレートの小さなエラー信号に更新して、記憶させる方法としても良い。この場合にはエラーレートの最も小さなエラー信号のみが記憶されることになる。
図１１は本発明の実施形態例により構成されるＦＩＲフィルタを受信側の判定帰還型イコライズ回路として用いたシリアル通信回路のブロック図である。データ入力８０１は送信回路８０２内のパラレルシリアル変換回路８０３によりシリアル変換された後、出力バッファ８０４を通して伝送信号８０６として伝送媒体８０５に出力される。伝送信号８０６は受信回路８０７内の判別回路８０８により判別された後、シリアルパラレル変換回路８１７によりパラレル化され、データ出力８０９となる。
ここで組み合わせ制御回路８１０を用いて判定帰還型イコライズ回路８１１内部のＦＩＲフィルタ８１２への素子ばらつきの影響を除去する。データ入力８０１に擬似ランダムパターンなどの既知のデータを用いると共に、セレクタ信号８１３を所望の電圧出力を得る複数の組み合わせの中の１つに設定する。その際のイコライズ信号８１４をエラー検出回路８１５により評価する。その結果をエラー信号８１６として組み合わせ制御回路８１０にフィードバックする。以上の仕組みによって、ＦＩＲフィルタ８１２における素子ばらつきの影響が最も小さい、最も良好なエラー特性を持ったセレクタ信号８１３を選択することが可能となる。このようにシリアル通信回路の受信側に使用されたＦＩＲフィルタにおいても、送信側に使用された場合と同様に、単位Ｄ／Ａ回路の組み合わせによりエラーレートを求めることができる。複数の単位Ｄ／Ａ回路の組み合わせを最適化し、ディジタル・アナログ変換回路の出力レベルを、所望の出力レベルに近い出力レベルに調整することが可能となる。
本発明のディジタル・アナログ変換回路では、セレクタ信号を用いて異なるタイミング間で単位Ｄ／Ａ回路の出力を交換することで、所望の単一ビット応答を実現可能な複数の設定を試行する。これらの組み合わせによる動作タイミング制御を試行した後、所望の出力電圧に最も近い出力電圧を得る組み合わせを選択する。複数の単位Ｄ／Ａ回路の組み合わせを選択し、ディジタル・アナログ変換回路の出力レベルを、所望の出力レベルに近い出力レベルに調整することが可能となる。
本発明によれば、異なるタイミングで動作する複数の単位ディジタル・アナログ回路の動作タイミングの組み合わせを変えることで素子ばらつきの影響を除去することができるディジタル・アナログ回路が得られる。このディジタル・アナログ変換回路は、複数の単位ディジタル・アナログ変換回路の動作タイミングが組み合わせ制御回路により制御することができる。その組み合わせ制御回路の制御は、信号のエラーレートに基づいて行うことができる。
本発明におけるディジタル・アナログ変換回路と、入力信号を一定時刻だけ遅延させる複数の遅延回路と、を備え、複数の単位ディジタル・アナログ変換回路は入力信号や複数の遅延回路からの出力を切り替えて入力され、複数の単位ディジタル・アナログ変換回路からの出力を加算し、出力とするＦＩＲフィルタとすることができる。
また、本発明のディジタル・アナログ変換回路を用いたＦＩＲフィルタを、シリアル通信回路における送信回路や、受信回路のＦＩＲフィルタとして利用することができる。さらにシリアル通信回路における受信回路の判定帰還型イコライズ回路内部のＦＩＲフィルタとして利用することもできる。
本発明のディジタル・アナログ変換回路では、セレクタ信号を用いて異なるタイミング間で単位Ｄ／Ａ回路の出力を交換することで、所望の単一ビット応答を実現可能な複数の設定を試行する。これらの組み合わせによる動作タイミング制御を試行した後、所望の出力電圧に最も近い出力電圧を得る組み合わせを選択する。複数の単位Ｄ／Ａ回路の組み合わせを選択し、ディジタル・アナログ変換回路の出力レベルを、所望の出力レベルに近い出力レベルに調整することが可能となる。このように構成回路が素子ばらつきの影響を受けても、所望の電圧を精度の良く出力可能なシリアル通信回路向け高速ディジタル・アナログ変換器が得られる。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記の実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。
この出願は、２００８年８月２２日に出願された日本出願特願２００８−２１３６０６号を基礎とする優先権を主張し、その開示の全てをここに取り込むものである。

１０１ ディジタル入力
１０２〜１０５ 遅延回路
１０６ 遅延データ
１０７〜１１１ 単位ディジタル・アナログ変換回路
１１２ アナログ出力
１１３ セレクタ
１１４ 電圧電流変換回路
１１５〜１１９ セレクト信号
１２０ 抵抗素子
７０１、８０１ データ入力
７０２、８０２ 送信回路
７０３、８０３ パラレルシリアル変換回路
７０４、８１２ ＦＩＲフィルタ
７０５、８０５ 伝送媒体
７０６、８０６ 伝送信号
７０７、８０７ 受信回路
７０８、８０８ 判別回路
７０９、８０９ データ出力
７１０、８１０ 組み合わせ制御回路
７１１、８１３ セレクタ信号
７１２、８１５ エラー検出回路
７１３、８１６ エラー信号
７１４、８１７ シリアルパラレル変換回路
８０４ 出力バッファ
８１１ 判定帰還型イコライズ回路
８１４ イコライズ信号
９０１ ディジタル入力
９０２〜９０６ 遅延回路
９０７〜９１２ ディジタル・アナログ変換回路
９１３ 加算部
９１４ アナログ出力

Claims (6)

1. 所定ビット数のデータを受けて個別に動作し、互いに同一の特性を有するとは限らない予め定められた数の単位ディジタル／アナログ変換回路と、前記データのタイミング毎に、同時に動作する前記単位ディジタル／アナログ変換回路の組み合わせを選択する組み合わせ制御回路と、前記同時に動作するように組み合わされた前記単位ディジタル／アナログ変換回路の出力を加算する回路を備え、
   前記組み合わせ制御回路は、単一ビット応答における複数の動作タイミング中に、前記予め定められた数の前記単位ディジタル／アナログ変換回路がそれぞれ一回ずつ選択されるように、前記データに対する前記単一ビット応答における動作タイミング毎に同時に動作する前記単位ディジタル／アナログ変換回路の組み合わせを変化させると共に、前記データのタイミング毎に、信号のエラーレートの少ないエラー信号により、前記複数の単位ディジタル・アナログ変換回路の組み合わせにセットすることにより、前記複数の単位ディジタル／アナログ変換回路における特性のバラツキによる影響を軽減し、これによって、出力レベルを所望の出力レベルに調整することを特徴とするディジタル・アナログ変換回路。
2. 請求項１に記載のディジタル・アナログ変換回路と、入力信号を一定時刻だけ遅延させる複数の遅延回路と、を備え、前記複数の単位ディジタル・アナログ変換回路は前記入力信号や前記複数の遅延回路からの出力を切り替えて入力され、前記複数の単位ディジタル・アナログ変換回路からの出力を加算し、出力とすることを特徴とするＦＩＲフィルタ。
3. 請求項２に記載のＦＩＲフィルタを備えたことを特徴とするシリアル通信回路における送信回路。
4. 請求項２に記載のＦＩＲフィルタを備えたことを特徴とするシリアル通信回路における受信回路。
5. 請求項２に記載のＦＩＲフィルタを判定帰還型イコライズ回路内部のＦＩＲフィルタとして備えたことを特徴とするシリアル通信回路における受信回路。
6. 所定ビット数のデータを受けて個別に動作し、互いに同一の特性を有するとは限らない単一ビット応答の複数の単位ディジタル／アナログ変換回路と、前記データのタイミング毎に、同時に動作する前記単位ディジタル／アナログ変換回路の組み合わせを選択する組み合わせ制御回路と、前記同時に動作するように組み合わされた前記単位ディジタル／アナログ変換回路の出力を加算する回路を備え、
   前記組み合わせ制御回路は、単一ビット応答における複数の動作タイミング中に、前記予め定められた数の前記単位ディジタル／アナログ変換回路がそれぞれ一回ずつ選択されるように、前記データの動作タイミング毎に、複数の単位ディジタル・アナログ変換回路を所定の組み合わせにセットし、その組み合わせにおける複数の単位ディジタル・アナログ変換回路の出力信号のエラーレートをエラー検出回路によって検出する動作を、前記データのタイミング毎に予想される前記複数の単位ディジタル・アナログ変換回路の組み合わせに対し繰り返し実行し、検出されたエラーレートが今までに実行した複数の単位ディジタル・アナログ変換回路の組み合わせにおけるエラーレートより小さい場合には、前記組み合わせ制御回路がエラー信号として記憶することで、エラーレートが最も小さな前記複数の単位ディジタル・アナログ変換回路の組み合わせを求め、
   前記組み合わせ制御回路が、記憶されたエラーレートの最も小さなエラー信号により複数の単位ディジタル・アナログ変換回路の組み合わせとしてセットすることで、前記ディジタル・アナログ変換回路の出力信号レベルを調整することを特徴とするディジタル・アナログ変換回路の出力レベル調整方法。

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