JP2006352374A - 高速信号伝送のための信号出力回路と高速信号伝送のための方法 - Google Patents

Abstract

【課題】 信号伝送回路において、アイ開口を広げ、高速かつ長距離伝送を可能とする。
【解決手段】 伝送用デジタルデータ信号が入力される入力手段と、
伝送路の特性に従って、前記各データ信号に対して、該データ信号と該データ信号に続く、該データ信号とは逆極性で、複数の伝送タイミングｎ（ｎ≧２）ごとに段階的に変化する波形信号からなる補正パルス信号を生成する補正手段と、該補正手段で補正された前記データ信号を加算し、伝送路を形成する媒体に出力する出力手段とを有する信号出力回路。
【選択図】 図１５

Description

本発明は、高速信号を伝送する伝送媒体、たとえば、プリント基板の配線及び伝送ケーブル上で高速信号を伝送させるための信号出力回路と高速信号伝送のための方法に関する。具体的には、データ伝送を行う実装基板、伝送路等の高速シリアルデータ伝送システムで使用される信号出力回路と高速信号を生成する方法に関する。

プリント基板の配線、伝送路上の信号は、年毎に高速になっている。信号の伝送速度が数十Mbpsを超える領域から、反射やクロストークの問題が指摘されてきたが、更に、Gbps以上の高速伝送を行う数10ｃｍ以上の長い伝送路においては、線路の損失が大きな問題になってきた。
高速伝送の信号は、伝送路の固有の特性により、周波数に依存した減衰特性を持っている。この減衰特性の原因は、伝送媒体の表皮効果に起因する抵抗損と、伝送媒体を囲む伝送媒質(誘電体)の誘電正接(tanδ)に起因する誘電損とである。以下減衰について詳述する。

図２６は、シリアルデータを伝送するための回路構成を示す図である。図中、10は信号出力回路、１１はプリント基板の配線等の伝送路、１２はレシーバである。このような回路において、伝送路上の信号は伝送速度が高くなるに従って、周波数に依存して減衰する。
図２７は、代表的な伝送媒体であるプリント基板の配線を伝送する信号の、周波数に対する損失を示す。具体的には、プリント配線板の比誘電率ε_ｒ＝4．7とし、配線のパターン幅Ｗを100μｍ、200μｍ、400μｍとしたときの抵抗損と、誘電正接tanδを0.22、0.01、0.005としたときの誘電損とを示す。
高速伝送路の損失の１つは導体の抵抗による抵抗損で、図２６から理解できるように、周波数が高くなると、電流が線路表面に集中するために抵抗値が高くなり損失が増加する。抵抗損は周波数の平方根にほぼ比例する。
他の１つの損失は、線路を構成する誘電体による誘電損である。図２６から分かるように、誘電損は誘電正接（tanδ）と周波数に比例して増加する。

次に、損失のある線路における信号波形がどのような特徴を有するかを説明する。
図２８は、幅Wが100μ、厚みが40μのプリント基板の配線で、tanδ＝0.02、標準的な長さである100ｃｍのマイクロストリップを使用し、業界の標準的である速度3.125Gｂｐｓで動作させる条件下での、損失線路を伝播する波形を示す。
実線ａは線路への入力波形であり、実線ｂは、線路からの出力波形であり、図２８は両信号を重ねて表示した図である。図において、横軸は時間（ｎｓｅｃ）、縦軸は、振幅の大きさを表す。論理値「１」は振幅「1」であり、論理値「０」は、振幅「−1」としている。また、信号は「non return to zero」信号である。
図中、入力信号ａの点（１）までの論理値は「１１００１０１０１１１００００」を表す。以下、１ビットごとの時間をタイミング時間という。

この図から、損失のある線路において、応答信号波形ｂは以下の特徴があることが分かる。
１ 入力信号ａが同一論理値を維持すると、応答波形ｂの徐々に振幅は大きくなる（点（１）参照）。
２ 入力信号ａが同一論理値を維持した後、異なる論理値に変化すると、最初の信号の振幅は、スレショールド（「振幅０」）付近の振幅で、振幅が小さい（点（２）参照）。
３ 入力信号が同じパターンであっても、その信号より以前の信号の影響があるために、異なる出力になる（点（３）参照）。
図２８において符号（３）付近におけるバースト信号の受信信号が、（３）のように徐々に上昇するのは、４ns付近において入力信号が4タイミング時間、マイナス値を取ったからである。

つまり、高速伝送で損失のある伝送線路の場合には、着目する時間の前の信号が現在の信号に影響を与える (これをビット間干渉という)。 したがって、直前のタイミング時間だけに着目して対策を行っても、その前、さらにその前の時間の論理による影響を回避することができない。

この周波数依存の減衰特性のために、たとえば連続波はスレッショールド電圧近辺で変化するが、孤立波は、論理振幅の最大(最小)値付近から変化しようとするために、スレッショールド電圧にまで達するのに比較的長時間を要する。
図２９は、異なるデューティ比1/2と1/20の信号に対する時間応答を示す図で、デューティ比が小さいときには、アイパターンの開口（以下アイ開口という）が狭くなくことを示す図である。なお、Ｔｗ＝0.4ｎsecで、長さｌ＝100ｃｍの伝送路を前提としている。デューティ比1/2の場合は、スレッショールド電圧０近辺で変化する。これに対し、デューティ比1/20の場合は、スレッショールド電圧を横切る領域が狭い。このように、デューティ比が小さい場合はアイパターンが非常に狭くなる。

従来の信号出力回路を使った場合のアイパターンを図３２に示す。同図は、線路幅100μｍ、厚み40μｍで、tanδ＝0.02の100ｃｍのマイクロストリップを使用し、3.125Gbpsで駆動する場合のアイパターンの例である。横軸が時間軸、縦軸が振幅の大きさを表す。従来の信号出力回路を使って高速伝送する場合、このようにノイズ、ジッター（時間軸のブレ）が大きいために、アイ開口は極めて狭くなり、信号を正確に伝送することができない。

このため、従来から、アイ開口を広くするために、数々の工夫がなされている。
従来から、アイパターンを広くするための技術として、次の５つの方法が知られていた。
(a)伝送媒体の表皮効果による抵抗を下げる
(b)伝送媒体を取り囲む伝送媒質の誘電損を下げる
(c)伝送信号のスペクトルが広がらないようにコード(符号)化する
（d)伝送媒体の周波数特性を受信側で補正するイコライザ回路を使う
(e)信号の変化時に振幅を増やすか変化していないときに振幅を下げるプリエンファシス方式

(a)のためには、一般的には伝送媒体の表面積を大きくすればよいが、実装密度が低下する欠点がある。
又、 (b)のためには、低誘電損材料を選択しなければならないが、一般的には、高価となる。
(c)の代表的なものは、ＩＢＭの開発した8B/10B変換であり、８ビットデータを１０ビットデータに変換するものである。８B/10B変換により、変換前に比して、25％のオーバヘッドが生じ、2.5Gbpsは3.125Gbpsとなり、物理的な伝送速度が論理的伝送速度に対して1．25倍に増加する。
(d)の方法は、受信側に広帯域アナログ回路が必要である。

(e)の方式は、同一符号が連続した後に異なる符号レベルに遷移するときに、振幅を強調して受信レベルの平準化を図る方式である（特許文献１、特許文献２）。

図３０は、特許文献１に示される回路で、プリエンファシス技術を使った信号出力回路である。同回路において、入力信号（Input）は２つの経路に分けられる。一方の経路は、データをそのまま後段に伝達する第１の経路（Main Signal Path）であり、他方の経路は、データを強めるための信号を伝達する第２の経路（Emphasis Signal Path）である。第１の経路（Main Signal Path）において、データ信号は第１のプレ信号出力回路１によって電流値を徐々に大きくしながら最終段の信号出力回路２に入力される。

第２の経路（Emphasis Signal Path）では、データ信号は遅延回路３によって所定時間、遅延された後、第２のプレ信号出力回路４によってデータを強調するための信号となり、最終段の信号出力回路２に入力される。上記したように２つの信号出力回路１、４の出力信号は、最終段の信号出力回路２に入力され、ここで、２つのデータ信号の減算が行われてプリエンファシス波形を有する差動の出力信号（Output）となる。
しかし、プリエンファシス技術を使っても、アイ開口が広がるものの依然として十分なものではなかった。
特開２００４−８８６９３号公報 特開２００４−３１２６１４号公報

上記の通り、伝送距離が長くなるほど、また、転送速度が高速になればなるほど、信号がなまり、正確に伝送することができず、受信信号のアイ開口は、狭くなっていた。従来、上記の技術で対応してきたが、十分ではなかった。本発明の目的は、このアイ開口を広げ、更に高速かつ長距離伝送を可能とすることである。

本発明の発明者は、その信号より以前の信号の影響が残るため、この影響を除去しなければならない、この除去は、信号出力回路の出力される信号を各タイミング時間毎に補正することで実現できると考えた。
先行する信号の影響が除去されれば、アイ開口は広がり、高速かつ長距離伝送を可能になる。

（本発明の原理）
上記補正について説明するために、図２６のデータ伝送システムの送信側の信号出力回路１０から線路に送出されるステップ信号Ｃとレシーバ回路１２で受信されるその応答信号Ｄを考える。
図１は、前記ステップ信号Ｃと、その応答信号Ｄの波形の一例を、立ち上がり時点を重ねて示したものである。破線Ｃが信号出力回路１０からのステップ信号で、実線Ｄは伝送線路を経てレシーバ回路１２で受信された応答信号を表す。
図１において、横軸は正規化された時間軸（所定時間幅を１とする）であり、縦軸は正規化された電圧（ステップ電圧値を１とする）を示す。
なお時間ｔ１，ｔ２…は図においてｔ_１，ｔ_２…とした。

応答信号Dは、
最初の時間ｔ1ではA1（＝0.439）の電圧で、
次の時間ｔ2では、A2（＝0.596）の電圧で、
時間ｔ3で、A3（＝0.672）の電圧で、
時間ｔ4で、A4（＝0.717）の電圧で、
これ以降も、漸増を続ける。
この例では、時間ｔ8付近まで漸増が続くものである。つまり、着目する時間においては、その8タイミング時間以前の信号が、その注目する時間の信号に影響を及ぼしている。

本発明では、レシーバ回路12で受信する応答信号が最初の時間ｔ1における電圧A1（＝0.439）を以後も一定として維持するように、元のステップ波形Cに、各時間ｔｎ毎に電圧変化を相殺する補正を行うことを原理とする。
この補正により、例えば図４のような補正ステップ波形Ｇ′が生成される。つまり、図４で示す補正ステップ波形Ｇ′を図26で示す信号出力回路10から送出すると、レシーバ回路12では、最初の時間ｔ1における電圧A1が一定に維持されることになる（応答信号Ｈ′）。
本発明は、この原理を用いて、パルス電圧を補正し、後記する補正パルス波形（一例として図13で示される）を生成し、信号出力回路からの出力信号を生成するものである。

（本発明の構成）
上記の技術課題を解決するために、請求項１の発明は、伝送用デジタルデータ信号が入力される入力手段と、該データ信号を補正する補正手段と、該補正手段で補正された前記データ信号を加算し、伝送路を形成する媒体に出力する出力手段と、からなる出力回路において、前記補正手段が、前記伝送路の特性に従って、前記各データ信号に対して、該データ信号と該データ信号に続く、複数の伝送タイミングｎ（ｎ≧２）ごとに段階的に変化する波形信号からなる補正パルス信号を生成する構成とした。

又、請求項2の発明は、請求項１の発明において、前記補正手段が、前記伝送用デジタルデータ信号が伝送タイミングごとに入力される複数段ｍ（ｍ≧３）のシフトレジスタと、該シフトレジスタの各段の出力がそれぞれ入力されるスイッチ回路群であって、スイッチ回路群は、前記データ信号に対し、該データ信号と該データ信号に続く、伝送タイミングごとに段階的に変化する波形信号とを、生成するスイッチ回路群とを有し、前記出力手段は、前記各スイッチの出力の和を出力する構成とした。

請求項３の発明は、請求項１又は２の発明において、前記補正手段が、前記伝送路におけるステップ信号の波形の応答波形の第ｎ伝送タイミングｔｎ時の振幅（但しｎ≧２）を、第1伝送タイミングｔ1時の前記ステップ信号の応答波形の振幅に等しくする補正を、ステップ波形信号に対して行う特性を有する構成とした。

請求項４の発明は、請求項３の発明において、前記補正手段が、正規化されたステップ信号に対応する応答信号の第2番目の伝送タイミング時ｔ2の振幅を、第１番目の伝送タイミングｔ1時の振幅に等しくするために、前記伝送タイミングｔ0時の正規化振幅１から、前記応答信号の2番目の伝送タイミングｔ2時の振幅(A2)と1番目の伝送タイミング時の振幅(A1)との差を前記伝送タイミングｔ1時の振幅(A1)で除したものを引いて求め(すなわち、1-(A2-A1)/A1)、順次、以下、伝送タイミングｔｎ-1時まで補正されたステップ信号に対応する応答信号の第ｎ+1番目の伝送タイミング時ｔｎ+1の振幅を、第ｎ番目の伝送タイミングｔｎ時の振幅に等しくするために、前記伝送タイミングｔｎ-1時の前記補正されたステップ信号の振幅Bn-1から、ｎ番目（但しｎ＝2、3、・・・）の伝送タイミングｔｎ時まで補正されたステップ信号の応答波形から求めたｎ+1番目の伝送タイミングｔｎ+時の振幅(A′ｎ+1)と伝送タイミングｔｎ時の振幅(A′ｎ)との差を前記ｎ番目の伝送タイミングｔ1時の振幅(A′ｎ)で除したものを引いて求める(すなわち、Bn-1−(A′ｎ+1−A′ｎ)/A′ｎ)補正を行うこととした。

請求項５の発明は、請求項１又は2の発明において、前記複数の伝送タイミングの数ｎは、３乃至６である構成とした。
請求項６の発明は、請求項２の発明において、スイッチ回路をＣＭＬで構成するものである。
請求項７の発明は、請求項１又は2の発明において、信号を伝送する媒体を伝送線路とするものである。
請求項８の発明は、請求項１又は2の発明において、信号を2値信号とするものである。
請求項９の発明は、請求項１の発明において、信号を3値以上の信号とするものである。
請求項１０の発明は、請求項１又は2の発明において、伝送タイミングを1ビットレートとするものである。

請求項１１の発明は、請求項１又は2の発明において、伝送タイミングを、1ビットレートの時間間隔を少なくとも2つに分割とするものである。
請求項1２の発明は、請求項１の発明において、補正手段が、前記波形信号の、複数の伝送タイミング毎の正規化振幅値を、被伝送信号の符号を含めた振幅に乗じ、前記出力手段は、それらの総和をとり、対応するタイミングにおける出力振幅とするものである。
請求項１３の発明は、請求項１2の発明において、前記複数の伝送タイミング毎の正規化振幅値と伝送するデジタルデータ信号の符号を含めた振幅との乗算を、前記振幅値をデジタル入力とし、被伝送信号の符号を含めた振幅を基準入力とする乗算型デジタル・アナログ変換器(ＤＡコンバータ)とするものである。
請求項１４の発明は、請求項１2の発明において、複数の伝送タイミング毎の正規化振幅値が2値の場合、該振幅値と被伝送信号の符号を含めた振幅との乗算を、ＣＭＬスイッチ回路の差動入力を被伝送信号の符号を含めた振幅とし、前記正規化振幅値をＣＭＬスイッチ回路の電流源の大きさとするものである。
請求項１５の発明は、請求項１４の発明において、被伝送信号の符号を与えるために、所定の極性の場合には入力と同一の論理を出力し、その反対の極性の場合には、反転論理を出力する手段を被伝送信号の入力と差動型電流スイッチの入力との間に挿入するものである。

請求項１６の発明は、伝送路に高速で信号を伝送する方法であって、伝送用デジタルデータ信号が入力されるステップと、前記伝送路の特性に従って、前記各データ信号に対して、該データ信号と該データ信号に続く、複数の伝送タイミングｎ（ｎ≧２）ごとに段階的に変化する波形信号とからなる補正パルス信号を生成するステップと、前記該補正ステップで補正された前記データ信号を加算し、伝送路を形成する媒体に出力するステップから生成される信号を伝送する方法である。
請求項１７の発明は、請求項１６の発明において、補正ステップは、前記伝送路におけるステップ信号の波形の応答波形の第ｎ伝送タイミングｔｎ時の振幅（但しｎ≧２）を、第1伝送タイミングｔ1時の前記ステップ信号の応答波形の振幅に等しくする補正を、ステップ波形信号に対して行うものである。
請求項１８の発明は、請求項１６の発明において、補正ステップは、正規化されたステップ信号に対応する応答信号の第2番目の伝送タイミング時ｔ2の振幅を、第１番目の伝送タイミングｔ1時の振幅に等しくするために、前記伝送タイミングｔ0時の正規化振幅１から、前記応答信号の2番目の伝送タイミングｔ2時の振幅(A2)と1番目の伝送タイミング時の振幅(A1)との差を前記伝送タイミングｔ1時の振幅(A1)で除したものを引いて求めるステップ(すなわち、1-(A2-A1)/A1)と、順次、以下、伝送タイミングｔｎ-1時まで補正されたステップ信号に対応する応答信号の第ｎ+1番目の伝送タイミング時ｔｎ+1の振幅を、第ｎ番目の伝送タイミングｔｎ時の振幅に等しくするために、
前記伝送タイミングｔｎ-1時の前記補正されたステップ信号の振幅Bn-1から、ｎ番目（但しｎ＝2、3、・・・）の伝送タイミングｔｎ時まで補正されたステップ信号の応答波形から求めたｎ+1番目の伝送タイミングｔｎ+時の振幅(A′ｎ+1)と伝送タイミングｔｎ時の振幅(A′ｎ)との差を前記ｎ番目の伝送タイミングｔ1時の振幅(A′ｎ)で除したものを引いて求める(すなわち、Bn-1−(A′ｎ+1−A′ｎ)/A′ｎ)補正を行うステップから生成される信号を伝送する方法である。

請求項１９の発明は、伝送用デジタルデータ信号が入力される入力手段と、該データ信号を補正する補正手段と、該補正手段で補正された前記データ信号を加算し、伝送路を形成する媒体に出力する出力手段と、を有する半導体装置であって、前記補正手段は、前記伝送路の特性に従って、前記各データ信号に対して、該データ信号と該データ信号に続く、複数の伝送タイミングｎ（ｎ≧２）ごとに段階的に変化する波形信号から生成される信号を生成するものである。

請求項２０の発明は、伝送用デジタルデータ信号が入力される入力手段と、前記伝送路の特性に従って、前記各データ信号に対して、該データ信号と該データ信号に続く、複数の伝送タイミングｎ（ｎ≧２）ごとに段階的に変化する波形信号からなる補正パルス信号を生成する前記データ信号を補正する補正手段と、該補正手段で補正された前記データ信号を加算し出力する出力装置と、前記出力回路から出力される信号を伝送する伝送路と、前記出力回路から出力される信号を受信する受信装置とを有するシステムである。

請求項２１の発明は、所定の伝送路を伝送するステップ波形の信号の応答波形を求めるステップと、第2の伝送タイミングｔ2時に伝送された振幅を、第1の伝送タイミングｔ1時に伝送された振幅に等しくなるように、第2の伝送タイミングｔ2における送出信号の振幅を決定するステップと、第ｎ（ｎ≧２）の伝送タイミングｔｎにおける振幅を第１番目の伝送された振幅に等しくなるように第ｎ+１の伝送タイミングの振幅を決定するステップと、上記ステップで生成された補正ステップ波形を所定の伝送タイミング遅延させて生成した遅延補正ステップ波形を、前記補正ステップ波形から減算して生成した補正パルス波形信号を生成するステップと、伝送タイミングごとに、前記デジタルデータ信号に前記補正パルス波形信号を乗算するステップと、前記乗算して生成した信号を合成するステップと、からなる補正パルス信号を生成する方法である。

請求項２２の発明は、請求項２１の発明において、第2番目の伝送タイミングｔ2時に伝送された振幅を、第１の伝送タイミングｔ1時に伝送された振幅に等しくする前記方法として、1番目の伝送タイミングｔ1時に送出振幅(1に正規化)から、2番目の伝送タイミングｔ2における伝送された振幅(A2)と1番目の伝送タイミングにおける伝送された振幅(A1)との差を前記1番目の伝送タイミングｔ1における伝送された振幅(A1)で除したものを引いて求める(すなわち、1-(A2-A1)/A1)ステップと、
順次、以下、ｎ番目（但しｎ＝2、3、・・・）の伝送タイミングｔｎにおける送出振幅(1に正規化)から求めたｎ+1番目の伝送タイミングｔｎ+1における伝送された振幅(Aｎ+1)とｎ番目の伝送タイミングにおける伝送された振幅(Aｎ)との差を前記ｎ番目の伝送タイミングｔ1における伝送された振幅(Aｎ)で除したものを引いて求めるステップ(すなわち、1-(Aｎ+1−Aｎ)/Aｎ)と、からなるものである。

本発明によれば、伝送速度が極めて高くなっても、伝送線が長くなっても、アイ開口を広くできるために、高速データ伝送を可能とすることができる。換言すれば、各時間における送出信号は、受信側では、その次以降の時間の信号に影響を及ぼさないから、隣接パターンの影響を受けない伝送回路が実現できる。

図３１は、（１）従来技術による信号出力回路の出力波形（ａ）とその応答波形（ｂ）、（２）プリエンファシス技術を用いた場合の信号出力回路の出力波形（ａ’）とその応答波形(ｂ’)、更に（３）本発明による信号出力回路の出力波形（ａ”）とその応答波形（ｂ"）と対比したものである。図から理解できるように、同一信号が連続する１１、１１１の信号部分（e、f）で、プリエンファシス技術を用いた場合の信号出力回路出力波形（ａ’）において、平坦部分Ｐがあることが分かる。更に、本発明では、この部分が更に変化し減少していることが分かる。

図３２は従来技術による場合のアイパターンの一例である。これに対し、プリエンファシス技術を用いた場合のアイパターンを図３３に、本発明を適用した波形を用いた場合のアイパターンの例を、図３４に示す。
従来技術を用いる場合、プリエンファシス技術を用いた場合に比較して、本発明による場合、アイ開口の度合いが著しく広くなり、ジッタ(アイパターンの時間軸方向のブレ)、ノイズが大幅に削減されていることが分かる。
本発明により、ジッタはほとんどなくなるため、レシーバの感度を上げれば、損失の大きな伝送系でも信号を受信することが可能となる。
したがって、従来技術に比べて、飛躍的に伝送距離を延ばすことが可能となる。

以下、更なる作用効果について説明する。

又、本発明の方式によれば、隣接データの影響を受けない伝送が可能となる。すなわち、ビット間干渉を防止できるから、直流伝送も可能となる。
更に、従来技術においては、直流あるいは低デューティ比を回避するために、例えば、8B/10Bなどのエンコードを使っていたので、物理的な転送レートに対して実効転送レートは低くならざるを得なかった。 例えば、8B/10Bの例では、物理レートと実効レートとの比は、1．25であり、物理レートに対して80%のデータしか送ることができなかったが、本発明によれば、物理レートと実効レートとが一致するのであるから、効率的な伝送が可能となる。
従って、10ｍのＤＶＩ（digital video interface）で1.5ＧＨｚの伝送も可能になり、ＤＶＩの細線化が可能になる等、将来のデジタル製品等広い分野に応用される。

本発明を実施するための回路として、後記するように６段程度の補正回路を設けることで足り、然も、２段目以降の補正用回路は徐々に小面積化できるから、ＩＣ回路としても従来の回路と比して大型にはならず、回路としても、コンパクト化が可能である。

（本発明を実施するための手順）
補正ステップ波形及び補正パルス波形を以下の手順で求める。ここで、補正ステップ波形とは、ステップ波形を本発明の方法により補正した波形であり、補正パルス波形とは、パルス波形を本発明の方法により補正した波形である。

（補正ステップ波形の生成）
補正ステップ波形を得るために、予め、損失、線路長、転送速度等の線路条件に基づいて実験および/あるいは理論解析を行い、対象となる伝送路におけるステップ波形信号の応答を求める。
例えば、前記の図１のようなステップ波形信号Ｃの応答波形Ｄを求める。図１は一例であって、線路条件により変る。

（第１次の補正ステップ波形の生成）
次に、時間軸のタイミング時間ｔｎを信号の転送速度に基づいて決定する。即ち、時間幅ｔ2ーｔ1＝ｔ3−ｔ2＝・・・＝ｔｎーｔｎ-1は、転送速度（ビットレート）の１ビット幅に対応する。
なお、電圧は、正規化されているとする。ステップ電圧Vで正規化するとは、例えば、ステップ電圧Vの正規化電圧は、Ｖ/Ｖ＝1であり、応答電圧Rの正規化電圧は、Ｒ/Ｖである。
更に、最初のタイミング時間ｔ１（以下時間ｔ1という）におけるステップ波形の補正電圧（以下、単に補正電圧という）を、
式：１−(A2−A1）／A1・・・（１）
によって求める。なお、この補正電圧を求める式は本発明の発明者が案出したものである。

図１を使って、時間ｔ1における、ステップ補正電圧Bの求め方を具体的に説明する。
伝送路の応答波形Dの時間ｔ１における電圧は A1=0．439、時間ｔ２における電圧はA2=0．596 であるから、上記式（１）に従って、時間ｔ1におけるステップ補正電圧B1を求めると、B1＝1−(A2−A1)/A1=1−（0．596−0．439)/0．439=1−0．358=0．642 と算出される。

図２は、図１のステップ信号Cを上記の手順で補正した信号（以下補正ステップ波形という）Ｅと、信号Ｅの応答信号Fを示す図である。波形Ｅを、第１次の補正ステップ波形という。

応答信号Ｆの時間ｔ１における電圧値は A1=0．439である。第１次の補正ステップ波形による、時間ｔ２における新たな電圧値A2’は、t0から立ち上がるステップ信号の応答値0.596と、時間ｔ１から立ち下がる0.439×ａ（但しａ＝0.642−1＝−0.358）のステップ信号による応答との合成電圧であるから、以下のように算出される。
A2’＝ 0.596+0.439×ａ＝0.596−0.439×0.358＝0.596−0.157＝0.439
となり、A1=A2’である。

（第２次補正ステップ波形の生成）
次に、第２次補正ステップ波形Ｇを求める。
この時の、第１次の補正ステップ波形による、時間ｔ3における電圧値A3’は、時間t0から立ち上がるステップ信号Cの応答値0.672と、時間ｔ１から立ち上がる0.439×ｂ（但しｂ＝−0.046のステップ信号による応答と、時間ｔ２から立ち上がる0.596×ａ（但しａ＝0.642−1）のステップ信号による応答との和となるから、以下の通りである。
A3′＝ 0.672+0.596×ａ+0.439×ｂ＝0.672−0.596×0.358−0.672×0.046＝0.459
そこで更に、時間ｔ2におけるステップ補正波形の電圧B2を求めると、上記と同様に、
Ｂ2＝0．642−(A’3−A’2)/A’2=0．642−(0.459−0．439)/0．439=0．596
と算出される。

図３に、第３次補正ステップ波形Ｇとその応答波形信号Ｈを示す。同応答波形Hは、時間ｔ３（A３’’）までフラットになっている。
時間ｔ0〜時間ｔ2の補正ステップ電圧をB0＝1、B1＝0．642 およびB2＝0．596とすると、同様に、新たな振幅A4’は、A4’=0．449 となる。

（第ｎ次補正ステップ波形の生成）
以下同様にして、伝送タイミングｔｎ-1時まで補正されたステップ信号に対応する応答信号の第ｎ+1番目の伝送タイミング時ｔｎ+1の振幅を、第ｎ番目の伝送タイミングｔｎ時の振幅に等しくするために、
前記伝送タイミングｔｎ-1時の前記補正されたステップ信号の振幅Bn-1から、ｎ番目（但しｎ＝2、3、・・・）の伝送タイミングｔｎ時まで補正されたステップ信号の応答波形から求めたｎ+1番目の伝送タイミングｔｎ+時の振幅(A′ｎ+1)と伝送タイミングｔｎ時の振幅(A′ｎ)との差を前記ｎ番目の伝送タイミングｔ1時の振幅(A′ｎ)で除したものを引いて求める(すなわち、Bn-1−(A′ｎ+1−A′ｎ)/A′ｎ)補正を行う。
このようにして、全体にわたって、平坦なステップ応答波形を得ることができる。
図４は、時間ｔ20まで繰り返した例であり、補正ステップ波形G′を送出すると、ほぼ完全な平坦なステップ応答H′が得られることが分かる。

なお、上記の計算の手順を表にしたものが、図５，６、７である。
図５は、時間の経過とそのときの振幅を示す対応表で、記号により表したものである。
（１）は、ｔ＝０から立ち上がる振幅１のステップ波形の応答Aｎを表す。
（２）は、ｔ＝１から立ち下がる振幅a2（-0.358）のステップ波形の応答を表す。
（３）は、前記（１）と（２）の和であり、図２は（３）を示す図であり、第１補正ステップ波形である。
（４）は、ｔ＝２から立ち下がる振幅a3（-0.046）のステップ波形の応答を表す。
（５）は、前記（１）、（２）と（４）の和である。図３は（５）を示す図であり、第２補正ステップ波形である。
（６）は、ｔ＝３から立ち下がる振幅a４（-0.022）のステップ波形の応答を表す。
（７）は、前記（１）、（２）、（４）と（６）の和である。

図６は、図５における記号Anに具体的な数値を代入して得た表である。
図７は、さらに、a2、a3、a4に具体的な数値を代入して得た表である。

図８は、第１次から第６次及び第20次の補正ステップ信号を作成したときのアイパターンである。なお、同図は、図２における回路条件と同一である。このときの線路、周波数条件は、前記説明した図28の条件と同一である。
図から分かるように、第4次、第５次の補正ステップ信号を生成すれば、十分な特性が得られるものと考えられる。

（補正パルス波形の生成）
次に、補正パルス波形の求め方を説明する。パルス波は、２つのステップ信号の合成で表現できることを利用する。即ち、時間ｔ０のステップ信号と、時間ｔ１における負方向のステップ信号とを合成して、単位パルス波が得られる。

図９は、1タイミング時間の幅を持つパルス波形Iを入力したときの、伝送線路からの応答信号Ｌを示す図である。
上記の通り、単位パルス波形Ｉは、ステップ信号（図５のD）と１タイミング時間遅れた負方向のステップ信号との合成された信号であるから、単位パルス波形Ｉの応答信号Ｌは、ステップ信号Ｄの応答信号Jと、タイミング時間後れた負方向のステップ信号の応答信号Ｋの合成波形Ｌとなる。
同図に示されるように、1タイミング時間（ｔ2）が過ぎても、応答電圧Ｋの電圧はすそ野を引いており、いつまでもゼロにならない。

裾野のない応答信号Oを得るためには、前記応答信号Ｊ，Ｋが図１0に示される応答信号Ｍ，Ｎとなるような補正ステップ信号を作成し、合成しなければならない。
応答信号Ｍを生成するためには、図１１（ａ）に示す補正ステップ波形信号Ｐを生成する。この補正ステップ信号の作成は、上記の通りである。
また、応答信号Ｎを生成するには、図１１（ｂ）に示す補正ステップ信号Ｑを生成する。
前記補正ステップ信号Ｐ及びＱを合成して、得られる波形が補正パルス波形Ｒである（図１１（ｃ））。

図1２は、図１１（ｃ）の補正パルス波形Ｒ（図１２ではＳ）と,同パルス波形を受信側で受信したパルス波形Ｔを重ねて示す図である。
なお、これまで、理解のために典型的な例として、補正パルス波形Ｓが、時間ｔ1以降、時間ｔ0の信号と逆極性の振幅を有するものを取り上げ、説明した。しかし、本発明は、時間ｔ0の信号と同極性の振幅を一部有する補正パルス波形を排除するものではない。補正パルス波形として、ビット間干渉を排除するように構成されるものは、本発明の技術的範囲に属する。
パルス波形Ｔがそのタイミング時間内でゼロに収束するので、それ以降の信号に影響を及ぼさない。したがって、被伝送信号のデータパターンの依存性がなくなり、アイ開口を狭める要因がなくなり、広いアイ開口を得ることができる。

（伝送信号列から送出する信号波形の生成）
次に前記補正パルスを使って、伝送されるデジタルデータ信号列から送出する信号波形の生成について説明する。
伝送されるデジタルデータ信号列の各データ信号に対して、該データ信号と該データ信号に続く、複数の伝送タイミングｎ（ｎ≧２）ごとに段階的に変化する波形信号からなる補正パルス波形を対応させることにより、送出信号を生成する。
本例では、説明を簡単にするために、着目する時間の3タイミング時間前からの補正する例で説明する。なお、3タイミング時間前からの時間に限定するものではなく、2乃至20タイミング時間前から期間で補正できることは明らかである。

予め、理論解析および/または実験で得られた、対象となる伝送路の伝送特性から得られた補正パルス波形を求める。
図13にその一例を示す。タイミング時間毎の補正パルス信号の振幅を、それぞれp1、p2、p3、p4とする。
同例では、 p1=1とし、p2=−0．358、p3=−0．041、p4=−0．027である。論理は、１，０（±1）の2値である。

図1４は、送出レベル算出するプロセスを説明するための図、つまり、枠で囲まれた信号列（１１００）に対して、具体的にどのような信号を送出すればよいか、を説明するための図である。
（１）は伝送路へ伝送するシリアル信号であり、枠で囲まれた信号列の振幅は、(a0、a1、a2、a3)=(+1、+1、−1、−1)である。それ以前の信号（０１０）の振幅は(a-3、a-2、a-1)=(−1、1、−1)である。
（２）は、３タイミング時間前の信号a-3を補正パルス信号を示す。
（３）は、２タイミング時間前の信号a-3を補正パルス信号を示す。
（４）は、１タイミング時間前の信号a-3を補正パルス信号を示す。
（５）は、対象とする信号列の第1パルスの補正パルス信号を示す。
（６）は、対象とする信号列の第２パルスの補正パルス信号を示す。
（７）は、対象とする信号列の第３パルスの補正パルス信号を示す。
（８）は、対象とする信号列の第４パルスの補正パルス信号を示す。
（９）は、対象とする信号列から生成される補正パルス信号を表す。
最初の信号の振幅a0=+1は、3つ前の信号群の影響を受けるから（５）に示すように、
a0*p1+a-1*p2+a-2*p3+a-3*p4=(+1)*(+1)+(-1)*(−0．358)+(+1)*(-0．041)+(-1)*(-0．027)=1．344、と算出される。
同様に、次の論理値a1=+1は、（６）に示すように、
a1*p1+a0*p2+a-1*p3+a-2*p4=(+1)*(+1)+(+1)*(−0．358)+(−1)*(−0．041)+(+1)*(−0．027)=+0．656と算出される。
同様に、その次の論理値a2=−1は、（７）に示すように
a2*p1+a1*p2+a0*p3+a-1*p4=(-1)*(+1)+(+1)*(−0．358)+(+1)*(−0．041)+(−1)*(−0．027)=−1．372、と算出される。
同様に、その次の論理a3=−1は、（８）に示すように
a3*p1+a2*p2+a1*p3+a0*p4=(−1)*(+1)+(−1)*(-0．358)+(+1)*(−0．041)+(+1)*(−0．027)=−0．710である。
以上によれば、（９）に示すように、入力信号列（１１００）＝(a0、a1、a2、a3)=(+1、+1、−1、−1)に対して、補正された信号は、(+1．344、+0．56、−1．372、−0．710)となる。

[補正回路]
図1５は、上記の補正入力信号を生成するための補正回路の一例を示す。同図の回路は、差動型電流スイッチ（ＣＭＬ）を用いた例である。同回路は、差動型電流スイッチ（ＣＭＬ）群１とシフトレジスタ２から構成される。差動型電流スイッチ（ＣＭＬ）群１は、夫々電流源がI₀、0.358I₀、0.041I₀、0.027I₀と重み付けされたＣＭＬ１乃至ＣＭＬ４から構成され、シフトレジスタ２は４段のフリップフロップＦＦ１乃至ＦＦ４で構成される。信号はシフトレジスタ２から入力され、伝送路への出力は、ＣＭＬout３，４から出力される。

各ＦＦの電流は、図１３の補正単位パルス波形の各タイミング時間ごとの振幅値の大きさに従って重み付けされる。即ちＦＦ１はｐ1＝Ｉ_０、ＦＦ２はｐ2＝0.358Ｉ_０、ＦＦ３はｐ3＝0.041Ｉ_０、ＦＦ４はｐ4＝0.027Ｉ_０とする。なお、ｐ１、ｐ２、ｐ３は、負であるから、これらに対応するシフトレジスタの出力を交差させ表示した。
この回路によれば、ＦＦのＩＣにおけるフリップフロップＦＦの占有する面積は、ＦＦの電流源の大きさにより変化するから、ＦＦ２以降のＦＦの占有面積は小さくなり、ＩＣに有利である。

本発明の信号出力回路の他の例として、ＣＭＬを使って、電流の大きさを変える代わりに、各スイッチの抵抗の値を変えることにより（抵抗分流型という）、本発明の回路を実現できる。
図１６は、前記抵抗分流型で構成した回路例の一例である。図１５と同様に、同回路は、差動型電流スイッチ（ＣＭＬ）群５とシフトレジスタ６から構成される。差動型電流スイッチ（ＣＭＬ）群５は電流源をI₀としたＣＭＬ1１乃至ＣＭＬ１４から構成され、シフトレジスタ６は４段のフリップフロップＦＦ１１乃至ＦＦ１４で構成される。信号はシフトレジスタ６に入力され、伝送路への出力は、ＣＭＬout７，８から出力される。
ＣＭＬ11のトランジスタに結合する抵抗Rは、ＣＭＬに最初から接続されている抵抗であり、通常Ｒ=50Ωである。

他の抵抗R1乃至R4は、電流を分流させるものである。
これら抵抗R1乃至R4の大きさを決めるためには、鳳テブナン、ノートンの定理を使って、図１７に示す変換を行う。（１）のＦＥＴのドレイン端子に接続される2つの抵抗R,R1を、（２）の抵抗R+R1の形に変形する。
更に、図１５に示されるように、ＣＭＬ１とＣＭＬ2の電流比が1：（−0.358）、ＣＭＬ１とＣＭＬ３の電流比が1：（−0.046）、ＣＭＬ１とＣＭＬ４の電流比が1：（−0.022）であること、インピーダンス整合のために抵抗R+R1乃至R+R4の並列抵抗値の合成抵抗値をRに一致させることにより、抵抗R1乃至R4の値を算出する。

図１８はプリント基板の線路の幅Ｗ＝100μｍ、厚みをｔ＝40μｍとし、tanδ＝0.02、長さ1ｍのマイクロストリップ線路を使って、2.5Gbpsで駆動する場合のＣＭＬ回路６段の抵抗分流型回路の具体例である。同回路は、ＦＦ1乃至ＦＦ６から構成される６段のシフトレジスタと、ＣＭＬ１乃至ＣＭＬ６から構成される電流スイッチからなる。
ＣＭＬ１乃至ＣＭＬ6にそれぞれ接続される抵抗は、20、180、1.5ｋ、2.7ｋ、3.9ｋ、6.8ｋ（単位Ω）である。図１９は、同回路のアイ開口度を示す図である。

なお、以上、回路の具体例として、差動型電流スイッチ（ＣＭＬ）を用いて説明したが、ＣＭＬに限らず、ＬＶＤＳ（Low Voltage Differential Signaling )等の高速スイッチも用いることもできる。
伝送線路が切り替わるような場合、それぞれの線路の特性に適合した補正単位パルス波形生成回路を設ければよいことは明らかである。

本発明は、乗算型ディジタル・アナログ変換器(DAコンバータ)を使って実現することもできる。前記振幅値を乗算型ディジタル・アナログ変換器(DAコンバータ)のデジタル入力とし、被伝送信号の符号を含めた振幅を前記変換器の基準入力とし、前記複数の伝送タイミング毎の正規化振幅値と伝送するデジタルデータ信号の符号を含めた振幅との乗算を行うことにより実現できる。
又、ＤＳＰ(Digital Signal Processing)技術によっても、本発明を実現することができる。

又、ＤＳＰによっても、本発明を実現することができる。実施例１、２のＣＭＬ、ＦＦによる回路に代えて、伝送用デジタルデータ信号が入力されるステップと、前記伝送路の特性に従って、前記各データ信号に対して、該データ信号及び同信号に続く、該データ信号とは逆極性で、複数の伝送タイミングｎ（ｎ≧２）ごとに段階的に変化する波形信号とからなる補正パルス信号を生成するステップと、前記該補正ステップで補正された前記データ信号を加算し、伝送路を形成する媒体に出力するステップから伝送信号を生成する。なお、前記補正ステップは、前記伝送路におけるステップ信号の波形の応答波形の第ｎ伝送タイミングｔｎ時の振幅（但しｎ≧２）を、第1伝送タイミングｔ1時の前記ステップ信号の応答波形の振幅に等しくする補正を、ステップ波形信号に対して行う。更に、具体的には、補正ステップは、正規化されたステップ信号に対応する応答信号の第2番目の伝送タイミング時ｔ2の振幅を、第１番目の伝送タイミングｔ1時の振幅に等しくするために、前記伝送タイミングｔ0時の正規化振幅１から、前記応答信号の2番目の伝送タイミングｔ2時の振幅(A2)と1番目の伝送タイミング時の振幅(A1)との差を前記伝送タイミングｔ1時の振幅(A1)で除したものを引いて求めるステップ(すなわち、1-(A2-A1)/A1)と、順次、以下、伝送タイミングｔｎ-1時まで補正されたステップ信号に対応する応答信号の第ｎ+1番目の伝送タイミング時ｔｎ+1の振幅を、第ｎ番目の伝送タイミングｔｎ時の振幅に等しくするために、前記伝送タイミングｔｎ-1時の前記補正されたステップ信号の振幅Bn-1から、ｎ番目（但しｎ＝2、3、・・・）の伝送タイミングｔｎ時まで補正されたステップ信号の応答波形から求めたｎ+1番目の伝送タイミングｔｎ+時の振幅(A′ｎ+1)と伝送タイミングｔｎ時の振幅(A′ｎ)との差を前記ｎ番目の伝送タイミングｔ1時の振幅(A′ｎ)で除したものを引いて求める(すなわち、Bn-1−(A′ｎ+1−A′ｎ)/A′ｎ)補正を行うステップにより伝送信号を生成する。

（多値信号への応用）
さらに、信号を3値以上の信号に対しても、本願発明が応用できる。例えば、４値論理の場合、１データで２ビットの情報を送信できるが、振幅の変化として、小さい振幅変化と大きい振幅変化が混在する。このため、従来技術による伝送の場合、図２０のように、アイ開口は狭くなる。これに対し、本発明を用いれば、図２１のように、アイ開口の曲線を細線にし開口を広げることができる。このように、３以上の多値論理信号にも本発明を応用することができる。

（送出タイミングの細分割）
また、以上の実施例では、伝送タイミングを１ビットレートとして説明した。しかし、図２２に示すように、伝送タイミングを、更に２分割して（即ち、ｔｎ、ｔｎ+0.5、ｔｎ+1、ｔｎ+1.5、ｔｎ+2、・・・と２分割して）、補正パルスを生成することができる。
図２３は、1/2ビットレート毎に、前記説明した方法を用いた場合に、生成された補正ステップ波形Xと、その応答波形Ｙである。
図２４は、この場合のアイパターンの一例である。細分割は、１/２に限らず、１/ｎと分割できることは勿論である。
図２５は、伝送タイミングを３分割した場合のアイパターンを示す図である。更なる細分割をすると、アイパターンは更に矩形に近づく。

信号の伝送速度が数十Mbpsを超える領域、更にはＧbps以上の高速伝送、数10ｃｍ以上の長い伝送路における高速伝送において、本発明は、極めて有効である。また、本発明により、大容量のデータ転送を伴う、家庭用デジタル機器、パソコン等の伝送線を細線化できるという効果がもたらされる。

ステップ波形とその応答波形を重ねて表示した図。 第１次補正ステップ波形とその応答波形を重ねて表示した図。 第２次補正ステップ波形とその応答波形を重ねて表示した図。 時間ｔ20まで補正を行ったステップ波形とその応答波形を重ねて表示した図。 補正の計算法を示す表。 補正の計算法を示す表。 補正の計算法を示す表。 補正段数とアイパターンの関係を示す図。 単一パルスと該パルスに対する応答波形を重ねて示す図。 補正した単一パルスと該パルスに対する応答波形を重ねて示す図。 補正パルスを、補正ステップ波形から合成することを示す図。 補正パルスと、その応答パルス波形を重ねて示す図。 補正パルスの具体例を示す図。 送出レベルを算出するプロセスを説明する図。 電流重み型ＣＭＬを使った信号出力回路。 抵抗分流型ＣＭＬを使った信号出力回路。 抵抗分流型ＣＭＬの抵抗値の計算法を示す図。 抵抗分流型ＣＭＬを使った具体的回路。 図１８の回路を使ったときのアイパターンを示す図。 従来技術において４値信号を使った場合のアイパターンを示す図。 ４値信号に本願発明を応用した場合のアイパターンを示す図。 ステップ波形とその応答波形において、送出タイミングを２分割した場合を示す図。 送出タイミングを２つに再分割した場合のステップ波形とその応答波形を示す図。 図において、応答波形の振幅を、最初のタイミング（つまり0.5）以降、一定にする補正ステップ波形を示す。 送出タイミングを２つに再分割し、本発明を応用した場合のアイパターンを示す図。 送出タイミングを３分割し、本発明を応用した場合のアイパターンを示す図。 シリアル伝送システムを示す図。 プリント配線板における抵抗損と誘電損と周波数の関係を示す図。 従来の技術による、線路における送出デジタル信号波形とその応答波形を表す図。 異なる繰り返し周期による応答波形の違いを示す図。 従来のプリエンファシス技術を使った信号出力回路を示す図。 従来技術、プリエンファシス技術、本発明による信号出力回路の出力と、それぞれの応答信号のタイムチャート。 従来技術を使ったときの応答波形のアイパターンを示す図。 プリエンファシス技術を使ったときの応答波形のアイパターンを示す図。 本発明を使ったときの応答波形のアイパターンを示す図。

Claims (22)

1. 伝送用デジタルデータ信号が入力される入力手段と、該データ信号を補正し、補正パルス信号を生成する補正手段と、該補正手段で補正された前記データ信号を加算し、伝送路を形成する媒体に出力する出力手段と、からなる出力回路であって、
   前記補正手段は、前記伝送路の特性に従って、前記各データ信号に対して、該データ信号と該データ信号に続く、複数の伝送タイミングｎ（ｎ≧２）ごとに段階的に変化する波形信号からなる補正パルス信号を生成することを特徴とする信号出力回路。
2. 前記補正手段は、
   前記伝送用デジタルデータ信号が伝送タイミングごとに入力される複数段ｍ（ｍ≧３）のシフトレジスタと、
   該シフトレジスタの各段の出力がそれぞれ入力されるスイッチ回路群であって、スイッチ回路群は、前記データ信号に対し、該データ信号と該データ信号に続く、伝送タイミングごとに段階的に変化する波形信号とを、生成するスイッチ回路群と、を有し、
   前記出力手段は、前記各スイッチの出力の和を出力する請求項１記載の信号出力回路。
3. 前記補正手段は、前記伝送路におけるステップ信号の波形の応答波形の第ｎ伝送タイミングｔｎ時の振幅（但しｎ≧２）を、第1伝送タイミングｔ1時の前記ステップ信号の応答波形の振幅に等しくする補正を、ステップ波形信号に対して行う特性を有することを特徴とする請求項１乃至２記載の信号出力回路。
4. 前記補正手段は、
   正規化されたステップ信号に対応する応答信号の第2番目の伝送タイミング時ｔ2の振幅を、第１番目の伝送タイミングｔ1時の振幅に等しくするために、
   前記伝送タイミングｔ0時の正規化振幅１から、前記応答信号の2番目の伝送タイミングｔ2時の振幅(A2)と1番目の伝送タイミング時の振幅(A1)との差を前記伝送タイミングｔ1時の振幅(A1)で除したものを引いて求め(すなわち、1-(A2-A1)/A1)、
   順次、以下、伝送タイミングｔｎ-1時まで補正されたステップ信号に対応する応答信号の第ｎ+1番目の伝送タイミング時ｔｎ+1の振幅を、第ｎ番目の伝送タイミングｔｎ時の振幅に等しくするために、
   前記伝送タイミングｔｎ-1時の前記補正されたステップ信号の振幅Bn-1から、ｎ番目（但しｎ＝2、3、・・・）の伝送タイミングｔｎ時まで補正されたステップ信号の応答波形から求めたｎ+1番目の伝送タイミングｔｎ+時の振幅(A′ｎ+1)と伝送タイミングｔｎ時の振幅(A′ｎ)との差を前記ｎ番目の伝送タイミングｔ1時の振幅(A′ｎ)で除したものを引いて求める(すなわち、Bn-1−(A′ｎ+1−A′ｎ)/A′ｎ)補正を行うことを特徴とする請求項３記載の信号出力回路。
5. 前記複数の伝送タイミングの数ｎは、３乃至６であることを特徴とする請求項１乃至２記載の信号出力回路。
6. 前記スイッチ回路をCMLとすることを特徴とする請求項２記載の信号出力回路。
7. 信号を伝送する媒体を伝送線路とすることを特徴とする請求項1乃至２に記載の信号出力回路。
8. 信号を２値信号とすることを特徴とする請求項１乃至２記載の信号出力回路。
9. 信号を３値以上の信号とすることを特徴とする請求項1記載の信号出力回路。
10. 前記伝送タイミングを1ビットレートとすることを特徴とする請求項１乃至２記載の信号出力回路。
11. 前記伝送タイミングを、1ビットレートの時間間隔を少なくとも2つに分割とすることを特徴とする請求項１乃至２記載の信号出力回路。
12. 前記補正手段は、前記波形信号の、複数の伝送タイミング毎の正規化振幅値を、被伝送信号の符号を含めた振幅に乗じ、
    前記出力手段は、それらの総和をとり、対応するタイミングにおける出力振幅とすることを特徴とする、請求項１記載の信号出力回路。
13. 前記複数の伝送タイミング毎の正規化振幅値と伝送するデジタルデータ信号の符号を含めた振幅との乗算を、前記振幅値をデジタル入力とし、被伝送信号の符号を含めた振幅を基準入力とする乗算型デジタル・アナログ変換器(ＤＡコンバータ)とすることを特徴とする、請求項1 2に記載の信号出力回路。
14. 前記複数の伝送タイミング毎の正規化振幅値が2値の場合、該振幅値と被伝送信号の符号を含めた振幅との乗算を、ＣＭＬスイッチ回路の差動入力を被伝送信号の符号を含めた振幅とし、前記正規化振幅値をＣＭＬスイッチ回路の電流源の大きさとすることを特徴とする、請求項1 2に記載の信号出力回路。
15. 被伝送信号の符号を与えるために、所定の極性の場合には入力と同一の論理を出力し、その反対の極性の場合には、反転論理を出力する手段を被伝送信号の入力と差動型電流スイッチの入力との間に挿入することを特徴とする請求項1 ４に記載の信号出力回路。
16. 伝送路に高速で信号を伝送する方法であって、
    伝送用デジタルデータ信号が入力されるステップと、
    前記伝送路の特性に従って、前記各データ信号に対して、該データ信号と該データ信号に続く、複数の伝送タイミングｎ（ｎ≧２）ごとに段階的に変化する波形信号とからなる補正パルス信号を生成するステップと、
    前記該補正ステップで補正された前記データ信号を加算し、伝送路を形成する媒体に出力するステップからなる信号を伝送する方法。
17. 前記補正ステップは、前記伝送路におけるステップ信号の波形の応答波形の第ｎ伝送タイミングｔｎ時の振幅（但しｎ≧２）を、第1伝送タイミングｔ1時の前記ステップ信号の応答波形の振幅に等しくする補正を、ステップ波形信号に対して行うことを特徴とする信号を伝送する請求項１６記載の方法。
18. 前記補正ステップは、正規化されたステップ信号に対応する応答信号の第2番目の伝送タイミング時ｔ2の振幅を、第１番目の伝送タイミングｔ1時の振幅に等しくするために、
    前記伝送タイミングｔ0時の正規化振幅１から、前記応答信号の2番目の伝送タイミングｔ2時の振幅(A2)と1番目の伝送タイミング時の振幅(A1)との差を前記伝送タイミングｔ1時の振幅(A1)で除したものを引いて求めるステップ(すなわち、1-(A2-A1)/A1)と、
    順次、以下、伝送タイミングｔｎ-1時まで補正されたステップ信号に対応する応答信号の第ｎ+1番目の伝送タイミング時ｔｎ+1の振幅を、第ｎ番目の伝送タイミングｔｎ時の振幅に等しくするために、
    前記伝送タイミングｔｎ-1時の前記補正されたステップ信号の振幅Bn-1から、ｎ番目（但しｎ＝2、3、・・・）の伝送タイミングｔｎ時まで補正されたステップ信号の応答波形から求めたｎ+1番目の伝送タイミングｔｎ+時の振幅(A′ｎ+1)と伝送タイミングｔｎ時の振幅(A′ｎ)との差を前記ｎ番目の伝送タイミングｔ1時の振幅(A′ｎ)で除したものを引いて求める(すなわち、Bn-1−(A′ｎ+1−A′ｎ)/A′ｎ)補正を行うステップからなる信号を伝送する請求項１６記載の方法。
19. 伝送用デジタルデータ信号が入力される入力手段と、該データ信号を補正する補正手段と、該補正手段で補正された前記データ信号を加算し、伝送路を形成する媒体に出力する出力手段と、を有する半導体装置であって、
    前記補正手段は、前記伝送路の特性に従って、前記各データ信号に対して、該データ信号と該データ信号に続く、複数の伝送タイミングｎ（ｎ≧２）ごとに段階的に変化する波形信号からなる信号を生成することを特徴とする半導体装置。
20. 伝送用デジタルデータ信号が入力される入力手段と、前記伝送路の特性に従って、前記各データ信号に対して、該データ信号と該データ信号に続く、複数の伝送タイミングｎ（ｎ≧２）ごとに段階的に変化する波形信号からなる補正パルス信号を生成する前記データ信号を補正する補正手段と、該補正手段で補正された前記データ信号を加算し出力する出力装置と、
    前記出力回路から出力される信号を伝送する伝送路と、
    前記出力回路から出力される信号を受信する受信装置とを有するシステム。
21. 所定の伝送路を伝送するステップ波形の信号の応答波形を求めるステップと、
    第2の伝送タイミングｔ2時に伝送された振幅を、第1の伝送タイミングｔ1時に伝送された振幅に等しくなるように、第2の伝送タイミングｔ2における送出信号の振幅を決定するステップと、
    第ｎ（ｎ≧２）の伝送タイミングｔｎにおける振幅を第１番目の伝送された振幅に等しくなるように第ｎ+１の伝送タイミングの振幅を決定するステップと、
    上記ステップで生成された補正ステップ波形を所定の伝送タイミング遅延させて生成した遅延補正ステップ波形を、前記補正ステップ波形から減算して生成した補正パルス波形信号を生成するステップと、
    伝送タイミングごとに、前記デジタルデータ信号に前記補正パルス波形信号を乗算するステップと、
    前記乗算して生成した信号を合成するステップと、からなる補正パルス信号を生成する方法。
22. 第2番目の伝送タイミングｔ2時に伝送された振幅を、第１の伝送タイミングｔ1時に伝送された振幅に等しくする前記方法として、
    1番目の伝送タイミングｔ1時に送出振幅(1に正規化)から、2番目の伝送タイミングｔ2における伝送された振幅(A2)と1番目の伝送タイミングにおける伝送された振幅(A1)との差を前記1番目の伝送タイミングｔ1における伝送された振幅(A1)で除したものを引いて求める(すなわち、1-(A2-A1)/A1)ステップと、
    順次、以下、ｎ番目（但しｎ＝2、3、・・・）の伝送タイミングｔｎにおける送出振幅(1に正規化)から求めたｎ+1番目の伝送タイミングｔｎ+1における伝送された振幅(Aｎ+1)とｎ番目の伝送タイミングにおける伝送された振幅(Aｎ)との差を前記ｎ番目の伝送タイミングｔ1における伝送された振幅(Aｎ)で除したものを引いて求めるステップ(すなわち、1-(Aｎ+1−Aｎ)/Aｎ)と、
    からなることを特徴とする請求項２１記載の方法。

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