JP2008227991A - シリアル伝送回路 - Google Patents

Abstract

【課題】同一データが連続した場合でもデータの受信を正常に行うことができ、高速なデータ転送と高密度実装および低消費電力化が期待できるシリアル伝送回路を提供する。
【解決手段】シリアル伝送回路において、出力ドライバは、送信するデータの振幅を補正する振幅補正回路１１と、送信するデータの変化を検出する検出回路１２と、検出回路１２による検出の結果、送信するデータに変化がない場合は振幅補正回路１１で補正されたデータの振幅を絞る方向に調整する振幅調整回路１３などを有する。これにより、送信側の出力ドライバで、送信するデータを検出し、同一データが連続した場合には振幅調整回路１３で出力振幅を絞っていき、受信側の入力回路で、波形の浮き上がりを抑止してクロスポイントが消えることがないようにする。
【選択図】図２

Description

本発明は、シリアル伝送回路の技術に関し、特に、高速シリアル伝送方式の出力ドライバに適用して有効な技術に関する。

本発明者が検討したところによれば、シリアル伝送回路の技術に関しては、以下のような技術が考えられる。

たとえば、シリアル伝送回路は、データを送信する出力ドライバなどから構成される。このシリアル伝送回路では、伝送データレートや伝送損失などを考慮して、データの符号化である８Ｂ１０Ｂ変換、デエンファシスなどの出力ｔａｐ制御、入力回路のイコライズ処理などが行われている。

８Ｂ１０Ｂ変換は、８ｂｉｔのデータパターンを１０ｂｉｔに伸長をかけることにより、連続して“０”（または“１”）のデータが続かないようにする技術である。出力ｔａｐ制御は、この制御をかけることにより、送信データに応じた最適な振幅でデータ送出を行う技術である。イコライズ処理は、入力回路側で、ある周波数においてピークを持つような特性を持たせることにより、入力振幅の大小を吸収する技術である。

ところで、前記のようなシリアル伝送回路の技術に関して、本発明者が検討した結果、以下のようなことが明らかとなった。

たとえば、８Ｂ１０Ｂ変換に関しては、２０％の転送ロスが発生する。出力ｔａｐ制御に関しては、回路規模、消費電力などの観点からｔａｐ制御が行えるのは数ｂｉｔの範囲内である。イコライズ処理に関しては、広い周波数範囲を補償することは困難である。

そこで、本発明者は、出力ｔａｐ制御の技術を適用しながら、もっと広いデータに関して効果が期待できるように、高速シリアル伝送方式に関して検討を行った。この高速シリアル伝送方式において、“０”（または“１”）が連続したデータの送信を行う場合、受信側の波形が大きく乱れる。この現象は、データの正常な受信に影響を与えることから、波形を乱さないように制御をかける方式を本発明者は見出した。

そこで、本発明の目的は、同一データが連続した場合でもデータの受信を正常に行うことができ、高速なデータ転送と高密度実装および低消費電力化が期待できるシリアル伝送回路を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、データを送信する出力ドライバと、出力ドライバから送信されたデータを受信する入力回路とを有するシリアル伝送回路に適用され、以下のような特徴を有するものである。

すなわち、出力ドライバは、送信するデータの振幅を補正する振幅補正回路と、送信するデータの変化を検出する検出回路と、検出回路による検出の結果、送信するデータに変化がない場合、すなわち同一データが連続した場合は振幅補正回路で補正されたデータの振幅を絞る方向に調整する振幅調整回路などを有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、同一データが連続した場合でもデータの受信を正常に行うことができ、高速なデータ転送と高密度実装および低消費電力化が期待できるシリアル伝送回路を提供することができる。

（本発明の実施の形態の概要）
本発明のシリアル伝送回路を構成する出力ドライバにおいては、送信するデータに変化がない場合（同一データが連続した場合、あるいは同一パターンが連続した場合とも記す）、徐々に出力振幅を絞っていく制御をかける。

たとえば、１０Ｇｂ／ｓのデータ転送において、データが“０１０”と変化する部分のベースバンド周波数は、５ＧＨｚとなる。データが、“００１１００１１”と続いた場合は、２．５ＧＨｚである。“０”または“１”のデータが連続した場合は、ＤＣ（周波数＝０）である。全くランダムのデータを送信することを考えると、伝送すべき信号のベースバンド周波数は、ＤＣ〜５ＧＨｚと幅広くなる。しかし、伝送系の伝送損失は、ＤＣ〜５ＧＨｚの範囲内でフラットということはなく、周波数に応じて損失は大きくなる。よって、データのパターンにより、受信側での振幅は大きく変化することとなる（ＤＣでは送信振幅そのままだが、５ＧＨｚでは振幅が小さくなる）。

本発明は、出力ドライバ側で、送信するデータを検出し、データに変化がない場合には出力振幅を絞っていき、“０”または“１”が連続したデータが送られた際でも、受信側での振幅が大きく開くことのないようにする。

以下において、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１により、本発明の実施の形態１におけるシリアル伝送回路の構成および動作の一例を説明する。図１は、シリアル伝送回路の構成を示す図である。

本実施の形態のシリアル伝送回路は、データを送信する出力ドライバ１と、出力ドライバ１から送信されたデータを受信する入力回路２などから構成される。このシリアル伝送回路において、出力ドライバ１から送信された送信データｐｏｓｉ−ｔｘ，ｎｅｇａ−ｔｘは、伝送系３を通じて、入力回路２で受信データｐｏｓｉ−ｒｘ，ｎｅｇａ−ｒｘとして受信される。

図２により、出力ドライバの構成および動作の一例を説明する。図２は、出力ドライバの構成を示す図である。

出力ドライバ１は、送信するデータの振幅を補正する振幅補正回路１１と、送信するデータの変化を検出する検出回路１２と、検出回路１２による検出の結果、送信するデータに変化がない場合は振幅補正回路１１で補正されたデータの振幅を絞る方向に調整する振幅調整回路１３と、振幅調整回路１３を駆動する駆動回路１４と、振幅補正回路１１のバイアスを生成するバイアス生成回路１５などから構成される。

振幅補正回路１１は、送信するデータの振幅を段階的に補正する多段回路構成（いわゆるｔａｐ制御構成）からなり、ｔａｐａ回路１１１、ｔａｐｂ回路１１２、ｔａｐｃ回路１１３から構成される。ｔａｐａ回路１１１は、電源ｖｄｄに一端が接続された一対の抵抗Ｒ１１，Ｒ１２と、この一対の抵抗Ｒ１１，Ｒ１２の他端に一端が接続された一対のｎＭＯＳトランジスタＭＮ１１，ＭＮ１２と、この一対のｎＭＯＳトランジスタＭＮ１１，ＭＮ１２の他端に一端が接続され、他端がグランドＧＮＤに接続されたｎＭＯＳトランジスタＭＮ１３から構成される。一対のｎＭＯＳトランジスタＭＮ１１，ＭＮ１２はそれぞれ、現時点のデータｄａｔａ（ｎ）と、これを反転したデータ／ｄａｔａ（ｎ）でゲート制御される。ｎＭＯＳトランジスタＭＮ１３は、バイアス生成回路１５からのバイアス電位でゲート制御される。一対の抵抗Ｒ１１，Ｒ１２と一対のｎＭＯＳトランジスタＭＮ１１，ＭＮ１２との接続ノードから次段のｔａｐｂ回路１１２に接続される。

同様に、ｔａｐｂ回路１１２は、現時点の１つ前のデータｄａｔａ（ｎ−１），／ｄａｔａ（ｎ−１）でゲート制御される一対のｎＭＯＳトランジスタＭＮ２１，ＭＮ２２と、バイアス生成回路１５からのバイアス電位でゲート制御されるｎＭＯＳトランジスタＭＮ２３から構成され、一対のｎＭＯＳトランジスタＭＮ２１，ＭＮ２２の接続ノードから次段のｔａｐｃ回路１１３に接続される。ｔａｐｃ回路１１３は、現時点の２つ前のデータｄａｔａ（ｎ−２），／ｄａｔａ（ｎ−２）でゲート制御される一対のｎＭＯＳトランジスタＭＮ３１，ＭＮ３２と、バイアス生成回路１５からのバイアス電位でゲート制御されるｎＭＯＳトランジスタＭＮ３３から構成され、一対のｎＭＯＳトランジスタＭＮ３１，ＭＮ３２の接続ノードから振幅調整回路１３に接続される。

検出回路１２は、同一データが連続していることを検出する同一データ連続検出回路１２１と、入力データが変化したことを検出する入力データ変化検出回路１２２から構成される。同一データ連続検出回路１２１は、２つのＡＮＤゲートＡＮＤ１，ＡＮＤ２と、これに接続されたＯＲゲートＯＲ１から構成される。一方のＡＮＤゲートＡＮＤ１には、データｄａｔａ（ｎ），ｄａｔａ（ｎ−１），ｄａｔａ（ｎ−２）が入力される。他方のＡＮＤゲートＡＮＤ２には、データ／ｄａｔａ（ｎ），／ｄａｔａ（ｎ−１），／ｄａｔａ（ｎ−２）が入力される。そして、各ＡＮＤゲートＡＮＤ１，ＡＮＤ２の出力はＯＲゲートＯＲ１に入力され、ＯＲゲートＯＲ１からは、同一データが連続している場合にＯＮする信号が駆動回路１４に出力される。入力データ変化検出回路１２２は、ＥＸＯＲゲートＥＸＯＲ１から構成される。ＥＸＯＲゲートＥＸＯＲ１には、データｄａｔａ（ｎ），ｄａｔａ（ｎ−１）が入力される。そして、ＥＸＯＲゲートＥＸＯＲ１からは、入力データが変化した場合にＯＮする信号が駆動回路１４に出力される。

振幅調整回路１３は、ｔａｐｃ回路１１３の一対のｎＭＯＳトランジスタＭＮ３１，ＭＮ３２の接続ノードに一端が接続された一対のｎＭＯＳトランジスタＭＮ１，ＭＮ２と、この一対のｎＭＯＳトランジスタＭＮ１，ＭＮ２の他端に一端が接続され、他端がグランドＧＮＤに接続されたｎＭＯＳトランジスタＭＮ３から構成される。一対のｎＭＯＳトランジスタＭＮ１，ＭＮ２はそれぞれ、現時点のデータｄａｔａ（ｎ），／ｄａｔａ（ｎ）でゲート制御される。ｎＭＯＳトランジスタＭＮ３は、駆動回路１４からの出力電位でゲート制御される。一対のｎＭＯＳトランジスタＭＮ１，ＭＮ２の接続ノードから、出力ドライバ１の送信データｐｏｓｉ−ｔｘ，ｎｅｇａ−ｔｘとして出力される。

駆動回路１４は、電源ｖ１に一端が接続された抵抗Ｒ１と、この抵抗Ｒ１の他端に一端が接続されたｎＭＯＳトランジスタＭＮ４と、このｎＭＯＳトランジスタＭＮ４の他端に一端が接続され、他端がグランドＧＮＤに接続されたｎＭＯＳトランジスタＭＮ５と、ｎＭＯＳトランジスタＭＮ４とｎＭＯＳトランジスタＭＮ５の接続ノードに一端が接続され、他端がグランドＧＮＤに接続されたコンデンサＣ１から構成され、コンデンサＣ１の一端から振幅調整回路１３に接続される。ｎＭＯＳトランジスタＭＮ４は、同一データ連続検出回路１２１からの出力電位でゲート制御される。ｎＭＯＳトランジスタＭＮ５は、入力データ変化検出回路１２２からの出力電位でゲート制御される。

この駆動回路１４では、一方のｎＭＯＳトランジスタＭＮ４は送信するデータに変化がない場合にＯＮするチャージ用トランジスタとして機能し、他方のｎＭＯＳトランジスタＭＮ５は送信するデータに変化がある場合にＯＮするディスチャージ用トランジスタとして機能し、ディスチャージ用トランジスタはチャージ用トランジスタに比べて大きいサイズで形成されている。そして、送信するデータに変化がない場合は、サイズの小さなｎＭＯＳトランジスタＭＮ４のＯＮによりコンデンサＣ１をチャージして電位を徐々に上昇させ、また、送信するデータに変化がある場合は、サイズの大きなｎＭＯＳトランジスタＭＮ５のＯＮによりコンデンサＣ１をディスチャージして電位を急速に下降させるアナログ動作を行う構成となっている。

以上のように構成される出力ドライバ１において、データパターンにおける振幅補正回路（ｔａｐａ回路，ｔａｐｂ回路，ｔａｐｃ回路）１１の他に振幅調整回路１３を設け、この振幅調整回路１３は同一データが繰り返された場合に同一データ連続検出回路１２１により駆動され、また、同一データの連続が終わった時に入力データ変化検出回路１２２により即時に切る動作となる。これにより、駆動回路１４の出力ノードｎｏｄｅ１の電位がＧＮＤレベルの時には振幅調整回路１３は切れている動作であり、出力ノードｎｏｄｅ１の電位がｖ１レベルになった時に振幅調整回路１３は最大限振幅を減らす方向に働くことで、振幅調整回路１３から出力されるデータの出力振幅を減らすことができる。

図３により、振幅補正回路の入力データを生成する入力データ生成回路の構成および動作の一例を説明する。図３は、振幅補正回路の入力データ生成回路の構成を示す図である。

振幅補正回路１１の入力データ生成回路は、現データを生成する一対のバッファＢＦ１およびインバータＩＶ１と、１つ前のデータを生成するＤ型フリップフロップＦＦ１と一対のバッファＢＦ２およびインバータＩＶ２と、２つ前のデータを生成するＤ型フリップフロップＦＦ２と一対のバッファＢＦ３およびインバータＩＶ３から構成される。一対のバッファＢＦ１およびインバータＩＶ１にはデータｄａｔａが入力され、現データｄａｔａ（ｎ），／ｄａｔａ（ｎ）が出力される。一対のバッファＢＦ２およびインバータＩＶ２には、データｄａｔａが入力されたＤ型フリップフロップＦＦ１の出力データが入力され、１つ前のデータｄａｔａ（ｎ−１），／ｄａｔａ（ｎ−１）が出力される。一対のバッファＢＦ３およびインバータＩＶ３には、Ｄ型フリップフロップＦＦ１の出力データが入力されたＤ型フリップフロップＦＦ２の出力データが入力され、２つ前のデータｄａｔａ（ｎ−２），／ｄａｔａ（ｎ−２）が出力される。このような構成で、現データｄａｔａ（ｎ），／ｄａｔａ（ｎ）、１つ前のデータｄａｔａ（ｎ−１），／ｄａｔａ（ｎ−１）、２つ前のデータｄａｔａ（ｎ−２），／ｄａｔａ（ｎ−２）を生成することができる。

図４により、図２を参照しながら、振幅調整回路を駆動する駆動回路の動作の一例を説明する。図４は、駆動回路の出力ノードのデータ入力に対する電位変化を示す図である。

駆動回路１４では、同一データが、たとえば３ｂｉｔ以上続いた場合、ｎＭＯＳトランジスタＭＮ４がＯＮし、抵抗Ｒ１とコンデンサＣ１による時定数（Ｒ１×Ｃ１）でチャージし、出力ノードｎｏｄｅ１の電位ｖ１が上がる。この際に、時定数でコンデンサＣ１をチャージするため、電位上昇はゆっくりした動作となる。また、同一データが続かなくなった場合は、ｎＭＯＳトランジスタＭＮ５がＯＮし、コンデンサＣ１をディスチャージする。この際に、出力ノードｎｏｄｅ１は速やかにＧＮＤレベルに引き下げられる。このようにして、振幅調整回路１３の駆動回路１４をアナログ動作させることができる。

図５により、高速インタフェイスにおける伝送系の損失量の一例を説明する。図５は、伝送系の周波数に対する透過率の関係を示す図である。

伝送系では、周波数が１／２×ｆ、ｆになるに従い、透過率が０．５、０．２となる。このように、高速インタフェイスにおける伝送系の損失量は、データを最大の転送レートで送信した場合、明らかに減衰が生じる領域となる。

図６により、送信側と受信側における各データパターンに応じた波形の振幅の一例を説明する。図６は、送信側と受信側における各データパターンに応じた波形の振幅を示す図である。

送信側の出力ドライバ１から、データ“０１０１０１０”（周波数：ｆ）が振幅ｔｘ−ａｍｐで送信された場合、受信側の入力回路２では、振幅ｒｘ−ａｍｐ＝０．２×ｔｘ−ａｍｐとなる。また、送信側の出力ドライバ１から、同一データが２ｂｉｔ続いたデータ“００１１００１１００１１”（周波数：１／２×ｆ）が振幅ｔｘ−ａｍｐで送信された場合、受信側の入力回路２では、振幅ｒｘ−ａｍｐ＝０．５×ｔｘ−ａｍｐとなる。

さらに、送信側の出力ドライバ１から、同一データが３ｂｉｔ以上続いたデータ“００１１００１１１１１１１”（周波数：同一パターンが続く場合は０に漸近）が振幅ｔｘ−ａｍｐで送信された場合、受信側の入力回路２では、振幅ｒｘ−ａｍｐは送信側と等しくなる（ｒｘ−ａｍｐ＝ｔｘ−ａｍｐ）。このように、データパターンに応じて受信側の振幅は変化するが、予め伝送系３の損失を考慮し、送信側で過大な振幅を生成した場合、同一データが続いた時には受信側での波形浮き上がりが生じる。この現象は、後述（図７）するようにデータの正常な受信に影響を与えることとなる。

図７により、データの正常な受信が行えない場合の受信側の波形の一例を説明する。図７は、データの正常な受信が行えない場合の受信側の波形を示す図である。

受信側の入力回路２では、送信側の出力ドライバ１で過大な振幅が生成された場合、同一データが続いた時には波形浮き上がりが生じる。そして、同一データが続いた直後に、たとえば“０１”のパターンがくると、波形（ｐｏｓｉ−ｒｘとｎｅｇａ−ｒｘ）がクロスしない状態になる（Ａ点）。すなわち、浮き上がり量ｖｓｗｉｎｇ２が振幅の１／２の量ｖｓｗｉｎｇ１より大きくなり、差動入力回路が反応しない現象が起こる。このように、同一データが続いた直後のデータ変化があると、受信側では波形浮き上がりの影響により、データの正常な受信が行えない。

そこで、本実施の形態では、前述した図２のような出力ドライバ１により、後述（図８）するように振幅調整回路１３から出力されるデータの出力振幅を絞り、後述（図９）するように受信側の波形がクロスするように調整している。

図８により、同一パターンが続く場合の出力振幅を絞る場合の一例を説明する。図８は、送信側と受信側における同一パターンが続く場合の出力振幅を絞る場合を示す図である。

送信側の出力ドライバ１では、同一パターン（データ“００１１００１１１１１１１”）が続いた場合、出力振幅を徐々に絞っていく。これを受信側の入力回路２で受けた場合には、同一パターンが続いた場合でも、受信振幅は送信側と等しくなるが、送信振幅を絞っているため、波形の浮き上がりがない。このように、受信側での波形の浮き上がりを抑止することができる。

なお、振幅補正回路１１において、ｔａｐ制御をかけることにより、データのパターン依存性の影響をキャンセルすることは可能であるが、ｔａｐ制御ではせいぜい数ｂｉｔしか補正を行えない。しかし、本実施の形態のような振幅補正回路１１に加えて振幅調整回路１３を設けた出力ドライバ１では、それよりも長いパターン（ＤＣ的に“０”／“１”が続くパターンまで）でも対応が可能である。

図９により、同一パターン連続後のデータの正常な受信が行える場合の受信側の波形の一例を説明する。図９は、同一パターン連続後のデータの正常な受信が行える場合の受信側の波形を示す図である。

受信側の入力回路２では、同一パターンが続いた後に、たとえば“０１”のパターンが来た場合でも、波形（ｐｏｓｉ−ｒｘとｎｅｇａ−ｒｘ）のクロスポイントが消えることがない。このように、受信側での波形浮き上がりを抑止すると、同一パターン連続後のデータの正常な受信が行えるようになる。

以上により、本実施の形態のシリアル伝送回路によれば、出力ドライバ１側で、送信するデータを同一データ連続検出回路１２１で検出し、同一データが連続した場合には振幅調整回路１３で出力振幅を絞っていき、受信側の入力回路２で、波形の浮き上がりを抑止してクロスポイントが消えることがないので、差動入力回路が反応してデータの受信を正常に行うことができる。

この結果、８Ｂ１０Ｂ変換のように、伝送データレートを落とす類の符号化が必要ないため、高速にデータ転送が行える。また、符号化論理回路が不要なため、高密度実装および低消費電力化が期待できる。

また、振幅補正回路１１の多段回路構成によるｔａｐ制御の技術を適用しながら、振幅調整回路１３の追加で広いデータに関して効果が期待できるので、高速シリアル伝送に良好に適用することができる。

（実施の形態２）
図１０により、本発明の実施の形態２におけるシリアル伝送回路において、出力ドライバの構成および動作の一例を説明する。図１０は、出力ドライバの構成を示す図である。

出力ドライバ１ａは、前記実施の形態１と同様に、ｔａｐａ回路１１１、ｔａｐｂ回路１１２およびｔａｐｃ回路１１３からなる振幅補正回路１１と、同一データ連続検出回路１２１および入力データ変化検出回路１２２ａからなる検出回路１２ａと、振幅調整回路１３と、駆動回路１４と、バイアス生成回路１５などから構成され、前記実施の形態１との相違点は、入力データ変化検出回路１２２ａに入力されるデータが異なる点である。

すなわち、入力データ変化検出回路１２２ａには、ｄａｔａ（ｎ），ｄａｔａ（ｎ−１）の前段のデータを与えることにより、同一データ連続検出回路１２１による同一データ連続の検出状態から、入力データ変化検出回路１２２ａの検出による入力データ変化への切り替わり時に、確実に振幅調整回路１３がＯＦＦに転じるまでの時間を稼ぐことができる。

以上により、本実施の形態のシリアル伝送回路によれば、前記実施の形態１と同様に、同一データが連続した場合でもデータの受信を正常に行うことができ、高速なデータ転送と高密度実装および低消費電力化が期待でき、高速シリアル伝送に良好に適用することができるとともに、入力データ変化検出回路１２２ａで前段のデータを検出することで、データの切り替わり時に確実に振幅調整回路１３を動作させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態では、振幅調整回路１３は、グランドＧＮＤ基準のＣＭＬ回路（ｎＭＯＳトランジスタ）を例示しているが、電源ｖｄｄ基準のＣＭＬ回路（ｐＭＯＳトランジスタ）でも可能であるし、振幅を絞ることができれば、回路形式はどのような形態でも良い。

本発明のシリアル伝送回路は、高速シリアル伝送方式の出力ドライバとして、高速シリアル伝送を要する、コンピュータ、ネットワーク、ストレージ機器などに効果的であり、さらにある程度の損失がある系でのデータ転送などにも利用可能である。

本発明の実施の形態１におけるシリアル伝送回路の構成を示す図である。 本発明の実施の形態１におけるシリアル伝送回路において、出力ドライバの構成を示す図である。 本発明の実施の形態１におけるシリアル伝送回路において、振幅補正回路の入力データ生成回路の構成を示す図である。 本発明の実施の形態１におけるシリアル伝送回路において、駆動回路の出力ノードのデータ入力に対する電位変化を示す図である。 本発明の実施の形態１におけるシリアル伝送回路において、伝送系の周波数に対する透過率の関係を示す図である。 本発明の実施の形態１におけるシリアル伝送回路において、送信側と受信側における各データパターンに応じた波形の振幅を示す図である。 本発明の実施の形態１におけるシリアル伝送回路に対する比較技術において、データの正常な受信が行えない場合の受信側の波形を示す図である。 本発明の実施の形態１におけるシリアル伝送回路において、送信側と受信側における同一パターンが続く場合の出力振幅を絞る場合を示す図である。 本発明の実施の形態１におけるシリアル伝送回路において、同一パターン連続後のデータの正常な受信が行える場合の受信側の波形を示す図である。 本発明の実施の形態２におけるシリアル伝送回路において、出力ドライバの構成を示す図である。

符号の説明

１，１ａ…出力ドライバ、２…入力回路、３…伝送系、
１１…振幅補正回路、１２，１２ａ…検出回路、１３…振幅調整回路、１４…駆動回路、１５…バイアス生成回路、
１１１…ｔａｐａ回路、１１２…ｔａｐｂ回路、１１３…ｔａｐｃ回路、
１２１…同一データ連続検出回路、１２２，１２２ａ…入力データ変化検出回路。

Claims (7)

1. データを送信する出力ドライバを有し、
   前記出力ドライバは、前記送信するデータの振幅を補正する振幅補正回路と、前記送信するデータの変化を検出する検出回路と、前記検出回路による検出の結果、前記送信するデータに変化がない場合は前記振幅補正回路で補正されたデータの振幅を絞る方向に調整する振幅調整回路とを有することを特徴とするシリアル伝送回路。
2. 請求項１記載のシリアル伝送回路において、
   前記振幅調整回路を駆動する駆動回路をさらに有し、
   前記駆動回路は、前記送信するデータに変化がない場合は前記振幅調整回路を駆動する電位を徐々に上昇させ、前記送信するデータに変化がある場合は前記振幅調整回路を駆動する電位を急速に下降させるアナログ動作を行うことを特徴とするシリアル伝送回路。
3. 請求項２記載のシリアル伝送回路において、
   前記駆動回路は、前記送信するデータに変化がない場合にＯＮするチャージ用トランジスタと、前記送信するデータに変化がある場合にＯＮするディスチャージ用トランジスタとを含み、前記ディスチャージ用トランジスタは前記チャージ用トランジスタに比べてサイズが大きいことを特徴とするシリアル伝送回路。
4. 請求項３記載のシリアル伝送回路において、
   前記駆動回路は、抵抗とコンデンサを含み、前記チャージ用トランジスタのＯＮにより前記抵抗と前記コンデンサによる時定数で前記コンデンサがチャージされ、前記ディスチャージ用トランジスタのＯＮにより前記コンデンサがディスチャージされることを特徴とするシリアル伝送回路。
5. 請求項４記載のシリアル伝送回路において、
   前記振幅調整回路は、前記振幅補正回路に一端が接続され、前記送信するデータでゲート制御される一対のトランジスタと、前記一対のトランジスタの他端に接続され、前記駆動回路からの駆動電位でゲート制御されるトランジスタとを含み、前記一対のトランジスタの一端から送信データが出力されることを特徴とするシリアル伝送回路。
6. 請求項１記載のシリアル伝送回路において、
   前記振幅補正回路は、前記送信するデータの振幅を段階的に補正する多段回路構成からなることを特徴とするシリアル伝送回路。
7. 請求項１記載のシリアル伝送回路において、
   前記検出回路は、前記送信するデータに変化がない場合を検出する同一データ連続検出回路と、前記送信するデータに変化がある場合を検出する入力データ変化検出回路とを含むことを特徴とするシリアル伝送回路。

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