JP2015002408A - 伝送回路および出力回路 - Google Patents

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Abstract

【課題】動作速度を低下させずに、消費電力を低減して差動信号を出力する出力回路およびそのような出力回路を含む伝送回路の実現。【解決手段】伝送データDATAをクロック信号CLKに同期して差動データ信号OUT,/OUTに変換して出力する出力回路31と、差動線路22と、クロック信号に同期して差動線路から差動データ信号を受信する受信回路23と、を有し、出力回路は、駆動信号IN,/INに応じて動作し、切替信号φ,/φが第1状態時に高速動作状態に、切替信号が第2状態時に非高速動作状態になる電流モードロジック回路CML33と、伝送データおよびクロック信号から、電流モードロジック回路の駆動信号を生成し、伝送データが変化する時に第1状態に、伝送データが変化しない時に第2状態になる切替信号を生成するプレ処理回路32と、を有する伝送回路。【選択図】図8

Description

開示の技術は、伝送回路および出力回路に関する。
プロセッサなど半導体集積回路内において、遠く離れた場所にあるレジスタ間で信号伝送するときは、レジスタ間をつなぐ配線は長距離となる。伝送信号が電源電圧に近い上限と下限の間でフルスイング(Full-swing)する場合、CMOSバッファを使って長距離配線に信号を伝送するには、信号レベルを強化するために、CMOSバッファをリピータとして多数挿入しなければならない。CMOSバッファを挿入すると信号レベルは強化されるが、多数のCMOSバッファを中継して信号が伝搬するため、信号伝搬遅延は増大する。
これに対して、CMOS−CML(Current Mode Logic)回路を使った小振幅差動伝送方式が提案されている。CML回路を利用した小振幅差動伝送方式では、信号の低(L:Low)から高(H:High)およびHからLの変化が、0V(下限)から電源電圧(上限)までフルスイングするのではなく、2配線間の電位差でLレベルかHレベルを判定する。このように、CML回路を利用した小振幅差動伝送方式では、信号をフルスイングさせる必要が無く、伝送端と受信端間にリピータを挿入せずに信号伝送させるので、信号伝搬遅延は増大しない。
CMOS−CML回路は、定電流源を有し、常に電流が流れ続ける。そのため、信号が変化しない場合でも、テール電流分の電力を常に消費し続ける。通常、長距離レジスタ間信号伝送では、動作率は10〜20%であり、値が変わるときにしか電力を消費しないCMOSバッファを利用する場合よりも、電力損失が大きくなるという問題である。CMOSバッファのリーク電力(動作しないときの漏れ電力)は、最大でもCMOS−CML回路の定常電力の100分の1程度であり、CMOS−CML回路の電力損失は大きい。
そこで、CMOS−CML回路において、差動出力をPMOSトランジスタのゲート端子にクロス接続させ、値が確定したときにテール電流が流れないようにすることが提案されている。これにより、信号が変化しない状態での無駄な電力消費の問題が解決される。しかし、この回路方式では、信号変化するときに、差動出力が互いにPMOSトランジスタから電流を引き抜くため、および出力信号がフルスイングするため、信号変化が遅くなるという問題がある。例えば、差動出力をPMOSトランジスタのゲート端子にクロス接続しないCMOS−CML回路に比べて、信号伝搬速度が10倍程度遅くなる。
特開2000−90683号公報
実施形態によれば、動作速度は低下せずに、消費電力を低減し、差動信号を出力する出力回路およびそのような出力回路を含む伝送回路が開示される。
第1の態様の伝送回路は、出力回路と、差動線路と、受信回路と、を有する。出力回路は、伝送データをクロック信号に同期して差動データ信号に変換して出力する。差動線路は、差動データ信号を伝送する。受信回路は、クロック信号に同期して差動線路から差動データ信号を受信する。出力回路は、電流モードロジック(CML)回路と、プレ処理回路と、を有する。電流モードロジック回路は、駆動信号に応じて動作し、切替信号が第1状態時に高速動作状態に、切替信号が第2状態時に非高速動作状態になる。プレ処理回路は、伝送データおよびクロック信号から、電流モードロジック回路の駆動信号を生成し、伝送データが変化する時に第1状態に、伝送データが変化しない時に第2状態になる切替信号を生成する。
第1の態様によれば、出力回路は、差動データ信号に変換して出力するので、小振幅差動伝送が行われ、出力回路と受信回路の間の差動線路にリピータを挿入する必要がない。また、出力回路の電流モードロジック(CML)回路は、切替信号が第1状態時には、消費電力が大きいが高速動作可能な高速動作状態と、切替信号が第2状態時には、消費電力が小さく非高速動作状態になる。切替信号は、伝送データが変化する時に第1状態になるので、CML回路は高速動作可能であり、高速のデータ伝送が行える。一方、伝送データが変化しない時には、CML回路は高速動作する必要はなく、切替信号は第2状態になるので消費電力は小さい。したがって、低消費電力で、高速のデータ伝送が行える。
図1は、CMOSバッファをリピータとして多数挿入して信号を伝送する伝送装置の概略構成を示す図である。 図2は、小振幅差動伝送方式の伝送装置の概略構成を示す図である。 図3は、CMOS−CML回路を有する出力回路を示す図であり、(A)が回路記号を、(B)が回路構成を示す図である。 図4は、図3の(B)のプレ処理部およびCMOS−CML回路部の回路例を示す図であり、(A)がプレ処理部の回路を、(B)がCMOS−CML回路部の回路を示す。 図5は、出力回路の動作タイムチャートである。 図6は、図4の(B)に示したCMOS−CML回路部を、消費電力を低減するように変形した回路例を示す図である。 図7は、第1実施形態の出力回路を示す図であり、(A)が回路記号を、(B)が回路構成を示す図である。 図8は、図7の(B)のプレ処理部およびCMOS−CML回路部の回路を示す図であり、(A)がプレ処理部の回路を、(B)がCMOS−CML回路部の回路を示す。 図9は、第1実施形態の出力回路の動作を示すタイムチャートである。 図10は、第1実施形態の伝送装置で使用される図2の受信回路を示す図であり、(A)が回路記号を、(B)が付属するクロック信号CLKの反転回路を、(C)が回路構成を示す図である。 図11は、レベル変換レジスタおよびFFの回路構成を示す図であり、(A)がレベル変換レジスタの回路構成を、(B)がFFの回路構成を示す。 図12は、受信回路における動作を示すタイムチャートである。 図13は、第2実施形態の出力回路のプレ処理部およびCMOS−CML回路部の回路を示す図であり、(A)がプレ処理部の回路を、(B)がCMOS−CML回路部の回路を示す。 図14は、第2実施形態の出力回路の動作を示すタイムチャートである。 図15は、内部での信号伝送に第1または第2実施形態の伝送回路を利用する半導体集積回路の構成例を示す図である。 図16は、内部での信号伝送に第1または第2実施形態の伝送回路を利用する半導体集積回路の別の構成例を示す図である。
実施形態の伝送回路を説明する前に、一般的な伝送回路について説明する。
プロセッサなど半導体集積回路内の遠く離れた場所にあるレジスタ間で信号伝送するときは、レジスタ間をつなぐ配線は長距離となる。これは、基板上に搭載された異なる半導体集積回路間で信号伝送を行う場合も同様である。
このような信号伝送は、これまで信号がフルスイング(Full-swing)するCMOSバッファを使って行っていたが、信号を長距離配線で伝送するとき、信号レベルを強化するために、CMOSバッファをリピータとして多数挿入しなければならない。
図1は、CMOSバッファをリピータとして多数挿入して信号を伝送する伝送装置の概略構成を示す図である。
図1に示すように、伝送装置は、出力回路11と、複数のCMOSバッファ12を有する伝送線路と、受信回路13と、クロック信号CLKの伝送線路14と、を有する。伝送線路は、長距離配線であり、信号レベルを強化するために、多数のCMOSバッファ12をリピータとして挿入している。出力回路11は、伝送データDATAを、クロック信号CLKに同期して取り込み、クロック信号CLKの1周期間出力Qとして保持する回路であり、ここではD型フリップフロップ(FF)で実現している。受信回路13は、CMOSバッファ12を有する伝送線路で伝送された伝送データDATAを、伝送線路14で伝送されたクロック信号CLKに同期して取り込む。
図1の伝送装置は、伝送線路が多数のCMOSバッファ12を有するので信号レベルは強化されるが、多数のCMOSバッファ12を中継して信号が伝搬するため、信号伝搬遅延は増大するという問題がある。そのため、図1の伝送装置では、近年の信号速度の高速化に十分に対処できないという問題が生じている。
そこで、CMOS−CML(Current Mode Logic)回路を使用した小振幅差動伝送方式が提案されている。
図2は、小振幅差動伝送方式の伝送装置の概略構成を示す図である。
図2に示すように、小振幅差動伝送方式の伝送装置は、出力回路21と、長距離伝送を行う差動線路22と、受信回路23と、クロック信号CLKの伝送線路24と、を有する。出力回路21は、CMOS−CML回路を有し、伝送データDATAをクロック信号CLKに同期して差動データ信号に変換して、差動線路22に出力する。出力回路21に入力する伝送データDATAはフルスイングする信号であるが、出力回路21が出力する差動データ信号は小振幅の差動信号である。受信回路23は、差動線路22で伝送された小振幅の差動信号を、伝送線路14で伝送されたクロック信号CLKに同期して取り込み、フルスイングする出力データQおよび/Qを出力する。受信回路23は、差動信号の電位差が小さくても、逆転していなければ伝送データを正常に受信することができる。
小振幅差動伝送方式では、信号の低(L:Low)から高(H:High)、HからLへの変化が0Vから電源電圧までフルスイングするのではなく、差動線路の2配線間の電位差でLレベルかHレベルを判定する。そのため、小振幅差動伝送方式では、信号をフルスイングする必要が無く、伝送端(出力回路21)と受信端(受信回路23)間にリピータを挿入せずに信号伝送させるので、信号伝搬遅延は増大しない。
図3は、CMOS−CML回路を有する出力回路21を示す図であり、(A)が回路記号を、(B)が回路構成を示す図である。
図3の(B)に示すように、CMOS−CML回路を有する出力回路21は、プレ処理部22と、CMOS−CML回路部23と、を有する。プレ処理部22は、伝送データDATAおよびクロック信号CLKを受けて、駆動信号INおよび/INを出力する。CMOS−CML回路部23は、駆動信号INおよび/INを受けて、差動出力信号OUTおよび/OUTを出力する。
図4は、図3の(B)のプレ処理部22およびCMOS−CML回路部23の回路例を示す図であり、(A)がプレ処理部22の回路を、(B)がCMOS−CML回路部23の回路を示す。
図4の(A)に示すように、プレ処理部22は、伝送データDATAを、クロック信号CLKに同期して取り込み、差動データQおよび/Qを出力するフリップフロップ(FF)25を有する。ここでは、FF25は、D型フリップフロップ(FF)で実現している。FF25は、クロック信号CLKの1周期間差動データQおよび/Qを保持する。伝送データDATAおよび差動データQおよび/Qは、フルスイングする信号である。
図4の(B)に示すように、CMOS−CML回路部23は、差動対と、定電流源と、を有する差動増幅回路である。定電流源は、ゲートに一定電圧VBIASが印加されるNMOSトランジスタNMOS3を有し、常時一定のテール電流を流す。差動対は、PMOSトランジスタPMOS1とNMOSトランジスタNMOS1を直列に接続した第1列と、PMOSトランジスタPMOS2とNMOSトランジスタNMOS2を直列に接続した第2列と、を有する。NMOS1およびNMOS2のソースは、定電流源のNMOS3のドレインに接続される。PMOS1およびPMOS2のゲートはGND(0V)に接続され、PMOS1およびPMOS2は常時オン状態になる。NMOS1のゲートに駆動信号INが、NMOS2のゲートに駆動信号/INが、それぞれ印加される。PMOS2とNMOS2の接続ノードから差動信号の一方のOUTが出力され、PMOS1とNMOS1の接続ノードから差動信号の他方の/OUTが出力される。差動信号OUTおよび/OUTは、小振幅の差動信号である。
図5は、出力回路21の動作タイムチャートである。
図5に示すように、クロック信号CLKの立ち上がり時の伝送データDATAの値(0(L)または1(H))に応じて、IN、OUTおよび/OUTが図示のように変化する。電流は、出力回路21の消費電流を示す。
図4の(B)に示すように、CMOS−CML回路部23は、定電流源を有し、常時電流が流れ続ける。そのため、図5に示すように、信号が変化しない場合でも、テール電流分の電力を常に消費し続ける。
通常、長距離レジスタ間信号伝送では、動作率は10〜20%である。CMOSバッファは、伝送データが変わるときにしか電力を消費せず、CMOSバッファのリーク電力(動作しないときの漏れ電力)は、最大でもCMOS−CML回路部23の定常電力の100分の1程度である。そのため、CMOS−CML回路部23を有する出力回路21の電力消費は、CMOSバッファの電力消費よりも非常に大きくなり、これが大きな問題である。
図6は、図4の(B)に示したCMOS−CML回路部23を、消費電力を低減するように変形した回路例を示す図である。
図6に示すように、図6のCMOS−CML回路では、2つの差動出力端をPMOS1およびPMOS2のゲート端子にクロス接続している。これにより、差動出力信号の値が確定したときにテール電流が流れなくなり、信号が変化しない状態での無駄な電力消費の問題が解決される。
しかし、図6のCMOS−CML回路では、信号変化するときに、差動出力OUTおよび/OUTがPMOS1およびPMOS2の引っ張り合いをすること、および差動出力OUTおよび/OUTがフルスイングするので、信号変化が遅くなる。具体的には、図6のCMOS−CML回路は、図4の(B)のCMOS−CML回路に比べて、信号伝搬速度が10倍程度遅くなる。そのため、高速のデータ伝送に使用できないのが問題である。
以下に説明する実施形態の伝送装置は、CMOS−CML回路を使用してデータ伝送を行う技術に関し、伝送速度を低下させずにCMOS−CML回路の電力削減を実現する。
第1実施形態の伝送装置は、図2に示すような回路構成を有し、出力回路の部分がこれまでのものと異なる。すなわち、第1実施形態の伝送装置は、出力回路21と、長距離伝送を行う差動線路22と、受信回路23と、クロック信号CLKの伝送線路24と、を有するが、出力回路21が第1実施形態の出力回路31に置き換えられている。
図7は、第1実施形態の出力回路31を示す図であり、(A)が回路記号を、(B)が回路構成を示す図である。
図7の(B)に示すように、出力回路31は、プレ処理部32と、CMOS−CML回路部33と、を有する。プレ処理部32は、伝送データDATAおよびクロック信号CLKを受けて、駆動信号INおよび/INと共に、切替信号φおよび/φを出力する。CMOS−CML回路部33は、駆動信号INおよび/IN、および切替信号φおよび/φを受けて、差動信号OUTおよび/OUTを出力する。
図8は、図7の(B)のプレ処理部32およびCMOS−CML回路部33の回路を示す図であり、(A)がプレ処理部32の回路を、(B)がCMOS−CML回路部33の回路を示す。
図8の(A)に示すように、プレ処理部32は、第1フリップフロップ(FF)41と、排他的論理和(XOR)ゲート42と、第2FF43と、を有する。第1FF41は、伝送データDATAを、クロック信号CLKに同期して取り込み、差動出力Qおよび/Qから駆動信号INおよび/INを出力する。XORゲート42は、伝送データDATAと第1FF41の出力するINの排他的論理和XORを生成する。第2FF43は、XORをクロック信号CLKに同期してラッチし、差動出力Qおよび/Qから切替信号φおよび/φを出力する。駆動信号INおよび/IN、XOR、および切替信号φおよび/φは、すべてフルスイングする信号である。ここでは、第1FF41および第2FF43は、D型フリップフロップ(FF)で実現している。
プレ処理部32は、DATA=0(L)であれば、駆動信号IN=Lおよび、/IN=Hを、DATA=1(H)であれば、駆動信号IN=Hおよび、/IN=Lを出力する。さらに、プレ処理部32は、XORゲート42で、伝送データDATAを、第1FF41に保持した1周期前の伝送データと同じであるか比較し、同じ(変化無し)であればφ=L、/φ=Hとし、異なれば(変化有り)φ=H、/φ=Lとする。駆動信号INおよび/IN、および切替信号φおよび/φは、フルスイングする信号である。
図8の(B)に示すように、CMOS−CML回路部33は、差動対と、定電流源と、2個のトランスファーゲートと、2個のNMOSトランジスタと、を有する差動増幅回路である。定電流源は、ゲートに一定電圧VBIASが印加されるNMOSトランジスタNMOS3を有し、常時一定のテール電流を流す。差動対は、PMOSトランジスタPMOS1とNMOSトランジスタNMOS1を直列に接続した第1列と、PMOSトランジスタPMOS2とNMOSトランジスタNMOS2を直列に接続した第2列と、を有する。NMOS1およびNMOS2のソースは、定電流源のNMOS3のドレインに接続される。PMOS1およびPMOS2のソースはVDD(電源電圧)源に接続される。PMOS1とNMOS1の接続ノードが差動出力端の一方で、差動出力の他方/OUTを出力し、PMOS2とNMOS2の接続ノードが差動出力端の他方で、差動出力の一方OUTを出力する。差動出力OUTおよび/OUTは、小振幅差動信号である。
PMOS1のゲートは、スイッチとして機能するトランスファーゲートTRG2を介して第2列の出力端に接続される。PMOS2のゲートは、スイッチとして機能するトランスファーゲートTRG1を介して第1列の出力端に接続される。TRG1およびTRG2は、切替信号φおよび/φにより制御され、φ=Lおよび/φ=Hの時に導通し、φ=Hおよび/φ=Lの時に遮断する。さらに、PMOS1のゲートは、NMOSトランジスタNMOS5を介してGND(0V)に接続され、PMOS2のゲートは、NMOSトランジスタNMOS4を介してGND(0V)に接続される。NMOS4およびNMOS5は、スイッチとして機能し、ゲートに切替信号φが印加され、φ=Lの時に遮断し、φ=Hの時に導通する。
したがって、図8の(B)に示すCMOS−CML回路部33は、φ=Lおよび/φ=Hの時、TRG1およびTRG2は導通し、NMOS4およびNMOS5は遮断し、図6に示すCMOS−CML回路と同じ構成になる。したがって、この状態では、テール電流が流れず、消費電力の小さい状態になる。
また、図8の(B)に示すCMOS−CML回路部33は、φ=Hおよび/φ=Lの時、TRG1およびTRG2は遮断し、NMOS4およびNMOS5は導通し、図4の(B)に示すCMOS−CML回路と同じ構成になる。したがって、この状態では、テール電流が流れるが、高速に動作する状態、すなわち駆動信号INおよび/INが変化すると、差動出力OUTおよび/OUTが高速に変化する状態になる。
以上の通り、伝送データDATAが変化しないとき、φ=Lおよび/φ=Hとなり、これに応じてCMOS−CML回路部33は、テール電流が流れず、無駄な電力をカットする。伝送データDATAが変化するとき、φ=Hおよび/φ=Lとなり、これに応じてCMOS−CML回路部33は、小振幅差動伝送で信号を伝送する状態にし、信号を高速伝送する。
図9は、第1実施形態の出力回路31の動作を示すタイムチャートである。
図5と比較すると、差動出力OUTおよび/OUTは、4つのレベルをとるが、いずれの場合も、OUTおよび/OUTは、一方が高く、他方が低い状態となるので、差動信号としては問題ない。
また、電流は、伝送データDATAが変化するときのみテール電流が流れるので、信号が変化しないときに消費し続ける電力が削減できる。一般的に、動作率の高い信号でも、動作率は50%程度であるので、第1実施形態の出力回路31を使用することにより、最低でも50%の電力を削減できる。差動伝送方式では、信号変化時の動的な電力よりも、テール電流による電力の方が大きいので、電力削減見込みは最低でも50%と見込むことができる。
図10は、第1実施形態の伝送装置で使用される図2の受信回路23を示す図であり、(A)が回路記号を、(B)が付属するクロック信号CLKの反転回路を、(C)が回路構成を示す図である。
伝送端(出力回路)側からは、伝送データと共に、伝送線路24を介してクロック信号CLKが伝送される。受信端(受信回路)側は、伝送データを受信すると共に、伝送されてくるクロック信号CLKを受信し、さらに図10の(B)に示すように、CLKを入力とするインバータ51で反転クロック/CLKを発生する。
図10の(C)に示すように、受信回路23は、レベル変換レジスタ52と、フリップフロップ部(FF)53と、を有する。レベル変換レジスタ52は、差動伝送データOUTおよび/OUTに対応する差動伝送データDおよび/D、および受信したクロック信号CLKおよび反転クロック信号/CLKを受けて、受信信号XMおよび/XMを出力する。FF53は、受信信号XMおよび/XMを受けて、受信データQおよび/Qを出力する。
図11は、レベル変換レジスタ52およびFF53の回路構成を示す図であり、(A)がレベル変換レジスタ52の回路構成を、(B)がFF53の回路構成を示す。
レベル変換レジスタ52は、出力回路31から出力され、伝送線路22を介して伝送された小振幅差動信号を受信する。受信端において、小振幅差動信号は、通常のCMOSのD型FFでは取り込むことができず、レベル変換レジスタで取り込む必要がある。図11の(A)のレベル変換レジスタ52は、小振幅差動信号Dおよび/Dを取り込んで、フルスイングの受信信号XMおよび/XMを出力する。レベル変換レジスタ52は、定電流源を有さないので、定常的に電流が流れ続けることは無い。FF53は、受信信号XMおよび/XMを入力とするフリップフロップ回路であり、フルスイングする受信データQおよび/Qを出力する。FF53は、セットリセットラッチ(SRラッチ)として機能する。
図11の(A)および(B)の回路の構成および動作の詳しい説明は省略する。
図12は、受信回路23における動作を示すタイムチャートである。
受信回路23は、小振幅差動信号Dおよび/Dを取り込んで、フルスイングの受信信号XMおよび/XMおよび受信データQおよび/Qを出力する。図12において、電流は受信回路23の消費電流(電力)を示す図であり、定常的に電流が流れ続けることが無いことが分かる。
以上説明したように、第1実施形態の伝送回路および出力回路は、動作速度の低下を抑制した上で消費電力を低減できる。第1実施形態の伝送回路および出力回路では、動作率50%の場合では、テール電流による定常的な消費電力を50%削減することができる。一般的なプロセッサでは、動作率は10〜20%程度なので、実用的には消費電力を80〜90%削減できる。
第2実施形態の伝送装置は、図2に示すような回路構成を有し、出力回路の部分がこれまでのものと異なる。すなわち、第2実施形態の伝送装置は、出力回路21と、長距離伝送を行う差動線路22と、受信回路23と、クロック信号CLKの伝送線路24と、を有するが、出力回路21が第2実施形態の出力回路に置き換えられている。したがって、受信回路は、図10および図11に示したものが使用される。さらに、第2実施形態の出力回路は、図7の(B)に示すのと同様に、プレ処理部およびCML回路部を有する。
図13は、第2実施形態の出力回路のプレ処理部およびCMOS−CML回路部の回路を示す図であり、(A)がプレ処理部の回路を、(B)がCMOS−CML回路部の回路を示す。図8の(B)と比較して明らかなように、第2実施形態の出力回路のCMOS−CML回路部は、第1実施形態のCMOS−CML回路部33と同じである。
第2実施形態の出力回路のプレ処理部は、第1フリップフロップ(FF)61と、第2FF62と、XORゲート63と、第3FF64と、ORゲート65と、第4FF65と、を有する。第1FF61は、伝送データDATAをクロック信号CLKに同期してラッチし、クロック信号の1周期分遅延した遅延伝送データQ0を出力する。第2FF62は、遅延伝送データQ0をクロック信号CLKに同期してラッチし、クロック信号の1周期分さらに遅延し(2周期分遅延し)、駆動信号INおよび/INとして出力する。XORゲート63は、伝送データDATAと遅延伝送データQ0の排他的論理和XORを出力する。第3FF64は、XORをクロック信号CLKに同期してラッチし、演算値Q1として出力する。ORゲート65は、XORとQ1の論理和ORを出力する。第4FF65は、論理和ORをクロック信号CLKに同期してラッチし、切替信号φおよび/φとして出力する。
第2実施形態のプレ処理部は、伝送データDATを出力する1サイクル前に、伝送データDATの値が変化することを検出して、切替信号φおよび/φを生成する。これに応じて、第2実施形態のCMOS−CML回路部は、伝送データDATが変化する1サイクル前に、図4の(B)に示すような状態になり、差動出力OUTおよび/OUTが変化している間その状態を維持する。
第1実施形態の出力回路31では、同じ値が続いた状態では、テール電流が流れず、フルスイング信号を出力する全振幅差動動作を行う。したがって、差動出力OUTおよび/OUTの値が変化する時の初期段階では、CMOS−CML回路部33は図6の回路構成となっており、差動信号の一方が0V、他方が電源電圧VDDになった全振幅差動伝送の状態から信号伝送が始まる。そのため、小振幅差動伝送の状態で信号変化する場合に比べて、全振幅差動伝送の状態で信号変化する場合は信号の変化に時間を要する。
第2実施形態では、この時間を短縮するために、伝送データを出力する1サイクル前に値が変化することを検出して、伝送データを出力する1サイクル前に、小振幅差動伝送する状態、つまり、図6の回路構成から図4の(B)の回路構成に切り替える。そのため、プレ処理部は、伝送データを出力する1サイクル前に、CMOS−CML回路部の回路構成を切り替える切替信号φおよび/φを生成する。
図14は、第2実施形態の出力回路の動作を示すタイムチャートである。
図14に示すように、変化した差動出力OUTおよび/OUTが出力する1サイクル前に、φが1(H)に変化して、CMOS−CML回路部は小振幅差動伝送の状態に移行しており、小振幅差動伝送の状態で差動出力が変化する。
第2実施形態では、伝送データDATAが"0011001100110011"という信号変化の場合は、テール電流が流れるので、電力削減効果は無い。一般的な場合での動作率が10〜20%であることを考えれば、テール電流による定常的な消費電力を60〜80%削減できると考えられる。
以上、第1および第2実施形態の伝送回路を説明したが、次に第1または第2実施形態の伝送回路を、半導体集積回路内での信号伝送に適用した応用例を説明する。
図15は、内部での信号伝送に第1または第2実施形態の伝送回路を利用する半導体集積回路81の構成例を示す図である。
図15に示す半導体集積回路81は、クロック信号を発生するPLL回路82と、複数の回路ブロック83A〜83Fと、を有する。回路ブロック83A〜83Fは、PLL回路82からクロック信号の伝送線路87を介して供給されるクロック信号に同期して動作する。回路ブロック83A〜83Fは、回路ブロック間で相互にシンクシンクロナス方式でデータを伝送する。図15では、もっとも離れた回路ブロック83Aから回路ブロック84Fに、長距離の差動線路を利用してデータを伝送する伝送回路を示している。
図15に示した伝送回路は、回路ブロック83Aに設けた出力回路84と、差動線路85と、回路ブロック84Fに設けた受信回路86と、を有する。出力回路84は、図7および図8に記載した第1実施形態の出力回路、または図13に記載した第2実施形態の出力回路である。受信回路86は、図10および図11に記載した受信回路である。出力回路84は、伝送線路87を介して供給されるクロック信号に同期して、伝送データを差動データ信号に変換して、差動線路85に出力する。受信回路86は、伝送線路87を介して供給されるクロック信号に同期して、差動線路85から差動データ信号を取り込む。
図16は、内部での信号伝送に第1または第2実施形態の伝送回路を利用する半導体集積回路91の別の構成例を示す図である。
図16に示す半導体集積回路91は、PLL回路92が回路ブロック83Aに設けられていることが図15に示した半導体集積回路81と異なる。回路ブロック83A内のPLL回路92で発生されたクロック信号は、他の回路ブロックに供給される。図16では、回路ブロック83Aは、クロック信号を小振幅の差動クロック信号に変換して差動線路98に出力するクロック出力回路97を有する。クロック出力回路97は、図4の(B)に示すような差動バッファで実現される。回路ブロック83Fは、レベル変換回路で実現され、差動線路98を介して伝送された小振幅の差動クロック信号を取り込み、フルスイングするクロック信号を出力するクロック受信回路99を有する。出力回路84は、PLL92からのクロック信号に同期して伝送データを差動線路85に出力する。受信回路86は、クロック受信回路99からのクロック信号に同期して、差動線路85から差動データ信号を取り込む。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
21 出力回路
22 差動線路
23 受信回路
24 伝送路
31 出力回路
32 プレ処理部
33 CMOS−CML回路部

Claims (10)

  1. 伝送データをクロック信号に同期して差動データ信号に変換して出力する出力回路と、
    前記差動データ信号を伝送する差動線路と、
    前記クロック信号に同期して前記差動線路から前記差動データ信号を受信する受信回路と、を備え
    前記出力回路は、
    駆動信号に応じて動作し、切替信号が第1状態時に高速動作状態に、前記切替信号が第2状態時に非高速動作状態になる電流モードロジック回路と、
    前記伝送データおよび前記クロック信号から、前記電流モードロジック回路の前記駆動信号を生成し、前記伝送データが変化する時に前記第1状態に、前記伝送データが変化しない時に前記第2状態になる前記切替信号を生成するプレ処理回路と、を備えることを特徴とする伝送回路。
  2. 前記電流モードロジック回路の出力する前記差動データ信号は、前記出力回路に入力する前記伝送データより、振幅が小さいことを特徴とする請求項1に記載の伝送回路。
  3. 前記電流モードロジック回路は、
    直列に接続したPMOSトランジスタとNMOSトランジスタを2列含む差動対と、
    前記切替信号に応じて、前記第2状態時に、差動出力端とトランジスタ対のゲートをクロス配線した状態に、前記第1状態時にクロス配線しない状態に切り替えるスイッチと、
    前記切替信号に応じて、前記第1状態時に、前記トランジスタ対のゲートを前記トランジスタ対が導通状態になる信号源に接続するスイッチと、を備えることを特徴とする請求項1または2に記載の伝送回路。
  4. 前記プレ処理回路は、
    前記伝送データを前記クロック信号に同期してラッチし、前記クロック信号の1周期分遅延した前記伝送データを前記駆動信号として出力する第1フリップフロップと、
    前記伝送データと前記第1フリップフロップの出力の排他的論理和を生成するXORゲートと、
    前記XORゲートの出力を前記クロック信号に同期してラッチし、出力を前記切替信号として出力する第2フリップフロップと、を備えることを特徴とする請求項1から3のいずれか1項に記載の伝送回路。
  5. 前記プレ処理回路は、
    前記伝送データを前記クロック信号に同期してラッチし、前記クロック信号の1周期分遅延した前記伝送データを出力する第1フリップフロップと、
    前記第1フリップフロップの出力を前記クロック信号に同期してラッチし、前記クロック信号の2周期分遅延した前記伝送データを前記駆動信号として出力する第2フリップフロップと、
    前記伝送データと前記第1フリップフロップの出力の排他的論理和を生成するXORゲートと、
    前記XORゲートの出力を前記クロック信号に同期してラッチする第3フリップフロップと、
    前記XORゲートの出力と前記第3フリップフロップの出力の論理和を生成するORゲートと、
    前記ORゲートの出力を前記クロック信号に同期してラッチし、前記切替信号として出力する第4フリップフロップと、を備えることを特徴とする請求項1から3のいずれか1項に記載の伝送回路。
  6. 伝送データをクロック信号に同期して差動データ信号に変換して出力する出力回路であって、
    駆動信号に応じて動作し、切替信号が第1状態時に高速動作状態に、前記切替信号が第2状態時に非高速動作状態になる電流モードロジック回路と、
    前記伝送データおよび前記クロック信号から、前記電流モードロジック回路の前記駆動信号を生成し、前記伝送データが変化する時に前記第1状態に、前記伝送データが変化しない時に前記第2状態になる前記切替信号を生成するプレ処理回路と、を備えることを特徴とする出力回路。
  7. 前記電流モードロジック回路の出力する前記差動データ信号は、前記出力回路に入力する前記伝送データより、振幅が小さいことを特徴とする請求項6に記載の出力回路。
  8. 前記電流モードロジック回路は、
    直列に接続したPMOSトランジスタとNMOSトランジスタを2列含む差動対と、
    前記切替信号に応じて、前記第2状態時に、差動出力端とトランジスタ対のゲートをクロス配線した状態に、前記第1状態時にクロス配線しない状態に切り替えるスイッチと、
    前記切替信号に応じて、前記第1状態時に、前記トランジスタ対のゲートを前記トランジスタ対が導通状態になる信号源に接続するスイッチと、を備えることを特徴とする請求項6または7に記載の出力回路。
  9. 前記プレ処理回路は、
    前記伝送データを前記クロック信号に同期してラッチし、前記クロック信号の1周期分遅延した前記伝送データを前記駆動信号として出力する第1フリップフロップと、
    前記伝送データと前記第1フリップフロップの出力の排他的論理和を生成するXORゲートと、
    前記XORゲートの出力を前記クロック信号に同期してラッチし、出力を前記切替信号として出力する第2フリップフロップと、を備えることを特徴とする請求項6から8のいずれか1項に記載の出力回路。
  10. 前記プレ処理回路は、
    前記伝送データを前記クロック信号に同期してラッチし、前記クロック信号の1周期分遅延した前記伝送データを出力する第1フリップフロップと、
    前記第1フリップフロップの出力を前記クロック信号に同期してラッチし、前記クロック信号の2周期分遅延した前記伝送データを前記駆動信号として出力する第2フリップフロップと、
    前記伝送データと前記第1フリップフロップの出力の排他的論理和を生成するXORゲートと、
    前記XORゲートの出力を前記クロック信号に同期してラッチする第3フリップフロップと、
    前記XORゲートの出力と前記第3フリップフロップの出力の論理和を生成するORゲートと、
    前記ORゲートの出力を前記クロック信号に同期してラッチし、前記切替信号として出力する第4フリップフロップと、を備えることを特徴とする請求項6から8のいずれか1項に記載の出力回路。
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