JP2015002408A - 伝送回路および出力回路 - Google Patents

Abstract

【課題】動作速度を低下させずに、消費電力を低減して差動信号を出力する出力回路およびそのような出力回路を含む伝送回路の実現。【解決手段】伝送データDATAをクロック信号CLKに同期して差動データ信号OUT,/OUTに変換して出力する出力回路31と、差動線路22と、クロック信号に同期して差動線路から差動データ信号を受信する受信回路23と、を有し、出力回路は、駆動信号IN,/INに応じて動作し、切替信号φ，／φが第１状態時に高速動作状態に、切替信号が第２状態時に非高速動作状態になる電流モードロジック回路CML33と、伝送データおよびクロック信号から、電流モードロジック回路の駆動信号を生成し、伝送データが変化する時に第１状態に、伝送データが変化しない時に第２状態になる切替信号を生成するプレ処理回路32と、を有する伝送回路。【選択図】図８

Description

開示の技術は、伝送回路および出力回路に関する。

プロセッサなど半導体集積回路内において、遠く離れた場所にあるレジスタ間で信号伝送するときは、レジスタ間をつなぐ配線は長距離となる。伝送信号が電源電圧に近い上限と下限の間でフルスイング(Full-swing)する場合、ＣＭＯＳバッファを使って長距離配線に信号を伝送するには、信号レベルを強化するために、ＣＭＯＳバッファをリピータとして多数挿入しなければならない。ＣＭＯＳバッファを挿入すると信号レベルは強化されるが、多数のＣＭＯＳバッファを中継して信号が伝搬するため、信号伝搬遅延は増大する。

これに対して、ＣＭＯＳ−ＣＭＬ(Current Mode Logic)回路を使った小振幅差動伝送方式が提案されている。ＣＭＬ回路を利用した小振幅差動伝送方式では、信号の低（Ｌ：Ｌｏｗ）から高（Ｈ：Ｈｉｇｈ）およびＨからＬの変化が、０Ｖ（下限）から電源電圧（上限）までフルスイングするのではなく、２配線間の電位差でＬレベルかＨレベルを判定する。このように、ＣＭＬ回路を利用した小振幅差動伝送方式では、信号をフルスイングさせる必要が無く、伝送端と受信端間にリピータを挿入せずに信号伝送させるので、信号伝搬遅延は増大しない。

ＣＭＯＳ−ＣＭＬ回路は、定電流源を有し、常に電流が流れ続ける。そのため、信号が変化しない場合でも、テール電流分の電力を常に消費し続ける。通常、長距離レジスタ間信号伝送では、動作率は１０〜２０％であり、値が変わるときにしか電力を消費しないＣＭＯＳバッファを利用する場合よりも、電力損失が大きくなるという問題である。ＣＭＯＳバッファのリーク電力(動作しないときの漏れ電力)は、最大でもＣＭＯＳ−ＣＭＬ回路の定常電力の１００分の１程度であり、ＣＭＯＳ−ＣＭＬ回路の電力損失は大きい。

そこで、ＣＭＯＳ−ＣＭＬ回路において、差動出力をＰＭＯＳトランジスタのゲート端子にクロス接続させ、値が確定したときにテール電流が流れないようにすることが提案されている。これにより、信号が変化しない状態での無駄な電力消費の問題が解決される。しかし、この回路方式では、信号変化するときに、差動出力が互いにＰＭＯＳトランジスタから電流を引き抜くため、および出力信号がフルスイングするため、信号変化が遅くなるという問題がある。例えば、差動出力をＰＭＯＳトランジスタのゲート端子にクロス接続しないＣＭＯＳ−ＣＭＬ回路に比べて、信号伝搬速度が１０倍程度遅くなる。

特開２０００−９０６８３号公報

実施形態によれば、動作速度は低下せずに、消費電力を低減し、差動信号を出力する出力回路およびそのような出力回路を含む伝送回路が開示される。

第１の態様の伝送回路は、出力回路と、差動線路と、受信回路と、を有する。出力回路は、伝送データをクロック信号に同期して差動データ信号に変換して出力する。差動線路は、差動データ信号を伝送する。受信回路は、クロック信号に同期して差動線路から差動データ信号を受信する。出力回路は、電流モードロジック（ＣＭＬ）回路と、プレ処理回路と、を有する。電流モードロジック回路は、駆動信号に応じて動作し、切替信号が第１状態時に高速動作状態に、切替信号が第２状態時に非高速動作状態になる。プレ処理回路は、伝送データおよびクロック信号から、電流モードロジック回路の駆動信号を生成し、伝送データが変化する時に第１状態に、伝送データが変化しない時に第２状態になる切替信号を生成する。

第１の態様によれば、出力回路は、差動データ信号に変換して出力するので、小振幅差動伝送が行われ、出力回路と受信回路の間の差動線路にリピータを挿入する必要がない。また、出力回路の電流モードロジック（ＣＭＬ）回路は、切替信号が第１状態時には、消費電力が大きいが高速動作可能な高速動作状態と、切替信号が第２状態時には、消費電力が小さく非高速動作状態になる。切替信号は、伝送データが変化する時に第１状態になるので、ＣＭＬ回路は高速動作可能であり、高速のデータ伝送が行える。一方、伝送データが変化しない時には、ＣＭＬ回路は高速動作する必要はなく、切替信号は第２状態になるので消費電力は小さい。したがって、低消費電力で、高速のデータ伝送が行える。

図１は、ＣＭＯＳバッファをリピータとして多数挿入して信号を伝送する伝送装置の概略構成を示す図である。 図２は、小振幅差動伝送方式の伝送装置の概略構成を示す図である。 図３は、ＣＭＯＳ−ＣＭＬ回路を有する出力回路を示す図であり、（Ａ）が回路記号を、（Ｂ）が回路構成を示す図である。 図４は、図３の（Ｂ）のプレ処理部およびＣＭＯＳ−ＣＭＬ回路部の回路例を示す図であり、（Ａ）がプレ処理部の回路を、（Ｂ）がＣＭＯＳ−ＣＭＬ回路部の回路を示す。 図５は、出力回路の動作タイムチャートである。 図６は、図４の（Ｂ）に示したＣＭＯＳ−ＣＭＬ回路部を、消費電力を低減するように変形した回路例を示す図である。 図７は、第１実施形態の出力回路を示す図であり、（Ａ）が回路記号を、（Ｂ）が回路構成を示す図である。 図８は、図７の（Ｂ）のプレ処理部およびＣＭＯＳ−ＣＭＬ回路部の回路を示す図であり、（Ａ）がプレ処理部の回路を、（Ｂ）がＣＭＯＳ−ＣＭＬ回路部の回路を示す。 図９は、第１実施形態の出力回路の動作を示すタイムチャートである。 図１０は、第１実施形態の伝送装置で使用される図２の受信回路を示す図であり、（Ａ）が回路記号を、（Ｂ）が付属するクロック信号ＣＬＫの反転回路を、（Ｃ）が回路構成を示す図である。 図１１は、レベル変換レジスタおよびＦＦの回路構成を示す図であり、（Ａ）がレベル変換レジスタの回路構成を、（Ｂ）がＦＦの回路構成を示す。 図１２は、受信回路における動作を示すタイムチャートである。 図１３は、第２実施形態の出力回路のプレ処理部およびＣＭＯＳ−ＣＭＬ回路部の回路を示す図であり、（Ａ）がプレ処理部の回路を、（Ｂ）がＣＭＯＳ−ＣＭＬ回路部の回路を示す。 図１４は、第２実施形態の出力回路の動作を示すタイムチャートである。 図１５は、内部での信号伝送に第１または第２実施形態の伝送回路を利用する半導体集積回路の構成例を示す図である。 図１６は、内部での信号伝送に第１または第２実施形態の伝送回路を利用する半導体集積回路の別の構成例を示す図である。

実施形態の伝送回路を説明する前に、一般的な伝送回路について説明する。
プロセッサなど半導体集積回路内の遠く離れた場所にあるレジスタ間で信号伝送するときは、レジスタ間をつなぐ配線は長距離となる。これは、基板上に搭載された異なる半導体集積回路間で信号伝送を行う場合も同様である。
このような信号伝送は、これまで信号がフルスイング(Full-swing)するＣＭＯＳバッファを使って行っていたが、信号を長距離配線で伝送するとき、信号レベルを強化するために、ＣＭＯＳバッファをリピータとして多数挿入しなければならない。

図１は、ＣＭＯＳバッファをリピータとして多数挿入して信号を伝送する伝送装置の概略構成を示す図である。
図１に示すように、伝送装置は、出力回路１１と、複数のＣＭＯＳバッファ１２を有する伝送線路と、受信回路１３と、クロック信号ＣＬＫの伝送線路１４と、を有する。伝送線路は、長距離配線であり、信号レベルを強化するために、多数のＣＭＯＳバッファ１２をリピータとして挿入している。出力回路１１は、伝送データＤＡＴＡを、クロック信号ＣＬＫに同期して取り込み、クロック信号ＣＬＫの１周期間出力Ｑとして保持する回路であり、ここではＤ型フリップフロップ（ＦＦ）で実現している。受信回路１３は、ＣＭＯＳバッファ１２を有する伝送線路で伝送された伝送データＤＡＴＡを、伝送線路１４で伝送されたクロック信号ＣＬＫに同期して取り込む。

図１の伝送装置は、伝送線路が多数のＣＭＯＳバッファ１２を有するので信号レベルは強化されるが、多数のＣＭＯＳバッファ１２を中継して信号が伝搬するため、信号伝搬遅延は増大するという問題がある。そのため、図１の伝送装置では、近年の信号速度の高速化に十分に対処できないという問題が生じている。

そこで、ＣＭＯＳ−ＣＭＬ(Current Mode Logic)回路を使用した小振幅差動伝送方式が提案されている。
図２は、小振幅差動伝送方式の伝送装置の概略構成を示す図である。

図２に示すように、小振幅差動伝送方式の伝送装置は、出力回路２１と、長距離伝送を行う差動線路２２と、受信回路２３と、クロック信号ＣＬＫの伝送線路２４と、を有する。出力回路２１は、ＣＭＯＳ−ＣＭＬ回路を有し、伝送データＤＡＴＡをクロック信号ＣＬＫに同期して差動データ信号に変換して、差動線路２２に出力する。出力回路２１に入力する伝送データＤＡＴＡはフルスイングする信号であるが、出力回路２１が出力する差動データ信号は小振幅の差動信号である。受信回路２３は、差動線路２２で伝送された小振幅の差動信号を、伝送線路１４で伝送されたクロック信号ＣＬＫに同期して取り込み、フルスイングする出力データＱおよび／Ｑを出力する。受信回路２３は、差動信号の電位差が小さくても、逆転していなければ伝送データを正常に受信することができる。

小振幅差動伝送方式では、信号の低（Ｌ：Ｌｏｗ）から高（Ｈ：Ｈｉｇｈ）、ＨからＬへの変化が０Ｖから電源電圧までフルスイングするのではなく、差動線路の２配線間の電位差でＬレベルかＨレベルを判定する。そのため、小振幅差動伝送方式では、信号をフルスイングする必要が無く、伝送端（出力回路２１）と受信端（受信回路２３）間にリピータを挿入せずに信号伝送させるので、信号伝搬遅延は増大しない。

図３は、ＣＭＯＳ−ＣＭＬ回路を有する出力回路２１を示す図であり、（Ａ）が回路記号を、（Ｂ）が回路構成を示す図である。
図３の（Ｂ）に示すように、ＣＭＯＳ−ＣＭＬ回路を有する出力回路２１は、プレ処理部２２と、ＣＭＯＳ−ＣＭＬ回路部２３と、を有する。プレ処理部２２は、伝送データＤＡＴＡおよびクロック信号ＣＬＫを受けて、駆動信号ＩＮおよび／ＩＮを出力する。ＣＭＯＳ−ＣＭＬ回路部２３は、駆動信号ＩＮおよび／ＩＮを受けて、差動出力信号ＯＵＴおよび／ＯＵＴを出力する。

図４は、図３の（Ｂ）のプレ処理部２２およびＣＭＯＳ−ＣＭＬ回路部２３の回路例を示す図であり、（Ａ）がプレ処理部２２の回路を、（Ｂ）がＣＭＯＳ−ＣＭＬ回路部２３の回路を示す。

図４の（Ａ）に示すように、プレ処理部２２は、伝送データＤＡＴＡを、クロック信号ＣＬＫに同期して取り込み、差動データＱおよび／Ｑを出力するフリップフロップ（ＦＦ）２５を有する。ここでは、ＦＦ２５は、Ｄ型フリップフロップ（ＦＦ）で実現している。ＦＦ２５は、クロック信号ＣＬＫの１周期間差動データＱおよび／Ｑを保持する。伝送データＤＡＴＡおよび差動データＱおよび／Ｑは、フルスイングする信号である。

図４の（Ｂ）に示すように、ＣＭＯＳ−ＣＭＬ回路部２３は、差動対と、定電流源と、を有する差動増幅回路である。定電流源は、ゲートに一定電圧ＶＢＩＡＳが印加されるＮＭＯＳトランジスタＮＭＯＳ３を有し、常時一定のテール電流を流す。差動対は、ＰＭＯＳトランジスタＰＭＯＳ１とＮＭＯＳトランジスタＮＭＯＳ１を直列に接続した第１列と、ＰＭＯＳトランジスタＰＭＯＳ２とＮＭＯＳトランジスタＮＭＯＳ２を直列に接続した第２列と、を有する。ＮＭＯＳ１およびＮＭＯＳ２のソースは、定電流源のＮＭＯＳ３のドレインに接続される。ＰＭＯＳ１およびＰＭＯＳ２のゲートはＧＮＤ（０Ｖ）に接続され、ＰＭＯＳ１およびＰＭＯＳ２は常時オン状態になる。ＮＭＯＳ１のゲートに駆動信号ＩＮが、ＮＭＯＳ２のゲートに駆動信号／ＩＮが、それぞれ印加される。ＰＭＯＳ２とＮＭＯＳ２の接続ノードから差動信号の一方のＯＵＴが出力され、ＰＭＯＳ１とＮＭＯＳ１の接続ノードから差動信号の他方の／ＯＵＴが出力される。差動信号ＯＵＴおよび／ＯＵＴは、小振幅の差動信号である。

図５は、出力回路２１の動作タイムチャートである。
図５に示すように、クロック信号ＣＬＫの立ち上がり時の伝送データＤＡＴＡの値（０（Ｌ）または１（Ｈ））に応じて、ＩＮ、ＯＵＴおよび／ＯＵＴが図示のように変化する。電流は、出力回路２１の消費電流を示す。

図４の（Ｂ）に示すように、ＣＭＯＳ−ＣＭＬ回路部２３は、定電流源を有し、常時電流が流れ続ける。そのため、図５に示すように、信号が変化しない場合でも、テール電流分の電力を常に消費し続ける。

通常、長距離レジスタ間信号伝送では、動作率は１０〜２０％である。ＣＭＯＳバッファは、伝送データが変わるときにしか電力を消費せず、ＣＭＯＳバッファのリーク電力（動作しないときの漏れ電力）は、最大でもＣＭＯＳ−ＣＭＬ回路部２３の定常電力の１００分の１程度である。そのため、ＣＭＯＳ−ＣＭＬ回路部２３を有する出力回路２１の電力消費は、ＣＭＯＳバッファの電力消費よりも非常に大きくなり、これが大きな問題である。

図６は、図４の（Ｂ）に示したＣＭＯＳ−ＣＭＬ回路部２３を、消費電力を低減するように変形した回路例を示す図である。
図６に示すように、図６のＣＭＯＳ−ＣＭＬ回路では、２つの差動出力端をＰＭＯＳ１およびＰＭＯＳ２のゲート端子にクロス接続している。これにより、差動出力信号の値が確定したときにテール電流が流れなくなり、信号が変化しない状態での無駄な電力消費の問題が解決される。

しかし、図６のＣＭＯＳ−ＣＭＬ回路では、信号変化するときに、差動出力ＯＵＴおよび／ＯＵＴがＰＭＯＳ１およびＰＭＯＳ２の引っ張り合いをすること、および差動出力ＯＵＴおよび／ＯＵＴがフルスイングするので、信号変化が遅くなる。具体的には、図６のＣＭＯＳ−ＣＭＬ回路は、図４の（Ｂ）のＣＭＯＳ−ＣＭＬ回路に比べて、信号伝搬速度が１０倍程度遅くなる。そのため、高速のデータ伝送に使用できないのが問題である。

以下に説明する実施形態の伝送装置は、ＣＭＯＳ−ＣＭＬ回路を使用してデータ伝送を行う技術に関し、伝送速度を低下させずにＣＭＯＳ−ＣＭＬ回路の電力削減を実現する。
第１実施形態の伝送装置は、図２に示すような回路構成を有し、出力回路の部分がこれまでのものと異なる。すなわち、第１実施形態の伝送装置は、出力回路２１と、長距離伝送を行う差動線路２２と、受信回路２３と、クロック信号ＣＬＫの伝送線路２４と、を有するが、出力回路２１が第１実施形態の出力回路３１に置き換えられている。

図７は、第１実施形態の出力回路３１を示す図であり、（Ａ）が回路記号を、（Ｂ）が回路構成を示す図である。
図７の（Ｂ）に示すように、出力回路３１は、プレ処理部３２と、ＣＭＯＳ−ＣＭＬ回路部３３と、を有する。プレ処理部３２は、伝送データＤＡＴＡおよびクロック信号ＣＬＫを受けて、駆動信号ＩＮおよび／ＩＮと共に、切替信号φおよび／φを出力する。ＣＭＯＳ−ＣＭＬ回路部３３は、駆動信号ＩＮおよび／ＩＮ、および切替信号φおよび／φを受けて、差動信号ＯＵＴおよび／ＯＵＴを出力する。

図８は、図７の（Ｂ）のプレ処理部３２およびＣＭＯＳ−ＣＭＬ回路部３３の回路を示す図であり、（Ａ）がプレ処理部３２の回路を、（Ｂ）がＣＭＯＳ−ＣＭＬ回路部３３の回路を示す。

図８の（Ａ）に示すように、プレ処理部３２は、第１フリップフロップ（ＦＦ）４１と、排他的論理和（ＸＯＲ）ゲート４２と、第２ＦＦ４３と、を有する。第１ＦＦ４１は、伝送データＤＡＴＡを、クロック信号ＣＬＫに同期して取り込み、差動出力Ｑおよび／Ｑから駆動信号ＩＮおよび／ＩＮを出力する。ＸＯＲゲート４２は、伝送データＤＡＴＡと第１ＦＦ４１の出力するＩＮの排他的論理和ＸＯＲを生成する。第２ＦＦ４３は、ＸＯＲをクロック信号ＣＬＫに同期してラッチし、差動出力Ｑおよび／Ｑから切替信号φおよび／φを出力する。駆動信号ＩＮおよび／ＩＮ、ＸＯＲ、および切替信号φおよび／φは、すべてフルスイングする信号である。ここでは、第１ＦＦ４１および第２ＦＦ４３は、Ｄ型フリップフロップ（ＦＦ）で実現している。

プレ処理部３２は、ＤＡＴＡ＝０（Ｌ）であれば、駆動信号ＩＮ＝Ｌおよび、／ＩＮ＝Ｈを、ＤＡＴＡ＝１（Ｈ）であれば、駆動信号ＩＮ＝Ｈおよび、／ＩＮ＝Ｌを出力する。さらに、プレ処理部３２は、ＸＯＲゲート４２で、伝送データＤＡＴＡを、第１ＦＦ４１に保持した１周期前の伝送データと同じであるか比較し、同じ（変化無し）であればφ＝Ｌ、／φ＝Ｈとし、異なれば（変化有り）φ＝Ｈ、／φ＝Ｌとする。駆動信号ＩＮおよび／ＩＮ、および切替信号φおよび／φは、フルスイングする信号である。

図８の（Ｂ）に示すように、ＣＭＯＳ−ＣＭＬ回路部３３は、差動対と、定電流源と、２個のトランスファーゲートと、２個のＮＭＯＳトランジスタと、を有する差動増幅回路である。定電流源は、ゲートに一定電圧ＶＢＩＡＳが印加されるＮＭＯＳトランジスタＮＭＯＳ３を有し、常時一定のテール電流を流す。差動対は、ＰＭＯＳトランジスタＰＭＯＳ１とＮＭＯＳトランジスタＮＭＯＳ１を直列に接続した第１列と、ＰＭＯＳトランジスタＰＭＯＳ２とＮＭＯＳトランジスタＮＭＯＳ２を直列に接続した第２列と、を有する。ＮＭＯＳ１およびＮＭＯＳ２のソースは、定電流源のＮＭＯＳ３のドレインに接続される。ＰＭＯＳ１およびＰＭＯＳ２のソースはＶＤＤ（電源電圧）源に接続される。ＰＭＯＳ１とＮＭＯＳ１の接続ノードが差動出力端の一方で、差動出力の他方／ＯＵＴを出力し、ＰＭＯＳ２とＮＭＯＳ２の接続ノードが差動出力端の他方で、差動出力の一方ＯＵＴを出力する。差動出力ＯＵＴおよび／ＯＵＴは、小振幅差動信号である。

ＰＭＯＳ１のゲートは、スイッチとして機能するトランスファーゲートＴＲＧ２を介して第２列の出力端に接続される。ＰＭＯＳ２のゲートは、スイッチとして機能するトランスファーゲートＴＲＧ１を介して第１列の出力端に接続される。ＴＲＧ１およびＴＲＧ２は、切替信号φおよび／φにより制御され、φ＝Ｌおよび／φ＝Ｈの時に導通し、φ＝Ｈおよび／φ＝Ｌの時に遮断する。さらに、ＰＭＯＳ１のゲートは、ＮＭＯＳトランジスタＮＭＯＳ５を介してＧＮＤ（０Ｖ）に接続され、ＰＭＯＳ２のゲートは、ＮＭＯＳトランジスタＮＭＯＳ４を介してＧＮＤ（０Ｖ）に接続される。ＮＭＯＳ４およびＮＭＯＳ５は、スイッチとして機能し、ゲートに切替信号φが印加され、φ＝Ｌの時に遮断し、φ＝Ｈの時に導通する。

したがって、図８の（Ｂ）に示すＣＭＯＳ−ＣＭＬ回路部３３は、φ＝Ｌおよび／φ＝Ｈの時、ＴＲＧ１およびＴＲＧ２は導通し、ＮＭＯＳ４およびＮＭＯＳ５は遮断し、図６に示すＣＭＯＳ−ＣＭＬ回路と同じ構成になる。したがって、この状態では、テール電流が流れず、消費電力の小さい状態になる。

また、図８の（Ｂ）に示すＣＭＯＳ−ＣＭＬ回路部３３は、φ＝Ｈおよび／φ＝Ｌの時、ＴＲＧ１およびＴＲＧ２は遮断し、ＮＭＯＳ４およびＮＭＯＳ５は導通し、図４の（Ｂ）に示すＣＭＯＳ−ＣＭＬ回路と同じ構成になる。したがって、この状態では、テール電流が流れるが、高速に動作する状態、すなわち駆動信号ＩＮおよび／ＩＮが変化すると、差動出力ＯＵＴおよび／ＯＵＴが高速に変化する状態になる。

以上の通り、伝送データＤＡＴＡが変化しないとき、φ＝Ｌおよび／φ＝Ｈとなり、これに応じてＣＭＯＳ−ＣＭＬ回路部３３は、テール電流が流れず、無駄な電力をカットする。伝送データＤＡＴＡが変化するとき、φ＝Ｈおよび／φ＝Ｌとなり、これに応じてＣＭＯＳ−ＣＭＬ回路部３３は、小振幅差動伝送で信号を伝送する状態にし、信号を高速伝送する。

図９は、第１実施形態の出力回路３１の動作を示すタイムチャートである。
図５と比較すると、差動出力ＯＵＴおよび／ＯＵＴは、４つのレベルをとるが、いずれの場合も、ＯＵＴおよび／ＯＵＴは、一方が高く、他方が低い状態となるので、差動信号としては問題ない。

また、電流は、伝送データＤＡＴＡが変化するときのみテール電流が流れるので、信号が変化しないときに消費し続ける電力が削減できる。一般的に、動作率の高い信号でも、動作率は５０％程度であるので、第１実施形態の出力回路３１を使用することにより、最低でも５０％の電力を削減できる。差動伝送方式では、信号変化時の動的な電力よりも、テール電流による電力の方が大きいので、電力削減見込みは最低でも５０％と見込むことができる。

図１０は、第１実施形態の伝送装置で使用される図２の受信回路２３を示す図であり、（Ａ）が回路記号を、（Ｂ）が付属するクロック信号ＣＬＫの反転回路を、（Ｃ）が回路構成を示す図である。

伝送端（出力回路）側からは、伝送データと共に、伝送線路２４を介してクロック信号ＣＬＫが伝送される。受信端（受信回路）側は、伝送データを受信すると共に、伝送されてくるクロック信号ＣＬＫを受信し、さらに図１０の（Ｂ）に示すように、ＣＬＫを入力とするインバータ５１で反転クロック／ＣＬＫを発生する。

図１０の（Ｃ）に示すように、受信回路２３は、レベル変換レジスタ５２と、フリップフロップ部（ＦＦ）５３と、を有する。レベル変換レジスタ５２は、差動伝送データＯＵＴおよび／ＯＵＴに対応する差動伝送データＤおよび／Ｄ、および受信したクロック信号ＣＬＫおよび反転クロック信号／ＣＬＫを受けて、受信信号ＸＭおよび／ＸＭを出力する。ＦＦ５３は、受信信号ＸＭおよび／ＸＭを受けて、受信データＱおよび／Ｑを出力する。

図１１は、レベル変換レジスタ５２およびＦＦ５３の回路構成を示す図であり、（Ａ）がレベル変換レジスタ５２の回路構成を、（Ｂ）がＦＦ５３の回路構成を示す。
レベル変換レジスタ５２は、出力回路３１から出力され、伝送線路２２を介して伝送された小振幅差動信号を受信する。受信端において、小振幅差動信号は、通常のＣＭＯＳのＤ型ＦＦでは取り込むことができず、レベル変換レジスタで取り込む必要がある。図１１の（Ａ）のレベル変換レジスタ５２は、小振幅差動信号Ｄおよび／Ｄを取り込んで、フルスイングの受信信号ＸＭおよび／ＸＭを出力する。レベル変換レジスタ５２は、定電流源を有さないので、定常的に電流が流れ続けることは無い。ＦＦ５３は、受信信号ＸＭおよび／ＸＭを入力とするフリップフロップ回路であり、フルスイングする受信データＱおよび／Ｑを出力する。ＦＦ５３は、セットリセットラッチ（ＳＲラッチ）として機能する。

図１１の（Ａ）および（Ｂ）の回路の構成および動作の詳しい説明は省略する。
図１２は、受信回路２３における動作を示すタイムチャートである。

受信回路２３は、小振幅差動信号Ｄおよび／Ｄを取り込んで、フルスイングの受信信号ＸＭおよび／ＸＭおよび受信データＱおよび／Ｑを出力する。図１２において、電流は受信回路２３の消費電流（電力）を示す図であり、定常的に電流が流れ続けることが無いことが分かる。

以上説明したように、第１実施形態の伝送回路および出力回路は、動作速度の低下を抑制した上で消費電力を低減できる。第１実施形態の伝送回路および出力回路では、動作率５０％の場合では、テール電流による定常的な消費電力を５０％削減することができる。一般的なプロセッサでは、動作率は１０〜２０％程度なので、実用的には消費電力を８０〜９０％削減できる。

第２実施形態の伝送装置は、図２に示すような回路構成を有し、出力回路の部分がこれまでのものと異なる。すなわち、第２実施形態の伝送装置は、出力回路２１と、長距離伝送を行う差動線路２２と、受信回路２３と、クロック信号ＣＬＫの伝送線路２４と、を有するが、出力回路２１が第２実施形態の出力回路に置き換えられている。したがって、受信回路は、図１０および図１１に示したものが使用される。さらに、第２実施形態の出力回路は、図７の（Ｂ）に示すのと同様に、プレ処理部およびＣＭＬ回路部を有する。

図１３は、第２実施形態の出力回路のプレ処理部およびＣＭＯＳ−ＣＭＬ回路部の回路を示す図であり、（Ａ）がプレ処理部の回路を、（Ｂ）がＣＭＯＳ−ＣＭＬ回路部の回路を示す。図８の（Ｂ）と比較して明らかなように、第２実施形態の出力回路のＣＭＯＳ−ＣＭＬ回路部は、第１実施形態のＣＭＯＳ−ＣＭＬ回路部３３と同じである。

第２実施形態の出力回路のプレ処理部は、第１フリップフロップ（ＦＦ）６１と、第２ＦＦ６２と、ＸＯＲゲート６３と、第３ＦＦ６４と、ＯＲゲート６５と、第４ＦＦ６５と、を有する。第１ＦＦ６１は、伝送データＤＡＴＡをクロック信号ＣＬＫに同期してラッチし、クロック信号の１周期分遅延した遅延伝送データＱ０を出力する。第２ＦＦ６２は、遅延伝送データＱ０をクロック信号ＣＬＫに同期してラッチし、クロック信号の１周期分さらに遅延し（２周期分遅延し）、駆動信号ＩＮおよび／ＩＮとして出力する。ＸＯＲゲート６３は、伝送データＤＡＴＡと遅延伝送データＱ０の排他的論理和ＸＯＲを出力する。第３ＦＦ６４は、ＸＯＲをクロック信号ＣＬＫに同期してラッチし、演算値Ｑ１として出力する。ＯＲゲート６５は、ＸＯＲとＱ１の論理和ＯＲを出力する。第４ＦＦ６５は、論理和ＯＲをクロック信号ＣＬＫに同期してラッチし、切替信号φおよび／φとして出力する。

第２実施形態のプレ処理部は、伝送データＤＡＴを出力する１サイクル前に、伝送データＤＡＴの値が変化することを検出して、切替信号φおよび／φを生成する。これに応じて、第２実施形態のＣＭＯＳ−ＣＭＬ回路部は、伝送データＤＡＴが変化する１サイクル前に、図４の（Ｂ）に示すような状態になり、差動出力ＯＵＴおよび／ＯＵＴが変化している間その状態を維持する。

第１実施形態の出力回路３１では、同じ値が続いた状態では、テール電流が流れず、フルスイング信号を出力する全振幅差動動作を行う。したがって、差動出力ＯＵＴおよび／ＯＵＴの値が変化する時の初期段階では、ＣＭＯＳ−ＣＭＬ回路部３３は図６の回路構成となっており、差動信号の一方が０Ｖ、他方が電源電圧ＶＤＤになった全振幅差動伝送の状態から信号伝送が始まる。そのため、小振幅差動伝送の状態で信号変化する場合に比べて、全振幅差動伝送の状態で信号変化する場合は信号の変化に時間を要する。

第２実施形態では、この時間を短縮するために、伝送データを出力する１サイクル前に値が変化することを検出して、伝送データを出力する１サイクル前に、小振幅差動伝送する状態、つまり、図６の回路構成から図４の（Ｂ）の回路構成に切り替える。そのため、プレ処理部は、伝送データを出力する１サイクル前に、ＣＭＯＳ−ＣＭＬ回路部の回路構成を切り替える切替信号φおよび／φを生成する。

図１４は、第２実施形態の出力回路の動作を示すタイムチャートである。
図１４に示すように、変化した差動出力ＯＵＴおよび／ＯＵＴが出力する１サイクル前に、φが１（Ｈ）に変化して、ＣＭＯＳ−ＣＭＬ回路部は小振幅差動伝送の状態に移行しており、小振幅差動伝送の状態で差動出力が変化する。

第２実施形態では、伝送データＤＡＴＡが"0011001100110011"という信号変化の場合は、テール電流が流れるので、電力削減効果は無い。一般的な場合での動作率が１０〜２０％であることを考えれば、テール電流による定常的な消費電力を６０〜８０％削減できると考えられる。

以上、第１および第２実施形態の伝送回路を説明したが、次に第１または第２実施形態の伝送回路を、半導体集積回路内での信号伝送に適用した応用例を説明する。
図１５は、内部での信号伝送に第１または第２実施形態の伝送回路を利用する半導体集積回路８１の構成例を示す図である。

図１５に示す半導体集積回路８１は、クロック信号を発生するＰＬＬ回路８２と、複数の回路ブロック８３Ａ〜８３Ｆと、を有する。回路ブロック８３Ａ〜８３Ｆは、ＰＬＬ回路８２からクロック信号の伝送線路８７を介して供給されるクロック信号に同期して動作する。回路ブロック８３Ａ〜８３Ｆは、回路ブロック間で相互にシンクシンクロナス方式でデータを伝送する。図１５では、もっとも離れた回路ブロック８３Ａから回路ブロック８４Ｆに、長距離の差動線路を利用してデータを伝送する伝送回路を示している。

図１５に示した伝送回路は、回路ブロック８３Ａに設けた出力回路８４と、差動線路８５と、回路ブロック８４Ｆに設けた受信回路８６と、を有する。出力回路８４は、図７および図８に記載した第１実施形態の出力回路、または図１３に記載した第２実施形態の出力回路である。受信回路８６は、図１０および図１１に記載した受信回路である。出力回路８４は、伝送線路８７を介して供給されるクロック信号に同期して、伝送データを差動データ信号に変換して、差動線路８５に出力する。受信回路８６は、伝送線路８７を介して供給されるクロック信号に同期して、差動線路８５から差動データ信号を取り込む。

図１６は、内部での信号伝送に第１または第２実施形態の伝送回路を利用する半導体集積回路９１の別の構成例を示す図である。
図１６に示す半導体集積回路９１は、ＰＬＬ回路９２が回路ブロック８３Ａに設けられていることが図１５に示した半導体集積回路８１と異なる。回路ブロック８３Ａ内のＰＬＬ回路９２で発生されたクロック信号は、他の回路ブロックに供給される。図１６では、回路ブロック８３Ａは、クロック信号を小振幅の差動クロック信号に変換して差動線路９８に出力するクロック出力回路９７を有する。クロック出力回路９７は、図４の（Ｂ）に示すような差動バッファで実現される。回路ブロック８３Ｆは、レベル変換回路で実現され、差動線路９８を介して伝送された小振幅の差動クロック信号を取り込み、フルスイングするクロック信号を出力するクロック受信回路９９を有する。出力回路８４は、ＰＬＬ９２からのクロック信号に同期して伝送データを差動線路８５に出力する。受信回路８６は、クロック受信回路９９からのクロック信号に同期して、差動線路８５から差動データ信号を取り込む。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

２１ 出力回路
２２ 差動線路
２３ 受信回路
２４ 伝送路
３１ 出力回路
３２ プレ処理部
３３ ＣＭＯＳ−ＣＭＬ回路部

Claims (10)

1. 伝送データをクロック信号に同期して差動データ信号に変換して出力する出力回路と、
   前記差動データ信号を伝送する差動線路と、
   前記クロック信号に同期して前記差動線路から前記差動データ信号を受信する受信回路と、を備え
   前記出力回路は、
   駆動信号に応じて動作し、切替信号が第１状態時に高速動作状態に、前記切替信号が第２状態時に非高速動作状態になる電流モードロジック回路と、
   前記伝送データおよび前記クロック信号から、前記電流モードロジック回路の前記駆動信号を生成し、前記伝送データが変化する時に前記第１状態に、前記伝送データが変化しない時に前記第２状態になる前記切替信号を生成するプレ処理回路と、を備えることを特徴とする伝送回路。
2. 前記電流モードロジック回路の出力する前記差動データ信号は、前記出力回路に入力する前記伝送データより、振幅が小さいことを特徴とする請求項１に記載の伝送回路。
3. 前記電流モードロジック回路は、
   直列に接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタを２列含む差動対と、
   前記切替信号に応じて、前記第２状態時に、差動出力端とトランジスタ対のゲートをクロス配線した状態に、前記第１状態時にクロス配線しない状態に切り替えるスイッチと、
   前記切替信号に応じて、前記第１状態時に、前記トランジスタ対のゲートを前記トランジスタ対が導通状態になる信号源に接続するスイッチと、を備えることを特徴とする請求項１または２に記載の伝送回路。
4. 前記プレ処理回路は、
   前記伝送データを前記クロック信号に同期してラッチし、前記クロック信号の１周期分遅延した前記伝送データを前記駆動信号として出力する第１フリップフロップと、
   前記伝送データと前記第１フリップフロップの出力の排他的論理和を生成するＸＯＲゲートと、
   前記ＸＯＲゲートの出力を前記クロック信号に同期してラッチし、出力を前記切替信号として出力する第２フリップフロップと、を備えることを特徴とする請求項１から３のいずれか１項に記載の伝送回路。
5. 前記プレ処理回路は、
   前記伝送データを前記クロック信号に同期してラッチし、前記クロック信号の１周期分遅延した前記伝送データを出力する第１フリップフロップと、
   前記第１フリップフロップの出力を前記クロック信号に同期してラッチし、前記クロック信号の２周期分遅延した前記伝送データを前記駆動信号として出力する第２フリップフロップと、
   前記伝送データと前記第１フリップフロップの出力の排他的論理和を生成するＸＯＲゲートと、
   前記ＸＯＲゲートの出力を前記クロック信号に同期してラッチする第３フリップフロップと、
   前記ＸＯＲゲートの出力と前記第３フリップフロップの出力の論理和を生成するＯＲゲートと、
   前記ＯＲゲートの出力を前記クロック信号に同期してラッチし、前記切替信号として出力する第４フリップフロップと、を備えることを特徴とする請求項１から３のいずれか１項に記載の伝送回路。
6. 伝送データをクロック信号に同期して差動データ信号に変換して出力する出力回路であって、
   駆動信号に応じて動作し、切替信号が第１状態時に高速動作状態に、前記切替信号が第２状態時に非高速動作状態になる電流モードロジック回路と、
   前記伝送データおよび前記クロック信号から、前記電流モードロジック回路の前記駆動信号を生成し、前記伝送データが変化する時に前記第１状態に、前記伝送データが変化しない時に前記第２状態になる前記切替信号を生成するプレ処理回路と、を備えることを特徴とする出力回路。
7. 前記電流モードロジック回路の出力する前記差動データ信号は、前記出力回路に入力する前記伝送データより、振幅が小さいことを特徴とする請求項６に記載の出力回路。
8. 前記電流モードロジック回路は、
   直列に接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタを２列含む差動対と、
   前記切替信号に応じて、前記第２状態時に、差動出力端とトランジスタ対のゲートをクロス配線した状態に、前記第１状態時にクロス配線しない状態に切り替えるスイッチと、
   前記切替信号に応じて、前記第１状態時に、前記トランジスタ対のゲートを前記トランジスタ対が導通状態になる信号源に接続するスイッチと、を備えることを特徴とする請求項６または７に記載の出力回路。
9. 前記プレ処理回路は、
   前記伝送データを前記クロック信号に同期してラッチし、前記クロック信号の１周期分遅延した前記伝送データを前記駆動信号として出力する第１フリップフロップと、
   前記伝送データと前記第１フリップフロップの出力の排他的論理和を生成するＸＯＲゲートと、
   前記ＸＯＲゲートの出力を前記クロック信号に同期してラッチし、出力を前記切替信号として出力する第２フリップフロップと、を備えることを特徴とする請求項６から８のいずれか１項に記載の出力回路。
10. 前記プレ処理回路は、
    前記伝送データを前記クロック信号に同期してラッチし、前記クロック信号の１周期分遅延した前記伝送データを出力する第１フリップフロップと、
    前記第１フリップフロップの出力を前記クロック信号に同期してラッチし、前記クロック信号の２周期分遅延した前記伝送データを前記駆動信号として出力する第２フリップフロップと、
    前記伝送データと前記第１フリップフロップの出力の排他的論理和を生成するＸＯＲゲートと、
    前記ＸＯＲゲートの出力を前記クロック信号に同期してラッチする第３フリップフロップと、
    前記ＸＯＲゲートの出力と前記第３フリップフロップの出力の論理和を生成するＯＲゲートと、
    前記ＯＲゲートの出力を前記クロック信号に同期してラッチし、前記切替信号として出力する第４フリップフロップと、を備えることを特徴とする請求項６から８のいずれか１項に記載の出力回路。

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