JP6185171B2 - 多相クロック生成方法 - Google Patents

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Description

関連出願
[0001]本出願は、その明細書全体が参照により本明細書に組み込まれる、２０１４年７月２１に出願された米国非仮出願第１４／３３６，９７７号、および２０１３年７月２２日に出願された米国仮出願第６１／８５７，２１２号の優先権を主張する。
[0002]本開示は、一般にデータ通信に関し、より詳細には多相シグナリングに関する。
[0003]しばしば、クリティカル信号のためのコモンモード除去（common-mode rejection）を行うために差動インターフェースを使用して高周波信号が送信される。大量のデータを送信および受信するメモリデバイスなどのデバイスでは、インターフェースが高価になり得、かなりの電力を消費し得る。
[0004]以下で、１つまたは複数の実施形態の基本的理解を与えるために、そのような実施形態の簡略化された概要を提示する。この概要は、すべての企図された実施形態の包括的な概観ではなく、すべての実施形態の主要または重要な要素を識別するものでも、いずれかまたはすべての実施形態の範囲を定めるものでもない。その唯一の目的は、後で提示するより詳細な説明の導入として、１つまたは複数の実施形態のいくつかの概念を簡略化された形で提示することである。
[0005]一態様による、データを受信するための方法について本明細書で説明する。本方法は、複数の導体からシンボルのシーケンスを受信することと、シンボルの受信されたシーケンス中の遷移を検出することによってクロック信号を生成することとを備える。本方法はまた、シンボルの受信されたシーケンスを遅延させることと、クロック信号を使用してシンボルの遅延させられたシーケンス中の１つまたは複数のシンボルをキャプチャすることと、を備え、ここにおいて、シンボルの遅延させられたシーケンス中の前のシンボル（previous symbol）が、シンボルの受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成されたクロック信号中のクロックパルスを使用してキャプチャされる。
[0006]第２の態様は、データを受信するための装置に関する。本装置は、複数の導体からシンボルのシーケンスを受信するための手段と、シンボルの受信されたシーケンス中の遷移を検出することによってクロック信号を生成するための手段とを備える。本装置はまた、シンボルの受信されたシーケンスを遅延させるための手段と、クロック信号を使用してシンボルの遅延させられたシーケンス中の１つまたは複数のシンボルをキャプチャするための手段と、を備え、ここにおいて、シンボルの遅延させられたシーケンス中の前のシンボルが、シンボルの受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成されたクロック信号中のクロックパルスを使用してキャプチャされる。
[0007]第３の態様は受信システムに関する。本受信システムは、複数の導体からシンボルのシーケンスを受信するように構成された受信機回路と、シンボルの受信されたシーケンス中の遷移を検出することによってクロック信号を生成するように構成されたクロック復元回路とを備える。本受信システムはまた、シンボルの受信されたシーケンスを遅延させるように構成された遅延回路と、クロック信号を使用してシンボルの遅延させられたシーケンス中の１つまたは複数のシンボルをキャプチャするように構成されたフリップフロップと、を備え、ここにおいて、該フリップフロップは、シンボルの受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成されたクロック信号中のクロックパルスを使用して、シンボルの遅延させられたシーケンス中の前のシンボルをキャプチャする。
[0008]上記および関連する目的を達成するために、１つまたは複数の実施形態は、以下で詳細に説明し、特許請求の範囲で具体的に指摘する特徴を備える。以下の説明および添付の図面に、１つまたは複数の実施形態のいくつかの例示的な態様を詳細に示す。ただし、これらの態様は、様々な実施形態の原理が採用され得る様々な方法のほんのいくつかを示すものであり、説明する実施形態は、すべてのそのような態様およびそれらの均等物を含むものとする。
６つの異なる状態へと駆動される例示的な３相通信システムを示す図。 ６つの異なる状態へと駆動される例示的な３相通信システムを示す図。 ６つの異なる状態へと駆動される例示的な３相通信システムを示す図。 ６つの異なる状態へと駆動される例示的な３相通信システムを示す図。 ６つの異なる状態へと駆動される例示的な３相通信システムを示す図。 ６つの異なる状態へと駆動される例示的な３相通信システムを示す図。 [0010]本開示の一実施形態による、受信機側システムを示す図。 [0011]本開示の一実施形態による、差動電圧遷移の一例を示す図。 [0012]本開示の一実施形態による、シンボルのための受信機出力ビットのキャプチャを示すタイミング図。 [0013]本開示の別の実施形態による、受信機側システムを示す図。 [0014]本開示の別の実施形態による、シンボルのための受信機出力ビットのキャプチャを示すタイミング図。 [0015]本開示の一実施形態による、クロック復元回路の例示的な実装形態を示す図。 [0016]本開示の一実施形態による、クロック復元回路中の遅延回路の例示的な実装形態を示す図。 [0017]本開示の一実施形態による、遅延回路の例示的な実装形態を示す図。 [0018]本開示の一実施形態による、データを受信するための方法を示すフローチャート。
[0019]添付の図面に関して以下に示す発明を実施するための形態は、様々な構成を説明するものであり、本明細書で説明する概念が実施され得る唯一の構成を表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、そのような概念を不明瞭にしないように、よく知られている構造および構成要素をブロック図の形式で示す。
[0020]図１Ａ〜図１Ｆは、６つの異なる状態へと駆動されるように構成された例示的な３相通信システム１００を示す。３相通信システム１００は、Ａ、ＢおよびＣと標示された３つのワイヤを備える。各ワイヤは、回路板上の導電トレース、集積回路（ＩＣ）上の導電トレース、伝送線路、または他のタイプの導体を備え得る。３相通信システム１００は３つのドライバ１１０Ａ〜１１０Ｃをも備える。各ワイヤＡ、ＢおよびＣは、一端においてドライバ１１０Ａ〜１１０Ｃの各々に結合され、他端において（Ｒｔｅｒｍと示された）それぞれの終端抵抗器に結合される。各終端抵抗器は、一端においてそれぞれのワイヤに結合され、他端において（ｃｏｍｍと示された）共通ノードに結合される。各終端抵抗器は等しい抵抗を有し得る。図１Ａ〜図１Ｆに示された例では、各終端抵抗器は約５０Ωの抵抗を有し、各ワイヤＡ、ＢおよびＣは５０Ωの特性インピーダンスを有する。
[0021]一実施形態では、各ドライバ１１０Ａ〜１１０Ｃは、プルアップｎ形電界効果トランジスタ（ＮＦＥＴ：n-type field effect transistor）１１５Ａ〜１１５Ｃと、プルアップ抵抗器１２０Ａ〜１２０Ｃと、プルダウン抵抗器１２５Ａ〜１２５Ｃと、プルダウンＮＦＥＴ１３０Ａ〜１３０Ｃとを備える。各ドライバ１１０Ａ〜１１０Ｃについて、それぞれのワイヤＡ、ＢおよびＣがプルアップ抵抗器１２０Ａ〜１２０Ｃとプルダウン抵抗器１２５Ａ〜１２５Ｃとの間に結合される。各プルアップ抵抗器１２０Ａ〜１２０ＣとそれぞれのプルアップＮＦＥＴ１１５Ａ〜１１５Ｃとの直列結合は、それぞれの終端抵抗器の抵抗にほぼ等しい抵抗を有し得る（図１Ａ〜図１Ｆに示された例では５０Ω）。同様に、各プルダウン抵抗器１２５Ａ〜１２５ＣとそれぞれのプルダウンＮＦＥＴ１３０Ａ〜１３０Ｃとの直列結合は、それぞれの終端抵抗器の抵抗にほぼ等しい抵抗を有し得る（図１Ａ〜図１Ｆに示された例では５０Ω）。
[0022]各ドライバ１１０Ａ〜１１０Ｃは、それぞれのワイヤＡ、ＢおよびＣを（Ｉと示された）正流電流または（−Ｉと示された）負流電流で駆動するか、またはそれぞれのワイヤＡ、ＢおよびＣを非駆動のままにするように構成され得る。それぞれのワイヤＡ、ＢおよびＣを正電流Ｉで駆動するために、プルアップＮＦＥＴ１１５Ａ〜１１５Ｃがオンにされ、プルダウンＮＦＥＴ１３０Ａ〜１３０Ｃがオフにされる。これは、電流が電源からプルアップＮＦＥＴ１１５Ａ〜１１５Ｃおよびプルアップ抵抗器１２０Ａ〜１２０Ｃを通ってそれぞれのワイヤＡ、ＢおよびＣまで流れることを可能にする。それぞれのワイヤＡ、ＢおよびＣを負電流−Ｉで駆動するために、プルアップＮＦＥＴ１１５Ａ〜１１５Ｃがオフにされ、プルダウンＮＦＥＴ１３０Ａ〜１３０Ｃがオンにされる。これは、電流がそれぞれのワイヤＡ、ＢおよびＣからプルダウン抵抗器１２５Ａ〜１２５ＣおよびプルダウンＮＦＥＴ１３０Ａ〜１３０Ｃを通って接地（ground）まで流れることを可能にする。それぞれのワイヤＡ、ＢおよびＣを非駆動のままにするために、プルアップＮＦＥＴ１１５Ａ〜１１５ＣとプルダウンＮＦＥＴ１３０Ａ〜１３０Ｃとの両方がオフにされる。その結果、それぞれのワイヤＡ、ＢおよびＣには電流がほとんど流れない。プルアップＮＦＥＴ１１５Ａ〜１１５Ｃは、それぞれのゲート１１７Ａ〜１１７Ｃに論理１（たとえば、電源電圧）を入力することによってオンにされ、それぞれのゲート１１７Ａ〜１１７Ｃに論理０（たとえば、接地（ground））を入力することによってオフにされ得、プルダウンＮＦＥＴ１３０Ａ〜１３０Ｃは、それぞれのゲート１３２Ａ〜１３２Ｃに論理１（たとえば、電源電圧）を入力することによってオンにされ、それぞれのゲート１３２Ａ〜１３２Ｃに論理０（たとえば、接地）を入力することによってオフにされ得る。
[0023]一実施形態では、ドライバ１１０Ａ〜１１０Ｃは、所与の時間において、ワイヤＡ、ＢおよびＣのうちの２つのみが駆動され、他のワイヤＡ、ＢおよびＣが非駆動であるように制御される。さらに、駆動される２つのワイヤは、反対の極性で駆動される。たとえば、ワイヤＡおよびＢが駆動される場合、ワイヤＡは正電流Ｉで駆動され得、ワイヤＢは負電流−Ｉで駆動され得、またはその逆も同様である。この例では、ワイヤＣは非駆動である。
[0024]この実施形態では、ワイヤＡおよびＢ、ワイヤＢおよびＣ、ならびにワイヤＡおよびＣという、同時に駆動され得るワイヤの３つの異なる可能なペアがある。これらのペアの各々は位相状態（phase state）と呼ばれることがある。各位相状態について、２つの可能な極性がある。たとえば、ワイヤＡおよびＢが駆動される場合、ワイヤＡが正に駆動され、ワイヤＢが負に駆動され得るか、またはワイヤＡが負に駆動され、ワイヤＢが正に駆動され得る。したがって、３つのワイヤＡ、ＢおよびＣは、各位相状態について２つの異なる極性をもつ３つの異なる位相状態を有し得、合計６つの可能な状態を生じる。以下でさらに説明するように、６つの可能な状態が図１Ａ〜図１Ｆに示されている。
[0025]図１Ａは、ワイヤＡおよびＢが駆動され、ワイヤＣが非駆動であり、ワイヤＡが正に駆動され、ワイヤＢが負に駆動される第１の状態を示す。その結果、電流が送信機側からワイヤＡを通って受信機側に流れ、ワイヤＢを通って送信機側に戻る（図１Ａ中の電流ループによって表されている）。ワイヤＣには電流がほとんど流れない。
[0026]図１Ｂは、ワイヤＡおよびＢが駆動され、ワイヤＣが非駆動であり、ワイヤＢが正に駆動され、ワイヤＡが負に駆動される第２の状態を示す。その結果、電流が送信機側からワイヤＢを通って受信機側に流れ、ワイヤＡを通って送信機側に戻る（図１Ｂ中の電流ループによって表されている）。ワイヤＣには電流がほとんど流れない。
[0027]図１Ｃは、ワイヤＢおよびＣが駆動され、ワイヤＡが非駆動であり、ワイヤＢが正に駆動され、ワイヤＣが負に駆動される第３の状態を示す。その結果、電流が送信機側からワイヤＢを通って受信機側に流れ、ワイヤＣを通って送信機側に戻る（図１Ｃ中の電流ループによって表されている）。ワイヤＡには電流がほとんど流れない。
[0028]図１Ｄは、ワイヤＢおよびＣが駆動され、ワイヤＡが非駆動であり、ワイヤＣが正に駆動され、ワイヤＢが負に駆動される第４の状態を示す。その結果、電流が送信機側からワイヤＣを通って受信機側に流れ、ワイヤＢを通って送信機側に戻る（図１Ｄ中の電流ループによって表されている）。ワイヤＡには電流がほとんど流れない。
[0029]図１Ｅは、ワイヤＡおよびＣが駆動され、ワイヤＢが非駆動であり、ワイヤＡが正に駆動され、ワイヤＣが負に駆動される第５の状態を示す。その結果、電流が送信機側からワイヤＡを通って受信機側に流れ、ワイヤＣを通って送信機側に戻る（図１Ｅ中の電流ループによって表されている）。ワイヤＢには電流がほとんど流れない。
[0030]図１Ｆは、ワイヤＡおよびＣが駆動され、ワイヤＢが非駆動であり、ワイヤＣが正に駆動され、ワイヤＡが負に駆動される第６の状態を示す。その結果、電流が送信機側からワイヤＣを通って受信機側に流れ、ワイヤＡを通って送信機側に戻る（図１Ｆ中の電流ループによって表されている）。ワイヤＢには電流がほとんど流れない。
[0031]３つのワイヤＡ、ＢおよびＣの６つの可能な状態は、送信機側におけるデータビットが複数のシンボルに符号化されることを可能にし、ここで各シンボルは６つの状態のうちの１つに対応する。６つの状態の場合、シンボル当たりｌｏｇ２（６）≒２．５８５ビットが符号化され得る。送信機側におけるエンコーダ（図示せず）がビットを複数のシンボルに符号化し得る。各シンボルについて、エンコーダは、シンボルを受信側に送信するために３つのワイヤＡ、ＢおよびＣを対応する状態に駆動するようにドライバ１１０Ａ〜１１０Ｃを制御し得る。
[0032]一実施形態では、受信機側は、隣接するシンボル間の状態遷移を検出することによって、受信されたシンボルからクロックを復元し、復元されたクロックを使用して、受信されたシンボルをキャプチャする。クロック復元のために２つの隣接するシンボル間の状態遷移を生成するために、隣接するシンボルは異なる状態を有する必要がある。したがって、現在シンボルから、次のシンボルは、現在シンボルの状態とは異なる５つの状態のうちのいずれか１つを有し得る。これは、各シンボルについての可能な状態の数を６つの状態から５つの状態に低減する。５つの状態の場合、シンボル当たりｌｏｇ２（５）≒２．３２ビットが符号化され得る。３つのワイヤＡ、ＢおよびＣの異なる利用可能な状態を使用してビットをシンボルに符号化するために使用され得る符号化方式の例が、その明細書が参照により本明細書に組み込まれる、２０１３年３月１２日に出願された、「N-Phase Polarity Data Transfer」と題する米国出願第１３／７９７，２７２号に記載されている。
[0033]一実施形態では、ワイヤＡ、ＢおよびＣの異なるペア間の差動電圧を検出することによって受信機側において状態（したがってシンボル）が検出される。この実施形態では、受信機側は、ノードＡに結合された正入力およびノードＢに結合された負入力を有する第１の受信機１５０Ａと、ノードＢに結合された正入力およびノードＣに結合された負入力を有する第２の受信機１５０Ｂと、ノードＣに結合された正入力およびノードＡに結合された負入力を有する第３の受信機１５０Ｃとを備える。ノードＡはワイヤＡとそれぞれの終端抵抗器との間にあり、ノードＢはワイヤＢとそれぞれの終端抵抗器との間にあり、ノードＣはワイヤＣとそれぞれの終端抵抗器との間にある。説明しやすいように、受信機１５０Ａ〜１５０Ｃと、ノードＡ、ＢおよびＣとの間の接続は、図１Ａ〜図１Ｆには明示的には示されていない。
[0034]第１の受信機１５０Ａは、ノードＡとノードＢとの間の差動電圧、ΔＶＡＢの符号（sign）をビットに変換する。ΔＶＡＢが正である場合、第１の受信機１５０Ａは１ビットを出力し、ΔＶＡＢが負である場合、第１の受信機１５０Ｂは０ビットを出力する。第２の受信機１５０Ｂは、ノードＢとノードＣとの間の差動電圧、ΔＶＢＣの符号をビットに変換する。ΔＶＢＣが正である場合、第２の受信機１５０Ｂは１ビットを出力し、ΔＶＢＣが負である場合、第２の受信機１５０Ｂは０ビットを出力する。第３の受信機１５０Ｃは、ノードＣとノードＡとの間の差動電圧、ΔＶＣＡの符号をビットに変換する。ΔＶＣＡが正である場合、第３の受信機１５０Ｃは１ビットを出力し、ΔＶＣＡが負である場合、第３の受信機１５０Ｃは０ビットを出力する。図１Ａ〜図１Ｆを参照しながら以下でさらに説明するように、受信機１５０Ａ〜１５０Ｃの３つの出力ビットが、受信されたシンボルのデジタル表現を与える。
[0035]上記で説明したように、図１Ａは、電流が送信機側からワイヤＡを通って受信機側に流れ、ワイヤＢを通って送信機側に戻り、ワイヤＣには電流が流れない第１の状態を示す。図１Ａに示された例では、電源は４００ｍＶの電圧を有し、各抵抗器は等しい抵抗（たとえば、５０Ω）を有する。その結果、ノードＡにおける電圧は、第１のドライバ１１０Ａのプルアップ抵抗器１２０Ａの両端間の１００ｍＶの電圧降下により約３００ｍＶとなる。ノードＢにおける電圧は、ノードＡとノードＢとの間の２つの終端抵抗器の両端間の２００ｍＶの電圧降下により約１００ｍＶである。ワイヤＣおよびそれぞれの終端抵抗器には電流が流れないので、ノードＣにおける電圧は（ｃｏｍｍと示された）共通ノードにおける電圧にほぼ等しい。共通ノードにおける電圧は、約２００ｍＶである、ノードＡにおける電圧とノードＢにおける電圧の中間である。したがって、第１の状態では、ΔＶＡＢは２００ｍＶであり、ΔＶＢＣは−１００ｍＶであり、ΔＶＣＡは−１００ｍＶである。第１、第２および第３の受信機１５０Ａ〜１５０Ｃの出力ビットは、それぞれ１、０および０である。
[0036]図１Ｂは、電流が送信機側からワイヤＢを通って受信機側に流れ、ワイヤＡを通って送信機側に戻り、ワイヤＣには電流が流れない第２の状態を示す。その結果、ノードＡにおける電圧は約１００ｍＶとなり、ノードＢにおける電圧は約３００ｍＶとなり、ノードＣにおける電圧は約２００ｍＶとなる。したがって、第２の状態では、ΔＶＡＢは−２００ｍＶであり、ΔＶＢＣは１００ｍＶであり、ΔＶＣＡは１００ｍＶである。第１、第２および第３の受信機１５０Ａ〜１５０Ｃの出力ビットは、それぞれ０、１および１である。
[0037]図１Ｃは、電流が送信機側からワイヤＢを通って受信機側に流れ、ワイヤＣを通って送信機側に戻り、ワイヤＡには電流が流れない第３の状態を示す。その結果、ノードＡにおける電圧は約２００ｍＶとなり、ノードＢにおける電圧は約３００ｍＶとなり、ノードＣにおける電圧は約１００ｍＶとなる。したがって、第３の状態では、ΔＶＡＢは−１００ｍＶであり、ΔＶＢＣは２００ｍＶであり、ΔＶＣＡは−１００ｍＶである。第１、第２および第３の受信機１５０Ａ〜１５０Ｃの出力ビットは、それぞれ０、１および０である。
[0038]図１Ｄは、電流が送信機側からワイヤＣを通って受信機側に流れ、ワイヤＢを通って送信機側に戻り、ワイヤＡには電流が流れない第４の状態を示す。その結果、ノードＡにおける電圧は約２００ｍＶとなり、ノードＢにおける電圧は約１００ｍＶとなり、ノードＣにおける電圧は約３００ｍＶとなる。したがって、第３の状態では、ΔＶＡＢは１００ｍＶであり、ΔＶＢＣは−２００ｍＶであり、ΔＶＣＡは１００ｍＶである。第１、第２および第３の受信機１５０Ａ〜１５０Ｃの出力ビットは、それぞれ１、０および１である。
[0039]図１Ｅは、電流が送信機側からワイヤＡを通って受信機側に流れ、ワイヤＣを通って送信機側に戻り、ワイヤＢには電流が流れない第５の状態を示す。その結果、ノードＡにおける電圧は約３００ｍＶとなり、ノードＢにおける電圧は約２００ｍＶとなり、ノードＣにおける電圧は約１００ｍＶとなる。したがって、第３の状態では、ΔＶＡＢは１００ｍＶであり、ΔＶＢＣは１００ｍＶであり、ΔＶＣＡは−２００ｍＶである。第１、第２および第３の受信機１５０Ａ〜１５０Ｃの出力ビットは、それぞれ１、１および０である。
[0040]図１Ｆは、電流が送信機側からワイヤＣを通って受信機側に流れ、ワイヤＡを通って送信機側に戻り、ワイヤＢには電流が流れない第６の状態を示す。その結果、ノードＡにおける電圧は約１００ｍＶとなり、ノードＢにおける電圧は約２００ｍＶとなり、ノードＣにおける電圧は約３００ｍＶとなる。したがって、第３の状態では、ΔＶＡＢは−１００ｍＶであり、ΔＶＢＣは−１００ｍＶであり、ΔＶＣＡは２００ｍＶである。第１、第２および第３の受信機１５０Ａ〜１５０Ｃの出力ビットは、それぞれ０、０および１である。
[0041]したがって、この例では、正駆動ワイヤに対応するノードにおける電圧は約３００ｍＶであり、負駆動ワイヤに対応するノードにおける電圧は約１００ｍＶであり、非駆動ワイヤに対応するノードにおける電圧は約２００ｍＶである。本開示の実施形態が上記の例に限定されないこと、および電源電圧が他の電圧を有し得、抵抗器が他の抵抗を有し得ることを諒解されたい。概して、正駆動ワイヤに対応するノードにおける電圧はＶ１と示され得、負駆動ワイヤに対応するノードにおける電圧はＶ２と示され得、ここで、Ｖ１はＶ２よりも大きく、非駆動ワイヤに対応するノードにおける電圧は、他の２つのノード間の抵抗器が等しい抵抗を有すると仮定すると、約（Ｖ１＋Ｖ２）／２であり得る。
[0042]したがって、図１Ａ〜図１Ｆに示した状態の各々が、受信機１５０Ａ〜１５０Ｃにおける出力ビットの一意の組合せを生成する。その結果、受信機１５０Ａ〜１５０Ｃの出力ビットは、３つのワイヤＡ、ＢおよびＣの異なる状態を区別するために使用され得、したがって、受信されたシンボルのデジタル表現を与えるために使用され得る。これは、デコーダ（図示せず）が、受信機１５０Ａ〜１５０Ｃの出力ビットからシンボル中に符号化されたビットを復元することを可能にする。
[0043]通信システム１００は、デバイス間の通信を行うための様々な適用例において使用され得る。たとえば、通信システム１００は、チップ上の回路（たとえば、メモリコントローラ）とメモリデバイス（たとえば、ＤＲＡＭデバイス）との間でデータ信号、制御信号および／またはアドレス信号を通信するために使用され得る。通信システム１００は、有利には、１つの追加のワイヤおよび１つの追加のドライバのコストで、シンボル当たり、差動ワイヤの単一のペアを使用する従来の通信システムの２倍を超えるビットを送信することが可能である。通信システム１００は、３つのワイヤに限定されず、可能な状態の数を増加させ、したがってスループットを増加させるためにより多くのワイヤを備え得ることを諒解されたい。たとえば、通信システムは、各状態についてワイヤの２つのペアが駆動され、２つのワイヤが非駆動である、６つのワイヤを備え得る。
[0044]図２に、一実施形態による、受信機１５０Ａ〜１５０Ｃの出力ビットをキャプチャするための受信機側システム２００を示す。システム２００は、フリップフロップ２３０と、クロック復元回路２２０と、遅延回路２２５とを備える。クロック復元回路２２０は、受信機出力中の遷移を検出することによってクロックを生成するように構成される。たとえば、各シンボルについて、クロック復元回路２２０は、シンボルのための受信機出力中の最も早い遷移（１から０または０から１）を検出し、検出された遷移とほぼアラインされた立上りエッジをもつクロックパルスを生成するように構成され得る。遅延回路２２５は、クロック復元回路２２０からのクロックを遅延させ、遅延させられたクロックをフリップフロップ２３０のクロック入力に出力するように構成される。フリップフロップ２３０は、遅延させられたクロックの各立上りエッジ上で受信機出力ビットをキャプチャし、キャプチャされたビットをデコーダ（図示せず）に出力するように構成される。説明しやすいように、図２にはフリップフロップ２３０が１つのフリップフロップとして示されているが、フリップフロップ２３０は、受信機出力ごとに１つ、３つのフリップフロップを備え得ることを諒解されたい。図３および図４を参照しながら以下でさらに説明するように、フリップフロップ２３０が受信機出力ビットを確実にキャプチャするために、遅延させられたクロックはいくつかのタイミング要件を満たす必要がある。
[0045]図３は、差動電圧ΔＶＡＢ、ΔＶＢＣおよびΔＶＣＢの各々について可能な異なる遷移を示すタイミング図である。各差動電圧は、−２００ｍＶ、−１００ｍＶ、１００ｍＶおよび２００ｍＶという４つの可能な電圧レベルを有する。３つのワイヤＡ、ＢおよびＣが状態（シンボル）間を遷移するたびに、差動電圧の各々は、図３に示されているように、４つ電圧レベルのうちのいずれか１つから他の電圧レベルのうちのいずれか１つに遷移し得る。
[0046]各受信機１５０Ａ〜１５０Ｃの出力は、それぞれの差動電圧が（図３に点線として示された）０電圧点を横断するときに遷移（１から０または０から１）する。図３に示されているように、あらゆる可能な差動電圧遷移が０電圧点を横断するわけではなく、したがって、あらゆる差動電圧遷移がそれぞれの受信機出力の遷移を生じるわけではない。しかしながら、３つのワイヤＡ、ＢおよびＣの状態における各遷移（各シンボル遷移）は受信機１５０Ａ〜１５０Ｃの３つの出力のうちの少なくとも１つの遷移を生じる。
[0047]０電圧点を横断する差動電圧遷移の場合、０電圧交差のタイミングが変動する。たとえば、−１００ｍＶから２００ｍＶへの差動電圧遷移は、−１００ｍＶから１００ｍＶへの差動電圧遷移よりも早く０電圧ポイントを横断し、したがって、それぞれの受信機出力を０から１により早く遷移させる。０電圧交差のタイミング変動は受信機出力の遷移のタイミングにおける不確実性を生じる。図３では、受信機出力の遷移のタイミングにおける不確実性の量が、Ｔｓｋｅｗと呼ばれる時間間隔によって表される。Ｔｓｋｅｗは、図３の例に示されているように、所与のシンボルについて、受信機出力の最も早い可能な遷移と、受信機出力の最も遅い可能な遷移とによって画定され得る。
[0048]図４は、一実施形態による、シンボルのための受信機出力ビットのキャプチャを示すタイミング図である。この例では、クロック復元回路２２０は、シンボルのための受信機出力の最も早い遷移を検出し、検出された遷移とほぼアラインされた立上りエッジをもつクロックパルス４０５を生成するように構成される。タイミング分析目的のために、最も早い遷移はＴｓｋｅｗの最左境界とアラインされたものとみなされ得る。クロックパルス４０５は、次いで、図４に示されているように、クロックパルス４１０になるように遅延回路２２５によって時間遅延Ｔｄｅｌａｙだけ遅延させられる。フリップフロップ２３０は、遅延させられたクロックパルス４１０のほぼ立上りエッジにおいてシンボルのための受信機出力ビットをキャプチャする。
[0049]この例では、Ｔｄｅｌａｙは、フリップフロップ２３０のＴｓｋｅｗ＿ｔｏｔａｌと（Ｔｓｅｔｕｐと示された）セットアップ時間との和に等しいかまたはそれよりも大きい。Ｔｓｋｅｗ＿ｔｏｔａｌは、図３中のＴｓｋｅｗと、ワイヤのチャネル状態によるスキューとの和である。クロックパルス４１０は、上記で説明した受信機出力の遷移における不確実性を考慮するタイミングマージンを与えるためにＴｓｋｅｗ＿ｔｏｔａｌだけ遅延させられる。たとえば、受信機出力のうちの１つは、Ｔｓｋｅｗ＿ｔｏｔａｌ内で受信機出力のうちの別の１つよりも早く遷移し得る。クロックパルス４１０はさらに、フリップフロップ２３０のセットアップ時間要件を満たすためにＴｓｅｔｕｐだけ遅延させられる。
[0050]（Ｔｐｕｌｓｅと示された）クロックパルス４１０の幅は、フリップフロップ２３０の（Ｔｍｉｎ＿ｐｕｌｓｅと示された）最小パルス幅要件に等しいかまたはそれよりも大きい。クロックパルス４１０の立上りエッジの後にＴｓｙｍ＿ｒｘ内に残っている時間は、フリップフロップ２３０のホールド時間要件を満たすためにフリップフロップ２３０の（Ｔｈｏｌｄと示された）ホールド時間よりも大きい必要がある。Ｔｓｙｍ＿ｒｘは、Ｔｓｙｍ−Ｔｓｋｅｗ＿ｔｏｔａｌに等しく、ここで、Ｔｓｙｍは、スキューを含むシンボル期間である。したがって、Ｔｓｙｍ＿ｒｘは、少なくとも、Ｔｓｅｔｕｐと、ＴｈｏｌｄまたはＴｐｕｌｓｅの最大値との和に等しい必要がある。
[0051]遅延回路２２５中のプロセス電圧温度（ＰＶＴ：Process-voltage-temperature）変動はＴｄｅｌａｙの大きい変動を生じることがある。たとえば、プロセス変動がＴｄｅｌａｙに大きい影響を及ぼすことがある。遅延回路２２５が高速トランジスタを用いて作製された場合（たとえば、高速プロセスコーナー（fast process corner））、Ｔｄｅｌａｙはより短くなり得、遅延回路２２５が低速トランジスタを用いて作製された場合（たとえば、低速プロセスコーナー（slow process corner））、Ｔｄｅｌａｙはより長くなり得る。また、フリップフロップ２３０のＰＶＴ変動がＴｓｅｔｕｐの変動を生じることがある。その結果、ＴｄｅｌａｙおよびＴｓｅｔｕｐの変動を考慮するために、追加のタイミングマージンがシンボル時間期間Ｔｓｙｍ＿ｒｘにバジェットされる必要がある。これはシンボル時間期間Ｔｓｙｍ＿ｒｘを増加させ、それによりデータレートが低減する。
[0052]図５に、本開示の別の実施形態による、受信機１５０Ａ〜１５０Ｃの出力ビットをキャプチャするための受信機側システム５００を示す。システム５００は、前述と同じように、受信機出力中の遷移を検出し、クロックを生成する。しかしながら、以下でさらに説明するように、システム５００は、前のシンボル（シンボルＮ−１）のための受信機出力ビットをキャプチャする（サンプリングする）ために、現在シンボル（シンボルＮ）への受信機出力の遷移から生成されたクロックエッジが使用されるように、受信機出力を遅延させる。
[0053]受信機側システム５００は、上記で説明したように、ワイヤＡ〜Ｃに結合された受信機１５０Ａ〜１５０Ｃを備える。受信機１５０Ａ〜１５０Ｃは、図５に示されているように、まとめて受信機回路５１０と見なされ得る。受信機側システム５００はまた、フリップフロップ５３０と、クロック復元回路５２０と、遅延回路５２２とを備える。遅延回路５２２は、図５に示されているように、３つの遅延回路５２５Ａ〜５２５Ｃをさらに備え得、そこで各遅延回路５２５Ａ〜５２５Ｃは受信機１５０Ａ〜１５０Ｃの各々の出力に結合される。クロック復元回路５２０は、受信機１５０Ａ〜１５０Ｃの出力中の遷移を検出することによってクロックを生成するように構成される。たとえば、各シンボルについて、クロック復元回路５２０は、シンボルのための受信機出力中の最も早い遷移を検出し、検出された遷移とほぼアラインされた立上りエッジをもつクロックパルスを生成するように構成され得る。
[0054]遅延回路５２５Ａ〜５２５Ｃの各々は、受信機出力の各々を遅延させるように構成され、遅延された受信機出力をフリップフロップ５３０の対応するデータ入力に出力する。フリップフロップ５３０は、クロックの各立上りエッジ上で遅延させられた受信機出力ビットをキャプチャし、キャプチャされたビットをデコーダ（図示せず）に出力するように構成される。
[0055]一実施形態では、遅延回路５２５Ａ〜５２５Ｃは、受信機出力をフリップフロップ５３０のホールド時間とｔ１との和にほぼ等しい時間遅延だけ遅延させるように構成され、ここで、ｔ１は、クロック復元回路５２０が、受信機出力中の遷移を検出した後にクロックエッジを出力するのに要する時間にほぼ等しい。遅延回路５２５Ａ〜５２５Ｃは、以下でさらに説明するように、前のシンボル（シンボルＮ−１）のための受信機出力ビットをキャプチャする（サンプリングする）ために、現在シンボル（シンボルＮ）への受信機出力の遷移から生成されたクロックエッジがフリップフロップ５３０によって使用されるように、受信機出力を遅延させる。
[0056]図６は、一実施形態による、受信機側システム５００における（Ｒａｃ／Ｒａｂ／Ｒａｃと示された）受信機出力ビットのキャプチャを示すタイミング図である。この例では、クロック復元回路５２０は、現在シンボル（シンボルＮ）への受信機出力の最も早い遷移を検出し、検出された遷移とほぼアラインされた立上りエッジをもつクロックパルス６１０を生成するように構成される。タイミング分析目的のために、最も早い遷移はｔｓｋｅｗの最左境界とアラインされたものとみなされる。図６に示されているように、クロック復元回路５２０中の伝搬遅延により、最も早い遷移が検出される時間とクロックパルス６１０の立上りエッジとの間に短い遅延ｔ１がある。
[0057]遅延回路５２５Ａ〜５２５Ｃは、フリップフロップ５３０のホールド時間とｔ１との和にほぼ等しい時間遅延だけ受信機出力を遅延させる。受信機出力の遅延のために、フリップフロップ５３０が、現在シンボル（シンボルＮ）のための受信機出力の検出された遷移から生成されたクロックパルス６１０の立上りエッジを受信するときに、フリップフロップ５３０は依然として前のシンボル（シンボルＮ−１）のための受信機出力ビットを受信する。その結果、フリップフロップ５３０は、現在シンボル（シンボルＮ）への受信機出力の遷移から生成されたクロックエッジを使用して、前のシンボル（シンボルＮ−１）のための受信機出力ビットをキャプチャする。前のシンボル（Ｎ−１）のための受信機出力ビットがサンプリングされる点は図６中の白丸によって表されている。
[0058]受信機出力をフリップフロップ５３０のホールド時間だけ遅延させることは、前のシンボル（シンボルＮ−１）のための受信機出力ビットが、フリップフロップ５３０のホールド時間要件を満たし、したがってフリップフロップ５３０によって確実にキャプチャされることを保証するのに役立つ。受信機出力をｔ１だけ遅延させることが、クロック復元５２０においてクロックパルス６１０を生成する際の短い遅延を考慮する。
[0059]フリップフロップ５３０のホールド時間は、一般に、セットアップ時間およびｔｓｋｅｗよりもはるかに小さい。その結果、受信機出力の遅延は、前の実施形態におけるクロック遅延よりも実質的に小さくなり得る。これは、ＰＶＴによる遅延変動を実質的に低減し、したがって、シンボル時間期間Ｔｓｙｍ＿ｒｘにバジェットされる必要があるタイミングマージンを低減する。低減されたタイミングマージンは、より高いデータレートを達成するために、シンボル時間期間Ｔｓｙｍ＿ｒｘがより短くなることを可能にする。
[0060]図７に、本開示の一実施形態によるクロック復元回路５２０を示す。クロック復元回路５２０は、第１の受信機１５０Ａの出力に結合された第１のエッジ検出回路７１０Ａと、第２の受信機１５０Ｂの出力に結合された第２のエッジ検出回路７１０Ｂと、第３の受信機１５０Ｃの出力に結合された第３のエッジ検出回路７１０Ｃとを備える。クロック復元回路５２０はまた、ＯＲゲート７２０と、遅延回路７３０とを備える。図７に示された例では、ＯＲゲート７２０は、インバータ７２７と直列に結合されたＮＯＲゲート７２２で実装される。
[0061]各エッジ検出回路７１０Ａ〜７１０Ｃは、第１のフリップフロップ７５０Ａ〜７５０Ｃと、第２のフリップフロップ７４５Ａ〜７４５Ｃと、インバータ７４０Ａ〜７４０Ｃと、ＯＲゲート７６０Ａ〜７６０Ｃとを備える。第１のフリップフロップ７５０Ａ〜７５０Ｃは、それぞれの受信機１５０Ａ〜１５０Ｃの出力に結合されたクロック入力と、電源電圧ｖｄｄａに結合されたデータ入力とを有する。第１のフリップフロップ７５０Ａ〜７５０Ｃは、クロック入力において立上り信号エッジが検出されたとき、ＯＲゲート７６０Ａ〜７６０Ｃの入力のうちの１つに１を出力するように構成される。その結果、第１のフロップ７５０Ａ〜７５０Ｃは、それぞれの受信機出力中の立上り遷移（０から１）を検出し、立上り遷移が検出されたときに１を出力する。第２のフリップフロップ７４５Ａ〜７４５Ｃは、インバータ７４０Ａ〜７４０Ｃを通ってそれぞれの受信機１５０Ａ〜１５０Ｃの出力に結合されたクロック入力と、電源電圧ｖｄｄａに結合されたデータ入力とを有する。第２のフリップフロップ７４５Ａ〜７４５Ｃは、クロック入力において立上り信号エッジが検出されたとき、ＯＲゲート７６０Ａ〜７６０Ｃの他の入力に１を出力するように構成される。インバータ７４０Ａ〜７４０Ｃは受信機出力を反転させるので、第２のフリップフロップ７４５Ａ〜７４５Ｃは、受信機出力中の立下り遷移（１から０）を検出し、立下り遷移が検出されたとき、ＯＲゲート７６０Ａ〜７６０Ｃの他の入力に１を出力する。ＯＲゲート７６０Ａ〜７６０Ｃは、第１のフリップフロップ７５０Ａ〜７５０Ｃまたは第２のフリップフロップ７４５Ａ〜７４５Ｃのいずれかが１を出力したときに１を出力し、したがって、それぞれの受信機出力中の立上り遷移または立下り遷移のいずれかが検出されたときに１を出力する。したがって、各エッジ検出回路７１０Ａ〜７１０Ｃは、遷移（立上り遷移または立下り遷移）がそれぞれの受信機出力中で検出されたときに１を出力する。
[0062]ＯＲゲート７２０は、第１のエッジ検出回路７１０Ａの出力に結合された第１の入力と、第２のエッジ検出回路７１０Ｂの出力に結合された第２の入力と、第３のエッジ検出回路７１０Ｃの出力に結合された第３の入力とを有する。その結果、ＯＲゲート７２０は、エッジ検出回路７１０Ａ〜７１０Ｃのうちのいずれか１つが１を出力したときに１を出力し、したがって、エッジ検出回路７１０Ａ〜７１０Ｃのうちのいずれか１つがそれぞれの受信機出力中の遷移を検出したときに１を出力する。
[0063]エッジ検出回路７１０Ａ〜７１０Ｃ中のフリップフロップが各シンボルの前にリセットされると仮定すると、ＯＲゲート７２０は、各シンボルの開始時に最初に０を出力する。エッジ検出回路７１０Ａ〜７１０Ｃのうちの第１の１つがそれぞれの受信機出力中の遷移を検出し、ＯＲゲート７２０に１を出力したとき、ＯＲゲート７２０は１を出力し、クロック復元回路５２０の（ｒｃｋと示された）出力におけるクロックパルス６１０を生成する。０から１へのＯＲゲート７２０の出力の遷移はクロックパルス６１０の立上りエッジに対応する。フリップフロップおよびＯＲゲートにおける伝搬遅延により、受信機出力中の第１の（最も早い）遷移の検出と、クロックパルス６１０の立上りエッジとの間に短い時間遅延ｔ１がある。この時間遅延は、図６にｔ１と標示された矢印によって示されている。
[0064]クロック復元回路５２０の出力は、遅延回路７３０を通ってフリップフロップ７４５Ａ〜７４５Ｃおよび７５０Ａ〜７５０Ｃのリセット入力にフィードバックされる。ＯＲゲート７２０の出力が０から１に遷移するとき（立上りクロックエッジ）、遅延回路７３０は、ｔｄｅｌａｙの時間遅延の後に、フリップフロップのリセット入力にリセット信号６２０を出力する。この遅延は、図６にクロックパルス６１０の立上りエッジからリセット信号６２０の開始までのｔｄｅｌａｙと標示された矢印によって示されている。リセット信号６２０はフリップフロップのすべてに０を出力させる。その結果、短い遅延ｔ２の後に、ＯＲゲート７２０の出力は１から０に遷移する。１から０への遷移はクロックパルス６１０の立下りエッジに対応する。したがって、図６に示されているように、クロックパルスの幅はｔｄｅｌａｙとｔ２との和にほぼ等しい。
[0065]ＯＲゲートの出力が１から０に遷移するとき、遅延回路７３０は、遅延回路７３０の時間遅延ｔｄｅｌａｙの後に、フリップフロップのリセット入力へのリセット信号６２０を終了する。この時間遅延は、図６にクロックパルス６１０の立下りエッジからリセット信号６２０の終わりまでのｔｄｅｌａｙと標示された矢印によって示されている。リセット信号６２０が終了した後、フリップフロップは、次のシンボルのための受信機出力中の遷移を検出する準備ができている。
[0066]一態様では、クロック復元回路５２０は以下のタイミング制約を満たす。
tskew < t1 + tdelay + t2 + tdelay
この制約は、リセット信号６２０が現在シンボルのためのｔｓｋｅｗの後に終了することを保証するのを助ける。リセット信号６２０が現在シンボルのためのｔｓｋｅｗの前に終了した場合、リセット信号６２０の終了とｔｓｋｅｗの終了との間で発生する受信機出力中の遷移が、復元クロック回路５２０に現在シンボルのための第２のクロックパルスを生成させ、フリップフロップ５３０が１つのシンボル期間中に２回トリガされるようにし得る。ｔ１およびｔ２がｔｓｋｅｗに対して小さいと仮定すると、このタイミング制約は、遅延回路７３０の時間遅延ｔｄｅｌａｙを１／２＊ｔｓｋｅｗにほぼ等しいかまたはそれよりも大きくなるように設定することによって満たされ得る。この態様では、ｔｓｋｅｗはチャネル状態によるスキューを含み得る。遅延回路７３０は、直列に結合された複数のインバータまたは他のタイプの遅延要素で実装され得る。
[0067]一実施形態では、クロック復元回路は、開始信号に結合された１つの入力と、遅延回路７３０に結合された別の入力と、フリップフロップのリセット入力に結合された出力とを有するＡＮＤゲート７７０をも備える。ＡＮＤゲート７７０は、開始信号が１であるときはフリップフロップのリセット入力に対して遅延回路７３０の出力をパスし、開始信号が０であるときはフリップフロップのリセット入力に対して遅延回路７３０の出力を阻止する。開始信号は、クロック復元回路５２０が電力を温存するために使用されていないとき、クロック復元回路５２０を無効にするために０に設定され得る。
[0068]図８に、本開示の一実施形態による、遅延回路７３０の例示的な実装形態を示す。この実施形態では、遅延回路７３０は、遅延チェーンに直列に結合された複数のインバータ８１０−１〜８１０−８と、マルチプレクサ８２０とを備える。マルチプレクサ８２０は、遅延チェーン中の第４のインバータ８１０−４の出力に結合された第１の入力と、遅延チェーン中の最後のインバータ８１０−８の出力に結合された第２の入力とを有する。マルチプレクサ８２０は、（ｓと示された）選択信号の制御下で、第４のインバータ８１０−４の出力または最後のインバータ８１０−８の出力のいずれかを遅延回路７３０の出力に選択的に結合する。これは、遅延回路７３０の時間遅延（ｔｄｅｌａｙ）が調整されることを可能にする。たとえば、ｔｄｅｌａｙをより短くするために第４のインバータ８１０−４の出力が選択され得、ｔｄｅｌａｙをより長くするために最後のインバータ８１０−８の出力が選択され得る。上記で説明したように、ｔｄｅｌａｙは１／２＊ｔｓｋｅｗにほぼ等しいかまたはそれよりも大きい。したがって、ｔｄｅｌａｙは、ｔｓｋｅｗの変化に従って調整され得る。ｔｄｅｌａｙの調整においてより大きいグラニュラリティを与えるために、マルチプレクサ８２０は、他のインバータの出力が選択されることを可能にするために、遅延チェーン中の他のインバータの出力に結合された追加の入力を有し得る。
[0069]一実施形態では、マルチプレクサ８２０は反転マルチプレクサ８２０であり得る。その結果、遅延回路７３０の出力（ｄｏｕｔ）は入力（ｄｉｎ）に対して反転させられ得る。この実施形態では、遅延回路７３０から出力されたリセット信号は図６に示されたリセット信号の反対の極性を有し得、フリップフロップ７４５Ａ〜７４５Ａおよび７５０Ａ〜７５０Ｃの各々は反転リセット入力（ｒｎ）を有し得る。
[0070]図９に、本開示の一実施形態による、遅延回路５２５Ａ〜５２５Ｃのうちの１つの例示的な実装形態を示す。遅延回路５１２５Ａ〜５２５Ｃの各々は、図９に示された遅延回路５２５を使用して実装され得る。この例では、遅延回路５２５は、上記で説明したｔ１の遅延を与えるための第１の部分９１０と、上記で説明したホールド時間の遅延を与えるための第２の部分９２０とを備える。したがって、総遅延はｔ１とホールド時間との和にほぼ等しい。第１の部分９１０は、クロック復元回路５２０中の構成要素と同じまたは同様である構成要素で実装される。これは、遅延回路５２５の第１の部分９１０における遅延がｔ１にぴったり一致するように行われ、ｔ１は、クロック復元回路５２０が受信機出力中の遷移を検出する時間と、クロック復元回路５２０が対応するクロックエッジを出力する時間とからの遅延である。
[0071]遅延回路５２５の第１の部分９１０は、遅延回路９３０と、第１のＯＲゲート９４０と、第２のＯＲゲート９５０とを備える。遅延回路９３０は、クロック復元回路５２０中のフリップフロップ７４５Ａ〜７４５Ｃおよび７５０Ａ〜７５０Ｃのうちの１つにおけるクロック対Ｑ遅延を模倣する。たとえば、遅延回路９３０は、フリップフロップのラッチ（たとえば、マスタラッチおよびスレーブラッチ）中のインバータを模倣するインバータを含み得る。遅延回路９３０は、遅延回路９３０がクロック復元回路中のフロップ遅延を模倣することを伝えるために図９にフリップフロップとして図示されているが、遅延回路９３０は厳密にはフリップフロップでないことを諒解されたい。
[0072]第１のＯＲゲート９４０は、クロック復元回路５２０中のＯＲゲート７６０Ａ〜７６０Ｃのうちの１つにおける遅延を模倣する。第１のＯＲゲート９４０は２つの入力を有し、入力のうちの１つは遅延回路５２５の信号経路に結合され、他方の入力は電圧ｖｓｓａ（論理０）に結合される。第２のＯＲゲート９５０は、クロック復元回路５２０のＯＲゲート７２０における遅延を模倣する。この点について、第２のＯＲゲート９５０は、直列に結合されたＮＯＲゲート９５２とインバータ９５７とで実装され得、そこにおいて、ＮＯＲゲート９５２とインバータ９５７は、それぞれ、ＯＲゲート７２０を実装するために使用されるＮＯＲゲート７２２とインバータ７２７とに対応する。ＮＯＲゲート９５２は３つの入力を有し、入力のうちの１つは遅延回路５２５の信号経路に結合され、他の２つの入力は電圧ｖｓｓａ（論理０）に結合される。
[0073]遅延回路５２５の第１の部分９１０中の構成要素は、両方中の構成要素がほぼ同じＰＶＴ変動を受けるように、クロック復元回路５２０中の対応する構成要素に近接して作製され得る。これは、遅延回路５２５の９１０の第１の部分がｔ１にぴったり一致することを可能にする。図９の例に示されているように、遅延回路５２５の第２の部分９２０は、直列に結合された複数のインバータ９２２−１〜９２２−４で実装され得る。
[0074]図１０は、本開示の一実施形態による、データを受信するための方法１０００を示すフローチャートである。方法１０００は、たとえば、図５に示された受信機側システム５００によって実行され得る。
[0075]ステップ１０１０において、一連のシンボルを複数の導体から受信する。たとえば、シンボルのシーケンスは、複数の導体（たとえば、ワイヤＡ〜Ｃ）に結合された受信機（たとえば、受信機１５０Ａ〜１５０Ｃ）によって受信され得る。
[0076]ステップ１０２０において、シンボルの受信されたシーケンス中の遷移を検出することによってクロック信号を生成する。たとえば、クロック信号は、検出された遷移をクロック信号の立上りエッジに変換するクロック復元回路（たとえば、クロック復元回路５２０）によって生成され得る。
[0077]ステップ１０３０において、シンボルの受信されたシーケンスを遅延させる。たとえば、シンボルの受信されたシーケンスは、受信機（たとえば、１５０Ａ〜１５０Ｃ）の出力に結合された遅延回路（たとえば、遅延回路５２５Ａ〜５２５Ｃ）によって遅延させられ得る。
[0078]ステップ１０４０において、シンボルの遅延させられたシーケンス中の１つまたは複数のシンボルを、クロック信号を使用してキャプチャし、ここにおいて、シンボルの遅延させられたシーケンス中の前のシンボルが、シンボルの受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成されたクロック信号中のクロックパルスを使用してキャプチャされる。たとえば、１つまたは複数のシンボルは、フリップフロップ（たとえば、フリップフロップ５３０）を用いてキャプチャされ得る。シンボルの遅延されたシーケンスの遅延は、フリップフロップ（たとえば、フリップフロップ５３０）のホールド時間と、検出された遷移とクロック信号の対応するエッジとの間の時間遅延（たとえば、遅延ｔ１）との和にほぼ等しいかまたはそれよりも大きい。
[0079]本開示についての以上の説明は、当業者が本開示を作成または使用することができるように与えたものである。本開示に対する様々な修正が当業者には容易に明らかとなり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例に限定されるものではなく、本明細書で開示した原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
データを受信するための方法であって、
複数の導体からシンボルのシーケンスを受信することと、
シンボルの前記受信されたシーケンス中の遷移を検出することによってクロック信号を生成することと、
シンボルの前記受信されたシーケンスを遅延させることと、
前記クロック信号を使用してシンボルの前記遅延させられたシーケンス中の１つまたは複数のシンボルをキャプチャすることと、ここにおいて、シンボルの前記遅延させられたシーケンス中の前のシンボルが、シンボルの前記受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成された前記クロック信号中のクロックパルスを使用してキャプチャされる、
を備える、方法。
［Ｃ２］
シンボルの前記遅延させられたシーケンスをキャプチャすることが、フリップフロップを用いてシンボルの前記遅延させられたシーケンスをキャプチャすることを備える、上記Ｃ１に記載の方法。
［Ｃ３］
シンボルの前記受信されたシーケンスが、前記フリップフロップのホールド時間にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、上記Ｃ２に記載の方法。
［Ｃ４］
前記時間遅延が前記フリップフロップのセットアップ時間よりも小さい、上記Ｃ３に記載の方法。
［Ｃ５］
シンボルの前記受信されたシーケンスが、前記フリップフロップのホールド時間と、検出された遷移と前記クロック信号の対応するエッジとの間の時間遅延との和にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、上記Ｃ２に記載の方法。
［Ｃ６］
前記導体の少なくとも１つのペアを駆動し、前記導体のうちの少なくとも１つを非駆動のままにすることによって、各シンボルが前記複数の導体にわたって送られる、上記Ｃ１に記載の方法。
［Ｃ７］
導体の前記少なくとも１つのペアが、反対の極性で駆動される、上記Ｃ６に記載の方法。
［Ｃ８］
シンボルの前記シーケンスを受信することが、各シンボルを複数のビットに変換することを備え、シンボルの前記遅延させられたシーケンスをキャプチャすることが、シンボルの前記受信されたシーケンス中の前記前のシンボル前記現在シンボルからの前記検出された遷移に基づいて生成された前記クロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前記前のシンボルのための前記複数のビットをキャプチャすることを備える、上記Ｃ６に記載の方法。
［Ｃ９］
各シンボルを複数のビットに変換することが、前記導体の異なるペアにわたって複数の差動電圧を検出することと、前記検出された差動電圧に基づいて前記ビットを生成することとを備える、上記Ｃ８に記載の方法。
［Ｃ１０］
データを受信するための装置であって、
複数の導体からシンボルのシーケンスを受信するための手段と、
シンボルの前記受信されたシーケンス中の遷移を検出することによってクロック信号を生成するための手段と、
シンボルの前記受信されたシーケンスを遅延させるための手段と、
前記クロック信号を使用してシンボルの前記遅延させられたシーケンス中の１つまたは複数のシンボルをキャプチャするための手段と、ここにおいて、シンボルの前記遅延させられたシーケンス中の前のシンボルが、シンボルの前記受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成された前記クロック信号中のクロックパルスを使用してキャプチャされる、
を備える、装置。
［Ｃ１１］
シンボルの前記受信されたシーケンスが、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段のホールド時間にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、上記Ｃ１０に記載の装置。
［Ｃ１２］
前記時間遅延が、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段のセットアップ時間よりも小さい、上記Ｃ１１に記載の装置。
［Ｃ１３］
シンボルの前記受信されたシーケンスが、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段のホールド時間と、前記クロック信号を生成するための前記手段の時間遅延との和にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、上記Ｃ１０に記載の装置。
［Ｃ１４］
前記導体の少なくとも１つのペアを駆動し、前記導体のうちの少なくとも１つを非駆動のままにすることによって、各シンボルが前記複数の導体にわたって送られる、上記Ｃ１０に記載の装置。
［Ｃ１５］
導体の前記少なくとも１つのペアが、反対の極性で駆動される、上記Ｃ１４に記載の装置。
［Ｃ１６］
シンボルの前記シーケンスを受信するための前記手段が、各シンボルを複数のビットに変換するための手段を備え、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段が、シンボルの前記受信されたシーケンス中の前記現在シンボルへの前記検出された遷移に基づいて生成された前記クロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前記前のシンボルのための前記複数のビットをキャプチャするための手段を備える、上記Ｃ１４に記載の装置。
［Ｃ１７］
各シンボルを複数のビットに変換するための前記手段が、前記導体の異なるペアにわたって複数の差動電圧を検出するための手段と、前記検出された差動電圧に基づいて前記ビットを生成するための手段とを備える、上記Ｃ１６に記載の装置。
［Ｃ１８］
受信装置であって、
複数の導体からシンボルのシーケンスを受信するように構成された受信機回路と、
シンボルの前記受信されたシーケンス中の遷移を検出することによってクロック信号を生成するように構成されたクロック復元回路と、
シンボルの前記受信されたシーケンスを遅延させるように構成された遅延回路と、
前記クロック信号を使用してシンボルの前記遅延させられたシーケンス中の１つまたは複数のシンボルをキャプチャするように構成されたフリップフロップと、ここにおいて、前記フリップフロップが、シンボルの前記受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成された前記クロック信号中のクロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前のシンボルをキャプチャする、
を備える、受信装置。
［Ｃ１９］
前記遅延回路が、シンボルの前記受信されたシーケンスを前記フリップフロップのホールド時間にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させるように構成された、上記Ｃ１８に記載の装置。
［Ｃ２０］
前記時間遅延が前記フリップフロップのセットアップ時間よりも小さい、上記Ｃ１９に記載の装置。
［Ｃ２１］
シンボルの前記受信されたシーケンスが、前記フリップフロップのホールド時間と、検出された遷移を前記クロック信号の対応するエッジに変換するために前記クロック復元回路によって必要とされる時間遅延との和にほぼ等しいかまたはそれよりも大きい時間遅延だけ遅延させられる、上記Ｃ１９に記載の装置。
［Ｃ２２］
前記導体の少なくとも１つのペアを駆動し、前記導体のうちの少なくとも１つを非駆動のままにすることによって、各シンボルが前記複数の導体にわたって送られる、上記Ｃ１８に記載の装置。
［Ｃ２３］
導体の前記少なくとも１つのペアが、反対の極性で駆動される、上記Ｃ２２に記載の装置。
［Ｃ２４］
前記受信機回路が、各シンボルを複数のビットに変換するように構成され、前記フリップフロップが、シンボルの前記受信されたシーケンス中の前記現在シンボルへの前記検出された遷移に基づいて生成された前記クロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前記前のシンボルのための前記複数のビットをキャプチャするように構成された、上記Ｃ２２に記載の装置。
［Ｃ２５］
前記受信機回路が、前記導体の異なるペアにわたって複数の差動電圧を検出することと、前記検出された差動電圧に基づいて前記ビットを生成することとによって各シンボルを複数のビットに変換するように構成された、上記Ｃ２４に記載の装置。

Claims (15)

  1. データを受信するための方法であって、
    複数の導体からシンボルのシーケンスを受信することと、
    シンボルの前記受信されたシーケンス中の遷移を検出することによってクロック信号を生成することと、
    シンボルの前記受信されたシーケンスを遅延させることと、
    前記クロック信号を使用してフリップフロップによりシンボルの前記遅延させられたシーケンス中の１つまたは複数のシンボルをキャプチャすることと、ここにおいて、シンボルの前記遅延させられたシーケンス中の前のシンボルが、シンボルの前記受信されたシーケンス中の前記前のシンボルからシンボルの前記受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成された前記クロック信号中のクロックパルスを使用してキャプチャされる、
    を備え、
    ここで、シンボルの前記受信されたシーケンスは、前記フリップフロップのホールド時間にほぼ等しいかまたはそれよりも大きく前記フリップフロップのセットアップ時間よりも小さい時間遅延だけ遅延させられる、方法。
  2. 前記時間遅延が、前記フリップフロップの前記ホールド時間と、検出された遷移と前記クロック信号の対応するエッジとの間の時間遅延との和にほぼ等しいかまたはそれよりも大きい、請求項１に記載の方法。
  3. 前記導体の少なくとも１つのペアを駆動し、前記導体のうちの少なくとも１つを非駆動のままにすることによって、各シンボルが前記複数の導体にわたって送られる、請求項１に記載の方法。
  4. 導体の前記少なくとも１つのペアが、反対の極性で駆動される、請求項３に記載の方法。
  5. シンボルの前記シーケンスを受信することが、各シンボルを複数のビットに変換することを備え、シンボルの前記遅延させられたシーケンスをキャプチャすることが、シンボルの前記受信されたシーケンス中の前記前のシンボルから前記現在シンボルへの前記検出された遷移に基づいて生成された前記クロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前記前のシンボルのための前記複数のビットをキャプチャすることを備える、請求項３に記載の方法。
  6. 各シンボルを複数のビットに変換することが、前記導体の異なるペアにわたって複数の差動電圧を検出することと、前記検出された差動電圧に基づいて前記ビットを生成することとを備える、請求項５に記載の方法。
  7. 前記遷移を検出することが、複数のビット遷移のうちの最も早いものを検出することによって、シンボルの前記受信されたシーケンス中の前記前のシンボルから前記現在シンボルへの前記遷移を検出することを備え、各ビット遷移が、前記前のシンボルのための前記ビットのうちの異なるものから前記現在シンボルのための前記ビットのうちの対応するものへの遷移に対応する、請求項５に記載の方法。
  8. データを受信するための装置であって、
    複数の導体からシンボルのシーケンスを受信するための手段と、
    シンボルの前記受信されたシーケンス中の遷移を検出することによってクロック信号を生成するための手段と、
    シンボルの前記受信されたシーケンスを遅延させるための手段と、
    前記クロック信号を使用してシンボルの前記遅延させられたシーケンス中の１つまたは複数のシンボルをキャプチャするための手段と、ここにおいて、シンボルの前記遅延させられたシーケンス中の前のシンボルが、シンボルの前記受信されたシーケンス中の前記前のシンボルからシンボルの前記受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成された前記クロック信号中のクロックパルスを使用してキャプチャされる、
    を備え、
    ここで、シンボルの前記受信されたシーケンスは、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段のホールド時間にほぼ等しいかまたはそれよりも大きく、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段のセットアップ時間よりも小さい、時間遅延だけ遅延させられる、装置。
  9. 前記時間遅延が、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段の前記ホールド時間と、前記クロック信号を生成するための前記手段の時間遅延との和にほぼ等しいかまたはそれよりも大きい、請求項８に記載の装置。
  10. 前記導体の少なくとも１つのペアを駆動し、前記導体のうちの少なくとも１つを非駆動のままにすることによって、各シンボルが前記複数の導体にわたって送られる、請求項８に記載の装置。
  11. 導体の前記少なくとも１つのペアが、反対の極性で駆動される、請求項１０に記載の装置。
  12. シンボルの前記シーケンスを受信するための前記手段が、各シンボルを複数のビットに変換するための手段を備え、シンボルの前記遅延させられたシーケンスをキャプチャするための前記手段が、シンボルの前記受信されたシーケンス中の前記現在シンボルへの前記検出された遷移に基づいて生成された前記クロックパルスを使用して、シンボルの前記遅延させられたシーケンス中の前記前のシンボルのための前記複数のビットをキャプチャするための手段を備える、請求項１０に記載の装置。
  13. 各シンボルを複数のビットに変換するための前記手段が、前記導体の異なるペアにわたって複数の差動電圧を検出するための手段と、前記検出された差動電圧に基づいて前記ビットを生成するための手段とを備える、請求項１２に記載の装置。
  14. 受信するための前記手段を組み込んだ受信機回路と、
    生成するための前記手段を組み込んだクロック復元回路と、
    遅延させるための前記手段を組み込んだ遅延回路と、
    キャプチャするための前記手段を組み込んだフリップフロップと
    をさらに備える、請求項８に記載の装置。
  15. 前記時間遅延が、前記フリップフロップの前記ホールド時間と、検出された遷移を前記クロック信号の対応するエッジに変換するために前記クロック復元回路によって必要とされる時間遅延との和にほぼ等しいかまたはそれよりも大きい、請求項１４に記載の装置。
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