KR20210088807A - 전자 장치 및 전자 장치의 동작 방법 - Google Patents

전자 장치 및 전자 장치의 동작 방법 Download PDF

Info

Publication number
KR20210088807A
KR20210088807A KR1020200001624A KR20200001624A KR20210088807A KR 20210088807 A KR20210088807 A KR 20210088807A KR 1020200001624 A KR1020200001624 A KR 1020200001624A KR 20200001624 A KR20200001624 A KR 20200001624A KR 20210088807 A KR20210088807 A KR 20210088807A
Authority
KR
South Korea
Prior art keywords
signal
code
length
skew compensation
pulse
Prior art date
Application number
KR1020200001624A
Other languages
English (en)
Inventor
민웅기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200001624A priority Critical patent/KR20210088807A/ko
Priority to US16/990,068 priority patent/US11070350B1/en
Priority to DE102020126665.0A priority patent/DE102020126665A1/de
Priority to CN202011121552.XA priority patent/CN113078886A/zh
Publication of KR20210088807A publication Critical patent/KR20210088807A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4295—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using an embedded synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 전자 장치에 관한 것이다. 본 발명의 전자 장치는 제1 내지 제3 신호들을 출력하는 제1 내지 제3 수신기들, 제1 내지 제3 신호들을 지연하여 제4 내지 제6 신호들로 출력하는 제1 내지 제3 지연선들, 제4 신호, 제5 신호 및 제6 신호에 기반하여 펄스 신호를 생성하도록 구성되는 펄스 생성기, 펄스 신호의 하이 레벨을 갖는 구간들의 길이들을 검출하고, 그리고 구간들의 길이들을 가리키는 제4 코드들을 출력하도록 구성되는 검출기, 그리고 제4 코드들에 기반하여 제1 코드, 제2 코드, 그리고 제3 코드 중 적어도 하나를 조절하도록 구성되는 스큐 보상 로직을 포함한다.

Description

전자 장치 및 전자 장치의 동작 방법{ELECTRONIC DEVICE AND OPERATING METHOD OF ELECTRONIC DEVICE}
본 발명은 전자 장치에 관한 것으로, 더 상세하게는 임베디드 클럭을 포함하는 데이터로부터 클럭 신호를 복원하는 전자 장치에 관한 것이다.
서로 다른 장치들 사이에서 데이터를 통신하기 위해 다양한 프로토콜들이 사용 및 개발되고 있다. 근래에 프로토콜들의 하나로서 C-PHY가 연구되고 있다. C-PHY는 서로 다른 장치들 사이에서 별도의 클럭 신호를 송신 및 수신하지 않는 것을 특징으로 한다.
C-PHY의 송신기는 데이터 신호와 임베디드 클럭을 결합하고, 결합된 신호들을 송신할 수 있다. C-PHY의 수신기는 수신된 신호들로부터 클럭 신호를 복원하고, 그리고 수신된 신호로부터 클럭 신호를 이용하여 데이터 신호를 복원하도록 구성된다.
C-PHY의 수신기는 별도의 클럭 신호를 수신하지 않는다. 따라서, C-PHY의 수신기는 데이터 신호 및 클럭 신호의 천이 타이밍들을 스윕(sweep)하면서 스큐(skew)를 보상하는 스큐 보상을 수행할 수 없다.
본 발명의 목적은 수신된 신호들에서 스큐를 검출하고 보상하는 C-PHY 기반의 전자 장치 및 전자 장치의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 전자 장치는 제1 신호선의 신호 및 제2 신호선의 신호를 수신하고, 제1 신호선의 신호 및 제2 신호선의 신호의 차이를 제1 신호로 출력하도록 구성되는 제1 수신기, 제2 신호선의 신호 및 제3 신호선의 신호를 수신하고, 제2 신호선의 신호 및 제3 신호선의 신호의 차이를 제2 신호로 출력하도록 구성되는 제2 수신기, 제3 신호선의 신호 및 제1 신호선의 신호를 수신하고, 제3 신호선의 신호 및 제3 신호선의 신호의 차이를 제3 신호로 출력하도록 구성되는 제3 수신기, 제1 신호를 수신하고, 제1 코드에 응답하여 제1 지연량을 조절하고, 그리고 제1 지연량만큼 제1 신호를 지연하여 제4 신호로 출력하는 제1 지연선, 제2 신호를 수신하고, 제2 코드에 응답하여 제2 지연량을 조절하고, 그리고 제2 지연량만큼 제2 신호를 지연하여 제5 신호로 출력하는 제2 지연선, 제3 신호를 수신하고, 제3 코드에 응답하여 제3 지연량을 조절하고, 그리고 제3 지연량만큼 제3 신호를 지연하여 제6 신호로 출력하는 제3 지연선, 제4 신호, 제5 신호 및 제6 신호에 기반하여 펄스 신호를 생성하도록 구성되는 펄스 생성기, 펄스 신호의 하이 레벨을 갖는 구간들의 길이들을 검출하고, 그리고 구간들의 길이들을 가리키는 제4 코드들을 출력하도록 구성되는 검출기, 그리고 제4 코드들에 기반하여 제1 코드, 제2 코드, 그리고 제3 코드 중 적어도 하나를 조절하도록 구성되는 스큐 보상 로직을 포함한다.
본 발명의 실시 예에 따른 전자 장치는 제1 신호, 제2 신호 및 제3 신호를 출력하도록 구성되는 수신부, 프림블 구간에서 제1 신호, 제2 신호 및 제3 신호가 교대로 천이하는 동안, 제1 신호, 제2 신호 및 제3 신호의 천이 타이밍들 사이의 구간들의 시간 길이들의 차이들을 검출하고, 그리고 시간 길이들의 차이들이 감소하도록 제1 신호, 제2 신호 및 제3 신호 중 적어도 하나를 지연하여 제4 신호, 제5 신호 및 제6 신호를 각각 생성하도록 구성되는 스큐 보상부, 그리고 제4 신호, 제5 신호 및 제6 신호를 이용하여 클럭 신호 및 제1 수신 신호, 제2 수신 신호 및 제3 수신 신호를 복원하도록 구성되는 복원부를 포함한다.
본 발명의 실시 예에 따른 전자 장치의 동작 방법은, 프림블 구간에서 교대로 천이하는 제1 신호, 제2 신호 및 제3 신호를 수신하는 단계, 제1 신호, 제2 신호 및 제3 신호의 천이 타이밍들 중에서 시간적으로 가장 인접한 두 개의 천이 타이밍들 사이의 단위 구간들을 검출하는 단계, 단위 구간들을 이용하여 제1 신호, 제2 신호 및 제3 신호 중 적어도 하나를 지연하여 스큐 보상을 수행하는 단계, 스큐 보상이 완료된 후에, 제1 신호, 제2 신호 및 제3 신호로부터 클럭 신호를 복원하는 단계, 그리고 클럭 신호를 이용하여, 제1 신호, 제2 신호 및 제3 신호로부터 데이터를 복원하는 단계를 포함한다.
본 발명에 따르면, 프림블 구간에서 수신된 신호들 사이의 천이 타이밍들 사이의 구간들의 시간 길이들이 검출되고, 그리고 수신된 신호들의 지연량들을 조절함으로써 구간들의 시간 길이들의 차이가 감소된다. 따라서, 스큐를 검출하고 보상하는 전자 장치 및 전자 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 전자 장치 시스템을 보여준다.
도 2는 본 발명의 실시 예에 따른 제2 전자 장치의 동작 방법을 보여준다.
도 3은 펄스 생성기의 예를 보여준다.
도 4는 제2 전자 장치와 연관된 신호들의 예를 보여준다.
도 5는 제1 형태의 스큐가 존재할 때의 제2 전자 장치와 연관된 신호들의 예를 보여준다.
도 6은 제1 형태의 스큐가 존재할 때의 펄스 신호의 예를 보여준다.
도 7은 제1 단위 구간, 제2 단위 구간 및 제3 단위 구간을 시계 방향으로 배치한 예를 보여준다.
도 8은 제2 형태의 스큐가 존재할 때의 제2 전자 장치와 연관된 신호들의 예를 보여준다.
도 9는 제2 형태의 스큐가 존재할 때의 펄스 신호의 예를 보여준다.
도 10은 제4 단위 구간, 제5 단위 구간 및 제6 단위 구간을 시계 방향으로 배치한 예를 보여준다.
도 11은 스큐 보상 로직이 스큐 보상 동작을 수행하는 방법의 예를 보여준다.
도 12는 본 발명의 실시 예에 따른 단위 구간 검출기를 보여준다.
도 13은 본 발명의 실시 예에 따른 클럭 복원 회로를 보여준다.
도 14는 본 발명의 실시 예에 다른 데이터 복원 회로를 보여준다.
도 15는 본 발명의 실시 예들에 따른 전자 장치를 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 전자 장치 시스템을 보여준다. 도 1을 참조하면, 전자 장치 시스템은 제1 전자 장치(100) 및 제2 전자 장치(200)를 포함할 수 있다.
제1 전자 장치(100)는 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)을 통해 제2 전자 장치(200)에 신호들을 송신할 수 있다. 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)은 하나의 레인(Lane)을 형성하고, 서로 연관된 신호들, 예를 들어 서로 연관되어 천이(또는 토글)하는 신호들을 전달할 수 있다.
제1 전자 장치(100)는 신호 생성기(110), 제1 송신기(120), 제2 송신기(130), 그리고 제3 송신기(140)를 포함할 수 있다. 신호 생성기(110)는 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)을 통해 송신할 신호들을 생성할 수 있다.
제1 송신기(120), 제2 송신기(130) 및 제3 송신기(140)는 각각 제1 터미널(121), 제2 터미널(131) 및 제3 터미널(141)을 통해 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)에 연결될 수 있다.
제1 송신기(120), 제2 송신기(130) 및 제3 송신기(140)는 다양한 통신 프로토콜들 중 하나에 기반하여 신호들을 송신할 수 있다. 예를 들어, 제1 송신기(120), 제2 송신기(130) 및 제3 송신기(140)는 MIPI(Mobile Industry Processor Interface)에서 정해진 C-PHY의 프로토콜에 기반하여 신호들을 송신할 수 있다.
제2 전자 장치(200)는 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)을 통해 신호들을 수신할 수 있다. 제2 전자 장치(200)는 제1 수신기(210), 제2 수신기(220), 제3 수신기(230), 제1 지연선(DL1), 제2 지연선(DL2), 제3 지연선(DL3), 펄스 생성기(240), 단위 구간 검출기(250), 스큐 보상 로직(260), 클럭 복원 회로(270), 데이터 복원 회로(280), 그리고 신호 처리기(290)를 포함할 수 있다.
제1 수신기(210), 제2 수신기(220) 및 제3 수신기(230)는 제1 터미널(211), 제2 터미널(221) 및 제3 터미널(231)을 통해 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)으로부터 각각 신호들을 수신할 수 있다. 제1 수신기(210)는 제1 터미널(211)로부터 제1 신호선(SL1)을 통해 수신되는 신호와 제2 터미널(221)을 통해 제2 신호선(SL2)으로부터 수신되는 신호의 차이를 제1 신호(S1)로 출력할 수 있다.
제2 수신기(220)는 제2 터미널(221)로부터 제2 신호선(SL2)을 통해 수신되는 신호와 제3 터미널(231)을 통해 제3 신호선(SL3)으로부터 수신되는 신호의 차이를 제2 신호(S2)로 출력할 수 있다. 제3 수신기(230)는 제3 터미널(231)로부터 제3 신호선(SL3)을 통해 수신되는 신호와 제2 터미널(221)을 통해 제2 신호선(SL2)으로부터 수신되는 신호의 차이를 제3 신호(S3)로 출력할 수 있다.
제1 지연선(DL1), 제2 지연선(DL2) 및 제3 지연선(DL3)은 제1 수신기(210), 제2 수신기(220) 및 제3 수신기(230)로부터 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)를 각각 수신할 수 있다. 제1 지연선(DL1), 제2 지연선(DL2) 및 제3 지연선(DL3)의 각각은 복수의 지연기들을 포함할 수 있다.
제1 지연선(DL1)은 복수의 지연기들 중 제1 코드(CD1)에 의해 선택된 지연기의 출력을 제4 신호(S4)로 출력할 수 있다. 제2 지연선(DL2)은 복수의 지연기들 중 제2 코드(CD2)에 의해 선택된 지연기의 출력을 제5 신호(S5)로 출력할 수 있다. 제3 지연선(DL3)은 복수의 지연기들 중 제3 코드(CD3)에 의해 선택된 지연기의 출력을 제6 신호(S6)로 출력할 수 있다.
즉, 제1 지연선(DL1), 제2 지연선(DL2) 및 제3 지연선(DL3)은 제1 코드(CD1), 제2 코드(CD2) 및 제3 코드(CD3)에 각각 응답하여 지연량들을 조절할 수 있다. 예를 들어, 제2 전자 장치(200)가 제1 전자 장치(100)와 통신을 개시할 때, 제1 지연선(DL1), 제2 지연선(DL2) 및 제3 지연선(DL3)은 초기값으로 '0'의 지연량을 가질 수 있다.
펄스 생성기(240)는 제1 지연선(DL1), 제2 지연선(DL2) 및 제3 지연선(DL3)으로부터 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)를 수신할 수 있다. 펄스 생성기(240)는 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)로부터 펄스 신호(P)를 생성하고 출력할 수 있다.
예를 들어, 펄스 생성기(240)는 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)를 조합하여 다양한 펄스 신호들을 생성할 수 있다. 펄스 생성기(240)는 선택 신호(SEL)에 의해 선택된 펄스 신호를 펄스 신호(P)로 출력할 수 있다.
단위 구간 검출기(250)는 펄스 생성기(240)로부터 펄스 신호(P)를 수신할 수 있다. 단위 구간 검출기(250)는 펄스 신호(P)로부터 단위 구간을 검출할 수 있다. 예를 들어, 단위 구간은 펄스 신호(P)가 하이 레벨을 갖는 구간일 수 있다. 단위 구간은 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)에 하나의 심볼이 포함되는 구간을 가리키는 것으로 식별될 수 있다.
예를 들어, C-PHY 프로토콜에 기반하여, 제1 송신기(120), 제2 송신기(130) 및 제3 송신기(140)는 데이터를 포함하는 심볼들을 송신하기 전에 프림블(Preamble) 구간을 가질 수 있다. 프림블 구간에서, 제1 송신기(120), 제2 송신기(130) 및 제3 송신기(140)는 단위 구간의 검출을 위한 신호들을 송신할 수 있다.
단위 구간 검출기(250)는 프림블 구간 동안 펄스 신호(P)로부터 단위 구간을 검출할 수 있다. 단위 구간 검출기(250)는 복수의 지연기들을 포함할 수 있다. 단위 구간 검출기(250)는 복수의 지연기들을 이용하여 단위 구간을 검출할 수 있다. 단위 구간 검출기(250)는 단위 구간의 길이에 대한 정보를 제4 코드(CD4)로 출력할 수 있다.
스큐 보상 로직(260)은 단위 구간 검출기(250)로부터 제4 코드(CD4)를 수신할 수 있다. 예를 들어, 스큐 보상 로직(260)은 단위 구간 검출기(250)로부터 제4 코드(CD4)를 3회 이상 수신할 수 있다. 스큐 보상 로직(260)은 선택 신호(SEL)를 제어함으로써, 제4 신호(S4) 및 제5 신호(S5) 사이의 스큐에 대한 정보를 포함하는 제4 코드(CD4), 제5 신호(S5) 및 제6 신호(S6) 사이의 스큐에 대한 정보를 포함하는 제4 코드(CD4), 그리고 제6 신호(S6) 및 제4 신호(S4) 사이의 스큐에 대한 정보를 포함하는 제4 코드(CD4)를 단위 구간 검출기(250)로부터 수신할 수 있다.
스큐 보상 로직(260)은 제4 코드(CD4)를 복수회 수신하고, 복수회 수신된 제4 코드(CD4)에 응답하여 제1 코드(CD1), 제2 코드(CD2) 및 제3 코드(CD3) 중 적어도 하나를 조절할 수 있다. 스큐 보상 로직(260)은 스큐가 감소하도록 제1 코드(CD1), 제2 코드(CD2) 및 제3 코드(CD3) 중 적어도 하나를 조절할 수 있다.
스큐 보상 로직(260)은 스큐 보상 동작을 복수회 수신할 수 있다. 예를 들어, 스큐 보상 로직(260)은 제4 코드(CD4)를 복수회 수신하고, 그리고 제1 코드(CD1), 제2 코드(CD2) 및 제3 코드(CD3) 중 적어도 하나를 조절하여 한 번의 스큐 보상 동작을 수행할 수 있다.
이후에, 스큐 보상 로직(260)은 제4 코드(CD4)를 복수회 수신할 수 있다. 스큐 보상 로직(260)은 스큐가 문턱값 이상일 때, 제1 코드(CD1), 제2 코드(CD2) 및 제3 코드(CD3) 중 적어도 하나를 조절하여 스큐 보상 동작을 다시 수행할 수 있다. 스큐 보상 로직(260)은 스큐가 문턱값보다 작을 때, 스큐 보상 동작이 완료된 후의 단위 구간의 길이를 가리키는 제5 코드(CD5)를 출력할 수 있다.
또는, 도 1에서 옵션(OP)으로 표시된 바와 같이, 스큐 보상 로직(260)은 스큐 보상 동작이 완료된 후의 단위 구간의 길이를 가리키는 제5 코드(CD5)를 출력하도록 단위 구간 검출기(250)를 제어할 수 있다.
클럭 복원 회로(270)는 스큐 보상 동작이 완료된 후에 제4 신호(S4), 제5 신호(S5), 제6 신호(S6) 및 제5 코드(CD5)를 수신할 수 있다. 클럭 복원 회로(270)는 제5 코드(CD5)를 이용하여 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)로부터 클럭 신호(CLK)를 복원할 수 있다.
C-PHY 프로토콜에 기반하여, 제1 송신기(120), 제2 송신기(130) 및 제3 송신기(140)는 데이터를 포함하는 신호들과 클럭 신호를 결합하여 송신할 수 있다. 결합된 클럭 신호는 임베디드 클럭일 수 있다. 임베디드 클럭은 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)에도 나타날 수 있다.
각 단위 구간에서, 클럭 복원 회로(270)는 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6) 중에서 하나가 천이함에 따라 클럭 신호(CLK)를 하이 레벨로 천이할 수 있다. 이후에 동일 심볼 구간에서 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6) 중에서 나머지 신호가 천이할 때 클럭 복원 회로(270)는 클럭 신호(CLK)를 천이하지 않고 클럭 신호(CLK)의 레벨을 유지할 수 있다.
예를 들어, 제5 코드(CD5)는 단위 구간의 길이, 예를 들어 1UI(Unit Interval) 또는 0.3UI 내지 0.6UI의 범위 내의 길이의 정보를 포함할 수 있다. 클럭 복원 회로(270)는 각 단위 구간에서 클럭 신호(CLK)를 천이한 후에 0.35UI 내지 0.6UI의 범위 내의 정해진 시간 동안 클럭 신호(CLK)를 마스킹(masking) 함으로써, 클럭 신호(CLK)를 유지할 수 있다.
정해진 시간이 경과한 후에, 클럭 복원 회로(270)는 클럭 신호(CLK)를 로우 레벨로 천이할 수 있다. 즉, 클럭 복원 회로(270)는 단위 구간을 주기로 하는 클럭 신호(CLK)를 생성할 수 있다. 예를 들어, 클럭 복원 회로(270)는 단위 구간 검출기(250) 또는 스큐 보상 로직(260)으로부터 제5 코드(CD5)를 수신하는 것에 응답하여 클럭 신호(CLK)를 복원할 수 있다.
데이터 복원 회로(280)는 제4 신호(S4), 제5 신호(S5), 제6 신호(S6), 제5 코드(CD5) 및 클럭 신호(CLK)를 수신할 수 있다. 데이터 복원 회로(280)는 제5 코드(CD5)에 기반하여 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)를 지연할 수 있다. 예를 들어, 데이터 복원 회로(280)는 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)를 래치하기 용이하도록 지연량을 조절할 수 있다. 예를 들어, 지연량은 0.5UI 또는 그와 유사한 값일 수 있다.
데이터 복원 회로(280)는 클럭 신호(CLK)에 동기되어 지연된 제4 신호(S4), 지연된 제5 신호(S5) 및 지연된 제6 신호(S6)를 각각 래치할 수 있다. 데이터 복원 회로(280)는 래치된 결과들을 제1 수신 신호(RS1), 제2 수신 신호(RS2) 및 제3 수신 신호(RS3)로 출력할 수 있다. 제1 수신 신호(RS1), 제2 수신 신호(RS2) 및 제3 수신 신호(RS3)는 복원된 데이터일 수 있다.
예시적으로, 데이터 복원 회로(280)는 단위 구간 검출기(250) 또는 스큐 보상 로직(260)으로부터 제5 코드(CD5)를 수신하고, 그리고 클럭 복원 회로(270)로부터 클럭 신호(CLK)를 수신하는 것에 응답하여 데이터를 복원할 수 있다.
신호 처리기(290)는 제1 수신 신호(RS1), 제2 수신 신호(RS2) 및 제3 수신 신호(RS3)를 수신할 수 있다. 신호 처리기(290)는 제1 수신 신호(RS1), 제2 수신 신호(RS2) 및 제3 수신 신호(RS3)에 응답하여 동작할 수 있다.
예시적으로, 제1 전자 장치(100)는 응용 프로세서(AP)이고, 그리고 제2 전자 장치(200)는 표시(Display) 장치일 수 있다. 다른 예로서, 제1 전자 장치(100)는 이미지 센서이고, 그리고 제2 전자 장치(200)는 응용 프로세서(AP)일 수 있다.
도 1에서 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)을 포함하는 하나의 레인(Lane)이 도시되었다. 그러나 제1 전자 장치(100) 및 제2 전자 장치(200)는 둘 이상의 레인들을 통해 서로 통신할 수 있다.
예시적으로, 제1 수신기(210), 제2 수신기(220), 제3 수신기(230), 제1 터미널(211), 제2 터미널(221) 및 제3 터미널(231)은 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)의 신호들을 수신하는 수신부에 포함될 수 있다.
예시적으로, 제1 지연선(DL1), 제2 지연선(DL2), 제3 지연선(DL3), 펄스 생성기(240), 단위 구간 검출기(250) 및 스큐 보상 로직(260)은 스큐 보상부에 포함될 수 있다. 예시적으로, 클럭 복원 회로(270) 및 데이터 복원 회로(280)는 복원부에 포함될 수 있다.
예시적으로, 선택 신호(SEL)는 2비트 신호이고, 제1 코드(CD1), 제2 코드(CD2), 제3 코드(CD3), 제4 코드(CD4), 그리고 제5 코드(CD5)의 각각은 32비트 신호일 수 있다.
도 2는 본 발명의 실시 예에 따른 제2 전자 장치(200)의 동작 방법을 보여준다. 도 1 및 도 2를 참조하면, S110 단계에서, 제1 수신기(210), 제2 수신기(220) 및 제3 수신기(230)는 프림블 구간 동안에 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)의 신호들을 수신하고, 그리고 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)를 출력할 수 있다.
제1 지연선(DL1), 제2 지연선(DL2) 및 제3 지연선(DL3)의 초기 지연량이 '0'이므로, 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)는 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)와 동일할 수 있다.
S120 단계에서, 펄스 생성기(240)는 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)로부터 펄스 신호(P)를 생성할 수 있다. 단위 구간 검출기(250)는 펄스 신호(P)로부터 단위 구간들의 길이들을 검출할 수 있다.
S130 단계에서, 스큐 보상 로직(260)은 검출된 단위 구간들의 길이들을 이용하여 스큐 보상을 수행할 수 있다. 예를 들어, 스큐 보상 로직(260)은 단위 구간들의 길이들이 같아지도록 또는 단위 구간들의 길이들 사이의 차이들이 감소하도록, 제1 지연선(DL1), 제2 지연선(DL2) 및 제3 지연선(DL3) 중 적어도 하나의 지연량을 조절할 수 있다.
S110 단계 내지 S130 단계는 스큐 보상 동작에 포함될 수 있다. 스큐 보상 로직(260)은 스큐 보상 동작을 수행한 후에 단위 구간들의 길이들을 다시 검사할 수 있다. 단위 구간들의 길이들 사이의 차이들이 문턱 이상이면, 스큐 보상 로직(260)은 스큐 보상 동작을 다시 수행할 수 있다. 단위 구간들의 길이들 사이의 차이들이 문턱보다 작으면, 스큐 보상 로직(260)은 스큐 보상 동작을 완료할 수 있다.
S140 단계에서, 단위 구간 검출기(250) 또는 스큐 보상 로직(260)은 제5 코드(CD5)를 생성할 수 있다. 제5 코드(CD5)에 응답하여, 클럭 복원 회로(270)는 스큐 보상 동작이 완료된 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)로부터 클럭 신호(CLK)를 복원할 수 있다.
S150 단계에서, 제5 코드(CD5)가 수신되고 그리고 클럭 신호(CLK)가 복원되는 것에 응답하여, 데이터 복원 회로는 스큐 보상 동작이 완료된 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)로부터 제1 수신 신호(RS1), 제2 수신 신호(RS2) 및 제3 수신 신호(RS3)를 포함하는 데이터를 복원할 수 있다.
도 3은 펄스 생성기(300)의 예를 보여준다. 도 3의 펄스 생성기(300)는 도 1의 펄스 생성기(240)에 포함될 수 있다. 도 1 및 도 3을 참조하면, 펄스 생성기(300)는 제1 논리 게이트(310), 제2 논리 게이트(320), 제3 논리 게이트(330), 그리고 선택기(340)를 포함할 수 있다.
제1 논리 게이트(310)는 제4 신호(S4) 및 제5 신호(S5)를 수신할 수 있다. 제1 논리 게이트(310)는 제4 신호(S4) 및 제5 신호(S5)에 대해 배타적 부정 논리합의 연산을 수행할 수 있다. 제1 논리 게이트(310)는 연산의 결과를 제7 신호(S7)로 출력할 수 있다.
제2 논리 게이트(320)는 제5 신호(S5) 및 제6 신호(S6)를 수신할 수 있다. 제2 논리 게이트(320)는 제5 신호(S5) 및 제6 신호(S6)에 대해 배타적 부정 논리합의 연산을 수행할 수 있다. 제2 논리 게이트(320)는 연산의 결과를 제8 신호(S8)로 출력할 수 있다.
제3 논리 게이트(330)는 제6 신호(S6) 및 제4 신호(S4)를 수신할 수 있다. 제3 논리 게이트(330)는 제6 신호(S6) 및 제4 신호(S4)에 대해 배타적 부정 논리합의 연산을 수행할 수 있다. 제3 논리 게이트(330)는 연산의 결과를 제9 신호(S9)로 출력할 수 있다.
선택기(340)는 제7 신호(S7), 제8 신호(S8) 및 제9 신호(S9)를 수신할 수 있다. 선택기(340)는 선택 신호(SEL)에 응답하여 제7 신호(S7), 제8 신호(S8) 및 제9 신호(S9) 중 하나를 선택하고, 선택된 신호를 펄스 신호(P)로 출력할 수 있다.
도 4는 제2 전자 장치(200)와 연관된 신호들의 예를 보여준다. 예시적으로, 스큐가 없는 때의 신호들의 예가 도 4에 도시된다. 도 1, 도 3 및 도 4를 참조하면, 제1 신호선(SL1)의 신호는 실선으로 표시되고, 제2 신호선(SL2)의 신호는 파선으로 표시되고, 그리고 제3 신호선(SL3)의 신호는 일점 쇄선으로 표시된다.
C-PHY의 프로토콜에 의존하여, 프림블 구간에서 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)의 신호들은 도 4에 도시된 바와 같이 변화할 수 있다. 예를 들어, 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)의 각각은 두 개의 단위 구간들의 길이에 대응하는 하이 레벨을 갖고, 하나의 단위 구간의 길이에 대응하는 중간 레벨을 갖고, 그리고 두 개의 단위 구간들의 길이에 대응하는 로우 레벨을 가질 수 있다.
매 단위 구간에서, 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)의 신호들은 서로 다른 레벨들을 가질 수 있다. 스큐가 존재하지 않을 때, 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)의 신호들의 천이(또는 토글) 타이밍들은 동일할 수 있다.
제1 수신기(210), 제2 수신기(220) 및 제3 수신기(230)는 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)의 신호들로부터 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)를 출력할 수 있다. 프림블 구간에서, 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)는 각 단위 구간에서 교대로 천이할 수 있다.
각 단위 구간에서 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3) 중 하나만이 천이할 수 있다. 연속한 세 개의 단위 구간들에서, 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)가 순차적으로 한 번씩 천이할 수 있다.
제1 지연선(DL1), 제2 지연선(DL2) 및 제3 지연선(DL3)의 초기 지연량은 '0'일 수 있다. 따라서, 제4 신호(S4), 제5 신호(S5) 및 제6 신호(S6)의 파형은 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)와 동일하며, 따라서 생략된다.
제7 신호(S7)는 제4 신호(S4)(즉, 제1 신호(S1))가 로우 레벨이고 그리고 제5 신호(S5)(즉, 제2 신호(S2))가 로우 레벨일 때에 하이 레벨을 가질 수 있다. 제7 신호(S7)의 하이 레벨의 구간의 시간 길이는 제1 신호(S1) 및 제2 신호(S2)의 조합에 의해 나타내어지는 하나의 단위 구간(1UI)의 시간 길이를 가리킬 수 있다.
제8 신호(S8)는 제5 신호(S5)(즉, 제2 신호(S2))가 로우 레벨이고 그리고 제6 신호(S6)(즉, 제3 신호(S3))가 로우 레벨일 때에 하이 레벨을 가질 수 있다. 제8 신호(S8)의 하이 레벨의 구간의 시간 길이는 제2 신호(S2) 및 제3 신호(S3)의 조합에 의해 나타내어지는 하나의 단위 구간(1UI)의 시간 길이를 가리킬 수 있다.
제9 신호(S9)는 제6 신호(S6)(즉, 제3 신호(S3))가 로우 레벨이고 그리고 제4 신호(S4)(즉, 제1 신호(S1))가 로우 레벨일 때에 하이 레벨을 가질 수 있다. 제9 신호(S9)의 하이 레벨의 구간의 시간 길이는 제3 신호(S3) 및 제1 신호(S1)의 조합에 의해 나타내어지는 하나의 단위 구간(1UI)의 시간 길이를 가리킬 수 있다.
스큐가 존재하지 않을 때, 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)의 신호들의 천이(또는 토글) 타이밍들은 동일하다. 예를 들어, 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)의 신호들은 제1 시각(T1) 내지 제9 시각(T9)에 각각 천이할 수 있다. 따라서, 제7 신호(S7), 제8 신호(S8) 및 제9 신호(S9)의 각각에서 나타나는 하나의 단위 구간(1UI)은 동일한 시간 길이를 가질 수 있다.
도 5는 제1 형태의 스큐가 존재할 때의 제2 전자 장치(200)와 연관된 신호들의 예를 보여준다. 도 1, 도 3 및 도 5를 참조하면, 제1 형태의 스큐에서, 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)의 신호들 중 하나의 신호가 다른 신호들보다 지연될 수 있다. 예시적으로, 제3 신호선(SL3)의 신호가 제1 신호선(SL1) 및 제2 신호선(SL2)의 신호들보다 지연될 수 있다.
제3 신호선(SL3)의 신호의 천이 타이밍들은 제1 시각(T1) 내지 제9 시각(T9)보다 지연될 수 있다. 도 5에서, 제3 신호선(SL3)의 신호가 천이하는 타이밍들은 굵은 점선들로 강조되어 있다.
제3 신호선(SL3)의 신호가 지연됨에 따라, 제7 신호(S7)에서 검출되는 제1 단위 구간(UI1)의 시간 길이는 도 4의 하나의 동일한 단위 구간(1UI)의 시간 길이보다 짧아질 수 있다. 제8 신호(S8)에서 검출되는 제2 단위 구간(UI2)의 시간 길이는 도 4의 하나의 동일한 단위 구간(1UI)의 시간 길이와 동일할 수 있다. 제9 신호(S9)에서 검출되는 제3 단위 구간(UI3)의 시간 길이는 도 4의 하나의 동일한 단위 구간(1UI)의 시간 길이보다 길어질 수 있다.
예시적으로, 펄스 생성기(240)는 제7 신호(S7), 제8 신호(S8) 및 제9 신호(S9)를 교대로 출력함으로써, 제1 단위 구간(UI1)의 펄스 신호, 제2 단위 구간(UI2)의 펄스 신호 및 제3 단위 구간(UI3)의 펄스 신호를 포함하는 펄스 신호(P)를 출력할 수 있다. 단위 구간 검출기(250)는 펄스 신호(P)로부터 제1 단위 구간(UI1), 제2 단위 구간(UI2) 및 제3 단위 구간(UI3)의 시간 길이들을 각각 검출할 수 있다.
도 6은 제1 형태의 스큐가 존재할 때의 펄스 신호(P)의 예를 보여준다. 도 1, 도 3, 도 5 및 도 6을 참조하면, 제7 신호(S7)가 선택된 때에, 펄스 생성기(240)는 제7 신호(S7)의 일부를 펄스 신호(P)의 일부인 제1 펄스 신호(P1)로 출력할 수 있다. 제8 신호(S8)가 선택된 때에, 펄스 생성기(240)는 제8 신호(S8)의 일부를 펄스 신호(P)의 일부인 제2 펄스 신호(P2)로 출력할 수 있다. 제9 신호(S9)가 선택된 때에, 펄스 생성기(240)는 제9 신호(S9)의 일부를 펄스 신호(P)의 일부인 제3 펄스 신호(P3)로 출력할 수 있다.
단위 구간 검출기(250)가 단위 구간의 검출을 시작하는 타이밍은 펄스 신호(P)의 특정 시점으로 정해지지 않을 수 있다. 도 5에 도시된 바와 같이, 두 개의 제1 단위 구간들(UI1)의 사이의 시간 길이는 6개의 제1 단위 구간들(UI1)에 해당한다.
따라서, 제1 펄스 신호(P1)가 적어도 하나의 제1 단위 구간(UI1)의 전체 구간을 포함할 수 있도록, 제1 펄스 신호(P1)의 길이는 6개 내지 12개의 단위 구간들에 대응하는 시간 동안 또는 그보다 긴 시간 동안 출력될 수 있다. 즉, 스큐 보상 로직(260)은 6개 내지 12개의 단위 구간들에 대응하는 시간 동안 또는 그보다 긴 시간 동안 제1 펄스 신호(P1)를 출력하도록 펄스 생성기(240)를 제어할 수 있다.
스큐 보상 로직(260)은 제1 펄스 신호(P1)에 기반하여 단위 구간 검출기(250)로부터 수신되는 제4 코드들(CD4) 중에서 가장 긴 시간 길이에 해당하는 제4 코드(CD4)를 제1 단위 구간(UI1)의 길이로 식별할 수 있다. 정해진 시간이 경과한 후에, 스큐 보상 로직(260)은 선택 신호(SEL)를 제어하여 제2 펄스 신호(P2)를 선택할 수 있다.
다른 예로서, 스큐 보상 로직(260)은 제1 펄스 신호(P1)를 선택하고, 그리고 단위 구간 검출기(250)로부터 적어도 두 개의 제4 코드들(CD4)이 수신될 때까지 선택 신호(SEL)를 유지할 수 있다. 스큐 보상 로직(260)은 적어도 두 개의 제4 코드들(CD4) 중에서 마지막 제4 코드(CD4) 또는 가장 긴 시간 길이에 대응하는 제4 코드(CD4)를 제1 단위 구간(UI1)에 대응하는 것으로 식별할 수 있다. 적어도 두 개의 제4 코드들(CD4)이 수신된 후에, 스큐 보상 로직(260)은 선택 신호(SEL)를 제어하여 제2 펄스 신호(P2)를 선택할 수 있다.
제2 펄스 신호(P2)가 선택된 때에, 제1 펄스 신호(P1)가 선택된 때와 마찬가지로, 스큐 보상 로직(260)은 정해진 시간 동안 또는 정해진 수의 제4 코드들(CD4)이 수신될 때까지 선택 신호(SEL)를 유지할 수 있다. 스큐 보상 로직(260)은 가장 긴 시간 길이에 대응하는 제4 코드(CD4) 또는 마지막 제4 코드(CD4)를 제2 단위 구간(UI2)에 대응하는 것으로 식별할 수 있다.
제3 펄스 신호(P3)가 선택된 때에, 제1 펄스 신호(P1)가 선택된 때와 마찬가지로, 스큐 보상 로직(260)은 정해진 시간 동안 또는 정해진 수의 제4 코드들(CD4)이 수신될 때까지 선택 신호(SEL)를 유지할 수 있다. 스큐 보상 로직(260)은 가장 긴 시간 길이에 대응하는 제4 코드(CD4) 또는 마지막 제4 코드(CD4)를 제2 단위 구간(UI2)에 대응하는 것으로 식별할 수 있다.
도 7은 제1 단위 구간(UI1), 제2 단위 구간(UI2) 및 제3 단위 구간(UI3)을 시계 방향으로 배치한 예를 보여준다. 도 5, 도 6 및 도 7을 참조하면, 제1 펄스 신호(P1)는 제1 단위 구간(UI1)에 대응하는 제1 길이를 갖고, 제2 펄스 신호(P2)는 제2 단위 구간(UI2)에 대응하는 제2 길이를 갖고, 그리고 제3 펄스 신호(P3)는 제3 단위 구간(UI3)에 대응하는 제3 길이를 가질 수 있다.
제1 길이, 제2 길이 및 제3 길이를 도 7에 도시된 바와 같이 시계 방향으로 배치한 때에, 시계 방향은 가장 짧은 제1 길이로부터 중간의 제2 길이를 거쳐 가장 긴 제3 길이로 향하는 방향이다. 도 5에 도시된 바와 같이, 하나의 신호선(예를 들어, 제3 신호선(SL3))의 신호가 다른 신호선들(예를 들어, 제1 및 제2 신호선들(SL1, SL2))의 신호들보다 지연될 때, 시계 방향은 상술된 길이가 증가하는 방향으로 나타날 수 있다.
도 8은 제2 형태의 스큐가 존재할 때의 제2 전자 장치(200)와 연관된 신호들의 예를 보여준다. 도 1, 도 3 및 도 8을 참조하면, 제2 형태의 스큐에서, 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)의 신호들 중 하나의 신호가 다른 신호들보다 앞설(advance) 수 있다. 예시적으로, 제3 신호선(SL3)의 신호가 제1 신호선(SL1) 및 제2 신호선(SL2)의 신호들보다 앞설 수 있다.
제3 신호선(SL3)의 신호의 천이 타이밍들은 제1 시각(T1) 내지 제9 시각(T9)보다 앞설 수 있다. 도 5에서, 제3 신호선(SL3)의 신호가 천이하는 타이밍들은 굵은 점선들로 강조되어 있다.
제3 신호선(SL3)의 신호가 앞섬에 따라, 제7 신호(S7)에서 검출되는 제1 단위 구간(UI1)의 시간 길이는 도 4의 하나의 동일한 단위 구간(1UI)의 시간 길이보다 길어질 수 있다. 제8 신호(S8)에서 검출되는 제2 단위 구간(UI2)의 시간 길이는 도 4의 하나의 동일한 단위 구간(1UI)의 시간 길이와 동일할 수 있다. 제9 신호(S9)에서 검출되는 제3 단위 구간(UI3)의 시간 길이는 도 4의 하나의 동일한 단위 구간(1UI)의 시간 길이보다 짧아질 수 있다.
예시적으로, 펄스 생성기(240)는 제7 신호(S7), 제8 신호(S8) 및 제9 신호(S9)를 교대로 출력함으로써, 제1 단위 구간(UI1)의 펄스 신호, 제2 단위 구간(UI2)의 펄스 신호 및 제3 단위 구간(UI3)의 펄스 신호를 포함하는 펄스 신호(P)를 출력할 수 있다. 단위 구간 검출기(250)는 펄스 신호(P)로부터 제1 단위 구간(UI1), 제2 단위 구간(UI2) 및 제3 단위 구간(UI3)의 시간 길이들을 각각 검출할 수 있다.
도 9는 제2 형태의 스큐가 존재할 때의 펄스 신호(P)의 예를 보여준다. 도 1, 도 3, 도 8 및 도 9를 참조하면, 제7 신호(S7)가 선택된 때에, 펄스 생성기(240)는 제7 신호(S7)의 일부를 펄스 신호(P)의 일부인 제1 펄스 신호(P1)로 출력할 수 있다. 제8 신호(S8)가 선택된 때에, 펄스 생성기(240)는 제8 신호(S8)의 일부를 펄스 신호(P)의 일부인 제2 펄스 신호(P2)로 출력할 수 있다. 제9 신호(S9)가 선택된 때에, 펄스 생성기(240)는 제9 신호(S9)의 일부를 펄스 신호(P)의 일부인 제3 펄스 신호(P3)로 출력할 수 있다.
도 8 및 도 9를 참조하여 설명된 바와 같이, 스큐 보상 로직(260)은 제1 펄스 신호(P1), 제2 펄스 신호(P2) 및 제3 펄스 신호(P3)를 순차적으로 선택하고, 그리고 정해진 시간 동안 또는 정해진 수의 제4 코드들(CD4)이 수신될 때까지 선택 신호(SEL)를 유지할 수 있다. 스큐 보상 로직(260)은 가장 긴 시간 길이에 대응하는 제4 코드(CD4) 또는 마지막 제4 코드(CD4)를 제2 단위 구간(UI2)에 대응하는 것으로 식별할 수 있다.
도 10은 제1 단위 구간(UI1), 제2 단위 구간(UI2) 및 제3 단위 구간(UI3)을 시계 방향으로 배치한 예를 보여준다. 도 8, 도 9 및 도 10을 참조하면, 제1 펄스 신호(P1)는 제1 단위 구간(UI1)에 대응하는 제4 길이를 갖고, 제2 펄스 신호(P2)는 제2 단위 구간(UI2)에 대응하는 제5 길이를 갖고, 그리고 제3 펄스 신호(P3)는 제3 단위 구간(UI3)에 대응하는 제6 길이를 가질 수 있다.
제4 길이, 제5 길이 및 제6 길이를 도 10에 도시된 바와 같이 시계 방향으로 배치한 때에, 시계 방향은 가장 긴 제5 길이로부터 중간의 제6 길이를 거쳐 가장 짧은 제6 길이로 향하는 방향이다. 도 8에 도시된 바와 같이, 하나의 신호선(예를 들어, 제3 신호선(SL3))의 신호가 다른 신호선들(예를 들어, 제1 및 제2 신호선들(SL1, SL2))의 신호들보다 앞설 때, 시계 방향은 상술된 길이가 감소하는 방향으로 나타날 수 있다.
도 11은 스큐 보상 로직(260)이 스큐 보상 동작을 수행하는 방법의 예를 보여준다. 도 1 및 도 11을 참조하면, S210 단계에서, 스큐 보상 로직(260)은 제1 단위 구간(UI1), 제2 단위 구간(UI2) 및 제3 단위 구간(UI3)의 길이들을 검출할 수 있다.
S220 단계에서, 스큐 보상 로직(260)은 제1 단위 구간(UI1), 제2 단위 구간(UI2) 및 제3 단위 구간(UI3)의 길이들의 차이들의 평균을 계산할 수 있다. 예를 들어, 스큐 보상 로직(260)은 제1 단위 구간(UI1), 제2 단위 구간(UI2) 및 제3 단위 구간(UI3)의 길이들 중에서 중간 길이, 중간 길이보다 긴 길이, 그리고 중간 길이보다 짧은 길이를 검출할 수 있다.
스큐 보상 로직(260)은 중간 길이와 긴 길이 사이의 제1 차이, 그리고 중간 길이와 짧은 길이 사이의 제2 차이를 계산할 수 있다. 스큐 보상 로직(260)은 제1 차이 및 제3 차이의 평균인 제3 차이를 더 계산할 수 있다.
S230 단계에서, 스큐 보상 로직(260)은 시계 방향을 따라, 제1 단위 구간(UI1), 제2 단위 구간(UI2) 및 제3 단위 구간(UI3)의 길이들의 변화 방향을 검출할 수 있다. 예를 들어, 도 7을 참조하여 설명된 바와 같이, 시계 방향에서 제1 단위 구간(UI1), 제2 단위 구간(UI2) 및 제3 단위 구간(UI3)의 길이들이 짧은 것으로부터 긴 것으로 변화하는 방향이면, 제1 형태의 스큐가 존재하는 것으로 식별될 수 있다.
다른 예로서, 도 10을 참조하여 설명된 바와 같이, 시계 방향에서 제1 단위 구간(UI1), 제2 단위 구간(UI2) 및 제3 단위 구간(UI3)의 길이들이 긴 것으로부터 짧은 것으로 변화하는 방향이면, 제2 형태의 스큐가 존재하는 것으로 식별될 수 있다.
S240 단계에서, 제1 형태의 스큐가 존재하는 것으로 식별되면, S250 단계가 수행된다. 제2 형태의 스큐가 존재하는 것으로 식별되면, S260 단계가 수행된다.
제1 형태의 스큐가 존재할 때, 도 5에 도시된 바와 같이, 제3 신호(S3)를 지연시킴으로써 스큐가 보상될 수 있다. 제3 신호(S3)는 중간 길이에 대응하는 제2 단위 구간(UI2)을 생성하는데 사용되지 않는다. 즉, 제1 형태의 스큐가 존재할 때, S250 단계에서, 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3) 중에서 중간 길이의 단위 구간을 계산하는데 사용되지 않은 신호가 스큐 보상의 대상으로 선택될 수 있다.
제2 형태의 스큐가 존재할 때, 도 8에 도시된 바와 같이, 제2 신호(S2) 및 제3 신호(S3)를 지연시킴으로써 스큐가 보상될 수 있다. 제2 신호(S2) 및 제3 신호(S3)는 중간 길이에 대응하는 제2 단위 구간(UI2)을 생성하는데 사용된다. 즉, 제2 형태의 스큐가 존재할 때, S260 단계에서, 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3) 중에서 중간 길이의 단위 구간을 계산하는데 사용된 신호가 스큐 보상의 대상으로 선택될 수 있다.
S270 단계에서, 스큐 보상 로직(260)은 선택된 신호(들)를 평균에 해당하는 제3 차이만큼 지연함으로써 스큐 보상 동작을 수행할 수 있다.
도 5 및 도 8에 도시된 제1 형태 및 제2 형태의 스큐들의 예들은 간략화된 것이다. 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)의 신호들이 토글하는 타이밍들은 모두 다를 수 있다. 본 발명의 스큐 보상 로직(260)은 스큐 보상 동작을 반복함으로써, 어떠한 형태의 스큐들도 3회 이하의 스큐 보상 동작들을 수행함으로써 보상하는 것이 가능하다.
예시적으로, 제2 전자 장치(200)는 초기화 시에, 리셋 시에, 통신 에러가 발생한 때에, 주기적으로, 온도 또는 습도와 같은 주변 환경의 변화에 응답하여, 또는 사용자 또는 외부 장치의 지시에 따라 제1 전자 장치(100)와 스큐 보상을 수행할 수 있다.
도 12는 본 발명의 실시 예에 따른 단위 구간 검출기(250)를 보여준다. 도 1 및 도 12를 참조하면, 단위 구간 검출기(250)는 제1 내지 제4 지연 셀들(DC1~DC4), 제1 내지 제4 판단 블록들(DB1~DB4), 그리고 인코더(ENC)를 포함할 수 있다.
제1 내지 제4 지연 셀들(DC1~DC4)의 각각은 둘 이상의 지연기들(D)을 포함할 수 있다. 예시적으로, 제1 내지 제4 지연 셀들(DC1~DC4)의 각각은 세 개의 지연기들(D)을 포함하는 것으로 가정되지만, 지연기들(D)의 수는 한정되지 않는다.
제1 내지 제4 판단 블록들(DB1~DB4)은 펄스 신호(P)의 하강 에지에 동기되어, 제1 내지 제4 지연 셀들(DC1~DC4) 중에서 펄스 신호(P)의 상승 에지가 존재하는 지연 셀을 검출할 수 있다. 제1 내지 제4 지연 셀들(DC1~DC4) 중에서 상승 에지가 존재하는 지연 셀에 연결된 판단 블록은, 예를 들어 '1'의 값을 출력할 수 있다. 제1 내지 제4 지연 셀들(DC1~DC4) 중에서 상승 에지가 존재하지 않는 지연 셀에 연결된 판단 블록은, 예를 들어 '0'의 값을 출력할 수 있다.
제1 지연 셀(DC1)에 펄스 신호(P)의 하이 레벨의 구간이 입력되면, 하이 레벨의 구간의 선두, 즉 상승 에지는 제1 내지 제4 지연 셀들(DC1~DC4)의 지연기들(D)을 통과할 수 있다. 펄스 신호(P)의 하이 레벨의 구간의 끝, 즉 하강 에지에 동기되어 제1 내지 제4 지연 셀들(DC1~DC4) 중에서 펄스 신호(P)의 상승 에지가 포함된 지연 셀 까지의 지연 셀들의 지연량은 펄스 신호(P)의 하이 레벨의 구간의 시간 길이에 대응할 수 있다.
인코더(ENC)는 제1 내지 제4 판단 블록들(DB1~DB4)로부터 수신되는 '0' 및 '1'의 값들로부터, 이진수인 제4 코드(CD4)를 생성할 수 있다. 도 2에서, 지연 셀들 및 판단 블록들의 수들이 각각 4개로 도시되지만, 이는 예시적인 것에 불과하다. 지연 셀들 및 판단 블록들의 수들은 다양하게 수정 및 변경될 수 있다.
도 13은 본 발명의 실시 예에 따른 클럭 복원 회로(400)를 보여준다. 도 13의 클럭 복원 회로(400)는 도 1의 클럭 복원 회로(270)에 포함될 수 있다. 도 1 및 도 13을 참조하면, 클럭 복원 회로(400)는 제4 내지 제6 신호들(S4, S5, S6)에서 발생하는 천이에 기초하여 클럭 신호(CLK)를 생성할 수 있는 논리 회로를 포함할 수 있다. 예로서, 논리 회로는 제1 내지 제6 플립플롭들(411, 412, 421, 422, 431, 432) 및 제1 내지 제4 논리 게이트들(440, 450, 460, 470)을 포함할 수 있다.
제1 및 제2 플립플롭들(411, 412)은 제4 신호(S4)의 천이에 응답하여, 논리 하이(VH)의 논리값(예컨대, 논리 '1'의 값)을 출력할 수 있다. 제1 논리 게이트(440)는 제1 및 제2 플립플롭들(411, 412)의 출력들을 조합할 수 있다. 따라서, 제1 논리 게이트(440)는 제4 신호(S4)가 천이할 때 논리 '1'의 값을 출력할 수 있다.
제3 및 제4 플립플롭들(421, 422)은 제5 신호(S5)의 천이에 응답하여, 논리 하이(VH)의 논리값(예컨대, 논리 '1'의 값)을 출력할 수 있다. 제2 논리 게이트(450)는 제3 및 제4 플립플롭들(421, 422)의 출력들을 조합할 수 있다. 따라서, 제2 논리 게이트(450)는 제5 신호(S5)가 천이할 때 논리 '1'의 값을 출력할 수 있다.
제5 및 제6 플립플롭들(431, 432)은 제6 신호(S6)의 천이에 응답하여, 논리 하이(VH)의 논리값(예컨대, 논리 '1'의 값)을 출력할 수 있다. 제3 논리 게이트(460)는 제5 및 제6 플립플롭들(431, 432)의 출력들을 조합할 수 있다. 따라서, 제3 논리 게이트(460)는 제6 신호(S6)가 천이할 때 논리 '1'의 값을 출력할 수 있다.
제4 논리 게이트(470)는 제1, 제2 및 제3 논리 게이트들(440, 450, 460)의 출력들을 조합할 수 있다. 따라서, 제4 논리 게이트(470)는 제4, 제5 및 제6 신호들(S4, S5, S6)에서 발생하는 천이에 응답하여 논리 '1'의 값을 출력할 수 있다. 그러나 제4 논리 게이트(470)는 제4, 제5 및 제6 신호들(S4, S5, S6)의 최초 천이에 응답하여 논리 '1'의 값을 출력할 수 있고, 최초 천이 이후의 후행 천이의 영향을 받지 않을 수 있다.
논리 게이트(470)는 제1 내지 제6 플립플롭들(411, 412, 421, 422, 431 432) 및 제1 내지 제4 논리 게이트들(440, 450, 460, 470)에 의해 생성되는 클럭 신호(CLK)를 출력할 수 있다. 예로서, 제4 논리 게이트(470)로부터 출력되는 클럭 신호(CLK)의 논리 '1'의 값은 클럭 신호(CLK)의 제1 에지(예컨대, 상승 에지)를 제공할 수 있다.
지연 회로(480)는 제4 논리 게이트(470)로부터 출력되는 클럭 신호(CLK)를 수신할 수 있다. 지연 회로(480)는 수신되는 신호를 지연시켜 리셋 신호(RST)를 출력할 수 있다. 지연 회로(480)는 클럭 신호(CLK)를 수신하고, 그리고 순차적으로 연결된 지연기들(D)을 포함할 수 있다.
제1 내지 제6 플립플롭들(411, 412, 421, 422, 431 432)은 리셋 신호(RST)에 응답하여 리셋될 수 있다. 제1 내지 제6 플립플롭들(411, 412, 421, 422, 431 432)의 리셋에 응답하여, 제1 내지 제4 논리 게이트들(440, 450, 460, 470)은 논리 '0'의 값들을 출력할 수 있다. 논리 게이트(470)로부터 출력되는 클럭 신호(CLK)의 논리 '0'의 값은 클럭 신호(CLK)의 제2 에지(예컨대, 하강 에지)를 제공할 수 있다. 따라서, 클럭 신호(CLK)는 리셋 신호(RST)에 응답하여 제2 에지를 가질 수 있다.
지연 회로(480)의 지연기들(D)의 지연량은 제5 코드(CD5)에 기초하여 조절될 수 있다. 지연 회로(480)는 제5 코드(CD5)가 가리키는 지연 셀들의 수와 동일한 수의 지연기들(D)의 총 지연량만큼 클럭 신호(CLK)를 지연하여 리셋 신호(RST)로 출력할 수 있다.
지연 회로(480)의 총 지연량은 0.35UI 내지 0.6UI의 범위에 속할 수 있다. 즉, 클럭 신호(CLK)는 하나의 단위 구간(UI)이 시작하면서 하이 레벨로 천이하고, 0.35UI 내지 0.6UI의 범위에 속한 시간 후에 로우 레벨로 천이할 수 있다.
예를 들어, 도 12의 지연기(D)의 지연량과 지연 회로(480)의 지연기(D)의 지연량은 동일할 수 있다. 도 12의 지연 셀이 3개의 지연기들(D)을 포함할 때, 지연 회로(480)의 지연기(D)의 지연량과 지연 셀의 지연량의 비율은 1:3일 수 있다.
단위 구간 검출기(250)에서 검출된 지연 셀의 단위의 1UI 정보를 가리키는 제5 코드(CD5)가 지연기(D)의 단위의 지연 회로(480)에 적용되면, 지연 회로(480)의 지연량은 0.33UI일 수 있다. 연관 회로들에 의한 부가 지연을 포함하면, 0.35UI를 초과하여 위에서 언급된 0.35UI 내지 0.6UI의 범위에 속할 수 있다.
도 14는 본 발명의 실시 예에 다른 데이터 복원 회로(500)를 보여준다. 도 14의 데이터 복원 회로(500)는 도 1의 데이터 복원 회로(280)에 포함될 수 있다. 도 1 및 도 14를 참조하면, 데이터 복원 회로(500)는 제1, 제2 및 제3 지연기들(510, 520, 530), 그리고 제1, 제2 및 제3 플립플롭들(540, 550, 560)을 포함할 수 있다.
데이터 복원 회로(500)는 제1, 제2 및 제3 지연 회로들(510, 520, 530)을 통해 제4, 제5 및 제6 신호들(S4, S5, S6)을 각각 지연시킬 수 있다. 제1, 제2 및 제3 지연 회로들(510, 520, 530)의 각각은 지연기들(D)을 포함할 수 있다. 제1, 제2 및 제3 지연 회로들(510, 520, 530)은 제5 코드(CD5)에 기반하여 제4, 제5 및 제6 신호들(S4, S5, S6)을 각각 지연시킬 수 있다.
제1, 제2 및 제3 지연 회로들(510, 520, 530)은 제5 코드(CD5)가 가리키는 지연 셀들의 수와 동일한 또는 유사한 수의 지연기들(D)의 지연량만큼 제4, 제5 및 제6 신호들(S4, S5, S6)을 각각 지연할 수 있다. 따라서, 제1, 제2 및 제3 지연 회로들(510, 520, 530)의 지연량은 0.35UI 내지 0.6UI의 범위에 속할 수 있다.
데이터 복원 회로(500)는 수신 신호들(RS1, RS2, RS3)을 생성할 수 있는 논리 회로를 포함할 수 있다. 예로서, 논리 회로는 제1, 제2 및 제3 플립플롭들(540, 550 560)을 포함할 수 있다. 제1, 제2 및 제3 플립플롭들(540, 550, 560)은 지연된 제4, 제5 및 제6 신호들(S4, S5, S6)을 각각 수신할 수 있다. 제1, 제2 및 제3 플립플롭들(540, 550, 560)의 각각은 클럭 복원 회로(550)로부터 클럭 신호(CLK)를 수신할 수 있다.
제1, 제2 및 제3 플립플롭들(540, 550, 560) 각각은 클럭 신호(CLK)에 응답하여(예컨대, 클럭 신호(CLK)의 제1 에지에 응답하여) 동작할 수 있다. 예로서, 제1, 제2 및 제3 플립플롭들(540, 550, 560)은 클럭 신호(CLK)에 응답하여, 지연된 제4, 제5 및 제6 신호들(S4, S5, S6)을 각각 래치할 수 있다. 래치의 결과로서, 제1, 제2 및 제3 플립플롭들(540, 550 560)은 제1, 제2 및 제3 수신 신호들(RS1, RS2, RS3)을 각각 출력할 수 있다.
도 13을 참조하여 설명된 바와 같이, 클럭 신호(CLK)의 상승 에지는 단위 구간(UI)의 시작 시점에 정렬된다. 데이터 복원 회로(500)에서 제4, 제5 및 제6 신호들(S4, S5, S6)은 0.35UI 내지 0.6UI의 범위에 속한 지연량만큼 지연될 수 있다.
예를 들어, 도 13을 참조하여 설명된 바와 같이, 지연 셀 단위의 1UI를 가리키는 제5 코드(CD5)를 이용하여, 지연기(D)의 단위의 지연량을 조정함으로써, 0.33UI의 지연량이 확보될 수 있다. 연관된 회로들의 부가 지연으로 인해, 제1, 제2 및 제3 지연 회로들(510, 520, 530)의 각각의 지연량은 0.35UI 내지 0.6UI의 범위에 속할 수 있다.
따라서, 클럭 신호(CLK)의 에지는 지연된 제4, 제5 및 제6 신호들(S4, S5, S6)의 변화 구간이 아닌 안정 구간에 정렬되고, 제1, 제2 및 제3 수신 신호들(RS1, RS2, RS3)이 성공적으로 래치될 수 있다.
도 15는 본 발명의 실시 예들에 따른 전자 장치(1000)를 보여준다. 전자 장치(1000)는 MIPI 연합에 의해 제안된 인터페이스 규약을 이용하거나 지원할 수 있는 데이터 처리 장치로 구현될 수 있다. 예로서, 전자 장치(1000)는 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 태블릿 컴퓨터, 웨어러블 장치 등과 같은 전자 장치들 중 하나일 수 있다.
전자 장치(1000)는 어플리케이션 프로세서(1100), 디스플레이(1220), 및 이미지 센서(1230)를 포함할 수 있다. 어플리케이션 프로세서(1100)는 DigRF 마스터(1110), DSI(Display Serial Interface) 호스트(1120), CSI(Camera Serial Interface) 호스트(1130), 물리 계층(1140), 및 UFS HCI(1150)(Universal Flash Storage Host-Controller Interface)를 포함할 수 있다.
DSI 호스트(1120)는 DSI에 따라 디스플레이(1220)의 DSI 장치(1225)와 통신할 수 있다. 예로서, DSI 호스트(1120)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(1225)에는 디시리얼라이저(DES)가 구현될 수 있다. 예로서, DSI는 C-PHY 스펙에서 정의되는 물리 계층을 채용할 수 있고, DSI 호스트(1120)는 세 개 이상의 통신 선로들을 통해 DSI 장치(1225)와 통신할 수 있다. 도 1 내지 조 14를 참조하여 설명된 바와 같이, DSI 호스트(1120) 및/또는 DSI 장치(1225)는 피드백 루프를 포함하는 지연 셀들을 포함하고, 거친 검출 및 정교한 검출을 통해 단위 구간(UI)을 판단하도록 구성될 수 있다.
CSI 호스트(1130)는 CSI에 따라 이미지 센서(1230)의 CSI 장치(1235)와 통신할 수 있다. 예로서, CSI 호스트(1130)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(1235)에는 시리얼라이저(SER)가 구현될 수 있다. 예로서, CSI는 C-PHY 스펙에서 정의되는 물리 계층을 채용할 수 있고, CSI 호스트(1130)는 세 개 이상의 통신 선로들을 통해 CSI 장치(1235)와 통신할 수 있다. 도 1 내지 조 14를 참조하여 설명된 바와 같이, CSI 호스트(1130) 및/또는 CSI 장치(1235)는 피드백 루프를 포함하는 지연 셀들을 포함하고, 거친 검출 및 정교한 검출을 통해 단위 구간(UI)을 판단하도록 구성될 수 있다.
전자 장치(1000)는 어플리케이션 프로세서(1100)와 통신하는 RF(Radio Frequency) 칩(1240)을 더 포함할 수 있다. RF 칩(1240)은 물리 계층(1242), DigRF 슬레이브(1244), 및 안테나(1246)를 포함할 수 있다. 예로서, RF 칩(1240)의 물리 계층(1242) 및 어플리케이션 프로세서(1100)의 물리 계층(1140)은 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다. 몇몇 실시 예에서, 물리 계층들(1242, 4140)이 세 개 이상의 통신 선로들을 통해 서로 통신하는 경우, 물리 계층(1242) 및/또는 물리 계층(1140)은 피드백 루프를 포함하는 지연 셀들을 포함하고, 거친 검출 및 정교한 검출을 통해 단위 구간(UI)을 판단하도록 구성될 수 있다.
전자 장치(1000)는 워킹 메모리(1250) 및 임베디드/카드 스토리지 장치(1255)를 더 포함할 수 있다. 워킹 메모리(1250)는 어플리케이션 프로세서(1100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 워킹 메모리(1250)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
임베디드/카드 스토리지 장치(1255)는 어플리케이션 프로세서(1100)로부터 제공받은 데이터를 저장하거나, 저장된 데이터를 어플리케이션 프로세서(1100)로 제공할 수 있다. 임베디드/카드 스토리지 장치(1255)는 전력 공급 여부에 관계없이 데이터를 저장할 수 있는 불휘발성 메모리를 포함할 수 있다.
예로서, 임베디드/카드 스토리지 장치(1255)는 UFS 규약에 따라 어플리케이션 프로세서(1100)와 통신할 수 있다. 이 예에서, 어플리케이션 프로세서(1100)는 UFS HCI(1150)를 통해 임베디드/카드 스토리지 장치(1255)와의 통신을 처리할 수 있다. 몇몇 실시 예에서, 임베디드/카드 스토리지 장치(1255)가 세 개 이상의 통신 선로들을 통해 어플리케이션 프로세서(1100)와 통신하는 경우, 임베디드/카드 스토리지 장치(1255) 및/또는 어플리케이션 프로세서(1100)는 피드백 루프를 포함하는 지연 셀들을 포함하고, 거친 검출 및 정교한 검출을 통해 단위 구간(UI)을 판단하도록 구성될 수 있다.
전자 장치(1000)는 WIMAX(Worldwide Interoperability for Microwave Access, 4260), WLAN(Wireless Local Area Network, 4262), UWB(Ultra Wideband, 4264) 등과 같은 통신 모듈을 통해 외부 장치/시스템과 통신할 수 있다. 전자 장치(1000)는 음성 정보를 처리하기 위한 스피커(1270) 및 마이크(1275)를 포함할 수 있다. 전자 장치(1000)는 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(1280)를 포함할 수 있다. 전자 장치(1000)는 주변 장치들과의 연결을 관리하기 위한 브릿지(Bridge) 칩(1290)을 포함할 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 제1 전자 장치
110: 신호 생성기
120, 130, 140: 송신기들
121, 131, 141: 터미널들
SL1, S2, SL3: 신호선들
200: 제2 전자 장치
210, 220, 230: 수신기들
211, 221, 231: 터미널들
DL1, DL2, DL3: 지연선들
240: 펄스 생성기
250: 단위 구간 검출기
260: 스큐 보상 로직
270: 클럭 복원 회로
280: 데이터 복원 회로
290: 신호 처리기
300: 펄스 생성기
310, 320, 330: 논리 게이트들
340: 선택기

Claims (20)

  1. 제1 신호선의 신호 및 제2 신호선의 신호를 수신하고, 상기 제1 신호선의 상기 신호 및 상기 제2 신호선의 상기 신호의 차이를 제1 신호로 출력하도록 구성되는 제1 수신기;
    상기 제2 신호선의 상기 신호 및 제3 신호선의 신호를 수신하고, 상기 제2 신호선의 상기 신호 및 상기 제3 신호선의 상기 신호의 차이를 제2 신호로 출력하도록 구성되는 제2 수신기;
    상기 제3 신호선의 상기 신호 및 상기 제1 신호선의 신호를 수신하고, 상기 제3 신호선의 상기 신호 및 상기 제3 신호선의 상기 신호의 차이를 제3 신호로 출력하도록 구성되는 제3 수신기;
    상기 제1 신호를 수신하고, 제1 코드에 응답하여 제1 지연량을 조절하고, 그리고 상기 제1 지연량만큼 상기 제1 신호를 지연하여 제4 신호로 출력하는 제1 지연선;
    상기 제2 신호를 수신하고, 제2 코드에 응답하여 제2 지연량을 조절하고, 그리고 상기 제2 지연량만큼 상기 제2 신호를 지연하여 제5 신호로 출력하는 제2 지연선;
    상기 제3 신호를 수신하고, 제3 코드에 응답하여 제3 지연량을 조절하고, 그리고 상기 제3 지연량만큼 상기 제3 신호를 지연하여 제6 신호로 출력하는 제3 지연선;
    상기 제4 신호, 상기 제5 신호 및 상기 제6 신호에 기반하여 펄스 신호를 생성하도록 구성되는 펄스 생성기;
    상기 펄스 신호의 하이 레벨을 갖는 구간들의 길이들을 검출하고, 그리고 상기 구간들의 상기 길이들을 가리키는 제4 코드들을 출력하도록 구성되는 검출기; 그리고
    상기 제4 코드들에 기반하여 상기 제1 코드, 상기 제2 코드, 그리고 상기 제3 코드 중 적어도 하나를 조절하도록 구성되는 스큐 보상 로직을 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 펄스 생성기는 상기 제4 신호 및 상기 제5 신호에 대해 배타적 부정 논리합의 연산을 수행하여 제7 신호를 생성하고, 상기 제5 신호 및 상기 제6 신호에 대해 배타적 부정 논리합의 연산을 수행하여 제8 신호를 생성하고, 그리고 상기 제6 신호 및 상기 제4 신호에 대해 배타적 부정 논리합의 연산을 수행하여 제9 신호를 생성하도록 더 구성되는 전자 장치.
  3. 제2항에 있어서,
    상기 스큐 보상 로직은 상기 제7 신호, 상기 제8 신호 및 상기 제9 신호를 순차적으로 출력하도록 상기 펄스 생성기를 제어하도록 더 구성되는 전자 장치.
  4. 제3항에 있어서,
    상기 스큐 보상 로직은 상기 제7 신호, 상기 제8 신호 및 상기 제9 신호 중 하나가 출력될 때, 하이 레벨을 갖는 구간이 적어도 두 개 출력되도록 상기 펄스 생성기를 제어하도록 더 구성되는 전자 장치.
  5. 제3항에 있어서,
    상기 스큐 보상 로직은 6개 내지 12개의 범위 내의 단위 구간에 대응하는 시간 동안 상기 제7 신호, 상기 제8 신호 및 상기 제9 신호 중 하나를 출력하도록 상기 펄스 생성기를 제어하도록 더 구성되는 전자 장치.
  6. 제1항에 있어서,
    상기 펄스 신호는 상기 제4 신호 및 상기 제5 신호가 로우 레벨들일 때에 하이 레벨을 갖는 제1 펄스 신호, 상기 제5 신호 및 상기 제6 신호가 로우 레벨들일 때에 하이 레벨을 갖는 제2 펄스 신호, 그리고 상기 제6 신호 및 상기 제4 신호가 로우 레벨들일 때에 하이 레벨을 갖는 제3 펄스 신호를 상기 펄스 신호로 출력하는 전자 장치.
  7. 제6항에 있어서,
    상기 스큐 보상 로직은 상기 제1 펄스 신호의 상기 하이 레벨의 구간의 제1 길이, 상기 제2 펄스 신호의 상기 하이 레벨의 구간의 제2 길이, 그리고 상기 제3 펄스 신호의 상기 하이 레벨의 구간의 제3 길이를 상기 검출기로부터 상기 제4 코드들을 통해 수신하도록 더 구성되는 전자 장치.
  8. 제7항에 있어서,
    상기 스큐 보상 로직은 상기 제1 길이, 상기 제2 길이 및 상기 제3 길이 중에서 중간 길이와 상기 중간 길이보다 짧은 길이 사이의 제1 차이, 그리고 상기 중간 길이와 상기 중간 길이보다 긴 길이 사이의 제2 차이를 검출하고, 그리고 상기 제1 차이 및 상기 제3 차이의 평균으로 제3 차이를 계산하도록 더 구성되는 전자 장치.
  9. 제8항에 있어서,
    상기 제1 길이, 상기 제2 길이 및 상기 제3 길이의 시계 방향의 관점에서, 상기 시계 방향이 상기 짧은 길이로부터 상기 중간 길이를 거쳐 상기 긴 길이를 향하는 방향일 때, 상기 스큐 보상 로직은 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호 중에서 상기 중간 길이와 연관되지 않은 신호를 상기 제3 차이만큼 지연하도록 상기 제1 코드, 상기 제2 코드 및 상기 제3 코드 중 대응하는 코드를 조절하는 전자 장치.
  10. 제8항에 있어서,
    상기 제1 길이, 상기 제2 길이 및 상기 제3 길이의 시계 방향의 관점에서, 상기 시계 방향이 상기 긴 길이로부터 상기 중간 길이를 거쳐 상기 짧은 길이를 향하는 방향일 때, 상기 스큐 보상 로직은 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호 중에서 상기 중간 길이와 연관된 신호들을 상기 제3 차이만큼 지연하도록 상기 제1 코드, 상기 제2 코드 및 상기 제3 코드 중 대응하는 코드들을 조절하는 전자 장치.
  11. 제8항에 있어서,
    상기 스큐 보상 로직은 상기 제3 차이에 기반하여 상기 제1 코드, 상기 제2 코드 및 상기 제3 코드 중 적어도 하나를 조절하도록 더 구성되고, 그리고
    상기 제1 차이, 상기 제2 차이 및 상기 제3 차이 중 적어도 하나가 문턱보다 작아질 때까지, 상기 스큐 보상 로직은 상기 제1 차이, 상기 제2 차이 및 상기 제3 차이의 검출 및 상기 제1 코드, 상기 제2 코드 및 상기 제3 코드 중 상기 적어도 하나의 조절을 반복하도록 더 구성되는 전자 장치.
  12. 제1항에 있어서,
    상기 제4 신호, 상기 제5 신호 및 상기 제6 신호를 수신하고, 상기 스큐 보상 로직으로부터 제5 코드를 수신하고, 그리고 상기 제4 신호, 상기 제5 신호 및 상기 제6 신호로부터 상기 제5 코드를 이용하여 클럭 신호를 복원하도록 구성되는 클럭 복원 회로를 더 포함하고,
    상기 스큐 보상 로직은 상기 제1 코드, 상기 제2 코드 및 상기 제3 코드 중 적어도 하나를 조절한 후에, 상기 구간들의 상기 길이들을 가리키는 상기 제5 코드를 상기 검출기로부터 수신하고, 그리고 상기 제5 코드를 상기 클럭 복원 회로에 제공하도록 더 구성되는 전자 장치.
  13. 제1항에 있어서,
    상기 제4 신호, 상기 제5 신호 및 상기 제6 신호를 수신하고, 상기 검출기로부터 제5 코드를 수신하고, 그리고 상기 제4 신호, 상기 제5 신호 및 상기 제6 신호로부터 상기 제5 코드를 이용하여 클럭 신호를 복원하도록 구성되는 클럭 복원 회로를 더 포함하고,
    상기 스큐 보상 로직은 상기 제1 코드, 상기 제2 코드 및 상기 제3 코드 중 적어도 하나를 조절한 후에, 상기 구간들의 상기 길이들을 가리키는 상기 제5 코드를 상기 클럭 복원 회로로 출력하도록 상기 검출기를 제어하도록 더 구성되는 전자 장치.
  14. 제1항에 있어서,
    상기 제4 신호, 상기 제5 신호 및 상기 제6 신호로부터 클럭 신호를 복원하도록 구성되는 클럭 복원 회로; 그리고
    상기 제4 신호, 상기 제5 신호 및 상기 제6 신호를 수신하고, 상기 스큐 보상 로직으로부터 제5 코드를 수신하고, 상기 클럭 복원 회로로부터 상기 클럭 신호를 수신하고, 그리고 상기 제4 신호, 상기 제5 신호 및 상기 제6 신호로부터 상기 제5 코드 및 상기 클럭 신호를 이용하여 제1 수신 신호, 제2 수신 신호 및 제3 수신 신호를 복원하도록 구성되는 데이터 복원 회로를 더 포함하고,
    상기 스큐 보상 로직은 상기 제1 코드, 상기 제2 코드 및 상기 제3 코드 중 적어도 하나를 조절한 후에, 상기 구간들의 상기 길이들을 가리키는 상기 제5 코드를 상기 검출기로부터 수신하고, 그리고 상기 제5 코드를 상기 클럭 복원 회로에 제공하도록 더 구성되는 전자 장치.
  15. 제1항에 있어서,
    상기 제4 신호, 상기 제5 신호 및 상기 제6 신호로부터 클럭 신호를 복원하도록 구성되는 클럭 복원 회로; 그리고
    상기 제4 신호, 상기 제5 신호 및 상기 제6 신호를 수신하고, 상기 검출기로부터 제5 코드를 수신하고, 상기 클럭 복원 회로로부터 상기 클럭 신호를 수신하고, 그리고 상기 제4 신호, 상기 제5 신호 및 상기 제6 신호로부터 상기 제5 코드 및 상기 클럭 신호를 이용하여 제1 수신 신호, 제2 수신 신호 및 제3 수신 신호를 복원하도록 구성되는 데이터 복원 회로를 더 포함하고,
    상기 스큐 보상 로직은 상기 제1 코드, 상기 제2 코드 및 상기 제3 코드 중 적어도 하나를 조절한 후에, 상기 구간들의 상기 길이들을 가리키는 상기 제5 코드를 상기 클럭 복원 회로로 출력하도록 상기 검출기를 제어하도록 더 구성되는 전자 장치.
  16. 제1 신호, 제2 신호 및 제3 신호를 출력하도록 구성되는 수신부;
    프림블 구간에서 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호가 교대로 천이하는 동안, 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호의 천이 타이밍들 사이의 구간들의 시간 길이들의 차이들을 검출하고, 그리고 상기 시간 길이들의 차이들이 감소하도록 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호 중 적어도 하나를 지연하여 제4 신호, 제5 신호 및 제6 신호를 각각 생성하도록 구성되는 스큐 보상부; 그리고
    상기 제4 신호, 상기 제5 신호 및 상기 제6 신호를 이용하여 클럭 신호 및 제1 수신 신호, 제2 수신 신호 및 제3 수신 신호를 복원하도록 구성되는 복원부를 포함하는 전자 장치.
  17. 제16항에 있어서,
    상기 스큐 보상부는 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호 중 두 개에 대해 배타적 부정 논리합의 연산을 수행하여 펄스 신호를 생성하고, 그리고 상기 펄스 신호의 폭을 검출함으로써 상기 시간 길이들의 차이들 중 대응하는 하나를 검출하도록 더 구성되는 전자 장치.
  18. 제16항에 있어서,
    상기 시간 길이들의 차이들이 변화하는 방향에 따라 상기 제1 신호, 상기 제2 신호 및 상기 신호 중 지연시킬 상기 적어도 하나의 신호를 선택하도록 더 구성되는 전자 장치.
  19. 전자 장치의 동작 방법에 있어서:
    프림블 구간에서 교대로 천이하는 제1 신호, 제2 신호 및 제3 신호를 수신하는 단계;
    상기 제1 신호, 상기 제2 신호 및 상기 제3 신호의 천이 타이밍들 중에서 시간적으로 가장 인접한 두 개의 천이 타이밍들 사이의 단위 구간들을 검출하는 단계;
    상기 단위 구간들을 이용하여 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호 중 적어도 하나를 지연하여 스큐 보상을 수행하는 단계;
    상기 스큐 보상이 완료된 후에, 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호로부터 클럭 신호를 복원하는 단계; 그리고
    상기 클럭 신호를 이용하여, 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호로부터 데이터를 복원하는 단계를 포함하는 동작 방법.
  20. 제19항에 있어서,
    상기 스큐 보상을 수행하는 단계는:
    상기 단위 구간들 사이의 차이들이 감소하도록 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호 중 적어도 하나를 지연하는 단계를 포함하는 동작 방법.
KR1020200001624A 2020-01-06 2020-01-06 전자 장치 및 전자 장치의 동작 방법 KR20210088807A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200001624A KR20210088807A (ko) 2020-01-06 2020-01-06 전자 장치 및 전자 장치의 동작 방법
US16/990,068 US11070350B1 (en) 2020-01-06 2020-08-11 Electronic device and operating method of electronic device
DE102020126665.0A DE102020126665A1 (de) 2020-01-06 2020-10-12 Elektronische Vorrichtung und Betriebsverfahren für eine elektronische Vorrichtung
CN202011121552.XA CN113078886A (zh) 2020-01-06 2020-10-19 电子设备和电子设备的操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200001624A KR20210088807A (ko) 2020-01-06 2020-01-06 전자 장치 및 전자 장치의 동작 방법

Publications (1)

Publication Number Publication Date
KR20210088807A true KR20210088807A (ko) 2021-07-15

Family

ID=76609109

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200001624A KR20210088807A (ko) 2020-01-06 2020-01-06 전자 장치 및 전자 장치의 동작 방법

Country Status (3)

Country Link
US (1) US11070350B1 (ko)
KR (1) KR20210088807A (ko)
CN (1) CN113078886A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114666029A (zh) * 2022-03-24 2022-06-24 维沃移动通信有限公司 校准控制方法、装置及电子设备

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9130735B2 (en) 2013-07-22 2015-09-08 Qualcomm Incorporated Multi-phase clock generation method
US10289600B2 (en) 2013-08-08 2019-05-14 Qualcomm Incorporated Reducing transmitter encoding jitter in a C-PHY interface using multiple clock phases to launch symbols
US9571308B1 (en) 2013-12-27 2017-02-14 Clariphy Communications, Inc. High speed transceiver
US9246666B2 (en) * 2014-03-27 2016-01-26 Intel Corporation Skew tolerant clock recovery architecture
US9319218B2 (en) 2014-06-25 2016-04-19 Qualcomm Incorporated Multi-wire signaling with matched propagation delay among wire pairs
JP6372202B2 (ja) 2014-07-07 2018-08-15 ソニー株式会社 受信装置、送信装置、および通信システム
US9473291B2 (en) 2014-07-08 2016-10-18 Intel Corporation Apparatuses and methods for reducing switching jitter
US9866413B2 (en) * 2015-01-28 2018-01-09 Mediatek Inc. Transition enforcing coding receiver for sampling vector signals without using clock and data recovery
US9503065B1 (en) * 2015-08-31 2016-11-22 Teradyne, Inc. Deskew of rising and falling signal edges
US9496879B1 (en) * 2015-09-01 2016-11-15 Qualcomm Incorporated Multiphase clock data recovery for a 3-phase interface
JP2017135506A (ja) 2016-01-26 2017-08-03 株式会社日立製作所 スキュー調整回路、半導体装置およびスキューキャリブレーション方法
US10128964B2 (en) * 2016-03-10 2018-11-13 Qualcomm Incorporated Multiphase preamble data sequences for receiver calibration and mode data signaling
US10742390B2 (en) * 2016-07-13 2020-08-11 Novatek Microelectronics Corp. Method of improving clock recovery and related device
US10419246B2 (en) 2016-08-31 2019-09-17 Qualcomm Incorporated C-PHY training pattern for adaptive equalization, adaptive edge tracking and delay calibration
US9735950B1 (en) * 2016-10-18 2017-08-15 Omnivision Technologies, Inc. Burst mode clock data recovery circuit for MIPI C-PHY receivers
KR20180061560A (ko) * 2016-11-29 2018-06-08 삼성전자주식회사 통신 환경에 의존하여 지연을 조절하는 전자 회로
US10284361B2 (en) 2017-05-05 2019-05-07 Mediatek Inc. Channel skew calibration method and associated receiver and system
KR102403623B1 (ko) * 2017-08-18 2022-05-30 삼성전자주식회사 클록 신호들 사이의 스큐를 조절하도록 구성되는 전자 회로
US10437744B2 (en) 2017-12-18 2019-10-08 Intel Corporation Reconfigurable camera serial interface
US10243614B1 (en) 2018-01-26 2019-03-26 Kandou Labs, S.A. Method and system for calibrating multi-wire skew
JP7058146B2 (ja) 2018-03-02 2022-04-21 シナプティクス インコーポレイテッド 受信装置及びデータ受信方法
US10630295B2 (en) * 2018-04-23 2020-04-21 Synaptics Incorporated Device and method for detecting signal state transition
US10313068B1 (en) * 2018-04-24 2019-06-04 Qualcomm Incorporated Signal monitoring and measurement for a multi-wire, multi-phase interface
US10469214B1 (en) * 2018-12-13 2019-11-05 Intel Corporation Clock recovery circuit and method of operating same
US11012059B2 (en) * 2019-05-08 2021-05-18 Sony Corporation Clock recovery based on digital signals

Also Published As

Publication number Publication date
US11070350B1 (en) 2021-07-20
US20210211266A1 (en) 2021-07-08
CN113078886A (zh) 2021-07-06

Similar Documents

Publication Publication Date Title
CN107919153B (zh) 存储装置及其执行的时钟同步方法
US8335291B2 (en) Semiconductor device, a parallel interface system and methods thereof
US9515686B2 (en) Signal transmitting circuit using common clock, and storage device therewith
US8631266B2 (en) Semiconductor memory device and method of controlling the same
KR20190085264A (ko) 데이터 유효 윈도우를 판별하는 읽기 마진 제어 회로, 이를 포함하는 메모리 컨트롤러, 그리고 전자 장치
CN112019210A (zh) 包括异步计数器和同步计数器的代码生成器及其操作方法
US10193537B2 (en) Random data generation circuit, memory storage device and random data generation method
KR20210088807A (ko) 전자 장치 및 전자 장치의 동작 방법
US8504865B2 (en) Dynamic phase alignment
KR102234594B1 (ko) 스큐 보상 회로 및 스큐 보상 회로의 동작 방법
TWI637599B (zh) 內插器系統和方法
US9419633B1 (en) Interface circuit for high speed communication, and semiconductor apparatus and system including the same
US11018658B1 (en) Electronic device and operating method of electronic device
US11057226B1 (en) Electronic device detecting change of power mode based on external signal
CN108536423B (zh) 随机数据产生电路、存储器存储装置及随机数据产生方法
CN106847319B (zh) 一种fpga电路及窗口信号调整方法
US9798694B2 (en) Interface circuit for high speed communication, and semiconductor apparatus and system including the same
US7660364B2 (en) Method of transmitting serial bit-stream and electronic transmitter for transmitting a serial bit-stream
KR20130111586A (ko) 저 레이턴시 직렬 상호 접속 아키텍처에서의 피드백 루프의 제공
US20060222131A1 (en) Method for sampling reverse data and a reverse data sampling circuit for performing the same
US20230269064A1 (en) Data embedded clock signaling transceiver and system comprising the same
CN109155798B (zh) 一种异步fifo电路及时延确定方法
US9191182B2 (en) Data transmission method and associated signal transmitter
KR20230124460A (ko) 데이터 내장형 클럭 송수신기 및 이를 포함하는 시스템
KR100646336B1 (ko) 데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬수신기

Legal Events

Date Code Title Description
A201 Request for examination