KR102234594B1 - 스큐 보상 회로 및 스큐 보상 회로의 동작 방법 - Google Patents

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Abstract

본 발명은 스큐 보상 회로에 관한 것이다. 본 발명의 스큐 보상 회로는, 제1 코드에 따라 상기 제1 데이터를 지연하여 제2 데이터로 출력하는 데이터 지연부, 제2 코드에 따라 제1 클럭 신호를 지연하여 제2 클럭 신호로 출력하는 클럭 지연부, 선택 신호에 응답하여 클럭 신호 또는 클럭 신호의 반전 신호를 제1 클럭 신호로 출력하는 멀티플렉서, 그리고 제2 데이터 및 제2 클럭 신호에 응답하여 제1 코드, 제2 코드 및 선택 신호를 제어하는 제어부로 구성된다.

Description

스큐 보상 회로 및 스큐 보상 회로의 동작 방법{SKEW CALIBRATION CIRCUIT AND OPERATING METHOD OF SKEW CALIBRATION CIRCUIT}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 스큐 보상 회로 및 스큐 보상 회로의 동작 방법에 관한 것이다.
데이터를 안정적으로 전송하기 위하여, 다양한 방법들이 도입 및 연구되고 있다. 데이터를 안정적으로 전송하기 위한 방법들 중 하나는, 데이터를 클럭 신호와 함께 전송하는 것이다. 데이터 및 클럭 신호를 수신한 반도체 장치는, 클럭 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)가 발생할 때에 데이터의 값을 저장한다. 데이터가 클럭 신호와 함께 전송되면, 데이터의 패턴에 관계 없이 클럭 신호에 동기된 타이밍에 데이터의 값이 저장되므로, 데이터가 안정적으로 전송된다.
근래에, 데이터를 안정적으로 전송하는 것에 더하여, 데이터를 고속으로 전송하고자 하는 요구가 제기되고 있다. 데이터를 고속으로 전송하기 위하여, 데이터 및 클럭 신호의 주파수가 증가하고 주기는 짧아지고 있다. 데이터 및 클럭 신호의 주파수가 증가하면, 데이터 및 클럭 신호 사이의 스큐(skew)가 데이터 전송의 안정성에 영향을 줄 수 있다. 스큐는 데이터가 전송되는 경로의 신호 지연과 클럭 신호가 전송되는 경로의 신호 지연이 서로 다름으로 인해 발생한다. 따라서, 데이터와 클럭 신호 사이의 스큐를 보상하기 위한 방법들 및 장치들이 요구되고 있다.
본 발명의 목적은, 감소된 사이즈, 감소된 소비 전력 및 향상된 보상 속도를 갖는 스큐 보상 회로 및 스큐 보상 회로의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 스큐 보상 회로는, 제1 데이터 및 제1 코드를 수신하고, 상기 제1 코드에 따라 상기 제1 데이터를 지연하여 제2 데이터로 출력하도록 구성되는 데이터 지연부; 제1 클럭 신호 및 제2 코드를 수신하고, 상기 제2 코드에 따라 상기 제1 클럭 신호를 지연하여 제2 클럭 신호로 출력하도록 구성되는 클럭 지연부; 클럭 신호를 수신하고, 선택 신호에 응답하여 상기 클럭 신호 또는 상기 클럭 신호의 반전 신호를 상기 제1 클럭 신호로 출력하도록 구성되는 멀티플렉서; 그리고 상기 제2 데이터 및 상기 제2 클럭 신호를 수신하고, 상기 제2 데이터 및 상기 제2 클럭 신호에 응답하여 상기 제1 코드, 상기 제2 코드 및 상기 선택 신호를 조절하도록 구성되는 제어부를 포함한다.
실시 예로서, 상기 데이터 지연부는 상기 제1 코드에 따라 상기 제1 데이터와 상기 제2 데이터 사이의 지연량을 조절하도록 구성된다.
실시 예로서, 상기 데이터 지연부가 조절하는 상기 제1 데이터와 상기 제2 데이터 사이의 상기 지연량의 최대값은, 상기 제1 데이터 또는 상기 제2 데이터의 하나의 비트가 전송되는 주기이다.
실시 예로서, 상기 클럭 지연부는 상기 제2 코드에 따라 상기 제1 클럭 신호와 상기 제2 클럭 신호 사이의 지연량을 조절하도록 구성된다.
실시 예로서, 상기 클럭 지연부가 조절하는 상기 제1 클럭 신호와 상기 제2 클럭 신호 사이의 상기 지연량의 최대값은, 상기 제1 데이터 또는 상기 제2 데이터의 하나의 비트가 전송되는 주기이다.
실시 예로서, 상기 제1 데이터는 미리 정해진 비트들의 패턴을 포함하고, 상기 제어부는 상기 제1 데이터의 제1 비트가 상기 제1 클럭 신호의 상승 에지 또는 하강 에지에 정렬되도록 상기 제1 코드 및 상기 제2 코드를 조절한다.
실시 예로서, 상기 제어부는 상기 제1 코드를 조절하여 상기 제1 데이터와 상기 제2 데이터 사이의 지연량을 조절하며, 상기 제1 비트가 상기 상승 에지 또는 상기 하강 에지에 정렬되는지 판별한다.
실시 예로서, 상기 제1 비트가 상기 상승 에지 또는 상기 하강 에지에 정렬되면, 상기 제어부는 상기 제1 비트와 상기 상승 에지 또는 상기 하강 에지가 정렬될 때의 지연량을 유지하도록 상기 제1 코드를 제어한다.
실시 예로서, 상기 제1 비트가 상기 상승 에지 또는 상기 하강 에지에 정렬되지 않으면, 상기 제어부는 상기 제2 코드를 조절하여 상기 제1 클럭 신호와 상기 제2 클럭 신호 사이의 지연량을 조절하며, 상기 제1 비트가 상기 상승 에지 또는 상기 하강 에지에 정렬되는지 판별한다.
실시 예로서, 상기 제어부는, 상기 제1 데이터와 상기 제2 데이터 사이의 지연량을 조절할 때의 판별 결과 및 상기 제1 클럭 신호와 상기 제2 클럭 신호 사이의 지연량을 조절할 때의 판별 결과에 기반하여, 상기 제1 비트가 상기 상승 에지 또는 상기 하강 에지에 정렬되는지 판별한다.
실시 예로서, 상기 제1 비트가 상기 상승 에지 또는 상기 하강 에지에 정렬되면, 상기 제어부는 상기 제1 비트가 상기 상승 에지 또는 상기 하강 에지에 정렬될 때의 지연량을 유지하도록 상기 제1 코드 또는 상기 제2 코드를 제어한다.
실시 예로서, 상기 제1 클럭 신호와 상기 제2 클럭 신호 사이의 지연량이 조절되어도 상기 제1 비트가 상기 상승 에지 또는 상기 하강 에지에 정렬되지 않으면, 상기 제어부는 상기 클럭 신호의 반전 신호가 상기 제1 클럭 신호로 출력되도록 상기 선택 신호를 제어한다.
실시 예로서, 상기 클럭 신호의 반전 신호가 상기 제1 클럭 신호로 수신되면, 상기 제어부는 상기 제1 비트가 상기 상승 에지 또는 상기 하강 에지에 정렬되도록 상기 제1 코드 및 상기 제2 코드를 제어한다.
실시 예로서, 상기 상승 에지 또는 상기 하강 에지가 발생할 때 상기 제1 데이터의 값이 상기 제1 비트가 아니면, 상기 제어부는 상기 클럭 신호의 반전 신호가 상기 제1 클럭 신호로 출력되도록 상기 선택 신호를 제어한다.
데이터 및 클럭 신호 사이의 신호를 보상하는 본 발명의 실시 예에 따른 스큐 보상 장치의 동작 방법은, 상기 클럭 신호 및 상기 데이터를 수신하는 단계; 상기 데이터를 지연하며 상기 클럭 신호와 상기 데이터가 정렬되는지 검출하는 제1 검출을 수행하는 단계; 그리고 상기 제1 검출에서 상기 클럭 신호와 상기 데이터가 정렬되지 않으면, 상기 클럭 신호를 지연하며 상기 클럭 신호와 상기 데이터가 정렬되는지 검출하는 제2 검출을 수행하는 단계를 포함하고, 상기 제1 검출에서 상기 클럭 신호와 상기 데이터가 정렬되면, 상기 클럭 신호와 상기 데이터의 정렬이 유지되고, 그리고 상기 제2 검출은 생략되고, 상기 제2 검출에서 상기 클럭 신호와 상기 데이터가 정렬되면, 상기 클럭 신호와 상기 데이터의 정렬이 유지된다.
실시 예로서, 상기 제2 검출에서 상기 클럭 신호와 상기 데이터가 정렬되지 않으면, 상기 클럭 신호가 반전되고, 그리고 상기 반전된 클럭 신호를 이용하여 상기 제1 검출이 다시 수행된다.
실시 예로서, 상기 데이터는 미리 정해진 비트들의 패턴을 포함하고, 상기 데이터의 제1 비트가 상기 클럭 신호의 상승 에지 또는 하강 에지에 정렬될 때에, 상기 데이터와 상기 클럭 신호가 정렬되고, 상기 동작 방법은, 상기 상승 에지 또는 상기 하강 에지가 발생할 때 상기 제1 데이터의 값이 상기 제1 비트가 아니면, 상기 제1 검출이 수행되기 전에 상기 클럭 신호를 반전하는 단계를 더 포함한다.
실시 예로서, 상기 데이터와 상기 클럭 신호의 동기가 패스이면, 상기 제1 검출을 수행하는 단계는, 상기 데이터의 지연량을 순차적으로 지연시키며 상기 지연된 데이터와 상기 클럭 신호의 동기가 패스로부터 페일로 전환되는 제1 포인트를 검출하는 단계를 포함하고, 상기 데이터와 상기 클럭 신호의 동기가 패스이면, 상기 제2 검출을 수행하는 단계는, 상기 클럭 신호의 지연량을 순차적으로 지연시키며 상기 데이터와 상기 지연된 클럭 신호의 동기가 패스로부터 페일로 전환되는 제2 포인트를 검출하는 단계; 그리고 상기 제1 포인트와 상기 제2 포인트의 중간 포인트가 상기 데이터가 지연된 범위에 해당하면 상기 데이터를 상기 중간 포인트까지 지연시키고, 상기 중간 포인트가 상기 클럭 신호가 지연된 범위에 해당하면 상기 클럭 신호를 상기 중간 포인트까지 지연시키는 단계를 포함한다.
실시 예로서, 상기 데이터와 상기 클럭 신호의 동기가 페일이면, 상기 제1 검출을 수행하는 단계는, 상기 데이터의 지연량을 순차적으로 지연시키며 상기 지연된 데이터와 상기 클럭 신호의 동기가 페일로부터 패스로 전환되는 제1 포인트를 검출하는 단계; 상기 제1 포인트가 검출되면, 상기 데이터의 지연량을 순차적으로 더 지연시키며 상기 지연된 데이터와 상기 클럭 신호의 동기가 상기 제1 포인트 이후에 패스로부터 페일로 전환되는 제2 포인트를 검출하는 단계; 그리고 상기 제2 포인트가 검출되면, 상기 제1 포인트 및 상기 제2 포인트의 중간 포인트를 이용하여 상기 데이터 및 상기 클럭 신호를 정렬하는 단계를 포함하고, 상기 제2 포인트가 검출되지 않으면, 상기 클럭 신호가 반전되고 그리고 상기 반전된 클럭 신호를 이용하여 상기 제1 검출 및 상기 제2 검출이 다시 수행된다.
제1 클럭 신호 및 상기 제1 클럭 신호와 동기되는 제1 데이터를 수신하도록 구성되는 본 발명의 실시 예에 따른 반도체 장치는, 상기 제1 클럭 신호와 상기 제1 데이터의 스큐를 보상하도록 구성되는 스큐 보상 회로를 포함하고, 상기 스큐 보상 회로는, 상기 제1 데이터 및 제1 코드를 수신하고, 상기 제1 코드에 따라 상기 제1 데이터를 지연하여 제2 데이터로 출력하도록 구성되는 데이터 지연부; 상기 제1 클럭 신호 및 제2 코드를 수신하고, 상기 제2 코드에 따라 상기 제1 클럭 신호를 지연하여 제2 클럭 신호로 출력하도록 구성되는 클럭 지연부; 클럭 신호를 수신하고, 선택 신호에 응답하여 상기 클럭 신호 또는 상기 클럭 신호의 반전 신호를 상기 제1 클럭 신호로 출력하도록 구성되는 멀티플렉서; 그리고 상기 제2 데이터 및 상기 제2 클럭 신호를 수신하고, 상기 제2 데이터 및 상기 제2 클럭 신호에 응답하여 상기 제1 코드, 상기 제2 코드 및 상기 선택 신호를 조절하도록 구성되는 제어부를 포함한다.
본 발명의 실시 예들에 따르면, 데이터 및 클럭 신호가 각각 지연되며, 각 지연량은 데이터의 하나의 비트가 전송되는 주기로 제한된다. 데이터 및 클럭 신호가 지연되는 지연량이 감소하므로, 감소된 사이즈, 감소된 소비 전력 및 빠른 보상 속도를 갖는 스큐 보상 회로 및 스큐 보상 회로의 동작 방법이 제공된다.
도 1은 일 실시 예에 따른 스큐 보상 회로를 보여준다.
도 2는 스큐 보상 회로가 복수의 출력 신호들 중 하나의 출력 신호를 제2 데이터로 선택하는 방법을 보여준다.
도 3은 스큐 보상 회로가 제1 데이터와 클럭 신호를 정렬하는 제1 케이스를 보여준다.
도 4는 스큐 보상 회로가 제1 데이터와 클럭 신호를 정렬하는 제2 케이스를 보여준다.
도 5는 스큐 보상 회로가 제1 데이터와 클럭 신호를 정렬하는 제3 케이스를 보여준다.
도 6은 스큐 보상 회로가 제1 데이터와 클럭 신호를 정렬하는 제4 케이스를 보여준다.
도 7은 스큐 보상 회로가 제1 데이터와 클럭 신호를 정렬하는 제5 케이스를 보여준다.
도 8은 본 발명의 실시 예에 따른 스큐 보상 회로를 보여준다.
도 9는 본 발명의 실시 예에 따른 스큐 보상 회로의 동작 방법의 제1 예를 보여주는 순서도이다.
도 10 내지 도 12는 본 발명의 실시 예에 따른 스큐 보상 회로가 제1 데이터와 제1 클럭 신호를 정렬하는 제1 케이스를 보여준다.
도 13은 본 발명의 실시 예에 따른 스큐 보상 회로가 제1 데이터와 제1 클럭 신호를 정렬하는 제2 케이스를 보여준다.
도 14는 본 발명의 실시 예에 따른 스큐 보상 회로가 제1 데이터와 제1 클럭 신호를 정렬하는 제3 케이스를 보여준다.
도 15 및 도 16은 본 발명의 실시 예에 따른 스큐 보상 회로가 제1 데이터와 제1 클럭 신호를 정렬하는 제4 케이스를 보여준다.
도 17은 본 발명의 실시 예에 따른 스큐 보상 회로가 제1 데이터와 제1 클럭 신호를 정렬하는 제5 케이스를 보여준다.
도 18은 본 발명의 실시 예에 따른 스큐 보상 회로의 동작 방법의 제2 예를 보여주는 순서도이다.
도 19는 본 발명의 실시 예에 따른 스큐 보상 회로가 제1 데이터와 반전 클럭 신호를 정렬하는 제2 케이스를 보여준다.
도 19는 본 발명의 실시 예에 따른 스큐 보상 회로가 제1 데이터와 반전 클럭 신호를 정렬하는 제3 케이스를 보여준다.
도 21은 본 발명의 실시 예에 따른 반도체 장치들을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 일 실시 예에 따른 스큐 보상 회로(10)를 보여준다. 도 1을 참조하면, 스큐 보상 회로(10)는 지연부(11), 선택부(12), 그리고 제어부(13)를 포함한다.
지연부(11)는 외부 장치로부터 제1 데이터(DATA1)를 수신한다. 지연부(11)는 수신된 제1 데이터(DATA1)를 서로 다른 지연량들 만큼 지연하여 제1 내지 n 출력 신호들(O1~On)로 출력할 수 있다.
지연부(11)는 직렬로 연결되어 제1 데이터(DATA1)를 지연하는 복수의 지연기들(D)을 포함한다. 복수의 지연기들(D) 각각은 입력 신호를 지연하여 출력하도록 구성될 수 있다. 복수의 지연기들(D) 각각의 지연량은, 제1 데이터(DATA1)의 1 UI (Unit Instance)보다 적을 수 있다. 1 UI는 제1 데이터(DATA1)의 하나의 비트가 전송되는 주기(예를 들어, 시간)일 수 있다. 첫 번째 지연기(D)의 입력은 제1 출력 신호(O1)로 출력된다. 즉, 지연되지 않은 제1 데이터(DATA1)가 제1 출력 신호(O1)로 출력될 수 있다. 복수의 지연기들(D) 각각의 출력들은 각각 제2 내지 제n 출력 신호들(O2~On)로 출력될 수 있다.
선택부(12)는 지연부(11)로부터 제1 내지 제n 출력 신호들(O1~On)을 수신하고, 제어부(13)로부터 코드(CODE)를 수신할 수 있다. 선택부(12)는 코드(CODE)에 응답하여, 제1 내지 제n 출력 신호들(O1~On) 중 하나의 출력 신호를 선택할 수 있다. 선택된 출력 신호는 제2 데이터(DATA2)로서 출력된다.
선택부(12)는 코드(CODE)의 비트들에 응답하여 동작하는 복수의 스위치들(S1~Sn)을 포함한다. 코드(CODE)에 응답하여, 복수의 스위치들(S1~Sn)은 복수의 출력 신호들(O1~On) 중 하나의 출력 신호를 제2 데이터(DATA2)로 출력할 수 있다. 제2 데이터(DATA2)는 외부 장치 및 제어부(13)로 전달된다.
제어부(13)는 제2 데이터(DATA2) 및 클럭 신호(CLK)를 수신한다. 제2 데이터(DATA2) 및 클럭 신호(CLK)에 응답하여, 제어부(13)는 코드(CODE)를 조절할 수 있다. 제어부(13)는 복수의 출력 신호들(O1~On) 중 클럭 신호(CLK)와 정렬된 출력 신호가 제2 데이터(DATA2)로 선택되도록 코드(CODE)를 조절할 수 있다. 즉, 제어부(13)는 데이터 및 클럭 신호가 정렬되도록, 데이터의 지연량을 조절하도록 구성된다.
예시적으로, 정렬은 제2 데이터(DATA2) 및 클럭 신호(CLK) 사이의 스큐(skew)가 최소화되거나 또는 제거된 상태 또는 스큐(skew)를 최소화하거나 또는 제거하는 동작을 의미할 수 있다. 예시적으로, 제2 데이터(DATA2)의 하나의 비트의 주기의 중앙에 클럭 신호(CLK)의 특정한 에지(edge)가 위치하면, 제2 데이터(DATA2)와 클럭 신호(CLK) 사이의 스큐(skew)는 존재하지 않을 수 있다. 즉, 제2 데이터(DATA2)의 하나의 비트의 주기의 중앙에 클럭 신호(CLK)의 특정한 에지(edge)가 위치하면, 제2 데이터(DATA2)는 클럭 신호(CLK)에 정렬될 수 있다.
도 2는 스큐 보상 회로(10)가 복수의 출력 신호들(O1~On) 중 하나의 출력 신호를 제2 데이터(DATA2)로 선택하는 방법을 보여준다. 도 1 및 도 2를 참조하면, 스큐 보상 회로(10)에서 스큐 보상이 수행될 때에, 스큐 보상 회로(10)에 수신되는 제1 데이터(DATA1)는 미리 정해진 패턴을 가질 수 있다. 예를 들어, 스큐 보상 회로(10)에 수신되는 제1 데이터(DATA1)는 미리 정해진 제1 내지 제4 비트들(D1~D4)을 가질 수 있다.
예시적으로, 제1 데이터(DATA1)의 제1 비트(D1)는 클럭 신호(CLK)의 상승 에지(rising edge)에 동기되도록 미리 정해질 수 있다. 제2 데이터(DATA2)의 제2 비트(D2)는 클럭 신호(CLK)의 하강 에지(falling edge)에 동기되도록 미리 정해질 수 있다. 제2 데이터(DATA2)의 제3 비트(D3)는 클럭 신호(CLK)의 상승 에지에 동기되도록 미리 정해질 수 있다. 제2 데이터(DATA2)의 제4 비트(D4)는 클럭 신호(CLK)의 하강 에지에 동기되도록 미리 정해질 수 있다.
제2 데이터(DATA2)의 제1 비트(D1) 또는 제3 비트(D3)의 주기의 중앙에 클럭 신호(CLK)의 상승 에지가 위치하면, 제2 데이터(DATA2)와 클럭 신호(CLK) 사이의 스큐는 존재하지 않는다. 즉, 제2 데이터(DATA2)는 클럭 신호(CLK)에 정렬된다. 스큐 보상 회로(10)는 제2 데이터(DATA2)의 제1 비트(D1)의 주기의 중앙에 클럭 신호(CLK)의 상승 에지가 위치하는 지연부(11)의 지연량을 판별하고, 판별된 지연량에 따라 제1 데이터(DATA1)를 지연하여 제2 데이터(DATA2)를 생성함으로써, 제2 데이터(DATA2)를 클럭 신호(CLK)에 정렬할 수 있다.
도 2에서, 클럭 신호(CLK) 및 클럭 신호(CLK)에 정렬된 정렬 목표가 도시되어 있다.
제어부(13)는 제1 내지 제n 출력 신호들(O1~On)이 순차적으로 선택되도록 지연부(11) 및 선택부(12)를 제어할 수 있다. 제어부(13)는 제2 데이터(DATA2)로 출력되는 선택된 출력 신호를 클럭 신호(CLK)와 비교하고, 비교 결과에 따라 정렬을 수행할 수 있다.
제1 출력 신호(O1)는 제1 데이터(DATA1)에 해당한다. 도 2에 도시된 바와 같이, 클럭 신호(CLK)의 상승 에지에서, 제1 출력 신호(O1)의 값은 제1 비트(D1)가 아니다. 이 경우, 제어부(13)는 제1 출력 신호(O1)와 클럭 신호(CLK)의 싱크가 페일(F)된 것으로 판단할 수 있다.
제1 출력 신호(O1)의 싱크가 판단된 후, 제2 출력 신호(O2)의 싱크가 판단된다. 클럭 신호(CLK)의 상승 에지에서, 제2 출력 신호(O2)의 값은 제1 비트(D1)가 아니다. 제어부(13)는 제2 출력 신호(O2)의 싱크가 페일(F)된 것으로 판단한다.
클럭 신호(CLK)의 상승 에지에서, 제3 출력 신호(O3)의 값은 제1 비트(D1)이다. 제어부(13)는 제3 출력 신호(O3)의 싱크가 패스(P)된 것으로 판단한다.
클럭 신호(CLK)의 상승 에지에서, 제4 내지 제9 출력 신호들(O4~O9)의 값들은 제1 비트(D1)이다. 제어부(13)는 제4 내지 제9 출력 신호들(O4~O9)의 싱크들이 패스(P)된 것으로 판단한다.
클럭 신호(CLK)의 상승 에지에서, 제10 출력 신호(O10)의 값은 제1 비트(D1)가 아니다. 제어부(13)는 제10 출력 신호(O10)의 싱크가 페일(F)된 것으로 판단한다.
출력 신호들(O1~O10)의 싱크들의 패스 또는 페일의 여부는 도 2의 하단에 싱크 그래프(SG)로 도시되어 있다. 싱크 그래프(SG)에서, 지연축(D)은 제1 데이터(DATA1)가 지연된 지연량을 가리킨다. 즉, 싱크 그래프(SG)는 스큐 보상 회로(10)가 제1 데이터(DATA1)를 지연하는 지연량에 따른 제2 데이터(DATA2)의 싱크의 패스 및 페일 여부를 가리킨다.
출력 신호들(O1~On)의 싱크들이 페일(F)로부터 패스(P)로 전환되고, 이후에 다시 패스(P)로부터 페일(F)로 전환될 때까지, 제어부(13)는 출력 신호들(O1~On)의 싱크들의 판별을 수행할 수 있다. 페일로 판별된 싱크들을 갖는 출력 신호들 사이에 위치하며, 패스로 판별된 싱크들을 갖는 출력 신호들은 패스 그룹을 형성할 수 있다. 도 2에서, 제3 내지 제9 출력 신호들(O3~O9)이 패스 그룹에 포함될 수 있다.
제어부(13)는 패스 그룹에 포함된 출력 신호들 중 중간 지연량(또는 평균 지연량)을 갖는 출력 신호를 제2 데이터(DATA2)로 확정할 수 있다. 예를 들어, 제어부(13)는 제3 내지 제9 출력 신호들(O3~O9) 중 중간 지연량(또는 평균 지연량)을 갖는 제6 출력 신호(O6)를 제2 데이터(DATA2)로 확정할 수 있다. 제어부(13)는 제6 출력 신호(O6)가 제2 데이터(DATA2)로 유지되도록, 지연부(11) 및 선택부(12)를 제어할 수 있다. 도 2에 도시된 바와 같이, 제6 출력 신호(O6)는 정렬 목표와 동일한 타이밍을 갖는다. 즉, 제2 데이터(DATA2)가 클럭 신호(CLK)에 정렬된다.
제2 데이터(DATA2)를 클럭 신호(CLK)에 정렬할 때에, 제어부(13)는 패스 그룹을 판별한다. 패스 그룹을 판별할 때에 제1 데이터(DATA1)가 지연되는 지연량은 정렬 시에 사용되는 최대 지연량(MD)이다. 최대 지연량(MD)은 스큐 보상 회로(10)의 사이즈, 소비 전력 및 보상 속도에 영향을 줄 수 있다. 최대 지연량(MD)이 증가할수록, 지연부(11)에서 필요한 지연기들(D)의 수가 증가한다. 따라서, 지연부에서 필요한 지연기들(D)의 수가 증가할수록, 스큐 보상 회로(10)의 사이즈가 증가한다. 최대 지연량(MD)이 증가할수록, 지연부(11)의 지연기들(D) 중 정렬 시에 활성화되는 지연기들의 수가 증가한다. 정렬 시에 활성화되는 지연기들의 수가 증가할수록, 스큐 보상 회로(10)의 소비 전력이 증가한다. 최대 지연량(MD)이 증가할수록, 출력 신호의 싱크를 판별하는 횟수가 증가한다. 출력 신호의 싱크를 판별하는 횟수가 증가할수록, 스큐 보상 회로(10)의 보상 속도가 저하된다.
제2 데이터(DATA2)가 클럭 신호(CLK)에 정렬된 후에, 제어부(13)는 정렬된 제2 데이터(DATA2)가 유지되도록 지연부(11) 및 선택부(12)를 제어한다. 정렬된 제2 데이터(DATA2), 즉 제6 출력 신호(O6)가 유지될 때의 지연량은 정상 지연량(ND)이다. 정상 지연량(ND)은 스큐 보상 회로(10)의 소비 전력에 영향을 준다. 정상 지연량(ND)이 증가할수록, 지연부(11)의 지연기들(D) 중 정렬 후에 활성화 상태로 유지되는 지연기들의 수가 증가한다. 정렬 후에 활성화 상태로 유지되는 지연기들의 수가 증가할수록, 스큐 보상 회로(10)의 소비 전력이 증가한다.
도 2에서, 제1 데이터(DATA1)의 제1 비트(D1) 또는 제3 비트(D3)가 클럭 신호(CLK)의 상승 에지에 정렬되는 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 제1 데이터((DATA1)의 제2 비트(D2) 또는 제4 비트(D4)가 클럭 신호(CLK)의 하강 에지에 정렬될 수 있다.
도 3은 스큐 보상 회로(10)가 제1 데이터(DATA1)와 클럭 신호(CLK)를 정렬하는 제1 케이스를 보여준다. 도 1 및 도 3을 참조하면, 제1 데이터(DATA1)는 클럭 신호(CLK1)와 정렬된 상태로 수신될 수 있다. 제어부(13)는 제1 데이터(DATA1)를 순차적으로 지연하며 패스 그룹을 검출할 수 있다. 제어부(13)가 패스 그룹을 검출하는 동작은, 도 2를 참조하여 설명된 방법에 따라 수행될 수 있다. 간결한 설명을 위하여, 도 3에서, 제1 데이터(DATA1)를 지연하며 패스 그룹을 검출하는 동작은 싱크 그래프(SG)를 이용하여 도시되어 있다.
싱크 그래프(SG)를 참조하면, 패스 그룹이 검출된 때의 최대 지연량(MD)은 2.5 UI일 수 있다. 또한, 정렬이 완료된 때의 정상 지연량(ND)은 2.0 UI일 수 있다.
도 4는 스큐 보상 회로(10)가 제1 데이터(DATA1)와 클럭 신호(CLK)를 정렬하는 제2 케이스를 보여준다. 도 1 및 도 4를 참조하면, 제1 데이터(DATA1)는 클럭 신호(CLK1)보다 0.5 UI 만큼 지연되어 수신될 수 있다. 제어부(13)는 제1 데이터(DATA1)를 순차적으로 지연하며 패스 그룹을 검출할 수 있다. 제어부(13)가 패스 그룹을 검출하는 동작은, 도 2를 참조하여 설명된 방법에 따라 수행될 수 있다. 간결한 설명을 위하여, 도 4에서, 제1 데이터(DATA1)를 지연하며 패스 그룹을 검출하는 동작은 싱크 그래프(SG)를 이용하여 도시되어 있다.
싱크 그래프(SG)를 참조하면, 패스 그룹이 검출된 때의 최대 지연량(MD)은 2.0 UI일 수 있다. 또한, 정렬이 완료된 때의 정상 지연량(ND)은 1.5 UI일 수 있다.
도 5는 스큐 보상 회로(10)가 제1 데이터(DATA1)와 클럭 신호(CLK)를 정렬하는 제3 케이스를 보여준다. 도 1 및 도 5를 참조하면, 제1 데이터(DATA1)는 클럭 신호(CLK1)보다 1.5 UI 만큼 지연되어 수신될 수 있다. 제어부(13)는 제1 데이터(DATA1)를 순차적으로 지연하며 패스 그룹을 검출할 수 있다. 제어부(13)가 패스 그룹을 검출하는 동작은, 도 2를 참조하여 설명된 방법에 따라 수행될 수 있다. 간결한 설명을 위하여, 도 5에서, 제1 데이터(DATA1)를 지연하며 패스 그룹을 검출하는 동작은 싱크 그래프(SG)를 이용하여 도시되어 있다.
싱크 그래프(SG)를 참조하면, 패스 그룹이 검출된 때의 최대 지연량(MD)은 1.0 UI일 수 있다. 또한, 정렬이 완료된 때의 정상 지연량(ND)은 0.5 UI일 수 있다.
도 6은 스큐 보상 회로(10)가 제1 데이터(DATA1)와 클럭 신호(CLK)를 정렬하는 제4 케이스를 보여준다. 도 1 및 도 6을 참조하면, 제1 데이터(DATA1)는 클럭 신호(CLK1)보다 1.0 UI 만큼 지연되어 수신될 수 있다. 제어부(13)는 제1 데이터(DATA1)를 순차적으로 지연하며 패스 그룹을 검출할 수 있다. 제어부(13)가 패스 그룹을 검출하는 동작은, 도 2를 참조하여 설명된 방법에 따라 수행될 수 있다. 간결한 설명을 위하여, 도 6에서, 제1 데이터(DATA1)를 지연하며 패스 그룹을 검출하는 동작은 싱크 그래프(SG)를 이용하여 도시되어 있다.
싱크 그래프(SG)를 참조하면, 패스 그룹이 검출된 때의 최대 지연량(MD)은 1.5 UI일 수 있다. 또한, 정렬이 완료된 때의 정상 지연량(ND)은 1.0 UI일 수 있다.
도 7은 스큐 보상 회로(10)가 제1 데이터(DATA1)와 클럭 신호(CLK)를 정렬하는 제5 케이스를 보여준다. 도 1 및 도 7을 참조하면, 제1 데이터(DATA1)는 클럭 신호(CLK1)보다 1.5 UI에 근접한 만큼 지연되어 수신될 수 있다. 제어부(13)는 제1 데이터(DATA1)를 순차적으로 지연하며 패스 그룹을 검출할 수 있다. 제어부(13)가 패스 그룹을 검출하는 동작은, 도 2를 참조하여 설명된 방법에 따라 수행될 수 있다. 간결한 설명을 위하여, 도 7에서, 제1 데이터(DATA1)를 지연하며 패스 그룹을 검출하는 동작은 싱크 그래프(SG)를 이용하여 도시되어 있다.
싱크 그래프(SG)를 참조하면, 패스 그룹이 검출된 때의 최대 지연량(MD)은 3.0 UI에 근접한 값일 수 있다. 또한, 정렬이 완료된 때의 정상 지연량(ND)은 2.5 UI에 근접한 값일 수 있다.
도 8은 본 발명의 실시 예에 따른 스큐 보상 회로(100)를 보여준다. 도 8을 참조하면, 스큐 보상 회로(100)는 제1 지연부(110), 제1 선택부(120), 제어부(130), 제2 지연부(140), 제2 선택부(150), 인버터(160), 그리고 멀티플렉서(170)를 포함한다.
스큐 보상 회로(100)는 외부 장치로부터 제1 데이터(DATA1) 및 제1 클럭 신호(CLK1)를 수신할 수 있다. 스큐 보상 회로(100)는 제1 데이터(DATA1) 및 제1 클럭 신호(CLK1)에 기반하여 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)를 출력할 수 있다. 제2 데이터(DATA2)는 제1 데이터(DATA1)와 동일한 타이밍을 갖거나 제1 데이터(DATA1)보다 지연된 타이밍을 가질 수 있다. 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)와 동일한 타이밍을 갖거나, 제1 클럭 신호(CLK1)보다 지연된 타이밍을 가질 수 있다. 스큐 보상 회로(100)는 데이터 및 클럭 신호 중 적어도 하나를 지연함으로써, 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)를 정렬할 수 있다. 스큐 보상 회로(100)는 정렬된 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)를 외부 장치로 출력할 수 있다.
제1 지연부(110) 및 제1 선택부(120)는 제1 데이터(DATA1)를 지연하여 제2 데이터(DATA2)를 출력하는 데이터 지연부를 형성할 수 있다. 제1 지연부(110)는 직렬 연결된 복수의 지연기들(D)을 포함한다. 제1 데이터(DATA1) 및 복수의 지연기들(D)의 출력 신호들은 각각 제1 내지 제n 출력 신호들(O1~On)로 출력된다.
제1 선택부(120)는 제1 내지 제n 출력 신호들(O1~On)을 수신한다. 제1 선택부(120)는, 제1 코드(CODE1)에 응답하여, 제1 내지 제n 출력 신호들(O1~On) 중 하나의 출력 신호를 제2 데이터(DATA2)로서 출력할 수 있다. 제1 선택부(120)는 제1 코드 신호(CODE1)의 비트들에 각각 응답하여 동작하는 복수의 스위치들(S1~Sn)을 포함한다. 제2 데이터(DATA2)는 외부 장치로 출력되고, 제어부(130)로 공급된다.
제2 지연부(140) 및 제2 선택부(150)는 제1 클럭 신호(CLK1)를 지연하여 제2 클럭 신호(CLK2)를 출력하는 클럭 지연부를 형성할 수 있다. 제2 지연부(140)는 직렬 연결된 복수의 지연기들(D)을 포함한다. 제1 클럭 신호(CLK1) 및 복수의 지연기들(D)의 출력 신호들은 각각 제1 내지 제n 출력 클럭들(C1~Cm)로 출력된다.
제2 선택부(150)는 제1 내지 제n 출력 클럭들(C1~Cm)을 수신한다. 제2 선택부(150)는, 제2 코드(CODE2)에 응답하여, 제1 내지 제n 출력 클럭들(C1~Cm) 중 하나의 출력 클럭을 제2 클럭 신호(CLK2)로서 출력할 수 있다. 제2 선택부(150)는 제2 코드 신호(CODE2)의 비트들에 각각 응답하여 동작하는 복수의 스위치들(W1~Wm)을 포함한다. 제2 클럭 신호(CLK2)는 외부 장치로 출력되고, 제어부(130)로 공급된다.
인버터(160)는 제1 클럭 신호(CLK1)를 반전하여 반전 클럭 신호(/CLK1)로 출력할 수 있다.
멀티플렉서(170)는, 선택 신호(SEL)에 응답하여, 제1 클럭 신호(CLK1) 및 반전 클럭 신호(/CLK1) 중 하나의 클럭 신호를 제2 지연기(140)에 제공할 수 있다.
제어부(130)는 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)에 응답하여, 제1 코드(CODE1), 제2 코드(CODE2), 그리고 선택 신호(SEL)를 제어하도록 구성된다. 제어부(130)는, 제1 코드(CODE1), 제2 코드(CODE2), 그리고 선택 신호(SEL)를 이용하여, 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)를 정렬할 수 있다. 제어부(130)는 제1 지연부(110) 및 제1 선택부(120)를 이용하여 제1 데이터(DATA1)를 지연하며 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)가 정렬되는지 검출하는 제1 검출을 수행할 수 있다. 제어부(130)는 제2 지연부(140) 및 제2 선택부(150)를 이용하여 제1 클럭 신호(CLK1)를 지연하며 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)가 정렬되는지 검출하는 제2 검출을 수행할 수 있다. 제어부(130)는 선택 신호(SEL)를 이용하여 제1 클럭 신호(CLK1)를 반전하고, 반전 클럭 신호(/CLK1)를 이용하여 제1 검출 및 제2 검출을 수행할 수 있다.
예시적으로, 제1 지연부(110)의 지연기들(D)의 최대 지연량은 제1 데이터(DATA1) 또는 제2 데이터(DATA2)의 1.0 UI 이하로 제한될 수 있다. 제2 지연부(140)의 지연기들(D)의 최대 지연량은 제1 데이터(DATA1) 또는 제2 데이터(DATA2)의 1.0 UI 이하로 제한될 수 있다.
도 9는 본 발명의 실시 예에 따른 스큐 보상 회로(100)의 동작 방법의 제1 예를 보여주는 순서도이다. 도 8 및 도 9를 참조하면, S110 단계에서, 스큐 보상 회로(100)는 제1 클럭 신호(CLK1) 및 제1 데이터(DATA1)를 수신한다.
S120 단계에서, 스큐 보상 회로(100)는 제1 데이터(DATA1)를 지연하여 제1 검출을 수행한다. 예를 들어, 스큐 보상 회로(100)는 제1 클럭 신호(CLK1)를 지연하지 않고 제2 클럭 신호(CLK2)로 생성하고, 제1 데이터(DATA1)를 점진적으로 지연하여 제2 데이터(DATA2)를 생성하며, 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)가 정렬되는지 검출할 수 있다.
S130 단계에서, 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)가 정렬되면, S170 단계가 수행된다. 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)가 정렬되지 않으면, S140 단계가 수행된다.
S140 단계에서, 스큐 보상 회로(100)는 제1 클럭 신호(CLK1)를 지연하여 제2 검출을 수행한다. 예를 들어, 스큐 보상 회로(100)는 제1 데이터(DATA1)를 지연하지 않고 제2 데이터(DATA2)를 생성하고, 제1 클럭 신호(CLK1)를 점진적으로 지연하여 제2 클럭 신호(CLK2)를 생성하며, 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)가 정렬되는지 검출할 수 있다. 예시적으로, 스큐 보상 회로(100)는 제1 검출의 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)의 비교 결과, 그리고 제2 검출의 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)의 비교 결과를 이용하여, 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)가 정렬되는지 검출할 수 있다.
S150 단계에서, 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)가 정렬되면, S170 단계가 수행된다. 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)가 정렬되지 않으면, S160 단계에서 제1 클럭 신호(CLK1)가 반전된다. 예를 들어, 스큐 보상 회로(100)는 멀티플렉서(170)가 반전 클럭 신호(/CLK1)를 출력하도록 선택 신호(SEL)를 제어할 수 있다. 이후에, S120 단계가 다시 수행된다.
제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)가 정렬되면, S170 단계에서, 정렬이 유지된다.
도 10 내지 도 12는 본 발명의 실시 예에 따른 스큐 보상 회로(100)가 제1 데이터(DATA1)와 제1 클럭 신호(CLK1)를 정렬하는 제1 케이스를 보여준다. 도 3을 참조하여 설명된 바와 같이, 제1 데이터(DATA1)는 제1 클럭 신호(CLK1)와 정렬된 상태로 수신될 수 있다.
예시적으로, 스큐 보상 회로(100)가 제1 데이터(DATA1)를 지연시키며 제1 검출을 수행하는 예가 도 10에 도시된다. 도 8, 도 9 및 도 10을 참조하면, 스큐 보상 회로(100)는 제1 지연부(110) 및 제1 선택부(120)를 이용하여 제1 데이터(DATA1)를 점진적으로 지연시킨다.
스큐 보상 회로(100)는 제1 클럭 신호(CLK1)가 지연되지 않은 제1 클럭 출력(C1)을 제2 클럭 신호(CLK2)로 선택한 상태에서, 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)의 싱크가 패스(P)로부터 페일(F)로 전환될 때까지 제1 데이터(DATA1)를 지연시킬 수 있다. 스큐 보상 회로(100)는 제1 데이터(DATA1)가 최대 1.0 UI에 해당하는 만큼 지연될 때까지, 제1 검출을 수행할 수 있다.
제1 출력 신호(O1)는 제1 데이터(DATA1)와 동일한 타이밍을 갖는 신호일 수 있다. 제1 출력 신호(O1)에서 싱크가 패스(P)될 수 있다. 제2 내지 제4 출력 신호들(O2~O4)에서 싱크들이 패스(P)될 수 있다. 제1 데이터(DATA1)가 4개의 지연기들(D)을 통해 지연된 제5 출력 신호(O5)에서 싱크가 페일(F)될 수 있다. 즉, 제4 및 제5 출력 신호들(O4, O5)에서, 싱크가 패스(P)로부터 페일(F)로 전환된다.
스큐 보상 회로(100)는 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)가 정렬되는지 판별한다. 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)가 정렬되려면, 싱크 그래프(SG)에서 패스 그룹이 검출되어야 한다. 도 10의 싱크 그래프(SG)에서 패스 그룹이 검출되지 않으므로, 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)가 정렬되지 않은 상태에서 제1 검출이 종료된다. 스큐 보상 회로(100)는 패스 그룹의 일 측면에 속하는 제4 출력 신호(O4)의 지연량을 저장할 수 있다. 예를 들어, 스큐 보상 회로(100)는 '+4'의 지연량을 저장할 수 있다.
스큐 보상 회로(100)가 제1 클럭 신호(CLK1)를 지연시키며 제2 검출을 수행하는 예가 도 11에 도시된다. 도 8, 도 9 및 도 11을 참조하면, 스큐 보상 회로(100)는 제2 지연부(140) 및 제2 선택부(150)를 이용하여 제1 클럭 신호(CLK1)를 점진적으로 지연시킨다.
제1 클럭 신호(CLK1)가 지연되는 것은, 제1 데이터(DATA1)가 진전(advance)하는 것과 동일한 것으로 이해될 수 있다. 도 11에서, 이해를 돕기 위하여, 제1 데이터(DATA1)가 진전(advance)하는 것으로 도시된다.
스큐 보상 회로(100)는 제1 데이터(DATA1)가 지연되지 않은 제1 출력 신호(O1)를 제2 데이터(DATA2)로 선택한 상태에서, 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)의 싱크가 패스(P)로부터 페일(F)로 전환될 때까지 제1 클럭 신호(CLK1)를 지연시킬 수 있다. 스큐 보상 회로(100)는 제1 클럭 신호(CLK1)가 최대 1.0 UI에 해당하는 만큼 지연될 때까지, 제2 검출을 수행할 수 있다.
제1 출력 클럭(C1)은 제1 클럭 신호(CKL1)와 동일한 타이밍을 갖는 신호일 수 있다. 제1 출력 클럭(C1)의 싱크는 패스(P)일 수 있다. 제2 내지 제4 출력 클럭들(C2~C4)의 싱크들은 패스(P)일 수 있다. 제1 클럭 신호(CLK1)가 4개의 지연기들(D)을 통해 지연된 제5 출력 클럭(C5)의 싱크가 페일(F)될 수 있다. 즉, 제4 및 제5 출력 클럭들(C4, C5)에서, 싱크가 패스(P)로부터 페일(F)로 전환된다.
스큐 보상 회로(100)는 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)가 정렬되는지 판별한다. 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)가 정렬되려면, 싱크 그래프(SG)에서 패스 그룹이 검출되어야 한다. 도 11의 싱크 그래프(SG)에서 패스 그룹이 검출되지 않는다. 스큐 보상 회로(100)는 패스 그룹의 다른 측면에 속하는 제4 출력 클럭(C4)의 지연량을 저장할 수 있다. 예를 들어, 제1 클럭 신호(CLK1)가 지연되는 것은 제1 데이터(DATA1)가 지연되는 것으로 이해될 수 있다. 따라서, 제1 데이터(DATA1)의 관점에서, 스큐 보상 회로(100)는 '-4'의 지연량을 저장할 수 있다.
스큐 보상 회로(100)가 제1 검출의 결과와 제2 검출의 결과를 조합하여 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)를 정렬하는 예가 도 12에 도시된다. 도 10의 제1 검출의 결과와 도 11의 제2 검출의 결과가 조합되면, 도 12에 도시된 바와 같이, 싱크 그래프(SG)에서 패스 그룹이 검출된다. 스큐 보상 회로(100)는 제1 검출에서 패스 그룹의 일 측면으로 검출된 지연량 및 제2 검출에서 패스 그룹의 다른 측면으로 검출된 지연량을 연산하여 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)가 정렬되는 지연량을 판별할 수 있다. 예를 들어, 스큐 보상 회로(100)는 제1 검출의 지연량인 '+4' 및 제2 검출의 지연량인 '-4'를 합할 수 있다. 스큐 보상 회로(100)는 '0'의 지연량을 최종 지연량으로 확정할 수 있다. 최종 지연량이 '0'이므로, 스큐 보상 회로(100)는 제1 지연부(110)의 지연기(D)들 및 제2 지연부(140)의 지연기들(D) 중 어느 지연기도 활성화하지 않는다.
제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)가 정렬되는 지연량을 검출하기 위하여, 스큐 보상 회로(100)는 제1 지연부(110)의 지연기들(D) 중 다섯 개의 지연기들을 활성화하고, 제2 지연부(140)의 지연기들(D) 중 다섯 개의 지연기들을 활성화한다. 즉, 스큐 보상 회로(100)의 최대 지연량(MD)은 1.0 UI에 해당한다.
제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)가 정렬되는 최종 지연량은 '0' 이다. 즉, 스큐 보상 회로(100)의 정상 지연량(ND)은 0 UI에 해당한다.
도 13은 본 발명의 실시 예에 따른 스큐 보상 회로(100)가 제1 데이터(DATA1)와 제1 클럭 신호(CLK1)를 정렬하는 제2 케이스를 보여준다. 도 4를 참조하여 설명된 바와 같이, 제1 데이터(DATA1)는 제1 클럭 신호(CLK1)보다 0.5 UI 만큼 지연되어 수신될 수 있다.
도 8, 도 9 및 도 13을 참조하면, 스큐 보상 회로(100)는 제1 데이터(DATA1)를 지연시키며 제1 검출을 수행할 수 있다. 제1 데이터(DATA1)가 1.0 UI에 해당하는 만큼 지연될 때까지, 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)의 싱크는 페일(F)될 수 있다. 즉, 제1 검출 동안, 패스 그룹 또는 패스 그룹의 일 측면이 검출되지 않는다.
스큐 보상 회로(100)는 제1 클럭 신호(CLK1)를 지연시키며 제2 검출을 수행할 수 있다. 제2 내지 제8 출력 클럭들(C2~C8)에서 싱크들이 패스(P)되고, 제9 출력 클럭(C9)에서 싱크가 페일(F)된다. 즉, 제8 및 제9 출력 클럭들(C8, C9)에서 싱크가 패스(P)로부터 페일(F)로 전환된다.
제2 검출이 수행되는 동안, 패스 그룹이 검출된다. 스큐 보상 회로(100)는 패스 그룹의 지연량들 중 중간값(또는 평균값)을 최종 지연량으로 확정할 수 있다. 예를 들어, 스큐 보상 회로(100)는 '-4'의 지연량을 최종 지연량으로 확정할 수 있다. 최종 지연량에 따라, 스큐 보상 회로(100)는 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)를 정렬할 수 있다. 예를 들어, 스큐 보상 회로(100)는 제2 지연부(140)의 지연기들(D) 중 네 번째 지연기의 출력인 제5 출력 클럭(C5)이 제2 클럭 신호(CLK2)로 유지되도록 제2 코드(CODE2)를 제어할 수 있다.
싱크 그래프(SG)를 참조하면, 스큐 보상 회로(100)의 최대 지연량(MD)은 2.0 UI에 해당하고, 정상 지연량(ND)은 0.5 UI에 해당한다.
도 14는 본 발명의 실시 예에 따른 스큐 보상 회로(100)가 제1 데이터(DATA1)와 제1 클럭 신호(CLK1)를 정렬하는 제3 케이스를 보여준다. 도 5를 참조하여 설명된 바와 같이, 제1 클럭 신호(CLK1)는 제1 데이터(DATA1)보다 0.5 UI 만큼 지연되어 수신될 수 있다.
도 8, 도 9 및 도 14를 참조하면, 스큐 보상 회로(100)는 제1 데이터(DATA1)를 지연시키며 제1 검출을 수행할 수 있다. 제1 출력 신호(O1)에서 싱크가 페일(F)된다. 제2 내지 제8 출력 신호들(O2~O8)에서 싱크들이 패스(P)된다. 제9 출력 신호(O9)에서 싱크가 페일(F)된다. 즉, 제8 및 제9 출력 신호들(O8, O9)에서, 싱크가 패스(P)로부터 페일(F)로 전환된다.
제1 검출이 수행되는 동안, 패스 그룹이 검출된다. 스큐 보상 회로는 패스 그룹의 지연량들 중 중간값(또는 평균값)을 최종 지연량으로 확정할 수 있다. 예를 들어, 스큐 보상 회로(100)는 '4'의 지연량을 최종 지연량으로 확정할 수 있다. 최종 지연량에 따라, 스큐 보상 회로(100)는 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)를 정렬할 수 있다. 예를 들어, 스큐 보상 회로(100)는 제1 지연부(110)의 지연기들(D) 중 네 번째 지연기의 출력인 제5 출력 신호(O5)가 제2 데이터(DATA2)로 유지되도록 제1 코드(CODE1)를 제어할 수 있다.
제1 검출에서 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)가 정렬되었으므로, 스큐 보상 회로(100)는 제2 검출을 생략할 수 있다.
싱크 그래프(SG)를 참조하면, 스큐 보상 회로(100)의 최대 지연량(MD)은 1.0 UI에 해당하고, 정상 지연량(ND)은 0.5 UI에 해당한다.
도 15 및 도 16은 본 발명의 실시 예에 따른 스큐 보상 회로(100)가 제1 데이터(DATA1)와 제1 클럭 신호(CLK1)를 정렬하는 제4 케이스를 보여준다. 도 6을 참조하여 설명된 바와 같이, 제1 데이터(DATA1)는 제1 클럭 신호(CLK1)보다 1.0 UI 만큼 지연되어 수신될 수 있다.
도 8, 도 9 및 도 15를 참조하면, 스큐 보상 회로(100)는 제1 데이터(DATA1)를 지연시키며 제1 검출을 수행할 수 있다. 제1 검출에서, 제1 데이터(DATA1)가 1.0 UI 만큼 지연될 때까지, 싱크가 패스(P)로부터 페일(F)로 전환되지 않는다.
스큐 보상 회로(100)는 제1 클럭 신호(CLK1)를 지연시키며 제2 검출을 수행할 수 있다. 제2 검출에서, 제1 클럭 신호(CLK1)가 1.0 UI 만큼 지연될 때까지, 싱크가 패스(P)로부터 페일(F)로 전환되지 않는다.
제1 검출 및 제2 검출이 수행되어도, 패스 그룹이 검출되지 않는다. 즉, 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)가 정렬되지 않는다.
이 경우, 도 9의 S160 단계에서 설명된 바와 같이, 스큐 보상 회로(100)는 제1 클럭 신호(CLK1)가 반전된 반전 클럭 신호(/CLK1)를 이용하여 제1 검출 및 제2 검출을 다시 수행할 수 있다.
반전 클럭 신호(/CLK1)를 이용하여 제1 검출 및 제2 검출을 수행하는 예가 도 16에 도시된다. 도 8, 도 9 및 도 16을 참조하면, 스큐 보상 회로(100)는 제1 데이터(DATA1)를 지연시키며 제1 검출을 수행할 수 있다. 제1 내지 제4 출력 신호들(O1~O4)에서 싱크들이 패스(P)된다. 제5 출력 신호(O5)에서 싱크가 페일(F)된다. 즉, 제4 및 제5 출력 신호들(O4, O5)에서, 싱크가 패스(P)로부터 페일(F)로 전환된다. 스큐 보상 회로(100)는 패스 그룹의 일 측면에 해당하는 지연량을 저장할 수 있다. 예를 들어, 스큐 보상 회로(100)는 '+4'의 지연량을 저장할 수 있다.
스큐 보상 회로(100)는 반전 클럭 신호(/CLK1)를 지연시키며 제2 검출을 수행할 수 있다. 제1 내지 제4 출력 클럭들(C1~C4)에서 싱크들이 패스(P)된다. 제5 출력 클럭(C5)에서 싱크가 페일(F)된다. 즉, 제4 및 제5 출력 클럭들(C4, C5)에서, 싱크가 패스(P)로부터 페일(F)로 전환된다. 스큐 보상 회로(100)는 패스 그룹의 다른 측면에 해당하는 지연량을 저장할 수 있다. 예를 들어, 스큐 보상 회로(100)는 '-4'의 지연량을 저장할 수 있다.
스큐 보상 회로(100)은 제1 검출에서 검출된 지연량과 제2 검출에서 검출된 지연량을 연산하여 최종 지연량을 확정할 수 있다. 예를 들어, 스큐 보상 회로(100)는 '+4'의 지연량 및 '-4'의 지연량이 합해진 '0'을 최종 지연량으로 확정할 수 있다. 즉, 스큐 보상 회로(100)는 제1 지연기(110)의 지연기들(D) 및 제2 지연기(140)의 지연기들(D) 중 어느 지연기도 활성화하지 않는다. 스큐 보상 회로(100)는 제1 클럭 신호(CLK1)가 반전된 반전 클럭 신호(/CLK1)를 제2 클럭 신호(CLK2)로 출력할 수 있다.
도 15 및 도 16의 싱크 그래프(SG)를 참조하면, 스큐 보상 회로(100)의 최대 지연량(MD)은 2.0 UI에 해당하고, 정상 지연량(ND)은 0.5 UI에 해당한다.
예시적으로, 제1 검출에서 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)의 싱크가 페일(F)로부터 패스(P)로 전환되고, 그리고 패스 그룹 또는 패스 그룹의 일 측면이 검출되지 않는 경우, 스큐 보상 회로(100)는 제2 검출을 생략할 수 있다. 스큐 보상 회로(100)는 제1 클럭 신호(CLK1)가 반전된 반전 클럭 신호(/CLK1)를 이용하여 제1 검출 및 제2 검출을 수행할 수 있다. 이 경우, 스큐 보상 회로(100)의 최대 지연량은 1.0 UI로 감소될 수 있다.
도 17은 본 발명의 실시 예에 따른 스큐 보상 회로(100)가 제1 데이터(DATA1)와 제1 클럭 신호(CLK1)를 정렬하는 제5 케이스를 보여준다. 도 7을 참조하여 설명된 바와 같이, 제1 클럭 신호(CLK1)는 제1 데이터(DATA1)보다 0.5 UI에 근접한 만큼 지연되어 수신될 수 있다.
도 8, 도 9 및 도 17을 참조하면, 스큐 보상 회로(100)는 제1 데이터(DATA1)를 지연시키며 제1 검출을 수행할 수 있다. 제1 내지 제7 출력 신호들(O1~O7)에서 싱크들이 패스(P)되고, 제8 출력 신호(O8)에서 싱크가 페일(F)된다. 즉, 제7 및 제8 출력 신호들(O7, O8)에서 싱크가 패스(P)로부터 페일(F)로 전환된다. 스큐 보상 회로(100)는 패스 그룹의 일 측면에 해당하는 지연량을 저장할 수 있다. 예를 들어, 스큐 보상 회로(100)는 '+6'의 지연량을 저장할 수 있다.
스큐 보상 회로(100)는 제1 클럭 신호(CLK1)를 지연시키며 제2 검출을 수행할 수 있다. 제1 출력 클럭(C1)에서 싱크가 패스(P)된다. 제2 출력 클럭(C2)에서 싱크가 페일(F)된다. 즉, 제1 및 제2 출력 클럭들(C1, C2)에서, 싱크가 패스(P)로부터 페일(F)로 전환된다. 스큐 보상 회로(100)는 패스 그룹의 다른 측면에 해당하는 지연량을 저장할 수 있다. 예를 들어, 스큐 보상 회로(100)는 '0'의 지연량을 저장할 수 있다.
스큐 보상 회로(100)은 제1 검출에서 검출된 지연량과 제2 검출에서 검출된 지연량을 연산하여 최종 지연량을 확정할 수 있다. 예를 들어, 스큐 보상 회로(100)는 '+6'의 지연량 및 '0'의 지연량이 합해진 '3'을 최종 지연량으로 확정할 수 있다. 즉, 스큐 보상 회로(100)는 제1 지연기(110)의 지연기들(D) 중 세 개의 지연기들을 활성화할 수 있다. 스큐 보상 회로(100)는 제1 지연기(110)의 세 번째 지연기의 출력에 해당하는 제4 출력 신호(O4)가 제2 데이터(DATA2)로 유지되도록 제1 코드(CODE1)를 제어할 수 있다.
도 1의 스큐 보상 회로(10)의 제1 내지 제5 케이스들의 최대 지연량들 및 정상 지연량들과 스큐 보상 회로(100)의 제1 내지 제5 케이스들의 최대 지연량들 및 정상 지연량들은 표 1과 같이 정리된다.
스큐 보상 회로(10) 스큐 보상 회로(100)
제1 케이스 MD: 2.5 UI
ND: 2.0 UI		 MD: 1.0 UI
ND: 0 UI
제2 케이스 MD: 2.0 UI
ND: 1.5 UI		 MD: 2.0 UI
ND: 0.5 UI
제3 케이스 MD: 1.0 UI
ND: 0.5 UI		 MD: 1.0 UI
ND: 0.5 UI
제4 케이스 MD: 1.5 UI
ND: 1.0 UI		 MD: 2.0 UI
ND: 0 UI
제5 케이스 MD: 3.0 UI
ND: 2.5 UI		 MD: 1.0 UI
ND: 0.5 UI
최대 지연량들(MD)의 최대값 3.0 UI 2.0 UI
정상 지연량들(ND)의 평균 1.5 UI 0.25 UI
표 1을 참조하면, 스큐 보상 회로(10)의 최대 지연량들(MD)의 최대값은 3.0 UI 이다. 즉, 스큐 보상 회로(10)의 지연부(11)는 3.0 UI에 해당하는 지연기들(D)을 구비해야 한다. 반면, 스큐 보상 회로(100)의 제1 지연부(110)의 지연기들(D)의 지연량은 1.0 UI이고, 제2 지연부(140)의 지연기들(D)의 지연량은 1.0 UI이다. 따라서, 스큐 보상 회로(100)는 스큐 보상 회로(10)보다 더 적은 사이즈를 차지하며, 더 적은 비용으로 구현될 수 있다.
또한, 스큐 보상 회로(10)의 정상 지연량들(ND)의 평균은 1.5 UI 인 반면, 스큐 보상 회로(100)의 정상 지연량들(ND)의 평균은 0.5 UI 이다. 제2 데이터(DATA2)와 제2 클럭 신호(CLK2)의 정렬을 유지하기 위하여, 스큐 보상 회로(10)는 평균적으로 1.5 UI에 해당하는 지연기들을 활성화하는 반면, 스큐 보상 회로(100)는 평균적으로 0.25 UI에 해당하는 지연기들을 활성화한다. 따라서, 스큐 보상 회로(100)는 스큐 보상 회로(10)보다 적은 전력을 소비한다.
또한, 스큐 보상 회로(10)의 최대 지연량들(MD)의 최대값은 3.0 UI인 반면, 스큐 보상 회로(100)의 최대 지연량들(MD)의 최대값은 2.0 UI 이다. 따라서, 스큐 보상 회로(100)는 스큐 보상 회로(10)보다 빠른 보상 속도를 가지며, 더 적은 전력을 소모한다. 도 15 및 도 16에서 언급된 바와 같이, 제4 케이스에서 스큐 보상 회로(100)가 제1 클럭 신호(CLK1)를 이용하여 제2 검색을 수행하지 않고 반전 클럭 신호(/CLK1)를 이용하여 제1 검색 및 제2 검색을 수행하도록 구성되는 경우, 스큐 보상 회로(100)의 보상 속도는 더 향상되고, 소비 전력은 더 감소될 수 있다.
상술된 실시 예에서, 스큐 보상 회로(100)는 제1 데이터(DATA1)를 지연하는 검출을 수행한 후에 제1 클럭 신호(CLK1)를 지연하는 검출을 수행하는 것으로 설명되었다. 그러나, 스큐 보상 회로(100)는 제1 클럭 신호(CLK1)를 지연하는 검출을 먼저 수행하고, 제1 데이터(DATA1)를 지연하는 검출을 나중에 수행하도록 변경 및 응용될 수 있다.
도 18은 본 발명의 실시 예에 따른 스큐 보상 회로의 동작 방법의 제2 예를 보여주는 순서도이다. 도 8 및 도 18을 참조하면, S210 단계에서, 스큐 보상 회로(100)는 제1 데이터(DATA1) 및 제1 클럭 신호(CLK1)를 수신한다.
S220 단계에서, 스큐 보상 회로(100)는 제1 데이터(DATA1)와 제1 클럭 신호(CLK1)의 싱크가 페일인지 판별한다. 싱크가 페일이 아니면, S240 단계가 수행된다. 싱크가 페일이면, S230 단계에서 제1 클럭 신호(CLK1)가 반전된다. 즉, 제1 클럭 신호(CLK1)가 반전된 반전 클럭 신호(/CLK1)가 제2 지연부(140)로 공급될 수 있다. 이후에, S240 단계가 수행된다.
S240 단계에서, 스큐 보상 회로(100)는 제1 검출을 수행한다. 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)가 정렬되면(S250 단계), 스큐 보상 회로(100)는 정렬을 유지한다(S270 단계). 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)가 정렬되지 않으면(S250 단계), S260 단계에서, 스큐 보상 회로(100)는 제2 검출을 수행한다. 제2 검출이 수행되면 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)가 정렬된다. 이후에, 스큐 보상 회로(100)는 정렬을 유지한다(S270 단계).
상술된 바와 같이, 제1 데이터(DATA1) 및 제1 클럭 신호(CLK1)의 싱크가 패스(P)이면, 스큐 보상 회로(100)는 제1 데이터(DATA1) 및 제1 클럭 신호(CLK1)를 이용하여 정렬을 수행한다. 제1 데이터(DATA1) 및 제1 클럭 신호(CLK1)의 싱크가 페일이면, 스큐 보상 회로(100)는 제1 데이터(DATA1) 및 반전 클럭 신호(/CLK1)를 이용하여 정렬을 수행한다.
도 12를 참조하여 설명된 바와 같이, 제1 케이스에서, 제1 데이터(DATA1) 및 제1 클럭 신호(CLK1)의 싱크는 패스(P)이다. 따라서, 도 18에 도시된 방법에 따라 정렬이 수행되어도, 스큐 보상 회로(100)는 도 12를 참조하여 설명된 것과 동일한 방식으로 제1 데이터(DATA1) 및 제1 클럭 신호를 정렬할 수 있다.
도 13을 참조하여 설명된 바와 같이, 제2 케이스에서, 제1 데이터(DATA1) 및 제1 클럭 신호(CLK1)의 싱크는 페일(F)이다. 도 18에 도시된 방법에 따라 정렬이 수행되는 경우, 스큐 보상 회로(100)는 제1 데이터(DATA1) 및 반전 클럭 신호(/CLK1)를 이용하여 정렬을 수행할 수 있다. 제1 데이터(DATA1) 및 반전 클럭 신호(/CLK1)를 이용하여 정렬이 수행되는 예가 도 19에 도시된다.
도 8, 도 18 및 도 19를 참조하면, 스큐 보상 회로(100)는 제1 데이터(DATA1)를 지연시키며 제1 검출을 수행할 수 있다. 제1 출력 신호(O1)에서 싱크가 페일(F)된다. 제2 내지 제8 출력 신호들(O2~O8)에서 싱크들이 패스된다. 제9 출력 신호(O9)에서 싱크가 페일(F)된다. 즉, 제8 및 제9 출력 신호들(O8, O9)에서, 싱크가 패스(P)로부터 페일(F)로 전환된다.
제1 검출이 수행되는 동안, 패스 그룹이 검출된다. 스큐 보상 회로(100)는 제2 검출을 생략할 수 있다. 스큐 보상 회로(100)는 패스 그룹의 지연량들 중 중간값(또는 평균값)을 최종 지연량으로 확정할 수 있다. 예를 들어, 스큐 보상 회로(100)는 '+4'의 지연량을 최종 지연량으로 확정할 수 있다. 최종 지연량에 따라, 스큐 보상 회로(100)는 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)를 정렬할 수 있다. 예를 들어, 스큐 보상 회로(100)는 제1 지연부(110)의 지연기들(D) 중 네 번째 지연기의 출력인 제5 출력 신호(O5)가 제2 데이터(DATA2)로 유지되도록 제1 코드(CODE1)를 제어할 수 있다. 또한, 스큐 보상 회로(100)는 반전 클럭 신호(/CLK1)가 제2 지연부(140)에 공급되도록 선택 신호(SEL)를 제어할 수 있다.
싱크 그래프(SG)를 참조하면, 스큐 보상 회로(100)의 최대 지연량(MD)은 1.0 UI에 해당하고, 정상 지연량(ND)은 0.5 UI에 해당한다.
도 14를 참조하여 설명된 바와 같이, 제3 케이스에서, 제1 데이터(DATA1) 및 제1 클럭 신호(CLK1)의 싱크는 페일(F)이다. 도 18에 도시된 방법에 따라 정렬이 수행되는 경우, 스큐 보상 회로(100)는 제1 데이터(DATA1) 및 반전 클럭 신호(/CLK1)를 이용하여 정렬을 수행할 수 있다. 제1 데이터(DATA1) 및 반전 클럭 신호(/CLK1)를 이용하여 정렬이 수행되는 예가 도 20에 도시된다.
도 8, 도 18 및 도 20을 참조하면, 스큐 보상 회로(100)는 제1 데이터(DATA1)를 지연시키며 제1 검출을 수행할 수 있다. 제1 데이터(DATA1)가 1.0 UI에 해당하는 만큼 지연될 때까지, 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)의 싱크는 페일(F)될 수 있다. 즉, 제1 검출 동안, 패스 그룹 또는 패스 그룹의 일 측면이 검출되지 않는다.
스큐 보상 회로(100)는 반전 클럭 신호(/CLK1)를 지연시키며 제2 검출을 수행할 수 있다. 제2 내지 제8 출력 클럭들(C2~C8)에서 싱크들이 패스(P)되고, 제9 출력 클럭(C9)에서 싱크가 페일(F)된다. 즉, 제8 및 제9 출력 클럭들(C8, C9)에서 싱크가 패스(P)로부터 페일(F)로 전환된다.
제2 검출이 수행되는 동안, 패스 그룹이 검출된다. 스큐 보상 회로(100)는 패스 그룹의 지연량들 중 중간값(또는 평균값)을 최종 지연량으로 확정할 수 있다. 예를 들어, 스큐 보상 회로(100)는 '-4'의 지연량을 최종 지연량으로 확정할 수 있다. 최종 지연량에 따라, 스큐 보상 회로(100)는 제2 데이터(DATA2) 및 제2 클럭 신호(CLK2)를 정렬할 수 있다. 예를 들어, 스큐 보상 회로(100)는 제2 지연부(140)의 지연기들(D) 중 네 번째 지연기의 출력인 제5 출력 클럭(C5)이 제2 클럭 신호(CLK2)로 유지되도록 제2 코드(CODE2)를 제어할 수 있다. 또한, 스큐 보상 회로(100)는 반전 클럭 신호(/CLK1)가 제2 지연부(140)로 공급되도록 선택 신호(SEL)를 제어할 수 있다.
싱크 그래프(SG)를 참조하면, 스큐 보상 회로(100)의 최대 지연량(MD)은 2.0 UI에 해당하고, 정상 지연량(ND)은 0.5 UI에 해당한다.
도 15 및 도 16을 참조하여 설명된 바와 같이, 제4 케이스에서, 제1 데이터(DATA1) 및 제1 클럭 신호(CLK1)의 싱크는 페일(F)이다. 스큐 보상 회로(100)는 도 15에 도시된 검출을 수행하지 않고, 반전 클럭 신호(/CLK1)를 이용하여 도 16에 도시된 검출을 수행할 수 있다.
도 17을 참조하여 설명된 바와 같이, 제5 케이스에서, 제1 데이터(DATA1) 및 제1 클럭 신호(CLK1)의 싱크는 패스(P)이다. 따라서, 도 18에 도시된 방법에 따라 정렬이 수행되어도, 스큐 보상 회로(100)는 도 17을 참조하여 설명된 것과 동일한 방식으로 제1 데이터(DATA1) 및 제1 클럭 신호를 정렬할 수 있다.
도 21은 본 발명의 실시 예에 따른 반도체 장치들(1100, 1200)을 보여주는 블록도이다. 도 21을 참조하면, 제1 반도체 장치(1100) 및 제2 반도체 장치(1200)는 데이터(DATA) 및 클럭 신호(CLK)를 교환할 수 있다. 제1 반도체 장치(1100)는 제2 반도체 장치(1200)로부터 수신되는 데이터(DATA) 및 클럭 신호(CLK)를 정렬하는 스큐 보상 회로(100)를 포함한다. 제2 반도체 장치(1200)는 제1 반도체 장치(1100)로부터 수신되는 데이터(DATA) 및 클럭 신호(CLK)를 정렬하는 스큐 보상 회로(100)를 포함한다. 제1 반도체 장치(1100) 및 제2 반도체 장치(1200)의 스큐 보상 회로들(100) 각각은 도 8을 참조하여 설명된 스큐 보상 회로(100)를 포함할 수 있다.
반도체 장치들(1100, 1200) 각각은 데이터(DATA) 및 클럭 신호(CLK)를 수신하도록 구성되는 다양한 장치들을 포함할 수 있다. 반도체 장치들(1100, 1200) 각각은 데이터(DATA) 및 클럭 신호(CLK)를 수신하는 반도체 칩, 반도체 회로, 반도체 메모리, 메모리 카드, 솔리드 스테이트 드라이브, 스마트폰, 스마트패드, 스마트카메라, 컴퓨터 등을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10; 스큐 보상 회로
11; 지연부
12; 선택부
13; 제어부
100; 스큐 보상 회로
110; 제1 지연부
120; 제1 선택부
130; 제어부
140; 제2 지연부
150; 제2 선택부
160; 인버터
170; 멀티플렉서
1100, 1200; 반도체 장치들

Claims (10)

  1. 제1 데이터 및 제1 코드를 수신하고, 상기 제1 코드에 따라 상기 제1 데이터를 지연하여 제2 데이터로 출력하도록 구성되는 데이터 지연부;
    제1 클럭 신호 및 제2 코드를 수신하고, 상기 제2 코드에 따라 상기 제1 클럭 신호를 지연하여 제2 클럭 신호로 출력하도록 구성되는 클럭 지연부;
    클럭 신호를 수신하고, 선택 신호에 응답하여 상기 클럭 신호 또는 상기 클럭 신호의 반전 신호를 상기 제1 클럭 신호로 출력하도록 구성되는 멀티플렉서; 그리고
    상기 제2 데이터 및 상기 제2 클럭 신호를 수신하고, 상기 제2 데이터 및 상기 제2 클럭 신호에 응답하여 상기 제1 코드, 상기 제2 코드 및 상기 선택 신호를 제어하도록 구성되는 제어부를 포함하고,
    상기 제어부는 제1 검출을 수행하고, 그리고 상기 제1 검출에서 상기 제2 데이터 및 상기 제2 클럭 신호가 정렬되지 않으면 제2 검출을 수행하도록 구성되고,
    상기 제1 검출 시에, 상기 제어부는, 상기 제1 코드 및 상기 제2 코드를 이용하여, 상기 제1 데이터를 지연하여 상기 제2 데이터로 출력할 때의 지연량을 고정하고, 그리고 상기 제1 클럭 신호를 지연하여 상기 제2 클럭 신호로 출력하는 지연량을 순차적으로 조절하고,
    상기 제2 검출 시에, 상기 제어부는, 상기 제1 코드 및 상기 제2 코드를 이용하여, 상기 제1 데이터를 지연하여 상기 제2 데이터로 출력할 때의 지연량을 순차적으로 조절하고, 그리고 상기 제1 클럭 신호를 지연하여 상기 제2 클럭 신호로 출력하는 지연량을 고정하는 스큐 보상 회로.
  2. 삭제
  3. 제1 항에 있어서,
    상기 데이터 지연부가 조절하는 상기 제1 데이터와 상기 제2 데이터 사이의 상기 지연량의 최대값은, 상기 제1 데이터의 하나의 비트가 상기 데이터 지연부에서 수신되는 주기 또는 상기 제2 데이터의 하나의 비트가 상기 데이터 지연부에서 출력되는 주기인 스큐 보상 회로.
  4. 삭제
  5. 제1 항에 있어서,
    상기 클럭 지연부가 조절하는 상기 제1 클럭 신호와 상기 제2 클럭 신호 사이의 상기 지연량의 최대값은, 상기 제1 데이터의 하나의 비트가 상기 데이터 지연부에서 수신되는 주기 또는 상기 제2 데이터의 하나의 비트가 상기 데이터 지연부에서 출력되는 주기인 스큐 보상 회로.
  6. 제1 항에 있어서,
    상기 제1 데이터는 미리 정해진 비트들의 패턴을 포함하고,
    상기 제어부는 상기 제1 데이터의 제1 비트가 상기 제1 클럭 신호의 상승 에지 또는 하강 에지에 정렬되도록 상기 제1 코드 및 상기 제2 코드를 조절하는 스큐 보상 회로.
  7. 데이터 및 클럭 신호 사이의 신호를 보상하는 스큐 보상 장치의 동작 방법에 있어서:
    상기 클럭 신호 및 상기 데이터를 수신하는 단계;
    상기 클럭 신호의 지연량을 고정하고 그리고 상기 데이터를 지연량을 순차적으로 조절하며 상기 클럭 신호와 상기 데이터가 정렬되는지 검출하는 제1 검출을 수행하는 단계; 그리고
    상기 제1 검출에서 상기 클럭 신호와 상기 데이터가 정렬되지 않으면, 상기 데이터의 지연량을 고정하고 그리고 상기 클럭 신호의 지연량을 순차적으로 조절하며 상기 클럭 신호와 상기 데이터가 정렬되는지 검출하는 제2 검출을 수행하는 단계를 포함하고,
    상기 제1 검출에서 상기 클럭 신호와 상기 데이터가 정렬되면, 상기 클럭 신호와 상기 데이터의 정렬이 유지되고, 그리고 상기 제2 검출은 생략되고,
    상기 제2 검출에서 상기 클럭 신호와 상기 데이터가 정렬되면, 상기 클럭 신호와 상기 데이터의 정렬이 유지되는 동작 방법.
  8. 제7 항에 있어서,
    상기 제2 검출에서 상기 클럭 신호와 상기 데이터가 정렬되지 않으면, 상기 클럭 신호가 반전되고, 그리고 상기 반전된 클럭 신호를 이용하여 상기 제1 검출이 다시 수행되는 동작 방법.
  9. 데이터 및 클럭 신호 사이의 신호를 보상하는 스큐 보상 장치의 동작 방법에 있어서:
    상기 클럭 신호 및 상기 데이터를 수신하는 단계;
    상기 데이터를 지연하며 상기 클럭 신호와 상기 데이터가 정렬되는지 검출하는 제1 검출을 수행하는 단계; 그리고
    상기 제1 검출에서 상기 클럭 신호와 상기 데이터가 정렬되지 않으면, 상기 클럭 신호를 지연하며 상기 클럭 신호와 상기 데이터가 정렬되는지 검출하는 제2 검출을 수행하는 단계를 포함하고,
    상기 제1 검출에서 상기 클럭 신호와 상기 데이터가 정렬되면, 상기 클럭 신호와 상기 데이터의 정렬이 유지되고, 그리고 상기 제2 검출은 생략되고,
    상기 제2 검출에서 상기 클럭 신호와 상기 데이터가 정렬되면, 상기 클럭 신호와 상기 데이터의 정렬이 유지되고,
    상기 데이터와 상기 클럭 신호의 동기가 패스이면, 상기 제1 검출을 수행하는 단계는, 상기 데이터의 지연량을 순차적으로 지연시키며 상기 지연된 데이터와 상기 클럭 신호의 동기가 패스로부터 페일로 전환되는 제1 포인트를 검출하는 단계를 포함하고,
    상기 데이터와 상기 클럭 신호의 동기가 패스이면, 상기 제2 검출을 수행하는 단계는,
    상기 클럭 신호의 지연량을 순차적으로 지연시키며 상기 데이터와 상기 지연된 클럭 신호의 동기가 패스로부터 페일로 전환되는 제2 포인트를 검출하는 단계; 그리고
    상기 제1 포인트와 상기 제2 포인트의 중간 포인트가 상기 데이터가 지연된 범위에 해당하면 상기 데이터를 상기 중간 포인트까지 지연시키고, 상기 중간 포인트가 상기 클럭 신호가 지연된 범위에 해당하면 상기 클럭 신호를 상기 중간 포인트까지 지연시키는 단계를 포함하는 동작 방법.
  10. 제9 항에 있어서,
    상기 데이터와 상기 클럭 신호의 동기가 페일이면, 상기 제1 검출을 수행하는 단계는,
    상기 데이터의 지연량을 순차적으로 지연시키며 상기 지연된 데이터와 상기 클럭 신호의 동기가 페일로부터 패스로 전환되는 제1 포인트를 검출하는 단계;
    상기 제1 포인트가 검출되면, 상기 데이터의 지연량을 순차적으로 더 지연시키며 상기 지연된 데이터와 상기 클럭 신호의 동기가 상기 제1 포인트 이후에 패스로부터 페일로 전환되는 제2 포인트를 검출하는 단계; 그리고
    상기 제2 포인트가 검출되면, 상기 제1 포인트 및 상기 제2 포인트의 중간 포인트를 이용하여 상기 데이터 및 상기 클럭 신호를 정렬하는 단계를 포함하고,
    상기 제2 포인트가 검출되지 않으면, 상기 클럭 신호가 반전되고 그리고 상기 반전된 클럭 신호를 이용하여 상기 제1 검출 및 상기 제2 검출이 다시 수행되는 동작 방법.
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