KR20120001341A

KR20120001341A - 클럭 스큐 보상 방법, 상기 클럭 스큐 보상방법을 실현하는 클럭 스큐 보상회로 및 상기 클럭 스큐 보상회로를 구비하는 입출력 시스템

Info

Publication number: KR20120001341A
Application number: KR1020100062081A
Authority: KR
Inventors: 김희동
Original assignee: 삼성전자주식회사
Priority date: 2010-06-29
Filing date: 2010-06-29
Publication date: 2012-01-04
Also published as: US8581654B2; US20110316589A1

Abstract

본 발명은 실시간으로 클럭의 스큐를 보상하는 클럭 스큐 보상 방법, 클럭 스큐 보상회로 및 상기 클럭스큐 보상회로를 구비하는 입출력 시스템을 개시한다. 상기 클럭 스큐 보상방법은, 지연데이터를 생성하는 단계, 지연클럭신호들을 생성하는 단계, 지연데이터의 값을 검출하는 단계 및 클럭신호의 위상을 조절하는 단계를 구비한다. 상기 지연데이터를 생성하는 단계는 수신한 데이터(DATA)를 N시간 지연시킨 지연데이터를 생성한다. 상기 지연클럭신호들을 생성하는 단계는 수신한 클럭신호를 N시간 및 (Nㅁ mΔ)시간 지연시킨 (2m+1)개의 지연클럭신호들을 생성한다. 상기 지연데이터의 값을 검출하는 단계는 상기 (2m+1)개의 지연클럭신호 각각을 이용하여 상기 지연데이터의 논리 값을 검출한다. 상기 클럭신호의 위상을 조절하는 단계는 검출된 (2m+1)개의 데이터 값을 이용하여 상기 클럭신호의 위상을 조절한다. 여기서, N은 0보다 크고 1보다 작은 소수(decimal), m은 0을 포함하는 양의 정수 그리고 Δ(delta)는 0보다 크고 N보다 작은 소수(decimal)이다.

Description

클럭 스큐 보상 방법, 상기 클럭 스큐 보상방법을 실현하는 클럭 스큐 보상회로 및 상기 클럭 스큐 보상회로를 구비하는 입출력 시스템{A method for compensating clock skew, clock skew compensating circuit realizing the method and input/output system including the circuit}

본 발명은 클럭 스큐 보상 방법에 관한 것으로, 특히 실시간으로 클럭의 스큐를 보상하는 클럭 스큐 보상 방법에 관한 것이다.

데이터 및 상기 데이터를 인식하는데 사용되는 클럭은 시스템을 초기화할 때 일정한 트레이닝(training) 과정을 통해 최적의 상태로 설정하는 것이 일반적이다. 그러나 시스템이 동작하는 동안 발생하는 열, 데이터 패턴의 변형 등 초기화를 진행시켰던 환경과 다른 환경이 시스템의 동작에 영향을 주게 되므로, 시스템이 동작하고 있는 동안에도 클럭의 위상을 최적으로 조절할 수 있는 방법 및 이를 구현하는 회로가 요구된다.

본 발명이 해결하고자 하는 기술적과제는, 초기화가 진행 된 후 시스템이 운영되고 있는 도중, 사용되는 클럭신호의 위상을 데이터와 일치시키는 클럭 스큐 보상 방법을 제공하는데 있다.

본 발명이 해결하고자 하는 다른 기술적과제는, 초기화가 진행 된 후 시스템이 운영되고 있는 도중, 사용되는 클럭신호의 위상을 데이터와 일치시키는 클럭 스큐 보상회로를 제공하는데 있다.

본 발명이 해결하고자 하는 또 다른 기술적과제는, 초기화가 진행 된 후 시스템이 운영되고 있는 도중, 사용되는 클럭신호의 위상을 데이터와 일치시키는 클럭 스큐 보상회로를 구비하는 입출력 시스템을 제공하는데 있다.

상기 기술적과제를 이루기 위한 본 발명에 따른 클럭 스큐 보상방법은, 지연데이터를 생성하는 단계, 지연클럭신호들을 생성하는 단계, 지연데이터의 값을 검출하는 단계 및 클럭신호의 위상을 조절하는 단계를 구비한다.

상기 지연데이터를 생성하는 단계는 수신한 데이터(DATA)를 N시간 지연시킨 지연데이터를 생성한다. 상기 지연클럭신호들을 생성하는 단계는 수신한 클럭신호를 N시간 및 (Nㅁ mΔ)시간 지연시킨 (2m+1)개의 지연클럭신호들을 생성한다. 상기 지연데이터의 값을 검출하는 단계는 상기 (2m+1)개의 지연클럭신호 각각을 이용하여 상기 지연데이터의 논리 값을 검출한다. 상기 클럭신호의 위상을 조절하는 단계는 검출된 (2m+1)개의 데이터 값을 이용하여 상기 클럭신호의 위상을 조절한다. 여기서, N은 0보다 크고 1보다 작은 소수(decimal), m은 0을 포함하는 양의 정수 그리고 Δ(delta)는 0보다 크고 N보다 작은 소수(decimal)이다.

상기 다른 기술적과제를 이루기 위한 본 발명에 따른 클럭 스큐 보상회로는, 데이터지연부, 클럭지연부, 데이터검출부 및 비교선택부를 구비한다.

상기 데이터지연부는 데이터의 위상을 N시간 지연시킨 동일한 위상을 가지는 (2m+1)개의 지연데이터를 생성시킨다. 상기 클럭지연부는 클럭신호를 N시간 및 (Nㅁ mΔ)시간 지연시킨 (2m+1)개의 지연클럭신호들을 생성한다. 상기 데이터검출부는 상기 (2m+1)개의 지연클럭신호들을 이용하여 상기 (2m+1)개의 지연데이터 각각의 데이터 값을 검출한다. 상기 비교선택부는 상기 데이터검출부에서 검출된 데이터의 값들을 비교하여 상기 클럭신호의 스큐를 제어하는데 사용되는 클럭 스큐 제어신호 및 검출된 데이터를 생성한다. 여기서, N은 0보다 크고 1보다 작은 소수, m은 0을 포함하는 양의 정수 그리고 Δ는 0보다 크고 N보다 작은 소수이다.

상기 또 다른 기술적과제를 이루기 위한 본 발명에 따른 입출력 시스템은, 정상경로, 보정경로, 클럭 스큐 보정회로 및 선택장치를 구비한다.

상기 정상경로는 보정클럭신호를 이용하여 수신된 데이터의 논리 값인 정상검출데이터를 생성한다. 상기 보정경로는 상기 데이터를 N시간 지연시킨 동일한 위상을 가지는 (2m+1)개의 지연데이터를 생성하고, 상기 보정클럭신호를 N시간 및 (Nㅁ mΔ)시간 지연시켜 생성시킨 (2m+1)개의 지연클럭신호들을 이용하여 상기 (2m+1)개의 지연데이터의 논리 값 중의 하나인 보정검출데이터 및 상기 보정클럭신호의 위상을 조절하는데 사용되는 조절신호를 생성한다. 상기 클럭 스큐 보정회로는 상기 조절신호에 응답하여 수신된 클럭신호의 위상을 조절하여 상기 보정클럭신호를 생성한다. 상기 선택장치는 클럭 스큐 제어신호에 응답하여 상기 정상검출데이터 및 상기 보정검출데이터 중 하나를 선택하여 최종검출데이터로 출력한다. 여기서, N은 0보다 크고 1보다 작은 소수, m은 0을 포함하는 양의 정수 그리고 Δ는 0보다 크고 N보다 작은 소수이다.

본 발명은 시스템이 초기화 된 후 시스템의 주변 환경 변화에 따른 클럭 신호와 데이터의 불일치를, 클럭신호의 위상을 조절함으로써, 자동적으로 일치시킬 수 있는 장점이 있다.

도 1은 본 발명에 따른 클럭 스큐 보상방법을 나타내는 신호흐름도이다.
도 2는 클럭 스큐 보상방법 중 클럭신호의 위상을 조절할 때 사용하는 위상보상테이블을 나타낸다.
도 3은 본 발명에 따른 클럭 스큐 보상회로를 나타내는 블록 다이어그램이다.
도 4는 도 3에 도시된 클럭지연부를 구성하는 지연장치들의 내부회로를 나타낸다.
도 5는 도 3에 도시된 데이터검출부를 구성하는 D형 플립플롭을 나타낸다.
도 6은 본 발명에 따른 입출력 시스템을 나타낸다.
도 7은 시스템들 사이의 전기적 연결 관계를 나타낸다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

본 발명의 핵심 아이디어는, 초기화가 진행된 후 시스템의 주변 환경의 변화에 따라 변경되는 클럭신호 및 데이터의 불일치를 실시간으로 조정하기 위하여,

1. 데이터를 일정시간 지연시킨 동일한 지연데이터를 복수 개 생성하고,

2. 클럭신호에 대해서도 데이터를 지연시킨 시간과 동일한 시간동안 지연시킨 지연클럭신호, 상기 지연시간 보다 적게 지연시킨 복수 개의 지연클럭신호 및 상기 지연시간보다 많이 지연시킨 복수 개의 지연클럭신호를 생성한 후,

3. 상기 복수 개의 지연클럭신호를 이용하여 상기 동일한 지연특성을 가지는 지연데이터의 데이터 값을 검출하고,

4. 검출된 데이터 값의 분포에 따라 클럭신호의 위상을 조정하도록 하는 것이다.

도 1은 본 발명에 따른 클럭 스큐 보상방법을 나타내는 신호흐름도이다.

도 1을 참조하면, 본 발명에 따른 클럭 스큐 보상방법은, 지연데이터를 생성하는 단계(110), 지연클럭신호들을 생성하는 단계(120), 지연데이터의 값을 검출하는 단계(130) 및 클럭신호(CLOCK)의 위상을 조절하는 단계(140)를 구비한다. 지연데이터를 생성하는 단계(110)는 수신한 데이터(DATA)를 N시간 지연시킨 지연데이터를 생성한다. 여기서 N은 0보다 크고 1보다 작은 소수(decimal)이다. 지연클럭신호(D_CLK)들을 생성하는 단계(120)는 수신한 클럭신호(CLOCK)를 N시간 및 (Nㅁ mΔ)시간 지연시킨 (2m+1)개의 지연클럭신호(D_CLK)들을 생성한다. 여기서 m은 0을 포함하는 양의 정수(integer) 그리고 Δ(delta)는 0보다 크고 N보다 작은 소수(decimal)이다. 지연데이터의 값을 검출하는 단계(130)는 (2m+1)개의 지연클럭신호 각각을 이용하여 지연데이터의 값을 검출한다.

클럭신호(CLOCK)의 위상을 조절하는 단계(140)는 지연데이터의 값을 검출하는 단계(130)에서 검출된 (2m+1)개의 데이터 값을 이용하여 상기 클럭신호(CLOCK)의 위상을 조절한다. 도 1에 도시하지는 않았지만, 클럭신호(CLOCK)의 위상을 조절하는 단계(140)는 검출된 (2m+1)개의 데이터 값 중, 논리 하이의 값을 가지는 데이터의 개수와 논리 로우 값을 가지는 데이터의 개수를 비교하는 단계 및 비교 결과 상대적으로 많은 개수를 가지는 연속되는 데이터의 값들 중 중간에 위치한 데이터의 값을 검출하는데 사용한 지연클럭신호에 적용된 지연시간을 이용하여 상기 클럭신호(CLOCK)의 위상을 조절하는 단계를 구비한다.

클럭신호(CLOCK)의 위상을 조절하는 단계(140)의 동작에 대해서는 이하에서 자세하게 설명한다.

설명의 편의를 위해 m이 4인 경우로 한정하고, 이하의 설명에서는 9개의 위상이 서로 다른 지연클럭신호를 기준으로 설명한다.

도 2는 클럭 스큐 보상방법 중 클럭신호의 위상을 조절할 때 사용하는 위상보상테이블을 나타낸다.

도 2를 참조하면, 9개의 지연클럭신호의 위상들(phase1 ~ phase9) 중, 위상1(phase1) 내지 위상4(phase4)는 위상5(phase 5)에 비해 위상이 빠르고 위상 6(phase6) 내지 위상9(phase9)는 위상5(phase 5)에 비해 위상이 느리다고 가정한다. 다시 말하면 위상1(phase1)의 위상이 가장 빠르고 위상이 점차적으로 늦어져서 위상9(phase9)의 위상은 가장 느리게 된다.

데이터를 지연시킨 시간(N)이 위상5(phase5)에 해당한다고 할 때, 모두 10가지의 경우(case1 ~ case10)가 발생할 수 있을 것이다.

제1경우(case1)는 모든 위상(phase1 ~ phase9)에서 논리 값 1이 검출되는 때를 의미하고, 제2경우(case2)는 제1위상(phase1)에서 논리 로우 값이 검출되고 다른 위상들(phase2~phase9)에서는 논리 하이 값이 검출되는 때를 의미한다. 계속하여 제3경우(case3) 내지 제9경우(case9)는 상기와 같은 논리로, 계속하여 논리 로우 값이 하나씩 더 추가되는 형태를 취하게 되어 각각 논리 로우 값이 2 내지 8개가 되며, 마지막으로 제10경우(case10)는 검출된 모든 데이터의 논리 값이 논리 로우 값을 가지게 되는 때이다.

제1경우(case1)는 논리 하이 값(1)이 9개로서 그 중간 값을 가지는 제5위상(phase5)을 가지는 클럭신호가 최적이 될 것이다. 이 경우에는 현재 클럭신호의 위상 즉 스큐를 조정할 필요가 없게 된다.

제2경우(case2)는 논리 하이 값이 8개이고 논리 로우 값(0)이 1개 이므로, 논리 하이 값이 주를 이룬다. 따라서 논리 하이 값을 가지는 경우의 중간은 제5위상(phase5) 또는 제6위상(phase6)이 된다. 2개의 위상 중 어떤 것을 선택하더라도 최적의 조건을 만족하게 되겠지만, 제5위상(phase5)을 중간으로 선택하는 경우 클럭신호의 위상을 조절할 필요가 없다는 점에서 조정이 상대적으로 간단하게 된다.

제3경우(case3)는 논리 하이 값이 7개이고 논리 로우 값이 2개 이므로, 논리 하이 값이 주를 이루며, 그 중간은 제6위상(phase6)이 된다. 상기와 같은 논리로 계속 확장하면 제4경우(case4)는 제6위상(phase6), 제5경우는 제7위상(phase7)이 각각 중간이 되며, 이에 따라 클럭신호(CLOCK)의 스큐를 조정하면 된다.

제6경우(case6) 내지 제10경우(case10)는, 논리 로우 값이 주를 이루는 것이고 논리 하이가 주를 이루는 제1경우(case1) 내지 제5경우(case5)에 적용시킨 논리를 그대로 적용시키면 된다. 즉, 제6경우(case6) 및 제7경우(case7)는 제3위상(phase3), 제8경우(case8)는 제4위상(phase4), 제9경우(case9) 및 제10경우(case10)는 제5위상(phase5)이 중간이 된다.

각 경우에 대한 중간 값들은 빗금으로 표시하였다.

도 1에 도시된 본 발명에 따른 클럭 스큐 보상방법은, 따로 트레이닝(training) 시간이 필요한 것이 아니라 실시간으로 수행할 수 있다. 또한 시스템에 대한 초기화가 수행되어 클럭신호의 위상이 고정된 후에 적용되는 것으로, 시스템이 운영되고 있는 동안 일정한 시간 마다 자동적으로 수행되거나 메인 제어장치로부터 출력되는 일정한 제어신호에 응답하여 수행하도록 할 수도 있다.

도 3은 본 발명에 따른 클럭 스큐 보상회로를 나타내는 블록 다이어그램이다.

도 3을 참조하면, 본 발명에 따른 클럭 스큐 보상회로(300)는, 데이터지연부(310), 클럭지연부(320), 데이터검출부(330) 및 비교선택부(340)를 구비한다.

데이터지연부(310)는 데이터(DATA)의 위상을 N시간 지연시킨 (2m+1)개의 지연데이터를 생성시키며, (2m+1)개의 지연데이터는 위상이 동일하다.

클럭지연부(320)는 클럭신호(CLOCK)를 N시간 및 (Nㅁ mΔ)시간 지연시킨 (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들을 생성하며, 이를 위해, 클럭신호(CLOCK)의 위상을 각각 단위지연시간(Δ) 만큼 지연시켜 상기 (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들을 생성하는 직렬로 연결된 (2m+1)개의 지연장치(321 ~327)들을 구비한다. 여기서 (2m+1)개의 지연장치(321 ~327)들은 인버터(inverter)를 2개 연결시킨 버퍼(buffer)로 구현할 수 있으며, 도 4는 지연장치들의 내부회로를 나타낸다.

클럭신호(CLOCK)를 N시간 지연시킨 지연클럭신호(C)를 중심으로, 클럭신호(CLOCK)를 (N-mΔ)시간 지연시킨 지연클럭신호(C-mΔ)로부터 클럭신호(CLOCK)를 (N-Δ)시간 지연시킨 지연클럭신호(C-Δ)들은 N시간 보다 적은 시간동안 지연된 신호들이고, 클럭신호(CLOCK)를 (N+Δ)시간 지연시킨 지연클럭신호(C+Δ)로부터 클럭신호(CLOCK)를 (N+mΔ)시간 지연시킨 지연클럭신호(C+mΔ)들은 N시간 보다 많은 시간동안 지연된 신호들이다.

데이터검출부(330)는 (2m+1)개의 지연클럭신호들을 이용하여 (2m+1)개의 지연데이터 각각의 데이터 값을 검출하며, 이를 위해, (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들 중 해당 지연클럭신호에 응답하여 상기 (2m+1)개의 지연데이터의 값을 검출하여(2m+1)개의 검출데이터(D-mΔ, D-(m-1)Δ,…, D-Δ, D, D+Δ, …, D+(m-1)Δ, D+mΔ)를 생성하는 (2m+1)개의 검출장치(331 ~ 337)를 구비한다. 여기서 (2m+1)개의 검출장치(331 ~ 337)는 D형 플립플롭(Flip Flop)을 사용하여 구현할 수 있으며, 도 5는 데이터검출부를 구성하는 D형 플립플롭을 나타낸다.

비교선택부(340)는 데이터검출부(330)에서 검출된 검출데이터(D-mΔ, D-(m-1)Δ,…, D-Δ, D, D+Δ, …, D+(m-1)Δ, D+mΔ)들의 논리 값들을 비교하여 클럭신호(CLOCK)의 스큐(skew)를 제어하는데 사용되는 클럭 스큐 제어신호(CSC) 및 검출된 데이터(D_DATA)를 생성한다. 여기서 클럭 스큐 제어신호(CSC)는, 검출된 (2m+1)개의 데이터 값 중, 논리 하이의 값을 가지는 데이터의 개수와 논리 로우 값을 가지는 데이터의 개수를 비교하고, 비교 결과 상대적으로 많은 개수를 가지는 연속되는 데이터 중, 중간에 위치한 데이터를 검출하는데 사용한 지연클럭신호에 적용된 지연시간을 이용하여 클럭신호(CLOCK)의 위상을 조절하도록 결정되고, 검출된 데이터(D_DATA)는 상기 비교 결과 상대적으로 많은 개수를 가지는 연속되는 데이터 중 중간에 위치한 데이터의 값이 된다.

여기서 N은 0보다 크고 1보다 작은 소수(decimal), m은 0을 포함하는 양의 정수(integer) 그리고 Δ는 0보다 크고 N보다 작은 소수(decimal)이다.

도 6은 본 발명에 따른 입출력 시스템을 나타낸다.

도 6을 참조하면, 본 발명에 따른 입출력 시스템(600)은, 정상경로(610), 보정경로(620), 스큐 보정회로(630) 및 선택장치(640)를 구비한다.

정상경로(610)는 보정클럭신호(CS_CLOCK)를 이용하여 수신된 데이터(DATA)의 논리 값인 정상검출데이터(DATA0)를 생성한다.

보정경로(620)는 데이터(DATA)를 N시간 지연시킨 동일한 위상을 가지는 (2m+1)개의 지연데이터를 생성하고, 보정클럭신호(CS_CLOCK)를 N시간 및 (Nㅁ mΔ)시간 지연시켜 생성시킨 (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들을 이용하여 (2m+1)개의 지연데이터의 논리 값 중의 하나인 보정검출데이터(DATA1) 및 보정클럭신호(CS_CLOCK)의 위상을 조절하는데 사용되는 조절신호(ADJ)를 생성한다.

보정경로(620)는 도 3에 도시된 기능블록들인 데이터지연부(310), 클럭지연부(320), 데이터검출부(330) 및 비교선택부(340)로 구현될 수 있다.

데이터지연부(310)는 데이터(DATA)의 위상을 N시간 지연시킨 상기 (2m+1)개의 지연데이터를 생성한다.

클럭지연부(320)는 보정클럭신호(CS_CLOCK)를 N시간 및 (Nㅁ mΔ)시간 지연시킨 (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들을 생성한다. 클럭지연부(320)는 클럭신호(CLOCK)의 위상을 각각 단위지연시간(Δ) 만큼 지연시켜 상기 (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들을 생성하는 직렬로 연결된 (2m+1)개의 지연장치(321 ~327)들을 구비하며, 각각의 지연장치(321 ~327)들은 도 4에 도시된 직렬로 연결된 2개의 인버터로 구현할 수 있다.

데이터검출부(330)는 (2m+1)개의 지연클럭신호들을 이용하여 (2m+1)개의 지연데이터 각각의 데이터 값을 검출한다. 데이터검출부(330)는 (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들 중 해당 지연클럭신호에 응답하여상기 (2m+1)개의 지연데이터의 값을 검출하여(2m+1)개의 검출데이터(D-mΔ, D-(m-1)Δ,…, D-Δ, D, D+Δ,…, D+(m-1)Δ, D+mΔ)를 생성하는 (2m+1)개의 검출장치(331 ~ 337)로 구현할 수 있으며, (2m+1)개의 검출장치(331 ~ 337) 각각은 도 5에 도시된 D형 플립플롭(flip flop)으로 구현할 수 있다.

비교선택부(340)는 데이터검출부(330)에서 검출된 데이터를 비교하여 상기 조절신호(ADJ) 및 상기 최종검출데이터(D_DATA)를 생성한다. 여기서 조절신호(ADJ)는 검출된 (2m+1)개의 데이터 값 중, 논리 하이의 값을 가지는 데이터의 개수와 논리 로우 값을 가지는 데이터의 개수를 비교하고, 비교 결과 상대적으로 많은 개수를 가지는 연속되는 데이터 중, 중간에 위치한 데이터를 검출하는데 사용한 지연클럭신호에 적용된 지연시간을 이용하여 상기 보정클럭신호(CS_CLOCK)의 위상을 조절하도록 결정되고, 최종검출데이터(D_DATA)는 상기 비교 결과 상대적으로 많은 개수를 가지는 연속되는 데이터 중 중간에 위치한 데이터가 된다.

스큐 보정회로(630)는 조절신호(ADJ)에 응답하여 수신된 클럭신호(CLOCK)의 위상을 조절하여 보정클럭신호(CS_CLOCK)를 생성한다.

선택장치(640)는 클럭 스큐 제어신호(CS_CON)에 응답하여 정상검출데이터(DATA0) 및 상기 보정검출데이터(DATA1) 중 하나를 선택하여 최종검출데이터(D_DATA)로 출력한다.

여기서 입출력 시스템(600)은 입출력 시스템이 초기화 된 이후, 일정한 시간 간격으로 보정클럭신호(CS_CLOCK)의 스큐를 제어하도록 하거나, 도면에는 도시 하지 않았지만, 일정한 제어장치로부터 출력되는 일정한 제어신호에 의해 보정클럭신호(CS_CLOCK)의 스큐를 제어하도록 하는 것이 가능하다.

예를 들면, 보정 경로(620)의 내부에 일정한 타이머(미도시)를 구비하여 일정한 시간 간격으로 조절신호(ADJ)를 생성하여 보정클럭신호(CS_CLOCK)의 스큐를 조절하게 할 수도 있으며, 도 6에 도시된 바와 같이 제어장치(미도시)로부터 출력된 클럭 스큐 제어신호(CS_CON)에 의해 보정클럭신호(CS_CLOCK)의 스큐를 제어하도록 할 수 있다. 이 경우, 클럭 스큐 제어신호(CS_CON)는 보정경로(620) 및 선택장치(640) 모두를 제어하는데 사용될 수 있다.

여기서, N은 0보다 크고 1보다 작은 소수, m은 0을 포함하는 양의 정수 그리고 Δ는 0보다 크고 N보다 작은 소수이다.

도 6에는 전송되는 데이터(DATA)가 직렬데이터인 것처럼 도시되어 있으나, 병렬로 전송되는 데이터도 본원 발명의 기술적 범위에 속한다는 것은 설명을 하지 않더라고 자명한 사실이다. 또한 도 6에 도시된 입출력 시스템은, 수신된 데이터를 복원하는 모든 시스템에 적용이 가능하며, 경우에 따라서는 수신된 직렬 데이터를 병렬데이터로 복원하거나 반대로 수신된 병렬데이터를 직렬데이터로 복원하는 기능을 수행하는 시스템의 수신부에 적용이 가능하다.

데이터와 이를 복원하는데 사용되는 클럭은 그 동기가 일치되어야 하므로, 시스템을 부팅 할 때 트레이닝을 통해 클럭과 데이터 사이의 스큐를 최소한으로 설정하는 것이 일반적이다.

예를 들면, 낮은 주파수의 클럭신호를 이용하여 기지의 데이터를 메모리 장치에 정확하게 저장하고, 데이터를 저장할 때 사용한 클럭신호의 주파수보다 상대적으로 빠른 주파수의 클럭신호를 이용하여 데이터를 읽는다. 여기서 상대적으로 빠른 주파수는 실제 시스템에서 데이터를 송수신 할 때 사용하는 주파수를 의미한다. 이 때 클럭신호의 주파수는 고정하고 위상을 변경시켜가면서 데이터를 읽을 때, 메모리 장치로부터 읽어온 데이터가 실제로 저장된 데이터와의 일치여부를 판별하여, 일치하는 경우의 중간 위상을 클럭신호의 위상으로 결정한다.

그러나 이러한 방식은 시스템의 동작 중 변동되는 주변상황에 의해 클럭과 데이터 사이에 스큐가 발생할 경우 시스템을 재 부팅 하여야 하는 단점이 있다. 본원발명은 이러한 단점을 개선하여, 시스템이 동작 중이라도, 시스템의 동작을 모니터 하여 강제로 클럭신호의 스큐를 조정하게 하거나, 아니면 다이내믹 메모리의 리프레시(refresh)와 처럼 일정한 시간 간격으로 클럭신호의 스큐를 조정하도록 하므로, 클럭신호의 스큐를 조정하기 위하여 시스템을 재 부팅하지 않아도 되는 장점이 있다.

이 때 조정되는 위상들의 크기는 입출력 시스템의 용도 및 클럭신호의 주파수에 따라서 적응적으로 선택될 수 있으며, 이는 본원발명의 사용자가 시스템을 어떻게 설계하는가에 달려 있다.

도 7은 시스템들 사이의 전기적 연결 관계를 나타낸다.

도 7을 참조하면, 본 발명에 따른 입출력 시스템은 수신 시스템(720)의 수신부(600)에 적용될 수 있다. 데이터 송수신 시스템의 경우 송신 시스템(710)은 출력버퍼(711) 및 전송선로(730)를 경유하여 수신 시스템(720)의 수신부(600)에 데이터 및 상기 데이터를 복원하는데 사용되는 클럭신호를 동시에 전송한다.

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

310: 데이터 지연부 320: 클럭지연부
330: 데이터검출부 340: 비교선택부
610: 정상경로 620: 보정경로
630: 클럭스큐보정회로 640: 선택장치

Claims

수신한 데이터(DATA)를 N시간 지연시킨 지연데이터(D_DATA)를 생성하는 단계(110);
수신한 클럭신호(CLOCK)를 N시간 및 (Nㅁ mΔ)시간 지연시킨 (2m+1)개의 지연클럭신호(D_CLK)들을 생성하는 단계(120);
상기 (2m+1)개의 지연클럭신호(D_CLK) 각각을 이용하여 상기 지연데이터(D_DATA)의 값을 검출하는 단계(130); 및
검출된 (2m+1)개의 데이터 값을 이용하여 상기 클럭신호(CLOCK)의 위상을 조절하는 단계(140)를 구비하며,
N은 0보다 크고 1보다 작은 소수(decimal), m은 0을 포함하는 양의 정수 그리고 Δ(delta)는 0보다 크고 N보다 작은 소수(decimal)인 클럭 스큐 보상 방법.
제1항에 있어서, 상기 클럭신호(CLOCK)의 위상을 조절하는 단계(140)는,
검출된 (2m+1)개의 데이터 값 중, 논리 하이의 값을 가지는 데이터의 개수와 논리 로우 값을 가지는 데이터의 개수를 비교하는 단계; 및
비교 결과 상대적으로 많은 개수를 가지는 연속되는 데이터의 값들 중 중간에 위치한 데이터의 값을 검출하는데 사용한 지연클럭신호(D_CLK)에 적용된 지연시간을 이용하여 상기 클럭신호(CLOCK)의 위상을 조절하는 단계를 구비하는 클럭 스큐 보상 방법.
데이터(DATA)의 위상을 N시간 지연시킨 동일한 위상을 가지는 (2m+1)개의 지연데이터를 생성시키는 데이터지연부(310);
클럭신호(CLOCK)를 N시간 및 (Nㅁ mΔ)시간 지연시킨 (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들을 생성하는 클럭지연부(320);
상기 (2m+1)개의 지연클럭신호들을 이용하여 상기 (2m+1)개의 지연데이터 각각의 데이터 값을 검출하는 데이터검출부(330); 및
상기 데이터검출부(330)에서 검출된 데이터의 값들을 비교하여 상기 클럭신호(CLOCK)의 스큐를 제어하는데 사용되는 클럭 스큐 제어신호(CSC) 및 검출된 데이터(D_DATA)를 생성하는 비교선택부(340)를 구비하며,
N은 0보다 크고 1보다 작은 소수, m은 0을 포함하는 양의 정수 그리고 Δ는 0보다 크고 N보다 작은 소수인 클럭 스큐 보상 회로.
제3항에 있어서, 상기 클럭지연부(320)는,
상기 클럭신호(CLOCK)의 위상을 각각 단위지연시간(Δ) 만큼 지연시켜 상기 (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들을 생성하는 직렬로 연결된 (2m+1)개의 지연장치(321 ~327)들을 구비하는 클럭 스큐 보상 회로.
제3항에 있어서, 상기 데이터검출부(330)는,
상기 (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들 중 해당 지연클럭신호에 응답하여 상기 (2m+1)개의 지연데이터의 값을 검출하여 (2m+1)개의 검출데이터(D-mΔ, D-(m-1)Δ,…, D-Δ, D, D+Δ, …, D+(m-1)Δ, D+mΔ)를 생성하는 (2m+1)개의 검출장치(331 ~ 337)들을 구비하는 클럭 스큐 보상 회로.
제5항에 있어서, 상기 (2m+1)개의 검출장치(331 ~ 337)들 각각은,
상기 (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들 중 해당 지연클럭신호에 응답하여 상기 (2m+1)개의 지연데이터의 값 중 해당 지연데이터의 값을 검출하는 D형 플립플롭(flip-flop)인 클럭 스큐 보상 회로.
제3항에 있어서, 상기 클럭 스큐 제어신호(CSC)는,
검출된 (2m+1)개의 데이터 값 중, 논리 하이의 값을 가지는 데이터의 개수와 논리 로우 값을 가지는 데이터의 개수를 비교하고, 비교 결과 상대적으로 많은 개수를 가지는 연속되는 데이터 중, 중간에 위치한 데이터를 검출하는데 사용한 지연클럭신호에 적용된 지연시간을 이용하여 상기 클럭신호(CLOCK)의 위상을 조절하도록 결정되고,
상기 검출된 데이터(D_DATA)는 상기 비교 결과 상대적으로 많은 개수를 가지는 연속되는 데이터 중 중간에 위치한 데이터의 값인 클럭 스큐 보상 회로.
보정클럭신호(CS_CLOCK)를 이용하여 수신된 데이터(DATA)의 논리 값인 정상검출데이터(DATA0)를 생성하는 정상경로(610);
상기 데이터(DATA)를 N시간 지연시킨 동일한 위상을 가지는 (2m+1)개의 지연데이터를 생성하고, 상기 보정클럭신호(CS_CLOCK)를 N시간 및 (Nㅁ mΔ)시간 지연시켜 생성시킨 (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들을 이용하여 상기 (2m+1)개의 지연데이터의 논리 값 중의 하나인 보정검출데이터(DATA1) 및 상기 보정클럭신호(CS_CLOCK)의 위상을 조절하는데 사용되는 조절신호(ADJ)를 생성하는 보정경로(620);
상기 조절신호(ADJ)에 응답하여 수신된 클럭신호(CLOCK)의 위상을 조절하여 상기 보정클럭신호(CS_CLOCK)를 생성하는 클럭 스큐 보정회로(630); 및
클럭 스큐 제어신호(CS_CON)에 응답하여 상기 정상검출데이터(DATA0) 및 상기 보정검출데이터(DATA1) 중 하나를 선택하여 최종검출데이터(D_DATA)로 출력하는 선택장치(640)를 구비하며,
N은 0보다 크고 1보다 작은 소수, m은 0을 포함하는 양의 정수 그리고 Δ는 0보다 크고 N보다 작은 소수인 입출력 시스템.
제8항에 있어서, 상기 보정경로(620)는,
상기 데이터(DATA)의 위상을 N시간 지연시킨 상기 (2m+1)개의 지연데이터를 생성시키는 데이터지연부(310);
상기 보정클럭신호(CS_CLOCK)를 N시간 및 (Nㅁ mΔ)시간 지연시킨 (2m+1)개의 지연클럭신호(C-mΔ, C-(m-1)Δ,…, C-Δ, C, C+Δ,…, C+(m-1)Δ, C+mΔ)들을 생성하는 클럭지연부(320);
상기 (2m+1)개의 지연클럭신호들을 이용하여 (2m+1)개의 지연데이터 각각의 데이터 값을 검출하는 데이터검출부(330); 및
상기 데이터검출부(330)에서 검출된 데이터를 비교하여 상기 조절신호(ADJ) 및 상기 최종검출데이터(D_DATA)를 생성하는 비교선택부(340)를 구비하는 입출력 시스템.
제8항에 있어서, 상기 조절신호(ADJ)는,
검출된 (2m+1)개의 데이터 값 중, 논리 하이의 값을 가지는 데이터의 개수와 논리 로우 값을 가지는 데이터의 개수를 비교하고, 비교 결과 상대적으로 많은 개수를 가지는 연속되는 데이터 중, 중간에 위치한 데이터를 검출하는데 사용한 지연클럭신호에 적용된 지연시간을 이용하여 상기 보정클럭신호(CS_CLOCK)의 위상을 조절하도록 결정되고,
상기 최종검출데이터(D_DATA)는 상기 비교 결과 상대적으로 많은 개수를 가지는 연속되는 데이터 중 중간에 위치한 데이터인 입출력 시스템.