KR100261295B1 - 준안정이 고려된 디지털 위상 정렬장치 - Google Patents

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Abstract

본 발명은 정렬지터(alignment jitter)가 존재하는 고속의 2진 데이터 비트를 안정적으로 리타이밍하기 위한 최적의 합성 클럭을 만들기 위해 입력 데이터 비트의 중앙에서 천이를 갖는 클럭 펄스를 선택하도록 하여 데이터를 리타이밍하는 장치이다. 이와같은 본 발명은 첫째, 본 발명은 m 개의 다중 위상 비교기 및 클럭 위상 선택기로부터 출력되는 활성화된 클럭 펄스 선택 신호를 1개로 제한함으로써, 합성되는 클럭의 지터(jitter)를 최소로 줄이고 합성 클럭의 최소 펄스폭을 보장할 수 있으므로, 데이터 복구시 비트 에러율(Bit error rate)을 줄일 수 있다. 둘째, 입력 데이터 비트의 중앙에서 천이가 발생되는 클럭 펄스를 선택하기 위해 데이터의 상승 천이 또는 하강 천이를 검출함으로써, 무작위 비트열을 갖는 데이터의 천이를 검출하여 데이터를 리타이밍하는 합성 클럭을 생성하기 위해 데이터의 단방향 천이만 검출하는 것보다 리타이밍 클럭 펄스가 데이터의 눈모양(eye pattern) 중앙에 바르게 접근한다. 세째, 외부 입력 데이터와 리타이밍 클럭 펄스 사이에 존재하는 지터에 의해 발생할 수 있는 준안정(metastability)을 줄이도록 입력 데이터의 천이를 사용하는 리졸빙(Resolving) 회로를 두어 클럭 펄스 선택 신호를 만드는데 준안정(metastability)으로 인한 고장 확률을 줄여 입력 데이터를 안정적으로 리타이밍하게 하였다.

Description

준안정이 고려된 디지털 위상 정렬장치
발명은 디지탈 위상 정렬기에 관한 것으로, 특히 정렬지터(alignment jitter)가 존재하는 고속의 2진 데이터 비트를 안정적으로 리타이밍하기 위한 최적의 합성 클럭을 만들기 위해, 입력 데이터 비트의 중앙에서 천이를 갖는 클럭 펄스를 선택할 때 데이터 비트의 상승 천이 또는 하강 천이를 검출함으로써, 무작위 비트열을 갖는 데이터의 천이를 검출하여 데이터를 리타이밍하는 합성 클럭을 생성하기 위해, 데이터의 단방향 천이만 검출하는 것보다 리타이밍 클럭 펄스가 데이터의 눈모양(eye pattern) 중앙에 바르게 접근하도록 하였으며, 외부 입력 데이터와 리타이밍 클럭 펄스 사이에 존재하는 지터에 의해 발생할 수 있는 준안정(metastability)을 줄이며 합성되는 클럭 펄스의 수를 1개로 제한함으로써 합성되는 클럭의 최소 펄스폭을 보장하고 입력 허용 지터(jitter)의 범위를 크게 하도록 하는 준안정(metastability) 디지털 위상 정렬장치에 관한 것이다.
일반적으로, 고속으로 전송되는 이진 데이터 비트는 리타이밍 클럭 펄스와 데이터 비트의 지연 차이에 의해 발생되는 정적 스큐(static skew)와 시간과 온도의 변화에 의해 발생되는 지터(jitter)가 존재하게 된다. 특히, 고속 디지털 데이터 전송 시스템은 전체 시스템이 시스템 클럭 펄스에 동기되어 동작하는 경우가 많다. 이 경우 데이터와 클럭 펄스 사이의 위상이 플립플롭의 셋업 시간(setup time) 및 보류 시간(hold time)을 만족할 만큼 충분히 떨어져 있지 않으면 준안정(metastability) 조건이 발생하여 데이터를 안정적으로 리타이밍할 수 없게 된다.
제1도는 종래의 고속 디지털 데이터 리타이밍 장치(출원번호 : 95-50868)의 구성도를 도시한 것이다.
제1도에 도시된 바와같이, 종래의 고속 디지탈 데이터 리타이밍 장치는 다중 위상 클럭 펄스 생성기(101)와, 클럭 펄스 선택 신호 생성기(102)와, 합성 클럭 생성기(103)와, 리타이밍기(104)와, 완충버퍼기(105)로 구성된다.
이와같이 구성된 종래의 고속 디지털 데이터 리타이밍 장치의 동작을 상세히 설명하면 다음과 같다.
먼저, 다중 위상 클럭 펄스 생성기(101)는 n개의 위상을 가진 n개의 다중 위상 클럭 펄스(Multi-phase Clocks)를 생성한다. 상기 클럭 펄스 선택 신호 생성기(102)는 n개의 다중 위상 클럭 펄스중에서 외부에서 입력되는 데이터 비트 간격(unit interval)의 중앙에 근접하여 천이가 발생되는 클럭 펄스를 1개 이상 선택하기 위한 선택신호(Clock Selection Signal)를 출력한다.
합성 클럭 생성기(103)는 클럭 펄스 선택 신호(Clock Selection Signal)를 입력 받아 외부에서 입력된 데이터 비트 간격의 중앙에서 클럭 펄스의 천이가 발생하도록 클럭 펄스를 합성한다. 리타이밍기(104)는 합성된 클럭 펄스(Synthesized Clock Pulse)로 외부에서 입력된 데이터(Serial Data)를 리타이밍하며, 리타이밍된 데이터는 완충 버퍼기(105)를 통해 외부 클럭 펄스에 동기되어 출력된다.
상기와 같은 종래의 고속 디지털 데이터 리타이밍 장치는 동작 조건에 따라 감쇄요소(derating factor)의 변차에 의해 n/2개(n은 자연수)의 지연 소자로부터 생성된 n개의 위상을 갖는 n개의 다중 위상 클럭 펄스의 첫번째와 n번째 클럭 펄스의 위상차는 클럭 펄스의 m 주기(m은 자연수)가 될 수 있다.
이와같이 n개 다중 위상 클럭 펄스의 첫번째와 n번째 클럭 펄스의 위상차가 m 주기이면, 클럭 펄스 선택 신호 생성기(102)에서 생성된 선택 신호의 수가 m 개가 되어 합성 클럭 생성기(103)에서 합성 클럭을 만드는 데 m개의 클럭이 사용될 수 있다.
여러 개의 클럭으로부터 합성 클럭을 만드는 경우 합성된 클럭은 듀티 사이클(duty cycle)이 50%가 되지 않고, 합성에 참여하는 클럭 수에 따라 듀티(duty)가 점점 커지거나 작아지기 때문에, 클럭으로서의 최소 펄스폭을 갖지 못하게 될 수 있고 허용 입력 지터(jitter)의 범위도 작아지게 된다.
또한, 클럭 펄스 선택 신호 생성기(102)에서 다중 위상 클럭 펄스 생성기(101)로부터 입력되는 클럭 펄스와 외부 데이터에는 지터가 존재하므로 동기화 회로의 플립플롭과 리졸빙(resolving) 회로의 플립플롭은 모두 동기되지 않은 상태에서 동작하여, 데이터와 클럭간의 셋업 시간(setup time)이나 보류 시간(hold time)이 보장되지 못할 경우 준안정(metastability) 조건에 의해 출력 값의 상태가 로직 ‘0’도 아니고 ‘1’도 아니게 된다.
이 때, 동기화 회로와 리졸빙(resolving) 회로의 플립플롭에서 모두 준안정(metastability)이 발생하는 경우 종래의 고속 디지털 데이터 리타이밍 장치는 클럭 펄스 선택 신호 생성에 실패하게 되는 문제점이 있었다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 다중 클럭 위상 생성기로부터 출력된 n개의 다중 위상 클럭 펄스의 첫번째와 n번째 클럭 펄스의 위상차가 L(L은 자연수)주기로 클럭 펄스 선택 신호가 L개 존재하는 경우에 n개의 다중 위상 클럭 펄스를 k+1개씩 m개의 그룹으로 분리한 후 마스킹 신호를 이용하여 활성화된 클럭 펄스 선택 신호의 수를 1개로 제한시킴으로써 합성되는 클럭의 듀티 사이클(duty cycle)을 좋게하여 클럭의 최소 펄스폭을 보장하여 입력 허용 지터(jitter)의 범위를 크게 하고, 외부 입력 데이터와 리타이밍 클럭 펄스 사이에 존재하는 지터에 의해 발생할 수 있는 준안정(metastability)을 줄이기 위해 리졸빙(resolving) 회로를 구비하여, 외부 데이터를 안정되게 리타이밍하기 위한 최적의 클럭 펄스를 합성하는 디지털 위상 정렬장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 고속으로 전송되는 2진 데이터 비트를 리타이밍하는데 있어서, 외부에서 입력되는 클럭 펄스를 n-1(n은 자연수)개의 지연 소자를 이용하여 n 개의 위상을 가진 다중 위상 클럭 펄스를 생성하는데 있어서 상기 다중 위상 클럭 펄스의 첫번째 클럭 펄스와 마지막 클럭 펄스와의 위상 차이가 외부에서 입력되는 클럭 펄스의 주기(T)보다 크거나 같은 n 개의 위상을 가진 다중 위상 클럭 펄스를 생성하는 다중 클럭 위상 생성 수단과, 상기 다중 클럭 위상 생성 수단에서 생성한 n개의 다중 위상 클럭 펄스로부터 첫번째 내지 k+1(k는 자연수)번째 다중 위상 클럭 펄스와 외부로부터 입력된 데이터로부터 데이터의 상승 천이 또는 하강 천이에 근접하여 천이가 발생되는 클럭 펄스를 검출하여 천이 검출 신호를 생성하고 입력된 데이터의 천이를 이용하는 리졸빙(Resolving) 회로를 구비하여 생성된 천이 검출 신호에 대해 준안정(metastability)을 줄이도록 클럭 펄스 선택 신호를 생성하며 클럭 펄스 선택 신호가 활성화되면 마스킹 신호를 출력하여 전체 n-1개의 클럭 펄스 선택 신호 중 활성화된 신호를 1개로 제한하는 제1 다중 위상 비교기 및 클락 위상 선택 수단과, 상기 다중 클럭 위상 생성 수단에서 생성한 n개의 다중 위상 클럭 펄스로부터 k+1번째 내지 2k+1번째 다중 위상 클럭 펄스와 외부로부터 입력된 데이터로부터 데이터의 상승 천이 또는 하강 천이에 근접하여 천이가 발생되는 클럭 펄스를 검출하여 천이 검출 신호를 생성하고 입력된 데이터의 천이를 이용하는 리졸빙(Resolving) 회로를 구비하여 생성된 천이 검출 신호에 대해 준안정(metastability)을 방지하도록 클럭 펄스 선택 신호를 생성하며 클럭 펄스 선택 신호가 활성화되면 마스킹 신호를 출력하고 제1 다중 위상 비교기 및 클럭 위상 선택 수단으로부터 마스킹 신호가 입력되면 활성화된 클럭 펄스 선택 신호가 있더라도 클럭 펄스 선택 신호를 마스킹하는 제2 다중 위상 비교기 및 클럭 위상 선택 수단과, 상기 다중 클럭 위상 생성 수단에서 생성한 n개의 다중 위상 클럭 펄스중 순차적으로 위치한 다수의 다중 위상 비교기 및 클럭 위상 선택기로 입력되고 남은 n-k번째 내지 n번째 다중 위상 클럭 펄스와 외부로부터 입력된 데이터로부터 데이터의 상승 천이 또는 하강 천이에 근접하여 천이가 발생되는 클럭 펄스를 검출하여 천이 검출 신호를 생성하고, 입력된 데이터의 천이를 이용하는 리졸빙(Resolving) 회로를 구비하여 생성된 천이 검출 신호에 대해 준안정(metastability)을 방지하도록 클럭 펄스 선택 신호를 생성하며 클럭 펄스 선택 신호가 활성화되면 마스킹 신호를 출력하고 활성화된 클럭 펄스 선택 신호가 있더라도 m-1개의 다중 위상 비교기 및 클럭 위상 선택 수단중 어느 하나로부터 마스킹 신호가 입력되면 클럭 펄스 선택 신호를 마스킹하여 출력함으로써 전체 n-1개의 클럭 펄스 선택 신호 중 활성화된 신호를 1개로 제한하는 제 m 다중 위상 비교기 및 클럭 위상 선택 수단과, 상기 m 개의 다중 위상 비교기 및 클럭 위상 선택 수단으로부터 입력된 클럭 펄스 선택 신호들로부터 외부에서 입력된 데이터 비트 간격(unit interval)의 중앙에서 리타이밍 클럭 펄스의 천이가 발생하도록 리타이밍 클럭 펄스를 합성하는 합성 클럭 생성 수단과, 외부에서 입력되는 데이터의 위상이 외부에서 입력되는 클럭 펄스의 위상에 대해서 양의 값 또는 음의 값으로 외부에서 입력되는 클럭 펄스의 한 주기 이상으로 천천이 변할 때에(wander) 이를 흡수하여 슬립(slip)이 발생하지 않도록 상기 합성 클럭 생성 수단으로부터 입력된 합성 클럭 펄스로 외부에서 입력된 데이터를 리타이밍하여 최종적으로 리타이밍된 데이터가 외부에서 입력되는 클럭 펄스의 위상에 동기되게 하는 리타이밍 버퍼 수단을 포함하여 구성된다.
제1도는 종래의 고속 디지털 데이터 리타이밍 장치의 구성도.
제2도는 본 발명에 따른 준안정(metastability)이 고려된 디지털 위상 정렬장치의 구성도.
제3도는 본 발명의 실시예에 따른 제2도에서의 다중 위상 비교기 및 클럭 위상 선택기의 상세 구성도.
제4도는 제3도에서의 양위상 검출기와 위상 선택기의 상세 구성도.
제5도는 제2도에서의 다중 위상 비교기 및 클럭 위상 선택기가 두 개인 디지털 위상 정렬장치의 상세 구성도.
제6도는 제2도에서의 다중 클럭 위상 생성 수단의 주요 타이밍도.
제7도는 제4도에서의 양위상 검출기와 위상 선택기의 주요 타이밍도.
제8도는 제4도에서의 준안정(metastability) 발생시 양위상 검출기와 위상 선택기의 주요 타이밍도.
제9도는 제5도에서의 다중 위상 비교기 및 클럭 위상 선택기의 주요 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 다중 위상 생성기 2 : 합성 클럭 생성기
3 : 완충버퍼기 4 : OR 게이트
201,...,20k : 양위상 검출기 301,...,30k : 위상 선택기
401,...,40m : 다중 위상 비교기 및 클럭 위상 선택기
2001,2002,...,200k : 양위상 검출기 및 위상 선택기
21,22,23,24,32,33 : D-플립플롭
25,26 : 3-input OR 게이트, 2 inverting inputs
31,34 : 2-input AND 게이트 35 : 3-input OR 게이트
36 : 인버터 10 : differential OR 게이트
11,12,...,1k,...,1n : 지연소자 500 : 2k input NAND 게이트
501 : k input OR 게이트
이하 첨부된 도면을 참고하여 본 발명의 일실시 예를 설명한다.
제2도는 본 발명의 실시예에 의한 준안정(metastability)을 고려한 디지털 위상 정렬장치의 전체 블럭 구성도를 도시한 것이다.
제2도에 도시된 바와같이, 본 발명의 실시예에 의한 준안정(metastability)을 고려한 디지탈 위상 정렬장치는 다중 클럭 위상 생성기(1)와, 합성 클럭 생성기(2)와, 리타이밍 버퍼(3)와, OR게이트(4)와, 제1 다중 위상 비교기 및 클럭 위상 선택기(401)와, 제2 다중 위상 비교기 및 클럭 위상 선택기(402)와, 제 m 다중 위상 비교기 및 클럭 위상 선택기(40m)로 구성된다.
상기 다중 클럭 위상 생성기(1)는 외부에서 입력되는 클럭 펄스를 n-1개(n은 자연수)의 지연 소자를 이용하여 n개의 위상을 가진 n개의 다중 위상 클럭 펄스를 생성하며, 상기 다중 위상 클럭 펄스의 첫번째 클럭 펄스와 마지막 클럭 펄스와의 위상 차이는 외부에서 입력되는 클럭 펄스의 주기(T)보다 크거나 같은 n개의 위상을 가진 n개의 다중 위상 클럭 펄스를 생성한다.
상기 제1 다중 위상 비교기 및 클럭 위상 선택기(401)는 상기 다중 클럭 위상 생성기(1)에서 생성한 n개의 다중 위상 클럭 펄스로부터 첫번째 내지 k+1(k는 자연수)번째 다중 위상 클럭 펄스와 외부로부터 입력된 데이터(Din, Din\)로부터 데이터의 상승 천이 또는 하강 천이에 근접하여 천이(클럭 펄스의 상승 천이로 리타이밍을 할 경우에는 상승 천이이고 클럭 펄스의 하강 천이로 리타이밍할 경우에는 하강 천이)가 발생되는 클럭 펄스를 검출하여, 클럭 펄스 선택 신호를 생성하고 생성된 k개의 클럭 펄스 선택 신호중 활성화된 신호가 있을 때는 마스킹 신호(Mout(1))를 출력하여 전체 n-1개의 클럭 펄스 선택 신호 중 활성화된 신호를 1개로 제한하도록 한다.
상기 제2 다중 위상 비교기 및 클럭 위상 선택기(402)는 상기 다중 클럭 위상 생성기(1)에서 생성한 n개의 다중 위상 클럭 펄스로부터 k+1번째 내지 2k+1번째 다중 위상 클럭 펄스와 외부로부터 입력된 데이터(Din, Din\)로부터 데이터의 상승 천이 또는 하강 천이에 근접하여 천이(클럭 펄스의 상승 천이로 리타이밍을 할 경우에는 상승 천이로 클럭 펄스의 하강 천이로 리타이밍할 경우에는 하강 천이)가 발생되는 클럭 펄스를 검출하여 클럭 펄스 선택 신호를 생성하고, 생성된 k개의 클럭 펄스 선택 신호중 활성화된 신호가 있을 때는 마스킹 신호를 출력하고, 활성화된 클럭 펄스 선택 신호가 있더라도 제1 다중 위상 비교기 및 클럭 위상 선택기(401)로부터 마스킹 신호가 입력되면, 클럭 펄스 선택 신호를 마스킹하여 출력함으로써 n-1개의 클럭 펄스 선택 신호 중 활성화된 신호를 1개로 제한하도록 한다.
상기 제 m 다중 위상 비교기 및 클럭 위상 선택기(40m)은 상기 다중 클럭 위상 생성기(1)에서 생성한 n개의 다중 위상 클럭 펄스로부터 n-k번째 내지 n번째 다중 위상 클럭 펄스(Cn-k ∼ Cn)와 외부로부터 입력된 데이터로부터 데이터의 상승 천이 또는 하강 천이에 근접하여 천이(클럭 펄스의 상승 천이로 리타이밍을 할 경우에는 상승 천이이고 클럭 펄스의 하강 천이로 리타이밍할 경우에는 하강 천이)가 발생되는 클럭 펄스를 검출하여 클럭 펄스 선택 신호를 생성하고, 생성된 k개의 클럭 펄스 선택 신호중 활성화된 신호가 있을 때는 마스킹 신호를 출력하고, 활성화된 클럭 펄스 선택 신호가 있더라도 m-1개의 다중 위상 비교기 및 클럭 위상 선택기중 어느 하나로부터 마스킹 신호가 입력되면 클럭 펄스 선택 신호를 마스킹하여 출력함으로써 n-1개의 클럭 펄스 선택 신호 중 활성화된 신호를 1개로 제한하도록 한다.
합성 클럭 생성기(2)는 m개의 다중 위상 비교기 및 클럭 위상 선택기(401,402,..., 40m)에서 생성된 n-1개의 클럭 펄스 선택 신호를 입력 받아 데이터 비트 간격(unit interval)의 중앙에 근접하여 천이가 발생하도록 클럭 펄스를 합성한다.
상기 리타이밍 러퍼(3)는 외부에서 입력되는 데이터(Din, Din\)의 위상이 외부에서 입력되는 클럭 펄스의 위상에 대해서 양의 값 또는 음의 값으로 클럭 펄스의 한 주기 이상으로 천천히 변할 때(wander) 이를 흡수하여 슬립(slip)이 발생하지 않도록 합성 클럭으로 리타이밍하여 출력한다.
제3도는 다중 위상 비교기 및 클럭 위상 선택기의 일실시 예를 도시한 것이다.
제3도에 도시된 바와같이, 다중 위상비교기 및 클럭 위상 선택기의 일실시예는 데이터의 상승 천이 검출 신호와 하강 천이 검출 신호를 생성하는 양위상 검출기(201, 202,..., 20k)와, 준안정(metastability)을 고려하여 클럭 펄스 선택 신호를 출력하는 위상 선택기(301, 302,..., 30k)와, k개의 입력을 갖는 오아 게이트(501)로 구성된다.
상기 각각의 양위상 검출기(201, 202,..., 20k)는 2개의 인접한 다중 위상 클럭 펄스로부터 데이터의 상승 천이와 하강 천이에 근접하여 천이가 발생하는 클럭을 검출하여 데이터 상승 천이 검출 신호와 데이터 하강 천이 검출 신호를 출력한다.
상기 위상 선택기(301,302,...,30k)는 데이터의 상승 천이 검출 신호와 하강 천이 검출 신호로부터 발생할 수 있는 준안정(metastability)을 줄이기 위해 데이터의 천이를 클럭으로 사용하는 리졸빙(Resolving) 회로를 거쳐 클럭 펄스 선택 신호를 출력한다.
이 때, k개의 클럭 펄스 선택 신호중 어느 하나라도 활성화 상태이면, 다른 다중 위상 비교기 및 클럭 위상 선택기의 클럭 펄스 선택 신호를 마스킹하도록 k개 위상 선택기의 마스킹 출력 신호인 Mout을 논리합하여 출력하고, 반대로 마스킹 신호가 입력되면 클럭 펄스 선택 신호를 마스킹하여 출력한다.
그러므로, m개의 다중 위상 비교기 및 클럭 위상 선택기중 임의의 제 r 다중 위상 비교기 및 클럭 위상 선택기로부터 활성화된 클럭 펄스 선택 신호가 출력되면, 제1 다중 위상 비교기 및 클럭 위상 선택기부터 제 r-1 다중 위상 비교기 및 클럭 위상 선택기까지는 활성화된 클럭 펄스 선택 신호가 없고, 제 r+1 다중 위상 비교기 및 클럭 위상 선택기부터 제 m 다중 위상 비교기 및 클럭 위상 선택기까지의 클럭 펄스 선택 신호는 마스킹되므로 n-1개의 클럭 펄스 선택 신호중 활성화된 클럭 펄스 선택 신호의 갯수는 항상 1개 이다.
제4도는 양위상 검출기(20k)와 위상 선택기(30k)의 상세 회로도를 도시한 것이다.
제4도에 도시된 바와같이, 양위상 검출기(20k)는 인접한 다중 위상 클럭 펄스 Ck와 Ck+1로부터 데이터의 상승 천이와 하강 천이를 검출하기 위해 데이터 입력과 반전된 데이터 입력을 클럭으로 하여 D-플립플롭에서 리타이밍한다. D-플립플롭(21, 22) 또는 D-플립플롭(23, 24)의 리타이밍한 출력값이 (Qk, Qk+1)=(1, 0)의 조합으로 될 때, 데이터 천이 검출 신호가 활성 상태로 된다.
위상 선택기(30k)는 데이터의 상승 천이 검출 신호와 하강 천이 검출 신호를 논리곱하여 하나의 신호로 만든 후, 준안정(metastability)을 방지하기 위해 리졸빙(resolving) 플립플롭인 D-플립플롭(32,33)을 데이터 천이 검출 신호에 사용된 D-플립플롭의 클럭과 동일한 클럭으로 동기시켜 리타이밍한 출력값을 논리곱을 취하고, 다중 위상 클럭 펄스(Ck)와 마스킹 신호(Min)과 함께 논리합하여 클럭 펄스 선택 신호를 출력한다.
그러나, D-플립플롭(21, 22)의 데이터 Ck또는 Ck+1과 클럭 Din은 동기되어 있지 않으므로, 준안정(metastability) 조건에 의해 출력값이 로직 ‘0’도 아니고 ‘1’도 아닌 상태가 발생하여 뒷단으로 전파될 수 있다.
만약, D-플립플롭(21, 22)이 모두 준안정(metastable) 상태에 빠지거나 D-플립플롭(23, 24)이 모두 준안정(metastable) 상태에 빠지면서, D-플립플롭(32 또는 33)이 준안정(metastable) 상태에 빠지면 합성 클럭이 실패된다.
그러나, D-플립플롭(21, 22)의 클럭과 D-플립플롭(32)의 클럭이 동기되어 있고 D-플립플롭(23, 24)의 클럭과 D-플립플롭(33)의 클럭이 동기되어 있으므로, D-플립플롭(32, 33)의 출력값은 논리적으로 안정된 값을 갖게 된다.
데이터의 상승 천이와 하강 천이를 모두 검출하는 이유는 데이터의 비트열이 무작위성을 띄우므로 데이터의 상승 천이 검출 후 리졸빙(Resolving) 플립플롭인 D-플립플롭(32)의 클럭을 데이터로 하여 클럭 펄스 선택 신호를 출력하면 다음 상승 천이에 도달해야 클럭 펄스 선택 신호가 출력되므로, 이 기간이 길 경우 외부에서 입력되는 데이터의 위상이 외부 클럭 펄스의 한 주기 이상 천천히 변할 때 데이터를 안정적으로 리타이밍하기 위한 최적의 클럭을 보장할 수 없게된다.
이를 보완하기 위해 데이터의 하강 천이에 인접하여 클럭 펄스의 천이가 발생하는지 검출하는 회로가 추가되었다. 최종적으로 출력된 Ek는 클럭 펄스 선택 신호가 활성화된 구간에서는 선택된 다중 위상 클럭 펄스를, 비활성 구간에서는 로직 ‘1’을 출력한다. 클럭 펄스 선택 신호가 활성화되는 구간에서는 다른 다중 위상 비교기 및 클럭 위상 선택기에서 클럭 펄스 선택 신호가 마스킹되도록 마스킹 신호 Mout을 로직 ‘1’로 출력하고 반대로 외부로부터 마스킹 신호가 입력되면 클럭 펄스 선택 신호를 마스킹하여 출력한다.
제5도는 다중 위상 비교기 및 클럭 위상 선택기를 2개(401, 402)로 구성했을 때의 디지털 위상 정렬장치의 일실시 예이다.
외부로부터 입력된 클럭은 지연소자(11, 12, , 1k,... ,1(n-1))를 이용하여 n개의 다중 위상 클럭 펄스로 된다. 인접한 두 개의 다중 위상 클럭과 외부 입력 데이터는 양위상 검출기 및 위상 선택기(2001, 2002,... , 200k)로 입력되어 클럭 펄스 선택 신호를 생성한다. 제1 다중 위상 비교기 및 클럭 위상 선택기(401)에 활성화된 클럭 펄스 선택 신호가 존재하면, 제2 다중 위상 비교기 및 클럭 위상 선택기(402)의 클럭 펄스 선택 신호를 마스킹하면 되므로 Mout1이 직접 제2 다중 위상 비교기 및 클럭 위상 선택기(402)의 Min으로 입력되고, 제1 다중 위상 비교기 및 클럭 위상 선택 기(401)의 마스터 신호 입력은 로직 ‘0’가 입력된다.
따라서, E2k의 클럭 펄스 선택 신호중 활성화된 클럭 펄스 선택 신호는 마스킹 신호 제어에 의해 1개가 된다. 그러면, 제1 다중 위상 비교기 및 클럭 위상 선택기(401)에 활성화된 클럭 펄스 선택 신호가 존재하지 않을 때에만 제2 다중 위상 비교기 및 클럭 위상 선택기(402)에서 활성화된 클럭 펄스 선택 신호가 출력될 수 있다.
그러나, 다중 위상 비교기 및 클럭 위상 선택기가 3개(401, 402, 403)인 경우에는 제1 다중 위상 비교기 및 클럭 위상 선택기(401)에서 클럭 펄스 선택 신호가 활성 상태로 출력된 경우에는 제2와 제3 다중 위상 비교기 및 클럭 위상 선택기의 클럭 펄스 선택 신호 출력을 마스킹해야 되지만, 제1 다중 위상 비교기 및 클럭 위상 선택기에서는 모든 클럭 펄스 선택 신호가 비활성 상태로 출력되고 제2 다중 위상 비교기 및 클럭 위상 선택기에서 클럭 펄스 선택 신호가 활성 상태로 출력되었을 때는 Mout1과 Mout2를 논리합을 취하여 제3 다중 위상 비교기 및 클럭 위상 선택기(403)의 Min으로 입력시켜야 한다. 마찬가지의 논리를 다중 위상 비교기 및 클럭 위상 선택기가 m개 있을 때에도 적용할 수 있다.
제6도는 다중 클럭 위상 생성기에서 출력하는 다중 위상 클럭 펄스의 주요 타이밍도를 나타낸 것으로 C1, C2,..., Cr,... ,Ck,... , Cn은 각각 n개의 다중 위상 클럭 펄스를 나타낸다.
임의의 클럭 펄스 Cr은 전단의 클럭 펄스 Cr-1을 지연 소자를 이용하여 P(PT/n)의 위상 차이로 지연시킨 신호가 된다. C1에서 Cn까지의 위상차가 외부 입력 클럭 펄스의 한 주기(1T)보다 크므로 C1에서 Cn의 다중 위상 클럭 펄스는 외부 입력 클럭의 한 주기 사이에 발생하는 데이터와 천이를 모두 검출할 수 있다.
그런데, 동작 조건의 변화에 의해 감쇄요소(derating factor)가 변하므로, n 개 다중 위상 클럭 펄스의 첫번째와 n번째 다중 위상 클럭 펄스의 위상차는 클럭 펄스의 m(m〉1인 자연수)주기가 될 수 있다. 이것을 제6도의 Ck와 Cn과 같이 나타낼 수 있다.
제7도는 양위상 검출기(20k) 및 위상 선택기(30k)의 주요 타이밍도로서 임의의 시간 t1에서 입력 데이터의 천이는 Ck와 Ck+1의 천이 부분에 존재하지 않는다. 그러나, 입력 데이터의 위상이 지터나 원더에 의하여 변화하는 경우에 t2에서와 같이 반전된 데이터의 상승 천이가 Ck의 상승 천이와 Ck+1의 상승 천이 사이에 존재하게 된다.
이 때, 반전된 데이터의 상승 천이로 Ck를 리타이밍한 값과 Ck+1을 리타이밍한 값이 서로 달라지므로 이 구간에서 데이터의 천이가 발생함을 검출할 수 있다. 마찬가지로 t3에서는 입력 데이터의 상승 천이가 발생함을 알 수 있다. 다중 위상 생성기에서 생성된 다중 위상 클럭 펄스 Ck와 Ck+1이 데이터의 상승 천이와 반전된 데이터의 상승 천이에 의해 리타이밍된 후 데이터의 상승 천이에서 천이가 검출되면 상승 천이 검출 신호인 오아 게이트(25)의 출력이 활성화되고 반전된 데이터의 상승 천이에서 천이가 검출되면 하강 천이 검출 신호인 오아 게이트(26)의 출력이 활성화된다.
오아 게이트(25, 26)의 출력은 논리곱을 취한 후 D-플립플롭(32, 33)으로 각각 입력되어 각각 FF_Q(32)와 FF_Q(33)로 출력되므로 클럭 펄스 선택 신호 Ek는 FF_Q(32)와 FF_Q(33)을 합성한 신호를 Ck와 논리합하여 출력한다.
그리고, 클럭 펄스 선택 신호가 활성화된 경우에는 다른 다중 위상 비교기 및 클럭 위상 선택기의 클럭 펄스 선택 신호를 마스킹하도록 FF_Q(32)과 FF_Q(33)의 논리곱한 결과를 인버터를 취하여 마스킹 신호 Mout으로 출력하여 다른 다중 위상 비교기 및 클럭 위상 선택기의 클럭 펄스 선택 신호를 모두 마스킹시키며 반대로 다른 다중 위상 비교기 및 클럭 위상 선택기로부터 마스킹 신호가 입력되면 클럭 펄스 선택 신호를 마스킹하여 출력한다.
제8도는 준안정(metastability) 조건이 발생했을 때의 양위상 검출기(20k)와 위상 선택기(30k)의 주요 타이밍도로서 임의의 시간 t1에서 입력 데이터의 천이는 Ck와 Ck+1의 천이 부분에 존재하지 않는다.
그러나, t2에서와 같이 입력 데이터의 위상이 지터나 원더에 의하여 변화하는 경우에 반전된 입력 데이터의 상승 천이로 Ck와 Ck+1을 리타이밍하면 Ck는 안정되게 리타이밍되나 Ck+1을 리타이밍했을 때는 준안정(metastability) 조건이 발생하여 오아게이트(26)의 출력과 같이 값이 ‘0’도 아니고 ‘1’도 아니게 된다.
그러나, 위상 선택기의 D-플립플롭(32, 33)을 거친 출력값은 ‘0’ 또는 ‘1’의 값을 갖게 된다. 이 때, Min=‘0’으로 입력되고 D-플립플롭(32,33)의 출력인 FF_Q(32)와 FF_Q(33)의 출력이 모두 ‘0’이 되면 천이를 검출한 구간에서 활성 상태로 Ek를 출력하고, FF_Q(32)와 FF_Q(33)의 출력이 모두 ‘1’이면 비활성 상태가 되어 Ek는 ‘1’이 된다.
Ek가 ‘1’이 되면 다른 클럭 펄스 선택 신호가 활성 상태로 되어 다중 위상 클럭 펄스를 선택하여 출력하게 된다. Min=‘1’이면, 클럭 펄스 선택 신호가 마스킹 되어 출력된다.
제9도는 다중 위상 비교기 및 클럭 위상 선택기(401,... , 40m)으로부터 출력된 모든 클럭 펄스 선택 신호(E1,... ,En-1)에 대해 NAND 게이트를 취하여 데이터를 안정적으로 리타이밍하기 위한 최적의 합성 클럭 펄스를 생성한 것이다.
합성된 클럭 펄스는 합성에 참여하는 클럭 펄스 선택 신호를 1개로 제한하였으므로 클럭의 최소 펄스폭이 보장되며 입력 허용 지터(jitter)의 범위가 크게 된다.
본 발명은 첫째, m 개의 다중 위상 비교기 및 클럭 위상 선택기로부터 출력되는 활성화된 클럭 펄스 선택 신호를 1개로 제한함으로써, 합성되는 클럭의 지터(jitter)를 최소로 줄이고 합성 클럭의 최소 펄스폭을 보장할 수 있으므로, 데이터 복구시 비트 에러율(Bit error rate)을 줄일 수 있다.
둘째, 입력 데이터 비트의 중앙에서 천이가 발생되는 클럭 펄스를 선택하기 위해 데이터의 상승 천이 또는 하강 천이를 검출함으로써, 무작위 비트열을 갖는 데이터의 천이를 검출하여 데이터를 리타이밍하는 합성 클럭을 생성하기 위해 데이터의 단방향 천이만 검출하는 것보다 리타이밍 클럭 펄스가 데이터의 눈모양(eye pattern) 중앙에 바르게 접근한다.
세째, 외부 입력 데이터와 리타이밍 클럭 펄스 사이에 존재하는 지터에 의해 발생할 수 있는 준안정(metastability)을 줄이도록 입력 데이터의 천이를 사용하는 리졸빙(Resolving) 회로를 두어 클럭 펄스 선택 신호를 만드는데 준안정(metastability)으로 인한 고장 확률을 줄여 입력 데이터를 안정적으로 리타이밍하게 하였다.

Claims (2)

  1. 고속으로 전송되는 2진 데이터 비트를 리타이밍하는데 있어서, 외부에서 입력되는 클럭 펄스를 n-1(n은 자연수)개의 지연 소자를 이용하여 n 개의 위상을 가진 다중 위상 클럭 펄스를 생성하는데 있어서 상기 다중 위상 클럭 펄스의 첫번째 클럭 펄스와 마지막 클럭 펄스와의 위상 차이가 외부에서 입력되는 클럭 펄스의 주기(T)보다 크거나 같은 n 개의 위상을 가진 다중 위상 클럭 펄스를 생성하는 다중 클럭 위상 생성 수단과; 상기 다중 클럭 위상 생성 수단에서 생성한 n개의 다중 위상 클럭 펄스로부터 첫번째 내지 k+1(k는 자연수)번째 다중 위상 클럭 펄스와 외부로부터 입력된 데이터로부터 데이터의 상승 천이 또는 하강 천이에 근접하여 천이가 발생되는 클럭 펄스를 검출하여 천이 검출 신호를 생성하고 입력된 데이터의 천이를 이용하는 리졸빙(Resolving) 회로를 구비하여 생성된 천이 검출 신호에 대해 준안정(metastability)을 줄이도록 클럭 펄스 선택 신호를 생성하며 클럭 펄스 선택 신호가 활성화되면 마스킹 신호를 출력하여 전체 n-1개의 클럭 펄스 선택 신호 중 활성화된 신호를 1개로 제한하는 제1 다중 위상 비교기 및 클럭 위상 선택 수단과; 상기 다중 클럭 위상 생성 수단에서 생성한 n개의 다중 위상 클럭 펄스로부터 k+1번째 내지 2k+1번째 다중 위상 클럭 펄스와 외부로부터 입력된 데이터로부터 데이터의 상승 천이 또는 하강 천이에 근접하여 천이가 발생되는 클럭 펄스를 검출하여 천이 검출 신호를 생성하고 입력된 데이터의 천이를 이용하는 리졸빙(Resolving) 회로를 구비하여 생성된 천이 검출 신호에 대해 준안정(metastability)을 방지하도록 클럭 펄스 선택 신호를 생성하며 클럭 펄스 선택 신호가 활성화되면 마스킹 신호를 출력하고 제1 다중 위상 비교기 및 클럭 위상 선택 수단으로부터 마스킹 신호가 입력되면 활성화된 클럭 펄스 선택 신호가 있더라도 클럭 펄스 선택 신호를 마스킹하는 제2 다중 위상 비교기 및 클럭 위상 선택 수단과; 상기 다중 클럭 위상 생성 수단에서 생성한 n개의 다중 위상 클럭 펄스중 순차적으로 위치한 다수의 다중 위상 비교기 및 클럭 위상 선택기로 입력되고 남은 n-k번째 내지 n번째 다중 위상 클럭 펄스와 외부로부터 입력된 데이터로부터 데이터의 상승 천이 또는 하강 천이에 근접하여 천이가 발생되는 클럭 펄스를 검출하여 천이 검출 신호를 생성하고, 입력된 데이터의 천이를 이용하는 리졸빙(Resolving) 회로를 구비하여 생성된 천이 검출 신호에 대해 준안정(metastability)을 방지하도록 클럭 펄스 선택 신호를 생성하며 클럭 펄스 선택 신호가 활성화되면 마스킹 신호를 출력하고 활성화된 클럭 펄스 선택 신호가 있더라도 m-1개의 다중 위상 비교기 및 클럭 위상 선택 수단중 어느 하나로부터 마스킹 신호가 입력되면 클럭 펄스 선택 신호를 마스킹하여 출력함으로써 전체 n-1개의 클럭 펄스 선택 신호 중 활성화된 신호를 1개로 제한하는 제 m 다중 위상 비교기 및 클럭 위상 선택 수단과; 상기 m 다중 위상 비교기 및 클럭 위상 선택 수단으로부터 입력된 클럭 펄스 선택 신호들로부터 외부에서 입력된 데이터 비트 간격(unit interval)의 중앙에서 리타이밍 클럭 펄스의 천이가 발생하도록 리타이밍 클럭 펄스를 합성하는 합성 클럭 생성 수단과; 외부에서 입력되는 데이터의 위상이 외부에서 입력되는 클럭 펄스의 위상에 대해서 양의 값 또는 음의 값으로 외부에서 입력되는 클럭 펄스의 한 주기 이상으로 천천이 변할 때에(wander) 이를 흡수하여 슬립(slip)이 발생하지 않도록 상기 합성 클럭 생성 수단으로부터 입력된 합성 클럭 펄스로 외부에서 입력된 데이터를 리타이밍하여 최종적으로 리타이밍된 데이터가 외부에서 입력되는 클럭 펄스의 위상에 동기되게 하는 리타이밍 버퍼 수단을 포함하여 구성되는 것을 특징으로 하는 준안정을 고려한 디지털 위상 정렬장치.
  2. 제1항에 있어서, 상기 제 m 다중 위상 비교기 및 클럭 위상 선택 수단은 상기 다중 위상 생성 수단에서 출력된 n개의 다중 위상 클럭 펄스의 첫번째 클럭 펄스와 n번째 클럭 펄스의 위상차가 클럭 펄스 L 주기(LT, L은 자연수) 일 때 클럭 펄스 선택 신호가 2 개 이상 활성화되지 않도록 다중 위상 비교기 및 클럭 위상 선택 수단을 m 개 구비한 후, 그 구비된 m개의 다중 위상 비교기 및 클럭 위상 선택기의 마스킹 입출력신호를 이용하여 전체 클럭 펄스 선택 신호중 활성화된 신호의 개수를 1개로 제한하는 것을 특징으로 하는 준안정을 고려한 디지탈 위상 정렬장치.
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