JP2536185B2 - ビツト同期回路 - Google Patents
ビツト同期回路Info
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- JP2536185B2 JP2536185B2 JP25236789A JP25236789A JP2536185B2 JP 2536185 B2 JP2536185 B2 JP 2536185B2 JP 25236789 A JP25236789 A JP 25236789A JP 25236789 A JP25236789 A JP 25236789A JP 2536185 B2 JP2536185 B2 JP 2536185B2
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- flop
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- circuit
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータに対し、位相の独立なクロツクにより
そのデータを再同期するビツト同期回路に係り、特にf0
bpsのNRZデータと、このNRZデータと位相が独立なf0HZ
の基準クロツクを入力とし、上記NRZデータの位相を最
適位置に遅延させることにより、上記NRZデータを上記
基準クロツクにて再同期するビツト同期回路に関するも
のである。
そのデータを再同期するビツト同期回路に係り、特にf0
bpsのNRZデータと、このNRZデータと位相が独立なf0HZ
の基準クロツクを入力とし、上記NRZデータの位相を最
適位置に遅延させることにより、上記NRZデータを上記
基準クロツクにて再同期するビツト同期回路に関するも
のである。
従来、この種のビツト同期回路は、クロツクあるいは
データを複数の遅延素子により遅延させ、各々Ｄフリツ
プフロツプでラツチし、その論理積条件が成立する位相
が見つかるまで、ハンテイングするという制御方式がと
られている。
データを複数の遅延素子により遅延させ、各々Ｄフリツ
プフロツプでラツチし、その論理積条件が成立する位相
が見つかるまで、ハンテイングするという制御方式がと
られている。
上述した従来のビツト同期回路では、データ変化点の
中心ではなく、論理回路のような基本的にジツタなどの
少ない回路においてフリツプフロツプのセツトアツプタ
イム，ホールドタイムに対し、プラスαのマージンのみ
を確保する制御方式をとるため、各種伝送装置から波形
整形されたジツタの混入した信号の場合のように信号の
中心、いいかえれば、信号アイパターンの中心位相で論
理を判別することをしないため、伝送路からの信号の論
理判定には使用できないという課題があつた。
中心ではなく、論理回路のような基本的にジツタなどの
少ない回路においてフリツプフロツプのセツトアツプタ
イム，ホールドタイムに対し、プラスαのマージンのみ
を確保する制御方式をとるため、各種伝送装置から波形
整形されたジツタの混入した信号の場合のように信号の
中心、いいかえれば、信号アイパターンの中心位相で論
理を判別することをしないため、伝送路からの信号の論
理判定には使用できないという課題があつた。
本発明のビット同期回路は、一定伝送速度を有するNR
Zデータと、このNRZデータの伝送速度と等化の周波数を
有し位相が独立した基準クロックを入力とし、前記のNR
Zデータの位相を最適位置に遅延させることにより、NRZ
データを前記の基準クロックにて再同期するビット同期
回路におけるものである。
Zデータと、このNRZデータの伝送速度と等化の周波数を
有し位相が独立した基準クロックを入力とし、前記のNR
Zデータの位相を最適位置に遅延させることにより、NRZ
データを前記の基準クロックにて再同期するビット同期
回路におけるものである。
本発明のビット同期回路は、次の構成要件より構成さ
れている。
れている。
少なくとも３以上の奇数ｎ個のＤフリップフロップ
と、前記NRZデータを入力して順次位相を遅延して出力
する当該Ｄフリップフロップの数より１少ないｎ−１個
の縦続接続された遅延素子を備えたデータ位相遅延回
路。このデータ位相遅延回路の各Ｄフリップフロップ
は、第１のＤフリップフロップには第１の遅延素子の入
力を、第２のＤフリップフロップには第１の遅延素子の
出力を、以下第ｎのＤフリップフロップには第ｎ−１の
遅延素子の出力をそれぞれｄ入力として接続し、かつ前
記の基準クロックをクロック入力している。また、縦続
接続された遅延素子は、各遅延素子の遅延量の総和と、
前記NRZデータのジッタ量と、それぞれが前記遅延素子
の遅延量に等しいＤフリップフロップセットアップ時間
及びＤフリップフロップホールド時間と、の総和時間が
前記の基準クロックの周期に等しい関係を有する。
と、前記NRZデータを入力して順次位相を遅延して出力
する当該Ｄフリップフロップの数より１少ないｎ−１個
の縦続接続された遅延素子を備えたデータ位相遅延回
路。このデータ位相遅延回路の各Ｄフリップフロップ
は、第１のＤフリップフロップには第１の遅延素子の入
力を、第２のＤフリップフロップには第１の遅延素子の
出力を、以下第ｎのＤフリップフロップには第ｎ−１の
遅延素子の出力をそれぞれｄ入力として接続し、かつ前
記の基準クロックをクロック入力している。また、縦続
接続された遅延素子は、各遅延素子の遅延量の総和と、
前記NRZデータのジッタ量と、それぞれが前記遅延素子
の遅延量に等しいＤフリップフロップセットアップ時間
及びＤフリップフロップホールド時間と、の総和時間が
前記の基準クロックの周期に等しい関係を有する。
このデータ位相遅延回路により、入力するNRZデータ
を順次遅延させてなおかつ、入力したデータが出力する
までの時間が基準クロックの周期に等しいというもので
ある。
を順次遅延させてなおかつ、入力したデータが出力する
までの時間が基準クロックの周期に等しいというもので
ある。
前記のデータ位相遅延回路の各Ｄフリップフロップの
出力を入力し、第１のＤフリップフロップから第ｎのＤ
フリップフロップまでの縦続関係となるそれぞれ連続す
る２つのＤフリップフロップの出力論理値を比較して、
各々のＤフリップフロップの出力論理値が変化する論理
変化点が唯一検出された場合にのみ当該検出点における
老番側Ｄフリップフロップに対応する位置情報を、異な
る論理変化点を唯一次に検出するまで出力する位相検出
回路。
出力を入力し、第１のＤフリップフロップから第ｎのＤ
フリップフロップまでの縦続関係となるそれぞれ連続す
る２つのＤフリップフロップの出力論理値を比較して、
各々のＤフリップフロップの出力論理値が変化する論理
変化点が唯一検出された場合にのみ当該検出点における
老番側Ｄフリップフロップに対応する位置情報を、異な
る論理変化点を唯一次に検出するまで出力する位相検出
回路。
この位相検出回路は、データ位相遅延回路から出力さ
れる遅延データを、それぞれ隣接するＤフリップフロッ
プ毎に論理値の比較を行い、唯一の論理変化点を検出し
て、この論理変化点のあったＤフリップフロップに関す
る情報を出力する。この出力情報は、次に唯一の論理変
化点を検出するまで保持される。
れる遅延データを、それぞれ隣接するＤフリップフロッ
プ毎に論理値の比較を行い、唯一の論理変化点を検出し
て、この論理変化点のあったＤフリップフロップに関す
る情報を出力する。この出力情報は、次に唯一の論理変
化点を検出するまで保持される。
前記のデータ位相遅延回路の各Ｄフリップフロップの
出力をそれぞれ入力し、前記の位相検出回路が出力する
Ｄフリップフロップの位置情報を選択キー情報として入
力し、当該選択キー情報が示すＤフリップフロップの出
力から縦続接続された遅延素子数の半分の数の遅延素子
により位相がずらされた出力を行うＤフリップフロップ
の出力を選択して出力する選択回路。
出力をそれぞれ入力し、前記の位相検出回路が出力する
Ｄフリップフロップの位置情報を選択キー情報として入
力し、当該選択キー情報が示すＤフリップフロップの出
力から縦続接続された遅延素子数の半分の数の遅延素子
により位相がずらされた出力を行うＤフリップフロップ
の出力を選択して出力する選択回路。
データ位相遅延回路に入力したデータが出力するまで
の時間が基準クロックの周期に等しくなるように遅延素
子の遅延量が選ばれているので、検出した唯一の論理変
化点から設置されている遅延素子数の半分による位相シ
フト位置がデータのほぼ中心になるというものである。
の時間が基準クロックの周期に等しくなるように遅延素
子の遅延量が選ばれているので、検出した唯一の論理変
化点から設置されている遅延素子数の半分による位相シ
フト位置がデータのほぼ中心になるというものである。
本発明においては、データを遅延させ、近接した位相
の論理変化を検出し、唯一つの論理変化に対してのみ、
ｍ＝（ｎ−１）/2個分の値え素子分シフトされた位相
（ほぼ中心位相）を見つける。
の論理変化を検出し、唯一つの論理変化に対してのみ、
ｍ＝（ｎ−１）/2個分の値え素子分シフトされた位相
（ほぼ中心位相）を見つける。
以下、図面に基づき本発明の実施例を詳細に説明す
る。
る。
図は本発明の一実施例を示すブロツク図で、Ｄフリツ
プフロツプの数ｎ＝５での例を示す。
プフロツプの数ｎ＝５での例を示す。
図において、100はデータ位相遅延回路で、NRZデータ
入力から、同じ遅延量を有する遅延素子10,11,12,13が
縦続接続され、また、基準クロツクをクロツク入力とす
るＤフリツプフロツプ20は、NRZデータ入力をＤ入力と
し、同様にＤフリツプフロツプ21は遅延素子10の出力を
Ｄ入力とし、Ｄフリツプフロツプ22は遅延素子11の出力
をＤ入力とし、Ｄフリツプフロツプ23は遅延素子12の出
力をＤ入力とし、Ｄフリツプフロツプ24は遅延素子13の
出力をＤ入力とする５つのデータ位相についてのラツチ
回路を構成している。
入力から、同じ遅延量を有する遅延素子10,11,12,13が
縦続接続され、また、基準クロツクをクロツク入力とす
るＤフリツプフロツプ20は、NRZデータ入力をＤ入力と
し、同様にＤフリツプフロツプ21は遅延素子10の出力を
Ｄ入力とし、Ｄフリツプフロツプ22は遅延素子11の出力
をＤ入力とし、Ｄフリツプフロツプ23は遅延素子12の出
力をＤ入力とし、Ｄフリツプフロツプ24は遅延素子13の
出力をＤ入力とする５つのデータ位相についてのラツチ
回路を構成している。
そして、これら遅延素子10〜13は周期1/f0に対し 1/f0＝TS＋TH＋（ｎ−１）TD＋TJ ただし、TS:Dフリツプフロツプセツトアツプ時間 TH:Dフリツプフロツプホールド時間 n:3以上の奇数 TD:遅延素子の遅延量 TJ:NRZデータジツタ量 TS＝TH,TH＝TD を満足する（ｎ−１）個の縦続接続された遅延素子であ
り、この遅延素子10〜13とＤフリツプフロツプ20〜24と
によつてデータ位相遅延回路100を構成している。
り、この遅延素子10〜13とＤフリツプフロツプ20〜24と
によつてデータ位相遅延回路100を構成している。
上記1/f0の関係式は、ＴS＝ＴH,TH＝ＴDとすることに
より、 1/f0＝（ｎ＋１）ＴD＋ＴJ と置換することができる。従って、データ位相遅延回路
100では、データ周期と遅延素子の関係として、１周期
を遅延素子の遅延量ＴDのｎ＋１倍（ｎは３以上の奇
数）と、NRZデータのジッタ量ＴJの和として表すことが
でき、かつこのような遅延素子10〜13を前提とするこ
と、及びデータの変化点が１タイムスロットの中でほぼ
１つ検出できる条件を有することになる。また更に言い
換えれば、上記の関係式は、データ位相遅延回路100に
おいては遅延素子の遅延量を上述のように選び、入力す
るNRZデータがＤフリップフロップ24より出力するまで
の位相変化が基準クロックの周期に等しくなるように設
定されていることを表している。
より、 1/f0＝（ｎ＋１）ＴD＋ＴJ と置換することができる。従って、データ位相遅延回路
100では、データ周期と遅延素子の関係として、１周期
を遅延素子の遅延量ＴDのｎ＋１倍（ｎは３以上の奇
数）と、NRZデータのジッタ量ＴJの和として表すことが
でき、かつこのような遅延素子10〜13を前提とするこ
と、及びデータの変化点が１タイムスロットの中でほぼ
１つ検出できる条件を有することになる。また更に言い
換えれば、上記の関係式は、データ位相遅延回路100に
おいては遅延素子の遅延量を上述のように選び、入力す
るNRZデータがＤフリップフロップ24より出力するまで
の位相変化が基準クロックの周期に等しくなるように設
定されていることを表している。
200は位相検出回路で、この位相検出回路200は、Ｄフ
リツプフロツプ20のＱ出力とＤフリツプフロツプ21のＱ
出力とを入力とする排他的論理和回路30と、同様にＤフ
リツプフロツプ21のＱ出力とＤフリツプフロツプ22のＱ
出力とを入力とする排他的論理和回路31と、Ｄフリツプ
フロツプ22のＱ出力とＤフリツプフロツプ23のＱ出力と
を入力とする排他的論理和回路32と、Ｄフリツプフロツ
プ23のＱ出力とＤフリツプフロツプ24のＱ出力とを入力
とする排他的論理和回路33と、これら各排他的論理和回
路30〜33の各出力をそれぞれA1〜A4入力とし、デコーダ
40及び選択回路80の各真理値表を示すデコーダ真理値表
及び選択回路真理表である に示すB1〜B4論理として出力するデコーダ40と、このデ
コーダ40のB1出力とデコーダ40のB1出力を１クロツク遅
延させ反転したＤフリツプフロツプ50の▲▼出力の
論理積をとる論理積回路60で構成される微分回路と、同
様にデコーダ40のB2〜B4出力についてＤフリツプフロツ
プ50の▲▼〜▲▼出力とそれに対応する論理積
回路61〜63で構成された微分回路と、この論理積回路60
〜63の出力を入力とする論理和回路64と、デコーダ40の
B1〜B4出力をそれぞれD1〜D4入力とし，論理和回路64の
出力をイネーブル入力とし，基準クロツクをクロツク入
力とし,D1〜D4入力に応じた出力Q1〜Q4を出力するＤフ
リツプフロツプ70で構成される。
リツプフロツプ20のＱ出力とＤフリツプフロツプ21のＱ
出力とを入力とする排他的論理和回路30と、同様にＤフ
リツプフロツプ21のＱ出力とＤフリツプフロツプ22のＱ
出力とを入力とする排他的論理和回路31と、Ｄフリツプ
フロツプ22のＱ出力とＤフリツプフロツプ23のＱ出力と
を入力とする排他的論理和回路32と、Ｄフリツプフロツ
プ23のＱ出力とＤフリツプフロツプ24のＱ出力とを入力
とする排他的論理和回路33と、これら各排他的論理和回
路30〜33の各出力をそれぞれA1〜A4入力とし、デコーダ
40及び選択回路80の各真理値表を示すデコーダ真理値表
及び選択回路真理表である に示すB1〜B4論理として出力するデコーダ40と、このデ
コーダ40のB1出力とデコーダ40のB1出力を１クロツク遅
延させ反転したＤフリツプフロツプ50の▲▼出力の
論理積をとる論理積回路60で構成される微分回路と、同
様にデコーダ40のB2〜B4出力についてＤフリツプフロツ
プ50の▲▼〜▲▼出力とそれに対応する論理積
回路61〜63で構成された微分回路と、この論理積回路60
〜63の出力を入力とする論理和回路64と、デコーダ40の
B1〜B4出力をそれぞれD1〜D4入力とし，論理和回路64の
出力をイネーブル入力とし，基準クロツクをクロツク入
力とし,D1〜D4入力に応じた出力Q1〜Q4を出力するＤフ
リツプフロツプ70で構成される。
そして、データ位相遅延回路100のＤフリツプフロツ
プ20〜24の各出力のうち、Ｄフリツプフロツプ20,Dフリ
ツプフロツプ21とＤフリツプフロツプ21,Dフリツプフロ
ツプ22と……第ｎ−１のＤフリツプフロツプ，第ｎのＤ
フリツプフロツプのｎ−１の組合せの論理比較を行い唯
一つの論理変化点の変化が検出された場合のみ、入力デ
ータの１タイムスロット分の遅延を考慮した上記データ
位相遅延回路100の条件により、データ変化点検出位相
からNRZデータジッタ量ＴJを除き、約1/2タイムスロッ
ト前或いは後の位相である の遅延素子分だけシフトされた位相を検出し新しいラツ
チ位相として保持する位相検出回路200を構成してい
る。
プ20〜24の各出力のうち、Ｄフリツプフロツプ20,Dフリ
ツプフロツプ21とＤフリツプフロツプ21,Dフリツプフロ
ツプ22と……第ｎ−１のＤフリツプフロツプ，第ｎのＤ
フリツプフロツプのｎ−１の組合せの論理比較を行い唯
一つの論理変化点の変化が検出された場合のみ、入力デ
ータの１タイムスロット分の遅延を考慮した上記データ
位相遅延回路100の条件により、データ変化点検出位相
からNRZデータジッタ量ＴJを除き、約1/2タイムスロッ
ト前或いは後の位相である の遅延素子分だけシフトされた位相を検出し新しいラツ
チ位相として保持する位相検出回路200を構成してい
る。
80は選択回路で、この選択回路80はＤフリツプフロツ
プ70のQ1〜Q4出力をそれぞれB1〜B4の選択制御入力と
し、Ｄフリツプフロツプ24のＱ出力をX1の入力、Ｄフリ
ツプフロツプ23のＱ出力をX2の入力、Ｄフリツプフロツ
プ21のＱ出力をX3の入力、Ｄフリツプフロツプ20のＱ出
力をX4の入力とし、Ｄフリツプフロツプ70のQ1〜Q4出力
からの前記選択回路真理値表に応じた選択論理にて、入
力X1〜X4から１つを選択しNRZデータ出力として送出す
る。
プ70のQ1〜Q4出力をそれぞれB1〜B4の選択制御入力と
し、Ｄフリツプフロツプ24のＱ出力をX1の入力、Ｄフリ
ツプフロツプ23のＱ出力をX2の入力、Ｄフリツプフロツ
プ21のＱ出力をX3の入力、Ｄフリツプフロツプ20のＱ出
力をX4の入力とし、Ｄフリツプフロツプ70のQ1〜Q4出力
からの前記選択回路真理値表に応じた選択論理にて、入
力X1〜X4から１つを選択しNRZデータ出力として送出す
る。
そして、この選択回路80は、位相検出回路200からの
選択信号を入力し第１のＤフリツプフロツプ〜第ｎのＤ
フリツプフロツプの出力のうち決定された最適出力を選
択し出力するように構成されている。
選択信号を入力し第１のＤフリツプフロツプ〜第ｎのＤ
フリツプフロツプの出力のうち決定された最適出力を選
択し出力するように構成されている。
つぎにこの図に示す実施例の動作を説明する。
位相制御方法としては、排他的論理和回路30〜33の出
力状態のうち、唯一つの論理変化が発生した場合、位相
ずれが生じたとして、新しいラッチ位相として、唯一の
論理変化点を基準とすれば、その位置からデータ位相遅
延回路に設備されている遅延素子数の半分の遅延素子に
より位相シフトされた位置が新しい位相にもとづくデー
タのほぼ中心点とみなせるので、ｍ＝２だけずらした点
のデータへラッチ位相を変更する。そして、論理変化が
ない場合あるいは複数の変化点がある場合には、まつた
く正常であるか、間欠ジツタの発生として選択位相を保
持する。
力状態のうち、唯一つの論理変化が発生した場合、位相
ずれが生じたとして、新しいラッチ位相として、唯一の
論理変化点を基準とすれば、その位置からデータ位相遅
延回路に設備されている遅延素子数の半分の遅延素子に
より位相シフトされた位置が新しい位相にもとづくデー
タのほぼ中心点とみなせるので、ｍ＝２だけずらした点
のデータへラッチ位相を変更する。そして、論理変化が
ない場合あるいは複数の変化点がある場合には、まつた
く正常であるか、間欠ジツタの発生として選択位相を保
持する。
ここで、位相が変化する場合の回路の動作について説
明する。
明する。
まず、過去にＤフリツプフロツプ20とＤフリツプフロ
ツプ21との間で論理変化があつた場合、Ｄフリツプフロ
ツプ70はQ1出力のみが「１」で保持されており、これに
より論理変化点からｍ＝２のみ遅延されたＤフリツプフ
ロツプ23の出力が選択回路80で選ばれ出力されている。
ツプ21との間で論理変化があつた場合、Ｄフリツプフロ
ツプ70はQ1出力のみが「１」で保持されており、これに
より論理変化点からｍ＝２のみ遅延されたＤフリツプフ
ロツプ23の出力が選択回路80で選ばれ出力されている。
このとき、次の基準クロツクのタイミングにおいて、
Ｄフリツプフロツプ21とＤフリツプフロツプ22の各々の
Ｑ出力を入力とする排他的論理和回路31が「１」となつ
たとする。すると、Ｄフリツプフロツプ50の▲▼出
力と論理積回路61とから構成される微分出力が「１」と
なり、論理和回路64を通してＤフリツプフロツプ70のイ
ネーブル入力に入力される。そして、このイネーブル入
力によりＤフリツプフロツプ70では、次の基準クロツク
の立上りタイミングにて排他的論理和回路30〜33までの
出力論理をラツチする。このとき、排他的論理和回路31
のみ「１」であるからデコーダ40ではB2出力のみ「１」
で,B1,B3,B4出力が「０」としてデコードし、ｍ＝２位
相の異なるＤフリツプフロツプ24のＱ出力を選択するよ
う選択回路80に対しQ1〜Q4出力を「0100」と指定し出力
し、この選択回路80ではＤフリツプフロツプ24のＱ出力
を選択し出力する。
Ｄフリツプフロツプ21とＤフリツプフロツプ22の各々の
Ｑ出力を入力とする排他的論理和回路31が「１」となつ
たとする。すると、Ｄフリツプフロツプ50の▲▼出
力と論理積回路61とから構成される微分出力が「１」と
なり、論理和回路64を通してＤフリツプフロツプ70のイ
ネーブル入力に入力される。そして、このイネーブル入
力によりＤフリツプフロツプ70では、次の基準クロツク
の立上りタイミングにて排他的論理和回路30〜33までの
出力論理をラツチする。このとき、排他的論理和回路31
のみ「１」であるからデコーダ40ではB2出力のみ「１」
で,B1,B3,B4出力が「０」としてデコードし、ｍ＝２位
相の異なるＤフリツプフロツプ24のＱ出力を選択するよ
う選択回路80に対しQ1〜Q4出力を「0100」と指定し出力
し、この選択回路80ではＤフリツプフロツプ24のＱ出力
を選択し出力する。
そして、その次の基準クロツクの立上りタイミングに
て論理変化点が同じであつた場合には、論理積回路61の
出力は「０」であり、イネーブルが入力されないためＤ
フリツプフロツプ70の出力は変化しない。
て論理変化点が同じであつた場合には、論理積回路61の
出力は「０」であり、イネーブルが入力されないためＤ
フリツプフロツプ70の出力は変化しない。
また、排他的論理和回路30〜33で論理変化がなく、す
べて出力が「０」の場合も同様にイネーブルが入力され
ないため、Ｄフリツプフロツプ70の出力は変化しない。
これと同様に、排他的論理和回路30〜33のうち少くとも
２つ以上に「１」が発生した場合（論理変化点が複数個
あつた場合）もデコーダ40の出力がオール「０」である
ため、Ｄフリツプフロツプ70は、新しい状態をラツチせ
ず、以前の状態を保持する。
べて出力が「０」の場合も同様にイネーブルが入力され
ないため、Ｄフリツプフロツプ70の出力は変化しない。
これと同様に、排他的論理和回路30〜33のうち少くとも
２つ以上に「１」が発生した場合（論理変化点が複数個
あつた場合）もデコーダ40の出力がオール「０」である
ため、Ｄフリツプフロツプ70は、新しい状態をラツチせ
ず、以前の状態を保持する。
以上説明したように本発明は、データを遅延させ、近
接した位相の論理変化を検出し、唯一つの論理変化に対
してのみ、ｍ＝（ｎ−１）/2個分の遅延素子数分シフト
された位相（ほぼ中心位相）を見つけることにより、ジ
ツタの多いデータ入力に対するビツト同期回路を実現す
ることができる効果がある。
接した位相の論理変化を検出し、唯一つの論理変化に対
してのみ、ｍ＝（ｎ−１）/2個分の遅延素子数分シフト
された位相（ほぼ中心位相）を見つけることにより、ジ
ツタの多いデータ入力に対するビツト同期回路を実現す
ることができる効果がある。
図は本発明の一実施例を示すブロツク図である。 10〜13……遅延素子、20〜24……Ｄフリツプフロツプ、
30〜33……排他的論理和回路、40……デコーダ、50……
Ｄフリツプフロツプ、60〜63……論理積回路、64……論
理和回路、70……Ｄフリツプフロツプ、80……選択回
路、100……データ位相遅延回路、200……位相検出回
路。
30〜33……排他的論理和回路、40……デコーダ、50……
Ｄフリツプフロツプ、60〜63……論理積回路、64……論
理和回路、70……Ｄフリツプフロツプ、80……選択回
路、100……データ位相遅延回路、200……位相検出回
路。
Claims (1)
- 【請求項１】一定伝送速度を有するNRZデータと、このN
RZデータの伝送速度と等化の周波数を有し位相が独立し
た基準クロックを入力とし、前記NRZデータの位相を最
適位置に遅延させることにより、前記NRZデータを前記
基準クロックにて再同期するビット同期回路において、 少なくとも３以上の奇数ｎ個のＤフリップフロップと、
前記NRZデータを入力して順次位相を遅延して出力する
当該Ｄフリップフロップの数より１少ないｎ−１個の縦
続接続された遅延素子を備え、 前記各Ｄフリップフロップは、第１のＤフリップフロッ
プには第１の遅延素子の入力を、第２のＤフリップフロ
ップには第１の遅延素子の出力を、以下第ｎのＤフリッ
プフロップには第ｎ−１の遅延素子の出力をそれぞれＤ
入力として接続し、かつ前記基準クロックをクロック入
力し、 前記縦続接続された遅延素子は、各遅延素子の遅延量の
総和と、前記NRZデータのジッタ量と、それぞれが前記
遅延素子の遅延量に等しいＤフリップフロップセットア
ップ時間及びＤフリップフロップホールド時間と、の総
和時間が前記基準クロックの周期に等しい関数を有する
データ位相遅延回路と、 前記データ位相遅延回路の前記各Ｄフリップフロップの
出力を入力し、前記第１のＤフリップフロップから前記
第ｎのＤフリップフロップまでの縦続関係となるそれぞ
れ連続する２つのＤフリップフロップの出力論理値を比
較して、各々のＤフリップフロップの出力論理値が変化
する論理変化点が唯一検出された場合にのみ当該検出点
における老番側Ｄフリップフロップに対応する位置情報
を、異なる論理変化点を唯一次に検出するまで出力する
位相検出回路と、 前記データ位相遅延回路の前記各Ｄフリップフロップの
出力をそれぞれ入力し、前記位相検出回路が出力するＤ
フリップフロップの位置情報を選択キー情報として入力
し、当該選択キー情報が示すＤフリップフロップの出力
から前記縦続接続された遅延素子数の半分の数の遅延素
子により位相がずらされた出力を行うＤフリップフロッ
プの出力を選択して出力する選択回路と、 を有することを特徴とするビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25236789A JP2536185B2 (ja) | 1989-09-29 | 1989-09-29 | ビツト同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25236789A JP2536185B2 (ja) | 1989-09-29 | 1989-09-29 | ビツト同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03117129A JPH03117129A (ja) | 1991-05-17 |
| JP2536185B2 true JP2536185B2 (ja) | 1996-09-18 |
Family
ID=17236314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25236789A Expired - Lifetime JP2536185B2 (ja) | 1989-09-29 | 1989-09-29 | ビツト同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536185B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3371831B2 (ja) | 1998-12-07 | 2003-01-27 | 日本電気株式会社 | ビット同期方法及びその装置 |
-
1989
- 1989-09-29 JP JP25236789A patent/JP2536185B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03117129A (ja) | 1991-05-17 |
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