JP3495311B2 - クロック制御回路 - Google Patents
クロック制御回路Info
- Publication number
- JP3495311B2 JP3495311B2 JP2000083579A JP2000083579A JP3495311B2 JP 3495311 B2 JP3495311 B2 JP 3495311B2 JP 2000083579 A JP2000083579 A JP 2000083579A JP 2000083579 A JP2000083579 A JP 2000083579A JP 3495311 B2 JP3495311 B2 JP 3495311B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- phase
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal
Description
【０００１】
【発明の属する技術分野】本発明は、クロック制御技術
に関し、特に、逓倍用インターポレータを備えたクロッ
ク制御回路に関する。
に関し、特に、逓倍用インターポレータを備えたクロッ
ク制御回路に関する。
【０００２】
【従来の技術】近時、１チップに集積化可能な回路規模
の増大、及び動作周波数の上昇に伴い、クロックの供給
を受けて動作する同期回路を含む半導体集積回路におい
て、チップ外部とチップ内部のクロックの位相、及び周
波数を制御するためのクロック制御回路が設けられてい
る。
の増大、及び動作周波数の上昇に伴い、クロックの供給
を受けて動作する同期回路を含む半導体集積回路におい
て、チップ外部とチップ内部のクロックの位相、及び周
波数を制御するためのクロック制御回路が設けられてい
る。
【０００３】この種のクロック制御回路としては、従来
より、ＰＬＬ（Phase Locked Loop：位相同期ルー
プ）回路やＤＬＬ（Delay Locked Loop：遅延同期ル
ープ）回路が用いられている。またシステムＬＳＩ
（「システム・オン・シリコン」ともいう）等のシステ
ム規模の回路を１チップに搭載した半導体集積回路にお
いては、例えばチップ内のマクロブロック毎に、位相、
及び周波数制御用のクロック制御回路を配設することも
必要となるに至っている。
より、ＰＬＬ（Phase Locked Loop：位相同期ルー
プ）回路やＤＬＬ（Delay Locked Loop：遅延同期ル
ープ）回路が用いられている。またシステムＬＳＩ
（「システム・オン・シリコン」ともいう）等のシステ
ム規模の回路を１チップに搭載した半導体集積回路にお
いては、例えばチップ内のマクロブロック毎に、位相、
及び周波数制御用のクロック制御回路を配設することも
必要となるに至っている。
【０００４】このように、従来のクロック制御回路とし
ては、ＰＬＬ（位相同期ループ）回路もしくはＤＬＬ
（遅延同期ループ）回路が用いられているほか、さら
に、ＰＬＬ、ＤＬＬと、インターポレータ（内分回路）
とを組み合わせたものも知られている。
ては、ＰＬＬ（位相同期ループ）回路もしくはＤＬＬ
（遅延同期ループ）回路が用いられているほか、さら
に、ＰＬＬ、ＤＬＬと、インターポレータ（内分回路）
とを組み合わせたものも知られている。
【０００５】図２５は、文献1（ISSC 1993 p.p 160
−161 Mark Horowitz et al．，"PLL Design for 500M
Hz Interface"）に記載されているＰＬＬとインターポ
レータとの組み合わせからなるクロック制御回路の構成
を示す図である。図２５を参照すると、ＰＬＬ回路５０
において、入力クロックにそれぞれ位相同期した多相ク
ロック信号Ｐ０〜Ｐnを出力し、多相クロック信号Ｐ０
〜Ｐｎはスイッチ（セレクタ）２０Ａに入力され、スイ
ッチ２０Ａで選択された隣り合う二つの信号（偶位相
（even phase）と奇位相（odd phase））がインター
ポレータ（phase interpolator）３０Ａに入力され、
インターポレータ３０Ａにおいて、二つの入力信号の位
相を内分した出力信号が出力される。インターポレータ
３０Ａに入力する信号対を選択するスイッチ２０Ａは、
偶位相（even phase）セレクタと、位相セレクタに選
択制御信号を供給するシフトレジスタと、奇位相（odd
phase）セレクタと位相セレクタに選択制御信号を供給
するシフトレジスタから構成されている。
−161 Mark Horowitz et al．，"PLL Design for 500M
Hz Interface"）に記載されているＰＬＬとインターポ
レータとの組み合わせからなるクロック制御回路の構成
を示す図である。図２５を参照すると、ＰＬＬ回路５０
において、入力クロックにそれぞれ位相同期した多相ク
ロック信号Ｐ０〜Ｐnを出力し、多相クロック信号Ｐ０
〜Ｐｎはスイッチ（セレクタ）２０Ａに入力され、スイ
ッチ２０Ａで選択された隣り合う二つの信号（偶位相
（even phase）と奇位相（odd phase））がインター
ポレータ（phase interpolator）３０Ａに入力され、
インターポレータ３０Ａにおいて、二つの入力信号の位
相を内分した出力信号が出力される。インターポレータ
３０Ａに入力する信号対を選択するスイッチ２０Ａは、
偶位相（even phase）セレクタと、位相セレクタに選
択制御信号を供給するシフトレジスタと、奇位相（odd
phase）セレクタと位相セレクタに選択制御信号を供給
するシフトレジスタから構成されている。
【０００６】上記文献１に記載されている構成におい
て、インターポレータ３０Ａは、二つの入力を受ける差
動回路からなるアナログ構成よりなり、制御回路４０Ａ
は、どちらの入力の位相が早いか監視し、アップダウン
カウンタ（不図示）にカウント信号を出力するＦＳＭ
（有限状態マシン）回路と、アップダウンカウンタの出
力をアナログ信号に変換するＤＡ変換器（不図示）と、
を備え、ＤＡ変換器からインターポレータ３０Ａに偶数
（ｅｖｅｎ）／奇数（ｏｄｄ）位相に対する電流を供給
する構成とされている。ＰＬＬ回路５０は、位相比較回
路、ループフィルタ、ループフィルタの電圧を制御電圧
として入力する電圧制御発振器、電圧制御発振器の出力
を分周し位相比較回路に帰還入力する分周器からなる。
て、インターポレータ３０Ａは、二つの入力を受ける差
動回路からなるアナログ構成よりなり、制御回路４０Ａ
は、どちらの入力の位相が早いか監視し、アップダウン
カウンタ（不図示）にカウント信号を出力するＦＳＭ
（有限状態マシン）回路と、アップダウンカウンタの出
力をアナログ信号に変換するＤＡ変換器（不図示）と、
を備え、ＤＡ変換器からインターポレータ３０Ａに偶数
（ｅｖｅｎ）／奇数（ｏｄｄ）位相に対する電流を供給
する構成とされている。ＰＬＬ回路５０は、位相比較回
路、ループフィルタ、ループフィルタの電圧を制御電圧
として入力する電圧制御発振器、電圧制御発振器の出力
を分周し位相比較回路に帰還入力する分周器からなる。
【０００７】図２６は、文献２（ISSCC 1997 p.p 33
2−333 S．Sidiropoulos and MarkHorowitz et a
l．，"A semi−digital delay locked loop with unli
mited phase shift capability and 0.08-400MHz oper
ating range"）に記載されているＤＬＬ（遅延同期ルー
プ）とインターポレータとの組み合わせからなるクロッ
ク制御回路の構成の一例を示す図である。図２６を参照
すると、ＤＬＬ回路６０において、入力クロックに同期
した多相クロック信号Ｐ０〜Ｐｎを出力し、多相クロッ
ク信号Ｐ０〜Ｐｎはスイッチ２０Ｂに入力され、隣り合
う二つの信号がインターポレータ３０Ｂに入力され、位
相を内分した信号が出力ＯＵＴから出力される。制御回
路４０Ｂは、出力ＯＵＴと基準クロックとの位相差検出
結果に基づき、インターポレータ３０Ｂの内分比を可変
制御するとともにスイッチ２０Ｂの切り替えを制御す
る。このインターポレータ３０Ｂもアナログ回路で構成
されている。
2−333 S．Sidiropoulos and MarkHorowitz et a
l．，"A semi−digital delay locked loop with unli
mited phase shift capability and 0.08-400MHz oper
ating range"）に記載されているＤＬＬ（遅延同期ルー
プ）とインターポレータとの組み合わせからなるクロッ
ク制御回路の構成の一例を示す図である。図２６を参照
すると、ＤＬＬ回路６０において、入力クロックに同期
した多相クロック信号Ｐ０〜Ｐｎを出力し、多相クロッ
ク信号Ｐ０〜Ｐｎはスイッチ２０Ｂに入力され、隣り合
う二つの信号がインターポレータ３０Ｂに入力され、位
相を内分した信号が出力ＯＵＴから出力される。制御回
路４０Ｂは、出力ＯＵＴと基準クロックとの位相差検出
結果に基づき、インターポレータ３０Ｂの内分比を可変
制御するとともにスイッチ２０Ｂの切り替えを制御す
る。このインターポレータ３０Ｂもアナログ回路で構成
されている。
【０００８】図２７は、文献３（ISSCC 1997 p.p 23
8−239 Alan Fiedler，"A 1．0625GHz Tranceiver w
ith 2x−Oversampling and Transmit Siginal Preempha
sis"）に記載された構成を示す図である。クロックを入
力とする多相クロック位相調整用の電圧制御発振器（Ｖ
ＣＯ）７０と制御回路４０Ｃとを備え、ＶＣＯ７０の出
力から多相クロックＱ０〜Ｑｎを出力している。
8−239 Alan Fiedler，"A 1．0625GHz Tranceiver w
ith 2x−Oversampling and Transmit Siginal Preempha
sis"）に記載された構成を示す図である。クロックを入
力とする多相クロック位相調整用の電圧制御発振器（Ｖ
ＣＯ）７０と制御回路４０Ｃとを備え、ＶＣＯ７０の出
力から多相クロックＱ０〜Ｑｎを出力している。
【０００９】
【発明が解決しようとする課題】しかしながら、上記し
た従来のクロック制御回路は、下記記載の問題点を有し
ている。
た従来のクロック制御回路は、下記記載の問題点を有し
ている。
【００１０】図２５等に示したＰＬＬ回路を用いた構成
においては、位相調整に長時間を要するとともに、帰還
系のループによるジッタが存在し、該ジッタにより、及
びロックが外れたとき等に、位相が大きくずれる、とい
う問題点を有している。また図２５及び図２７等に示し
た構成においては、ＶＣＯの中心周波数変動等により位
相誤差等が生じる。
においては、位相調整に長時間を要するとともに、帰還
系のループによるジッタが存在し、該ジッタにより、及
びロックが外れたとき等に、位相が大きくずれる、とい
う問題点を有している。また図２５及び図２７等に示し
た構成においては、ＶＣＯの中心周波数変動等により位
相誤差等が生じる。
【００１１】そして、図２６等に示したＤＬＬ回路を用
いた構成においては、多相クロックの最終位相の信号に
おいて位相が大きくずれる場合がある他、ループジッタ
も存在する、という問題点を有している。
いた構成においては、多相クロックの最終位相の信号に
おいて位相が大きくずれる場合がある他、ループジッタ
も存在する、という問題点を有している。
【００１２】図１３（ｂ）に示すように、ＤＬＬ等で
は、入力クロックのジッタ（ジッタ−ｄｔによりクロッ
クの周期はＴ−ｄｔ）は、出力クロック（図１３では４
逓倍クロック）の最後のクロックに現れ（４逓倍クロッ
クの４発目のクロックのサイクルは、Ｔ／４−ｄｔとな
る）、このため、ジッタの影響が大となる。
は、入力クロックのジッタ（ジッタ−ｄｔによりクロッ
クの周期はＴ−ｄｔ）は、出力クロック（図１３では４
逓倍クロック）の最後のクロックに現れ（４逓倍クロッ
クの４発目のクロックのサイクルは、Ｔ／４−ｄｔとな
る）、このため、ジッタの影響が大となる。
【００１３】 したがって、本発明は、上記問題点に鑑
みてなされたものであって、その目的は、ＰＬＬ回路を
用いた場合に生じる中心周波数変動、及び、帰還ループ
によるジッタ等を無くし、位相誤差を特段に低減するク
ロック制御回路及び半導体集積回路装置を提供すること
にある。
みてなされたものであって、その目的は、ＰＬＬ回路を
用いた場合に生じる中心周波数変動、及び、帰還ループ
によるジッタ等を無くし、位相誤差を特段に低減するク
ロック制御回路及び半導体集積回路装置を提供すること
にある。
【００１４】 本発明の他の目的は、即時に多相クロッ
クを生成可能とするクロック制御回路を提供することに
ある。これ以外の本発明の目的、特徴、利点等は、以下
の実施の形態の記載等から当業者には直ちに明らかとさ
れるであろう。
クを生成可能とするクロック制御回路を提供することに
ある。これ以外の本発明の目的、特徴、利点等は、以下
の実施の形態の記載等から当業者には直ちに明らかとさ
れるであろう。
【００１５】
【課題を解決するための手段】前記目的を達成する本発
明は、二つの信号間の位相を内分した信号を出力する回
路を複数含み、入力クロックを入力し該入力クロックを
逓倍してなる位相の異なる複数のクロックを出力する逓
倍用インターポレータと、前記逓倍用インターポレータ
の複数のクロック出力を入力とし二つを切り替え出力す
るスイッチと、前記スイッチの二つ出力を入力としこれ
らの位相を内分した信号を出力する位相調整用インター
ポレータと、前記スイッチの切り替え及び前記位相調整
用インターポレータの内分比を可変制御する制御回路
と、を備える。
明は、二つの信号間の位相を内分した信号を出力する回
路を複数含み、入力クロックを入力し該入力クロックを
逓倍してなる位相の異なる複数のクロックを出力する逓
倍用インターポレータと、前記逓倍用インターポレータ
の複数のクロック出力を入力とし二つを切り替え出力す
るスイッチと、前記スイッチの二つ出力を入力としこれ
らの位相を内分した信号を出力する位相調整用インター
ポレータと、前記スイッチの切り替え及び前記位相調整
用インターポレータの内分比を可変制御する制御回路
と、を備える。
【００１６】本発明は、二つの信号間の位相差を内分し
た信号を出力する回路を複数含み、入力クロックを逓倍
してなる多相クロックを生成して出力する逓倍用インタ
ーポレータと、前記逓倍用インターポレータから出力さ
れる多相クロックを入力としそのうちの二つを出力する
スイッチと、前記スイッチの二つの出力を入力としこれ
ら二つの出力の位相を内分した信号を出力する位相調整
用インターポレータと、前記スイッチの切り替え、及
び、前記位相調整用インターポレータの内分比を可変制
御する制御回路と、を備える。本発明は、好ましくは、
入力クロックから、多相クロックを生成して出力する
か、もしくは逓倍してなる多相クロックを生成して出力
する多相クロック生成回路と、前記多相クロック生成回
路から出力される多相クロックを入力としクロック対を
選択して出力する第１、第２のスイッチと、前記第１の
スイッチから出力されるクロック対を入力とし該クロッ
ク対間の位相差を内分して位相調整したクロック信号を
出力する第１のインターポレータと、前記第２のスイッ
チから出力されるクロック対を入力とし該クロック対間
の位相差を内分して位相調整したクロック信号を出力す
る第２のインターポレータと、前記第１のインターポレ
ータの出力と前記入力クロックとの位相差を検出する位
相比較回路と、前記位相比較回路から出力される位相比
較結果信号を平滑化するフィルタと、前記フィルタから
出力される位相比較結果信号に基づきカウントアップ及
びカウントダウンを行う第１のカウンタと、オフセット
値が設定され、前記フィルタから出力される位相比較結
果信号に基づき、カウントアップ及びカウントダウンを
行う第２のカウンタと、を備え、前記第１のカウンタの
出力に基づき、前記第１のインターポレータの内分比の
設定、及び、前記第１のスイッチにおけるクロック出力
の切り替えを行い、前記第２のカウンタの出力に基づ
き、前記第２のインターポレータの内分比の設定、及
び、前記第２のスイッチにおけるクロック出力の切り替
えを行う。
た信号を出力する回路を複数含み、入力クロックを逓倍
してなる多相クロックを生成して出力する逓倍用インタ
ーポレータと、前記逓倍用インターポレータから出力さ
れる多相クロックを入力としそのうちの二つを出力する
スイッチと、前記スイッチの二つの出力を入力としこれ
ら二つの出力の位相を内分した信号を出力する位相調整
用インターポレータと、前記スイッチの切り替え、及
び、前記位相調整用インターポレータの内分比を可変制
御する制御回路と、を備える。本発明は、好ましくは、
入力クロックから、多相クロックを生成して出力する
か、もしくは逓倍してなる多相クロックを生成して出力
する多相クロック生成回路と、前記多相クロック生成回
路から出力される多相クロックを入力としクロック対を
選択して出力する第１、第２のスイッチと、前記第１の
スイッチから出力されるクロック対を入力とし該クロッ
ク対間の位相差を内分して位相調整したクロック信号を
出力する第１のインターポレータと、前記第２のスイッ
チから出力されるクロック対を入力とし該クロック対間
の位相差を内分して位相調整したクロック信号を出力す
る第２のインターポレータと、前記第１のインターポレ
ータの出力と前記入力クロックとの位相差を検出する位
相比較回路と、前記位相比較回路から出力される位相比
較結果信号を平滑化するフィルタと、前記フィルタから
出力される位相比較結果信号に基づきカウントアップ及
びカウントダウンを行う第１のカウンタと、オフセット
値が設定され、前記フィルタから出力される位相比較結
果信号に基づき、カウントアップ及びカウントダウンを
行う第２のカウンタと、を備え、前記第１のカウンタの
出力に基づき、前記第１のインターポレータの内分比の
設定、及び、前記第１のスイッチにおけるクロック出力
の切り替えを行い、前記第２のカウンタの出力に基づ
き、前記第２のインターポレータの内分比の設定、及
び、前記第２のスイッチにおけるクロック出力の切り替
えを行う。
【００１７】 本発明によれば、入力クロックを逓倍し
てなる多相クロックを逓倍用インターポレータで生成す
ることで、逓倍クロック当たりのジッタを低減し、前記
逓倍用インターポレータから出力される多相クロックの
うちの二つをスイッチで選択して、位相調整用インター
ポレータに供給し、所定の基準クロックと前記位相調整
用インターポレータの出力クロックとの位相比較結果に
基づき、前記位相調整用のインターポレータの内分比を
可変制御するようにしたものである。
てなる多相クロックを逓倍用インターポレータで生成す
ることで、逓倍クロック当たりのジッタを低減し、前記
逓倍用インターポレータから出力される多相クロックの
うちの二つをスイッチで選択して、位相調整用インター
ポレータに供給し、所定の基準クロックと前記位相調整
用インターポレータの出力クロックとの位相比較結果に
基づき、前記位相調整用のインターポレータの内分比を
可変制御するようにしたものである。
【００１８】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明のクロック制御回路は、その好ましい一参
考形態において、図１を参照すると、二つの信号間の位
相差を内分した信号を出力する回路を複数含み、入力ク
ロック（１）を逓倍してなる多相クロック（Ｐ０〜Ｐ
ｎ）を生成出力する逓倍用インターポレータ（１０）
と、逓倍用インターポレータ（１０）から出力される多
相クロック（Ｐ０〜Ｐｎ）を入力とし、これらの隣り合
う二つを出力するスイッチ（２０）と、スイッチ（２
０）の二つの出力を入力とし、これら二つの入力の位相
を内分した信号を出力端子（ＯＵＴ）から出力する位相
調整用のインターポレータ（３０；「微調整用インター
ポレータ」ともいう）と、スイッチ（２０）の切り替え
とインターポレータ（３０）の内分比を可変制御する制
御回路（４０）と、を備える。
する。本発明のクロック制御回路は、その好ましい一参
考形態において、図１を参照すると、二つの信号間の位
相差を内分した信号を出力する回路を複数含み、入力ク
ロック（１）を逓倍してなる多相クロック（Ｐ０〜Ｐ
ｎ）を生成出力する逓倍用インターポレータ（１０）
と、逓倍用インターポレータ（１０）から出力される多
相クロック（Ｐ０〜Ｐｎ）を入力とし、これらの隣り合
う二つを出力するスイッチ（２０）と、スイッチ（２
０）の二つの出力を入力とし、これら二つの入力の位相
を内分した信号を出力端子（ＯＵＴ）から出力する位相
調整用のインターポレータ（３０；「微調整用インター
ポレータ」ともいう）と、スイッチ（２０）の切り替え
とインターポレータ（３０）の内分比を可変制御する制
御回路（４０）と、を備える。
【００１９】 本発明のクロック制御回路は、別の参考
形態として、逓倍用インターポレータから出力される多
相クロック（Ｐ０〜Ｐｎ）から、複数のインターポレー
タを用いて多相クロックを出力する構成としてもよい。
より詳細には、図２を参照すると、入力クロックを逓倍
してなる多相クロック（Ｐ０〜Ｐｎ）を出力する逓倍用
インターポレータ（１０）と、逓倍用インターポレータ
（１０）の多相クロック出力を入力とし二つの組み合わ
せを出力するスイッチ（２０′）と、スイッチ（２
０′）の複数の出力のうち二つの出力をそれぞれ入力と
し、これら二つの出力の位相を内分した出力信号（Ｑ０
〜Ｑｎ）を出力する微調用（位相調整用）のインターポ
レータ（３０0〜３０n）と、スイッチ（２０′）の切り
替えと位相調整用のインターポレータ（３０0〜３０n）
との内分比を可変制御する制御回路（４０′）と、を備
える。
形態として、逓倍用インターポレータから出力される多
相クロック（Ｐ０〜Ｐｎ）から、複数のインターポレー
タを用いて多相クロックを出力する構成としてもよい。
より詳細には、図２を参照すると、入力クロックを逓倍
してなる多相クロック（Ｐ０〜Ｐｎ）を出力する逓倍用
インターポレータ（１０）と、逓倍用インターポレータ
（１０）の多相クロック出力を入力とし二つの組み合わ
せを出力するスイッチ（２０′）と、スイッチ（２
０′）の複数の出力のうち二つの出力をそれぞれ入力と
し、これら二つの出力の位相を内分した出力信号（Ｑ０
〜Ｑｎ）を出力する微調用（位相調整用）のインターポ
レータ（３０0〜３０n）と、スイッチ（２０′）の切り
替えと位相調整用のインターポレータ（３０0〜３０n）
との内分比を可変制御する制御回路（４０′）と、を備
える。
【００２０】 本発明の一実施の形態において、逓倍用
インターポレータは、図５を参照すると、入力クロック
を分周して多相クロックを生成する分周器（２）と、入
力クロックの周期を検知する周期検知回路（６）と、分
周器（２）のクロック出力を入力とし前記クロックを逓
倍した多相クロックを生成する多相クロック逓倍回路
（５）と、を備え、前記多相クロック逓倍回路が、二つ
の入力のタイミング差を分割した信号を出力する複数の
タイミング差分割回路（４ａ）と、二つのタイミング差
分割回路の出力を多重する複数の多重化回路（４ｂ）と
を備え、前記複数のタイミング差分割回路は、同一相の
クロックを入力とするタイミング差分割回路と、相隣る
相の二つのクロックを入力とするタイミング差分割回路
を備えている。本発明の一実施の形態において、図１５
を参照すると、入力クロックを分周して互いに位相の異
なる複数相のクロックを生成出力する分周器（図５の
２）と、二つの信号間の位相差を内分した信号を出力す
る回路を複数含み、前記分周器から出力される複数相
（ｎ相）のクロックを入力とし、前記クロックを逓倍し
た多相クロックを生成する多相クロック逓倍回路とを備
えた多相クロック生成回路（１１０）と、前記多相クロ
ック生成回路から出力される多相クロックを入力としク
ロック対を選択して出力する第１、第２のスイッチ（１
２０、１２１）と、前記第１のスイッチから出力される
クロック対を入力とし該クロック対間の位相差を内分し
て位相調整したクロック信号を出力する第１のインター
ポレータ（１３０）と、前記第２のスイッチから出力さ
れるクロック対を入力とし該クロック対間の位相差を内
分して位相調整したクロック信号を出力する第２のイン
ターポレータ（１３１）と、前記第１のインターポレー
タの出力と前記入力クロックとの位相差を検出する位相
比較回路（１５０）と、前記位相比較回路から出力され
る位相比較結果信号を平滑化するフィルタ（１６０）
と、前記フィルタから出力される位相比較結果信号に基
づきカウントアップ及びカウントダウンを行う第１のカ
ウンタ（１７０）と、オフセット値が設定され、前記フ
ィルタから出力される位相比較結果信号に基づき、カウ
ントアップ及びカウントダウンを行う第２のカウンタ
（１７１）と、を備え、前記第１のカウンタ（１７０）
の出力に基づき、前記第１のインターポレータ（１３
０）の内分比の設定、及び、前記第１のスイッチ（１２
０）におけるクロック出力の切り替えを行い、前記第２
のカウンタ（１７１）の出力に基づき、前記第２のイン
ターポレータ（１３１）の内分比の設定、及び、前記第
２のスイッチ（１２１）におけるクロック出力の切り替
えが行われる。
インターポレータは、図５を参照すると、入力クロック
を分周して多相クロックを生成する分周器（２）と、入
力クロックの周期を検知する周期検知回路（６）と、分
周器（２）のクロック出力を入力とし前記クロックを逓
倍した多相クロックを生成する多相クロック逓倍回路
（５）と、を備え、前記多相クロック逓倍回路が、二つ
の入力のタイミング差を分割した信号を出力する複数の
タイミング差分割回路（４ａ）と、二つのタイミング差
分割回路の出力を多重する複数の多重化回路（４ｂ）と
を備え、前記複数のタイミング差分割回路は、同一相の
クロックを入力とするタイミング差分割回路と、相隣る
相の二つのクロックを入力とするタイミング差分割回路
を備えている。本発明の一実施の形態において、図１５
を参照すると、入力クロックを分周して互いに位相の異
なる複数相のクロックを生成出力する分周器（図５の
２）と、二つの信号間の位相差を内分した信号を出力す
る回路を複数含み、前記分周器から出力される複数相
（ｎ相）のクロックを入力とし、前記クロックを逓倍し
た多相クロックを生成する多相クロック逓倍回路とを備
えた多相クロック生成回路（１１０）と、前記多相クロ
ック生成回路から出力される多相クロックを入力としク
ロック対を選択して出力する第１、第２のスイッチ（１
２０、１２１）と、前記第１のスイッチから出力される
クロック対を入力とし該クロック対間の位相差を内分し
て位相調整したクロック信号を出力する第１のインター
ポレータ（１３０）と、前記第２のスイッチから出力さ
れるクロック対を入力とし該クロック対間の位相差を内
分して位相調整したクロック信号を出力する第２のイン
ターポレータ（１３１）と、前記第１のインターポレー
タの出力と前記入力クロックとの位相差を検出する位相
比較回路（１５０）と、前記位相比較回路から出力され
る位相比較結果信号を平滑化するフィルタ（１６０）
と、前記フィルタから出力される位相比較結果信号に基
づきカウントアップ及びカウントダウンを行う第１のカ
ウンタ（１７０）と、オフセット値が設定され、前記フ
ィルタから出力される位相比較結果信号に基づき、カウ
ントアップ及びカウントダウンを行う第２のカウンタ
（１７１）と、を備え、前記第１のカウンタ（１７０）
の出力に基づき、前記第１のインターポレータ（１３
０）の内分比の設定、及び、前記第１のスイッチ（１２
０）におけるクロック出力の切り替えを行い、前記第２
のカウンタ（１７１）の出力に基づき、前記第２のイン
ターポレータ（１３１）の内分比の設定、及び、前記第
２のスイッチ（１２１）におけるクロック出力の切り替
えが行われる。
【００２１】本発明の一実施の形態において、前記多相
クロック逓倍回路は、図６を参照すると、ｎ相のクロッ
ク（第１乃至第ｎクロック）を入力し、二つの入力のタ
イミング差を分割した信号を出力する２ｎ個のタイミン
グ差分割回路を備え、２Ｉ−１番目（ただし、１≦Ｉ≦
ｎ）のタイミング差分割回路（４ａ１、４ａ３、４ａ
５、４ａ７）は、前記二つの入力としてＩ番目の同一ク
ロックを入力とし、２Ｉ番目（ただし、１≦Ｉ≦ｎ）の
タイミング差分割回路（４ａ２、４ａ４、４ａ６、４ａ
８）は、Ｉ番目のクロックと、（Ｉ＋１ ｍｏｄ ｎ）
番目（ただし、Ｉ＋１ ｍｏｄ ｎは、Ｉ＋１をｎで割
った余り（ｎを法とする加算））のクロックを入力と
し、Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイミング差分
割回路の出力と（Ｊ＋２ ｍｏｄ ｎ）番目（ただし、
Ｊ＋２ ｍｏｄ ｎは、Ｊ＋２をｎで割った余り）のタ
イミング差分割回路の出力とを入力とする２ｎ個のパル
ス幅補正回路（４ｃ１〜４ｃ８）と、Ｋ番目（ただし、
１≦Ｋ≦ｎ）のパルス幅補正回路の出力と（Ｋ＋ｎ）番
目のパルス幅補正回路の出力とを入力とするｎ個の多重
化回路（４ｂ１〜４ｂ４）と、を備える。
クロック逓倍回路は、図６を参照すると、ｎ相のクロッ
ク（第１乃至第ｎクロック）を入力し、二つの入力のタ
イミング差を分割した信号を出力する２ｎ個のタイミン
グ差分割回路を備え、２Ｉ−１番目（ただし、１≦Ｉ≦
ｎ）のタイミング差分割回路（４ａ１、４ａ３、４ａ
５、４ａ７）は、前記二つの入力としてＩ番目の同一ク
ロックを入力とし、２Ｉ番目（ただし、１≦Ｉ≦ｎ）の
タイミング差分割回路（４ａ２、４ａ４、４ａ６、４ａ
８）は、Ｉ番目のクロックと、（Ｉ＋１ ｍｏｄ ｎ）
番目（ただし、Ｉ＋１ ｍｏｄ ｎは、Ｉ＋１をｎで割
った余り（ｎを法とする加算））のクロックを入力と
し、Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイミング差分
割回路の出力と（Ｊ＋２ ｍｏｄ ｎ）番目（ただし、
Ｊ＋２ ｍｏｄ ｎは、Ｊ＋２をｎで割った余り）のタ
イミング差分割回路の出力とを入力とする２ｎ個のパル
ス幅補正回路（４ｃ１〜４ｃ８）と、Ｋ番目（ただし、
１≦Ｋ≦ｎ）のパルス幅補正回路の出力と（Ｋ＋ｎ）番
目のパルス幅補正回路の出力とを入力とするｎ個の多重
化回路（４ｂ１〜４ｂ４）と、を備える。
【００２２】本発明の一実施の形態において、タイミン
グ差分割回路は、図８を参照すると、第１、第２の入力
信号を入力とする否定論理和回路（１４）と、前記否定
論理和回路の出力（内部ノード）を反転出力するインバ
ータ（１５）と、を備え、前記内部ノードと接地間に、
直列接続されたスイッチ素子と容量とが、複数本互いに
並列接続されており、前記スイッチ素子の制御端子に
は、周期検知回路（６）から出力される周期制御信号
（７）が接続され、周期制御信号（７）の論理値によ
り、前記内部ノードに付加する容量を決められる構成と
されている。
グ差分割回路は、図８を参照すると、第１、第２の入力
信号を入力とする否定論理和回路（１４）と、前記否定
論理和回路の出力（内部ノード）を反転出力するインバ
ータ（１５）と、を備え、前記内部ノードと接地間に、
直列接続されたスイッチ素子と容量とが、複数本互いに
並列接続されており、前記スイッチ素子の制御端子に
は、周期検知回路（６）から出力される周期制御信号
（７）が接続され、周期制御信号（７）の論理値によ
り、前記内部ノードに付加する容量を決められる構成と
されている。
【００２３】本発明の一実施の形態において、タイミン
グ差分割回路は、図１０を参照すると、前記タイミング
差分割回路が、第１、第２の入力信号を入力とする論理
回路と、第１の電源と内部ノード（Ｎ１）間に接続さ
れ、前記論理回路の出力信号を制御端子に入力とする第
１導電型のトランジスタよりなる第１のスイッチ素子
（ＭＰ０１）と、前記内部ノードに入力端が接続され、
前記内部ノードの電圧としきい値電圧との大小関係が反
転した場合に、出力論理値を反転させるバッファ回路
（ＩＮＶ０３）と、内部ノードと第２の電源との間に接
続され、第１の定電流源で駆動され、第１の入力信号
（ＩＮ１）によりオン・オフ制御される第２導電型のト
ランジスタよりなる第２のスイッチ素子（ＭＮ０２）
と、内部ノードと前記第２の電源との間に配設され、第
２の定電流源で駆動され、第２の入力信号（ＩＮ２）に
よりオン・オフ制御される第２導電型のトランジスタよ
りなる第３のスイッチ素子（ＭＮ０１）と、を備え、さ
らに前記内部ノードと前記第２の電源間には、直列接続
されたスイッチ素子と容量とが、複数本互いに並列接続
され（スイッチ素子ＭＮ１１〜ＭＮ１５、容量ＣＡＰ１
１〜ＣＡＰ１５）、前記スイッチ素子の制御端子に供給
される周期制御信号にて前記内部ノードに付加する容量
が決められる。
グ差分割回路は、図１０を参照すると、前記タイミング
差分割回路が、第１、第２の入力信号を入力とする論理
回路と、第１の電源と内部ノード（Ｎ１）間に接続さ
れ、前記論理回路の出力信号を制御端子に入力とする第
１導電型のトランジスタよりなる第１のスイッチ素子
（ＭＰ０１）と、前記内部ノードに入力端が接続され、
前記内部ノードの電圧としきい値電圧との大小関係が反
転した場合に、出力論理値を反転させるバッファ回路
（ＩＮＶ０３）と、内部ノードと第２の電源との間に接
続され、第１の定電流源で駆動され、第１の入力信号
（ＩＮ１）によりオン・オフ制御される第２導電型のト
ランジスタよりなる第２のスイッチ素子（ＭＮ０２）
と、内部ノードと前記第２の電源との間に配設され、第
２の定電流源で駆動され、第２の入力信号（ＩＮ２）に
よりオン・オフ制御される第２導電型のトランジスタよ
りなる第３のスイッチ素子（ＭＮ０１）と、を備え、さ
らに前記内部ノードと前記第２の電源間には、直列接続
されたスイッチ素子と容量とが、複数本互いに並列接続
され（スイッチ素子ＭＮ１１〜ＭＮ１５、容量ＣＡＰ１
１〜ＣＡＰ１５）、前記スイッチ素子の制御端子に供給
される周期制御信号にて前記内部ノードに付加する容量
が決められる。
【００２４】本発明の一実施の形態において、位相調整
用インターポレータ（３０）は、図１１又は図１２を参
照すると、第１、第２の入力信号を入力とする論理回路
（ＯＲ０１、ＮＡＮＤ０１）と、第１の電源と内部ノー
ド（Ｎ３１）間に接続され、前記論理回路の出力信号を
制御端子に入力とする第１のスイッチ素子（ＭＰ０１）
と、前記内部ノードに入力端が接続され、前記内部ノー
ドの電圧としきい値電圧との大小関係が反転した場合
に、出力論理値を反転させる正転又は反転型のバッファ
回路（ＢＵＦ、ＩＮＶ０３）と、前記内部ノードと第２
の電源間に、前記第１の入力信号でオン・オフ制御さ
れ、定電流源で駆動される第２のスイッチ素子と、前記
制御回路からの制御信号でオン・オフ制御される第３の
スイッチ素子とからなる直列回路が、複数個、並列に接
続され（ＭＮ２２とＭＮ２１、ＭＮ２４とＭＮ２３、Ｍ
Ｎ２６とＭＮ２５）、前記内部ノードと第２の電源間
に、前記第２の入力信号でオン・オフ制御され、定電流
源で駆動される第４のスイッチ素子（ＭＮ０２）と、制
御回路からの制御信号でオン・オフ制御される第５のス
イッチ素子とからなる直列回路が、複数個、並列に接続
され（ＭＮ２８とＭＮ２７、ＭＮ３０とＭＮ２９、ＭＮ
３２とＭＮ３１）、さらに前記内部ノードと第２の電源
間には、第６のスイッチ素子と容量とからなる直列回路
が、複数個、並列接続され（第６のスイッチ素子群ＭＮ
１１〜ＭＮ１５、容量群ＣＡＰ１１〜ＣＡＰ１５）、第
６のスイッチ素子の制御端子に接続される周期制御信号
にて、第６のスイッチ素子をオン・オフすることで、前
記内部ノードに付加する容量値が決められる。
用インターポレータ（３０）は、図１１又は図１２を参
照すると、第１、第２の入力信号を入力とする論理回路
（ＯＲ０１、ＮＡＮＤ０１）と、第１の電源と内部ノー
ド（Ｎ３１）間に接続され、前記論理回路の出力信号を
制御端子に入力とする第１のスイッチ素子（ＭＰ０１）
と、前記内部ノードに入力端が接続され、前記内部ノー
ドの電圧としきい値電圧との大小関係が反転した場合
に、出力論理値を反転させる正転又は反転型のバッファ
回路（ＢＵＦ、ＩＮＶ０３）と、前記内部ノードと第２
の電源間に、前記第１の入力信号でオン・オフ制御さ
れ、定電流源で駆動される第２のスイッチ素子と、前記
制御回路からの制御信号でオン・オフ制御される第３の
スイッチ素子とからなる直列回路が、複数個、並列に接
続され（ＭＮ２２とＭＮ２１、ＭＮ２４とＭＮ２３、Ｍ
Ｎ２６とＭＮ２５）、前記内部ノードと第２の電源間
に、前記第２の入力信号でオン・オフ制御され、定電流
源で駆動される第４のスイッチ素子（ＭＮ０２）と、制
御回路からの制御信号でオン・オフ制御される第５のス
イッチ素子とからなる直列回路が、複数個、並列に接続
され（ＭＮ２８とＭＮ２７、ＭＮ３０とＭＮ２９、ＭＮ
３２とＭＮ３１）、さらに前記内部ノードと第２の電源
間には、第６のスイッチ素子と容量とからなる直列回路
が、複数個、並列接続され（第６のスイッチ素子群ＭＮ
１１〜ＭＮ１５、容量群ＣＡＰ１１〜ＣＡＰ１５）、第
６のスイッチ素子の制御端子に接続される周期制御信号
にて、第６のスイッチ素子をオン・オフすることで、前
記内部ノードに付加する容量値が決められる。
【００２５】位相調整用インターポレータ（３０）にお
いて、前記第２のスイッチ素子、前記第３のスイッチ素
子、前記第４のスイッチ素子、及び、前記第５のスイッ
チ素子がいずれも所定個数（Ｎ個）からなり、前記第３
のスイッチ素子群に供給する制御信号により、Ｋ個（但
し、Ｋは０〜Ｎ）の前記第３のスイッチ素子をオンと
し、前記第５のスイッチ素子群に供給する制御信号によ
り、Ｎ−Ｋ個の前記第５のスイッチ素子をオンとし、前
記第１の入力信号と前記第２の入力信号のタイミング差
Ｔを、前記タイミング差のＮ分の１を単位として前記Ｋ
に基づき内分した位相に対応する信号を出力し、Ｋの値
を可変することで内分比を可変する構成としてもよい。
いて、前記第２のスイッチ素子、前記第３のスイッチ素
子、前記第４のスイッチ素子、及び、前記第５のスイッ
チ素子がいずれも所定個数（Ｎ個）からなり、前記第３
のスイッチ素子群に供給する制御信号により、Ｋ個（但
し、Ｋは０〜Ｎ）の前記第３のスイッチ素子をオンと
し、前記第５のスイッチ素子群に供給する制御信号によ
り、Ｎ−Ｋ個の前記第５のスイッチ素子をオンとし、前
記第１の入力信号と前記第２の入力信号のタイミング差
Ｔを、前記タイミング差のＮ分の１を単位として前記Ｋ
に基づき内分した位相に対応する信号を出力し、Ｋの値
を可変することで内分比を可変する構成としてもよい。
【００２６】本発明の一実施の形態において、スイッチ
（２０）はロータリースイッチよりなり、前記逓倍用イ
ンターポレータから出力されるｎ相のクロックを入力と
し、前記制御回路からの切り替え制御信号に基づき、前
記インターポレータの第１の入力にはＩ番目のクロック
を供給し、第２の入力には隣のＩ＋１番目のクロックを
供給している場合に、出力の位相遅れ又は進み具合に応
じて、信号を切り替える時には、前記インターポレータ
の第１の入力をＩ＋２番目とし、第２の入力をＩ＋１番
目のままとするか、第１の入力をＩ番目のままとし、第
２の入力をＩ−１番目（ただし、Ｉ＋１、Ｉ−１、Ｉ＋
２は、１〜ｎの値をとり、ｎで割った剰余で定められ
る）に切り替え制御する。
（２０）はロータリースイッチよりなり、前記逓倍用イ
ンターポレータから出力されるｎ相のクロックを入力と
し、前記制御回路からの切り替え制御信号に基づき、前
記インターポレータの第１の入力にはＩ番目のクロック
を供給し、第２の入力には隣のＩ＋１番目のクロックを
供給している場合に、出力の位相遅れ又は進み具合に応
じて、信号を切り替える時には、前記インターポレータ
の第１の入力をＩ＋２番目とし、第２の入力をＩ＋１番
目のままとするか、第１の入力をＩ番目のままとし、第
２の入力をＩ−１番目（ただし、Ｉ＋１、Ｉ−１、Ｉ＋
２は、１〜ｎの値をとり、ｎで割った剰余で定められ
る）に切り替え制御する。
【００２７】図１３は、本発明に係る逓倍用インターポ
レータを用いた場合と、ＤＬＬ等を用いた場合のジッタ
の効果を比較して表した説明図である。インターポレー
タを用いて逓倍クロックを生成する場合、図１３（ａ）
に示すように、入力クロックのジッタは、出力逓倍クロ
ックの全体に平均化されて現れ、例えば、入力クロック
のジッタ−ｄｔにより、クロック周期がＴ−ｄｔに変動
した場合に、例えば４逓倍出力クロックの場合、各逓倍
クロック周期毎に、平均化された、ジッタ−ｄｔ／４が
現れる。すなわち、インターポレータを用いた場合、４
逓倍クロック（Ｔ／４）あたりのジッタは−ｄｔ／４で
あるのに対して、従来の技術のようにＤＬＬを用いた場
合、図１３（ｂ）に示すように、逓倍クロックの最終位
相にｄｔ分のジッタとなって現れている。
レータを用いた場合と、ＤＬＬ等を用いた場合のジッタ
の効果を比較して表した説明図である。インターポレー
タを用いて逓倍クロックを生成する場合、図１３（ａ）
に示すように、入力クロックのジッタは、出力逓倍クロ
ックの全体に平均化されて現れ、例えば、入力クロック
のジッタ−ｄｔにより、クロック周期がＴ−ｄｔに変動
した場合に、例えば４逓倍出力クロックの場合、各逓倍
クロック周期毎に、平均化された、ジッタ−ｄｔ／４が
現れる。すなわち、インターポレータを用いた場合、４
逓倍クロック（Ｔ／４）あたりのジッタは−ｄｔ／４で
あるのに対して、従来の技術のようにＤＬＬを用いた場
合、図１３（ｂ）に示すように、逓倍クロックの最終位
相にｄｔ分のジッタとなって現れている。
【００２８】このように、本発明によれば、逓倍用イン
ターポレータを用いることで、ジッタの平均化により、
逓倍クロックあたりのジッタを大幅に縮減し、特に、多
相クロックの位相差を均一に保つことを可能としてい
る。
ターポレータを用いることで、ジッタの平均化により、
逓倍クロックあたりのジッタを大幅に縮減し、特に、多
相クロックの位相差を均一に保つことを可能としてい
る。
【００２９】 次に、本発明は、さらなる実施の形態に
おいて、図１８、図１９、図２０を参照すると、入力ク
ロックから、多相クロックを生成して出力するか、逓倍
してなる多相クロックを生成して出力する多相クロック
生成回路をなす多相逓倍回路（１１０）と、多相逓倍回
路（１１０）から出力される多相クロックを入力とし二
つのクロック出力を対とする組み合わせを選択出力する
複数のスイッチ（１２０、１２１）と、前記各スイッチ
から出力されるクロック出力対をそれぞれ入力とし、該
クロック出力対の位相を内分した信号をそれぞれ出力す
る複数の位相調整用のインターポレータ（１３０、１３
１）と、前記各スイッチにおけるクロック出力の切り替
え、及び前記各位相調整用インターポレータの内分比を
可変制御する制御回路（例えば図１８のカウンタ１７０
とデコーダ１９１、１９２）と、を備え、一の前記イン
ターポレータ（１３０）から出力されるクロックが前記
入力クロックとの間で所定の位相差（例えば０度）とな
るように位相調整され、他の前記インターポレータ（１
３１）から出力されるクロックが、入力クロック（１）
に対して所定の位相を有するように位相調整される。あ
るいは、図１９を参照すると、本発明の実施の形態にお
いては、他のインターポレータ（１３１）から出力され
るクロックが入力クロック（１）に対して所定の位相を
有するように位相調整され、さらに別のインターポレー
タ（１３２）から出力されるクロックが他のインターポ
レータ（１３１）から出力されるクロックに対して所定
の位相を有するように位相調整される。
おいて、図１８、図１９、図２０を参照すると、入力ク
ロックから、多相クロックを生成して出力するか、逓倍
してなる多相クロックを生成して出力する多相クロック
生成回路をなす多相逓倍回路（１１０）と、多相逓倍回
路（１１０）から出力される多相クロックを入力とし二
つのクロック出力を対とする組み合わせを選択出力する
複数のスイッチ（１２０、１２１）と、前記各スイッチ
から出力されるクロック出力対をそれぞれ入力とし、該
クロック出力対の位相を内分した信号をそれぞれ出力す
る複数の位相調整用のインターポレータ（１３０、１３
１）と、前記各スイッチにおけるクロック出力の切り替
え、及び前記各位相調整用インターポレータの内分比を
可変制御する制御回路（例えば図１８のカウンタ１７０
とデコーダ１９１、１９２）と、を備え、一の前記イン
ターポレータ（１３０）から出力されるクロックが前記
入力クロックとの間で所定の位相差（例えば０度）とな
るように位相調整され、他の前記インターポレータ（１
３１）から出力されるクロックが、入力クロック（１）
に対して所定の位相を有するように位相調整される。あ
るいは、図１９を参照すると、本発明の実施の形態にお
いては、他のインターポレータ（１３１）から出力され
るクロックが入力クロック（１）に対して所定の位相を
有するように位相調整され、さらに別のインターポレー
タ（１３２）から出力されるクロックが他のインターポ
レータ（１３１）から出力されるクロックに対して所定
の位相を有するように位相調整される。
【００３０】
【実施例】上記した本発明の実施の形態についてさらに
具体的に説明すべく、本発明の実施例について図面を参
照して説明する。本発明の基本構成は、前記従来の技術
で説明したクロック制御回路における、ＰＬＬ回路又は
ＤＬＬ回路を、逓倍用のインターポレータで構成したも
のである。
具体的に説明すべく、本発明の実施例について図面を参
照して説明する。本発明の基本構成は、前記従来の技術
で説明したクロック制御回路における、ＰＬＬ回路又は
ＤＬＬ回路を、逓倍用のインターポレータで構成したも
のである。
【００３１】 図１は、本発明の一参考例の構成を示す
図である。図１を参照すると、本発明の一参考例におい
ては、逓倍用インターポレータ１０で生成された中心周
波数変動のないクロックを、ロータリースイッチ２０
と、微調用のインターポレータ３０で任意の位相に調整
する。
図である。図１を参照すると、本発明の一参考例におい
ては、逓倍用インターポレータ１０で生成された中心周
波数変動のないクロックを、ロータリースイッチ２０
と、微調用のインターポレータ３０で任意の位相に調整
する。
【００３２】ロータリースイッチ２０は、図２４に示し
た構成と同様に、多相クロックＰ０〜Ｐｎのうち、互い
に隣合う、奇位相信号と偶位相信号を対として、インタ
ーポレータ３０に供給し、インターポレータ３０は、制
御回路４０から出力される制御信号に基づき、二つの入
力の位相差（タイミング差）を内分した位相の信号を出
力する。
た構成と同様に、多相クロックＰ０〜Ｐｎのうち、互い
に隣合う、奇位相信号と偶位相信号を対として、インタ
ーポレータ３０に供給し、インターポレータ３０は、制
御回路４０から出力される制御信号に基づき、二つの入
力の位相差（タイミング差）を内分した位相の信号を出
力する。
【００３３】制御回路４０は、不図示の基準クロックと
インターポレータ３０の出力クロックとの位相差を比較
する位相比較回路からの出力信号を受けて、インターポ
レータ３０の出力の基準クロックに対する位相の進み／
遅れ具合に応じて、位相の進み／遅れを補償すべく、イ
ンターポレータ３０におけるタイミング差分割値（内分
比）を可変させるための制御信号Ｃを出力する。
インターポレータ３０の出力クロックとの位相差を比較
する位相比較回路からの出力信号を受けて、インターポ
レータ３０の出力の基準クロックに対する位相の進み／
遅れ具合に応じて、位相の進み／遅れを補償すべく、イ
ンターポレータ３０におけるタイミング差分割値（内分
比）を可変させるための制御信号Ｃを出力する。
【００３４】制御回路４０は、インターポレータ３０の
内分比の設定が上限又は下限に達したことを検出した状
態で、なおも、インターポレータ３０の出力クロックの
基準クロックに対する位相の進み／遅れを調整する必要
がある場合には、位相の進み又は遅れに応じて、ロータ
リースイッチ２０に対して、選択制御信号Ｓを出力し、
ロータリースイッチ２０においては、選択制御信号Ｓを
受けて、インターポレータ３０に出力するクロック対の
組合せを切り替える。
内分比の設定が上限又は下限に達したことを検出した状
態で、なおも、インターポレータ３０の出力クロックの
基準クロックに対する位相の進み／遅れを調整する必要
がある場合には、位相の進み又は遅れに応じて、ロータ
リースイッチ２０に対して、選択制御信号Ｓを出力し、
ロータリースイッチ２０においては、選択制御信号Ｓを
受けて、インターポレータ３０に出力するクロック対の
組合せを切り替える。
【００３５】例えば、インターポレータ３０の出力クロ
ックと基準クロックとの位相差から、インターポレータ
３０の出力クロックの位相をさらに進める必要がある場
合には、制御回路４０からの選択制御信号Ｓを受けて、
ロータリスイッチ２０は、例えば現在選択している位相
信号よりも一つ前（進んだ）の位相信号（ただし、Ｐ−
１（＝Ｐｎ）、Ｐ−２（＝Ｐｎ−１）、…とされ、ｍｏ
ｄ ｎの演算とする）と元の位相信号との間の位相差
（タイミング差）を内分するように、クロック出力を切
り替えて、インターポレータ３０に供給する。一方、イ
ンターポレータ３０の出力の位相をさらに遅らせる必要
がある場合には、制御回路４０からの制御信号を受け
て、ロータリスイッチ２０は、現在選択している位相信
号よりも一つ遅れた位相信号（ただし、Ｐｎ＋１（＝Ｐ
０）、Ｐｎ＋２（＝Ｐ１）、…とされ、ｍｏｄ ｎの演
算とする）と元の位相信号との間の位相差（タイミング
差）を内分するようにクロック出力を切り替えて、イン
ターポレータ３０に供給する制御を行う。
ックと基準クロックとの位相差から、インターポレータ
３０の出力クロックの位相をさらに進める必要がある場
合には、制御回路４０からの選択制御信号Ｓを受けて、
ロータリスイッチ２０は、例えば現在選択している位相
信号よりも一つ前（進んだ）の位相信号（ただし、Ｐ−
１（＝Ｐｎ）、Ｐ−２（＝Ｐｎ−１）、…とされ、ｍｏ
ｄ ｎの演算とする）と元の位相信号との間の位相差
（タイミング差）を内分するように、クロック出力を切
り替えて、インターポレータ３０に供給する。一方、イ
ンターポレータ３０の出力の位相をさらに遅らせる必要
がある場合には、制御回路４０からの制御信号を受け
て、ロータリスイッチ２０は、現在選択している位相信
号よりも一つ遅れた位相信号（ただし、Ｐｎ＋１（＝Ｐ
０）、Ｐｎ＋２（＝Ｐ１）、…とされ、ｍｏｄ ｎの演
算とする）と元の位相信号との間の位相差（タイミング
差）を内分するようにクロック出力を切り替えて、イン
ターポレータ３０に供給する制御を行う。
【００３６】逓倍用インターポレータ１０から出力され
る多相クロックＰ０〜Ｐｎの添え字ｎを２ｍ−１（多相
クロックの相数は２ｍ）とすると、ロータリースイッチ
２０は、奇位相クロックＰ０、Ｐ２、Ｐ４、…、Ｐ２ｍ
−２のうちの一つを、制御回路４０からの制御信号で選
択する第１のセレクタと、偶位相クロックＰ１、Ｐ３、
Ｐ５、…、Ｐ２ｍ−１のうちの一つを、制御回路４０か
らの制御信号で選択する第２のセレクタと、を備え（後
述する図３参照）、位相差を内分するインターポレータ
３０に供給される奇位相、偶位相のクロック出力対の組
み合わせとしては、（Ｐ０、Ｐ１）、（Ｐ２、Ｐ１）、
（Ｐ２、Ｐ３）、…等、位相が互いに隣合うクロック対
となるように、制御回路４０が、クロック出力の切り替
え制御を行う。かかる機能を実現するものであれば、制
御回路４０は、任意の回路構成で実現することができ
る。
る多相クロックＰ０〜Ｐｎの添え字ｎを２ｍ−１（多相
クロックの相数は２ｍ）とすると、ロータリースイッチ
２０は、奇位相クロックＰ０、Ｐ２、Ｐ４、…、Ｐ２ｍ
−２のうちの一つを、制御回路４０からの制御信号で選
択する第１のセレクタと、偶位相クロックＰ１、Ｐ３、
Ｐ５、…、Ｐ２ｍ−１のうちの一つを、制御回路４０か
らの制御信号で選択する第２のセレクタと、を備え（後
述する図３参照）、位相差を内分するインターポレータ
３０に供給される奇位相、偶位相のクロック出力対の組
み合わせとしては、（Ｐ０、Ｐ１）、（Ｐ２、Ｐ１）、
（Ｐ２、Ｐ３）、…等、位相が互いに隣合うクロック対
となるように、制御回路４０が、クロック出力の切り替
え制御を行う。かかる機能を実現するものであれば、制
御回路４０は、任意の回路構成で実現することができ
る。
【００３７】一例として、インターポレータ３０の出力
と基準クロックとの位相を比較する不図示の位相比較回
路からのＵＰ／ＤＯＷＮ信号を入力とするカウンタを備
え、カウンタの所定の下位ビット出力がインターポレー
タ３０の内分比を制御する制御信号Ｃとして出力され、
インターポレータ３０の内分比の上限を越えるか、下限
未満に設定する場合には、カウンタの所定の上位ビット
出力、又はカウンタの出力をデコードするデコーダか
ら、ロータリースイッチ２０のセレクタに制御信号が出
力され、ロータリースイッチ２０は、選択出力するクロ
ックを切り替える。
と基準クロックとの位相を比較する不図示の位相比較回
路からのＵＰ／ＤＯＷＮ信号を入力とするカウンタを備
え、カウンタの所定の下位ビット出力がインターポレー
タ３０の内分比を制御する制御信号Ｃとして出力され、
インターポレータ３０の内分比の上限を越えるか、下限
未満に設定する場合には、カウンタの所定の上位ビット
出力、又はカウンタの出力をデコードするデコーダか
ら、ロータリースイッチ２０のセレクタに制御信号が出
力され、ロータリースイッチ２０は、選択出力するクロ
ックを切り替える。
【００３８】次に、本発明に係る逓倍用インターポレー
タの構成の詳細について説明する。図４は、本発明の一
実施例の逓倍用インターポレータ１０の基本構成の一例
を示す図である。
タの構成の詳細について説明する。図４は、本発明の一
実施例の逓倍用インターポレータ１０の基本構成の一例
を示す図である。
【００３９】図４を参照すると、逓倍用インターポレー
タ１０は、クロック１を入力として分周して多相クロッ
ク３を生成する分周器２と、分周器２の出力３を入力と
する多相クロック逓倍回路５と、固定段数のリングオシ
レータとカウンタよりなり、クロック１の１周期中のリ
ングオシレータの発振回数をカウントしてクロック１の
周期を検出する周期検知回路６と、を備えている。多相
クロック逓倍回路５は、二つの入力のタイミング差（位
相差）を内分（分割）した信号を出力する複数のタイミ
ング差分割回路４ａと、二つのタイミング差分割回路の
出力を多重化する複数の多重化回路４ｂとを備え、複数
の多重化回路４ｂから多相クロックＰ０〜Ｐｎが出力さ
れる。
タ１０は、クロック１を入力として分周して多相クロッ
ク３を生成する分周器２と、分周器２の出力３を入力と
する多相クロック逓倍回路５と、固定段数のリングオシ
レータとカウンタよりなり、クロック１の１周期中のリ
ングオシレータの発振回数をカウントしてクロック１の
周期を検出する周期検知回路６と、を備えている。多相
クロック逓倍回路５は、二つの入力のタイミング差（位
相差）を内分（分割）した信号を出力する複数のタイミ
ング差分割回路４ａと、二つのタイミング差分割回路の
出力を多重化する複数の多重化回路４ｂとを備え、複数
の多重化回路４ｂから多相クロックＰ０〜Ｐｎが出力さ
れる。
【００４０】複数のタイミング差分割回路４ａは、同一
相のクロックを入力とするタイミング差分割回路と、相
隣る二つのクロックを入力とするタイミング差分割回路
を備えている。周期検知回路６は、制御信号７を出力し
て、多相クロック逓倍回路５内のタイミング差分割回路
４ａの負荷容量を調整して、クロック周期を制御する。
相のクロックを入力とするタイミング差分割回路と、相
隣る二つのクロックを入力とするタイミング差分割回路
を備えている。周期検知回路６は、制御信号７を出力し
て、多相クロック逓倍回路５内のタイミング差分割回路
４ａの負荷容量を調整して、クロック周期を制御する。
【００４１】図５は、本発明の一実施例として、４相ク
ロックを生成する逓倍用インターポレータの構成の具体
例を示す図である。図４に示すように、入力クロック１
を４分周し４相クロックＱ１〜Ｑ４を出力する１／４分
周器２と、ｎ段縦続接続された４相クロック逓倍回路５
１〜５ｎと、周期検知回路６とを備えている。最終段の
４相クロック逓倍回路５ｎからは、２ｎ逓倍された４相
クロックＱｎ１〜Ｑｎ４（図１のＰ０〜Ｐ３に対応）が
出力される。なお、４相クロック逓倍回路の段数ｎは任
意である。
ロックを生成する逓倍用インターポレータの構成の具体
例を示す図である。図４に示すように、入力クロック１
を４分周し４相クロックＱ１〜Ｑ４を出力する１／４分
周器２と、ｎ段縦続接続された４相クロック逓倍回路５
１〜５ｎと、周期検知回路６とを備えている。最終段の
４相クロック逓倍回路５ｎからは、２ｎ逓倍された４相
クロックＱｎ１〜Ｑｎ４（図１のＰ０〜Ｐ３に対応）が
出力される。なお、４相クロック逓倍回路の段数ｎは任
意である。
【００４２】１／４分周器２は、入力クロック１を１／
４分周して、４相クロックＱ１、Ｑ２、Ｑ３、Ｑ４を生
成し、このクロックＱ１、Ｑ２、Ｑ３、Ｑ４を４相クロ
ック逓倍回路５１で逓倍した４相クロックＱ１１、Ｑ１
２、Ｑ１３、Ｑ１４を生成し、同様にして、４相クロッ
ク逓倍回路５ｎから、２ｎ逓倍した４相クロックＱｎ
１、Ｑｎ２、Ｑｎ３、Ｑｎ４を得る。
４分周して、４相クロックＱ１、Ｑ２、Ｑ３、Ｑ４を生
成し、このクロックＱ１、Ｑ２、Ｑ３、Ｑ４を４相クロ
ック逓倍回路５１で逓倍した４相クロックＱ１１、Ｑ１
２、Ｑ１３、Ｑ１４を生成し、同様にして、４相クロッ
ク逓倍回路５ｎから、２ｎ逓倍した４相クロックＱｎ
１、Ｑｎ２、Ｑｎ３、Ｑｎ４を得る。
【００４３】周期検知回路６は、固定段数のリングオシ
レータと、カウンタから構成され、クロック１の周期
中、リングオシレータの発振回数をカウンタでカウント
し、カウント数に応じて制御信号７を出力し、４相クロ
ック逓倍回路５内の負荷を調整する。この周期検知回路
６により、クロック周期の動作範囲、デバイスの特性ば
らつきが解消される。
レータと、カウンタから構成され、クロック１の周期
中、リングオシレータの発振回数をカウンタでカウント
し、カウント数に応じて制御信号７を出力し、４相クロ
ック逓倍回路５内の負荷を調整する。この周期検知回路
６により、クロック周期の動作範囲、デバイスの特性ば
らつきが解消される。
【００４４】図６（ａ）は、図５に示した４相クロック
逓倍回路５の構成の一例を示す図である。なお、図５に
示した４相クロック逓倍回路５１〜５ｎは、いずれも同
一構成とされる。図６（ａ）を参照すると、この４相ク
ロック逓倍回路５は、８組のタイミング差分割回路４ａ
１〜４ａ８と、８個のパルス補正回路４ｃ１〜４ｃ８
と、４組の多重化回路４ｂ１〜４ｂ４から構成されてい
る。図６（ｂ）は、パルス幅補正回路４ｃの構成を示す
図であり、第２の入力をインバータ１７で反転した信号
と、第１の入力を入力とするＮＡＮＤ回路１６からな
る。図６（ｃ）は、多重化回路４ｂの構成を示す図であ
り、２入力ＮＡＮＤ回路１８からなる。
逓倍回路５の構成の一例を示す図である。なお、図５に
示した４相クロック逓倍回路５１〜５ｎは、いずれも同
一構成とされる。図６（ａ）を参照すると、この４相ク
ロック逓倍回路５は、８組のタイミング差分割回路４ａ
１〜４ａ８と、８個のパルス補正回路４ｃ１〜４ｃ８
と、４組の多重化回路４ｂ１〜４ｂ４から構成されてい
る。図６（ｂ）は、パルス幅補正回路４ｃの構成を示す
図であり、第２の入力をインバータ１７で反転した信号
と、第１の入力を入力とするＮＡＮＤ回路１６からな
る。図６（ｃ）は、多重化回路４ｂの構成を示す図であ
り、２入力ＮＡＮＤ回路１８からなる。
【００４５】図７は、図６に示した４相クロック逓倍回
路５のタイミング動作を示す信号波形図である。クロッ
クＴ２１の立ち上がりは、クロックＱ（ｎ−１）１の立
ち上がりからタイミング差分割回路４ａ１の内部遅延分
の遅れで決定され、クロックＴ２２の立ち上がりは、ク
ロックＱ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−
１）２の立ち上がりのタイミングのタイミング差分割回
路４ａ２でのタイミング分割と内部遅延分の遅れで決定
され、クロックＴ２２の立ち上がりは、クロックＱ（ｎ
−１）１の立ち上がりとクロックＱ（ｎ−１）２の立ち
上がりのタイミングのタイミング差分割回路４ａ２での
タイミング分割と内部遅延分の遅れで決定され、以下同
様にして、クロックＴ２６の立ち上がりはクロックＱ
（ｎ−１）３の立ち上がりとクロックＱ（ｎ−１）４の
立ち上がりのタイミングのタイミング差分割回路４ａ６
でのタイミング分割と内部遅延分の遅れで決定され、ク
ロックＴ２７の立ち上がりはクロックＱ（ｎ−１）４の
立ち上がりのタイミングのタイミング差分割回路４ａ７
での内部遅延分の遅れで決定され、クロックＴ２８の立
ち上がりはクロックＱ（ｎ−１）４の立ち上がりとクロ
ックＱ（ｎ−１）１の立ち上がりのタイミングのタイミ
ング差分割回路４ａ８でのタイミング分割と内部遅延分
の遅れで決定される。クロックＴ２１とＴ２３はパルス
幅補正回路４ｃ１に入力され、パルス幅補正回路４ｃ１
では、クロックＴ２１で決定される立ち下がりエッジ、
クロックＴ２３で決定される立ち上がりエッジを有する
パルスＰ２１を出力する。同様の手順でパルスＰ２２〜
Ｐ２８が生成され、クロックＰ２１〜Ｐ２８は位相が４
５度ずつずれたデューティ２５％の８相のパルス群とな
る。このクロックＰ２１と位相が１８０度ずれたクロッ
クＰ２５は、多重化回路４ｂ１で多重化反転され、デュ
ーティ２５％のクロックＱｎ１として出力される。同様
にして、クロックＱｎ２〜Ｑｎ４が生成される。クロッ
クＱｎ１〜Ｑｎ４は、位相が９０度ずつずれたデューテ
ィ５０％の４相のパルス群となり、クロックＱｎ１〜Ｑ
ｎ４の周期は、クロックＱ（ｎ−１）１〜Ｑ（ｎ−１）
４からクロックＱｎ１〜Ｑｎ４を生成する過程で、周波
数が２倍に逓倍される。
路５のタイミング動作を示す信号波形図である。クロッ
クＴ２１の立ち上がりは、クロックＱ（ｎ−１）１の立
ち上がりからタイミング差分割回路４ａ１の内部遅延分
の遅れで決定され、クロックＴ２２の立ち上がりは、ク
ロックＱ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−
１）２の立ち上がりのタイミングのタイミング差分割回
路４ａ２でのタイミング分割と内部遅延分の遅れで決定
され、クロックＴ２２の立ち上がりは、クロックＱ（ｎ
−１）１の立ち上がりとクロックＱ（ｎ−１）２の立ち
上がりのタイミングのタイミング差分割回路４ａ２での
タイミング分割と内部遅延分の遅れで決定され、以下同
様にして、クロックＴ２６の立ち上がりはクロックＱ
（ｎ−１）３の立ち上がりとクロックＱ（ｎ−１）４の
立ち上がりのタイミングのタイミング差分割回路４ａ６
でのタイミング分割と内部遅延分の遅れで決定され、ク
ロックＴ２７の立ち上がりはクロックＱ（ｎ−１）４の
立ち上がりのタイミングのタイミング差分割回路４ａ７
での内部遅延分の遅れで決定され、クロックＴ２８の立
ち上がりはクロックＱ（ｎ−１）４の立ち上がりとクロ
ックＱ（ｎ−１）１の立ち上がりのタイミングのタイミ
ング差分割回路４ａ８でのタイミング分割と内部遅延分
の遅れで決定される。クロックＴ２１とＴ２３はパルス
幅補正回路４ｃ１に入力され、パルス幅補正回路４ｃ１
では、クロックＴ２１で決定される立ち下がりエッジ、
クロックＴ２３で決定される立ち上がりエッジを有する
パルスＰ２１を出力する。同様の手順でパルスＰ２２〜
Ｐ２８が生成され、クロックＰ２１〜Ｐ２８は位相が４
５度ずつずれたデューティ２５％の８相のパルス群とな
る。このクロックＰ２１と位相が１８０度ずれたクロッ
クＰ２５は、多重化回路４ｂ１で多重化反転され、デュ
ーティ２５％のクロックＱｎ１として出力される。同様
にして、クロックＱｎ２〜Ｑｎ４が生成される。クロッ
クＱｎ１〜Ｑｎ４は、位相が９０度ずつずれたデューテ
ィ５０％の４相のパルス群となり、クロックＱｎ１〜Ｑ
ｎ４の周期は、クロックＱ（ｎ−１）１〜Ｑ（ｎ−１）
４からクロックＱｎ１〜Ｑｎ４を生成する過程で、周波
数が２倍に逓倍される。
【００４６】図８（ａ）、及び図８（ｂ）は、図７に示
したタイミング差分割回路４ａ１、４ａ２の構成の一例
をそれぞれ示す図である。これらの回路は互いに同一構
成とされており、二つの入力が、同一信号であるか、隣
り合う二つの信号が入力されるかが相違している。すな
わち、タイミング差分割回路４ａ１では、同一入力Ｑ
（ｎ−１）１が２入力ＮＯＲ１４に入力され、タイミン
グ差分割回路４ａ２ではＱ（ｎ−１）１とＱ（ｎ−１）
２が２入力ＮＯＲ１４に入力されていること以外、タイ
ミング差分割回路は同一構成である。２入力ＮＯＲ１４
は、周知のように、電源ＶＤＤと出力端の間に直列に接
続され、入力信号ＩＮ１、ＩＮ２をゲートにそれぞれ入
力する二つのＰチャネルＭＯＳトランジスタと、出力端
とグランド間に並列に接続され、入力信号ＩＮ１、ＩＮ
２をゲートにそれぞれ入力する二つのＮチャネルＭＯＳ
トランジスタからなる。
したタイミング差分割回路４ａ１、４ａ２の構成の一例
をそれぞれ示す図である。これらの回路は互いに同一構
成とされており、二つの入力が、同一信号であるか、隣
り合う二つの信号が入力されるかが相違している。すな
わち、タイミング差分割回路４ａ１では、同一入力Ｑ
（ｎ−１）１が２入力ＮＯＲ１４に入力され、タイミン
グ差分割回路４ａ２ではＱ（ｎ−１）１とＱ（ｎ−１）
２が２入力ＮＯＲ１４に入力されていること以外、タイ
ミング差分割回路は同一構成である。２入力ＮＯＲ１４
は、周知のように、電源ＶＤＤと出力端の間に直列に接
続され、入力信号ＩＮ１、ＩＮ２をゲートにそれぞれ入
力する二つのＰチャネルＭＯＳトランジスタと、出力端
とグランド間に並列に接続され、入力信号ＩＮ１、ＩＮ
２をゲートにそれぞれ入力する二つのＮチャネルＭＯＳ
トランジスタからなる。
【００４７】２入力ＮＯＲ１４の出力ノードである内部
ノードＮ５１（Ｎ６１）は、インバータ１５の入力端に
接続され、内部ノードとグランド間には、ＮチャネルＭ
ＯＳトランジスタＭＮ５１と容量ＣＡＰ５１を直列接続
した回路、ＮチャネルＭＯＳトランジスタＭＮ５２と容
量ＣＡＰ５２を直列接続した回路、ＮチャネルＭＯＳト
ランジスタＭＮ５３と容量ＣＡＰ５３を直列接続した回
路を、並列に接続し、各ＮチャネルＭＯＳトランジスタ
ＭＮ５１、ＭＮ５２、ＭＮ５３のゲートには、周期検知
回路６からの制御信号７がそれぞれ接続され、オン・オ
フ制御される。ＮチャネルＭＯＳトランジスタＭＮ５
１、ＭＮ５２、ＭＮ５３のゲート幅と容量ＣＡＰ５１、
ＣＡＰ５２、ＣＡＰ５３は、そのサイズ比が、例えば
１：２：４とされており、周期検知回路６から出力され
る制御信号７に基づき、共通ノードに接続される負荷
を、８段階に調整することで、クロック周期が設定され
る。
ノードＮ５１（Ｎ６１）は、インバータ１５の入力端に
接続され、内部ノードとグランド間には、ＮチャネルＭ
ＯＳトランジスタＭＮ５１と容量ＣＡＰ５１を直列接続
した回路、ＮチャネルＭＯＳトランジスタＭＮ５２と容
量ＣＡＰ５２を直列接続した回路、ＮチャネルＭＯＳト
ランジスタＭＮ５３と容量ＣＡＰ５３を直列接続した回
路を、並列に接続し、各ＮチャネルＭＯＳトランジスタ
ＭＮ５１、ＭＮ５２、ＭＮ５３のゲートには、周期検知
回路６からの制御信号７がそれぞれ接続され、オン・オ
フ制御される。ＮチャネルＭＯＳトランジスタＭＮ５
１、ＭＮ５２、ＭＮ５３のゲート幅と容量ＣＡＰ５１、
ＣＡＰ５２、ＣＡＰ５３は、そのサイズ比が、例えば
１：２：４とされており、周期検知回路６から出力され
る制御信号７に基づき、共通ノードに接続される負荷
を、８段階に調整することで、クロック周期が設定され
る。
【００４８】図９は、図８に示したタイミング差分割回
路４ａ１、４ａ２の動作を説明するためのタイミング図
である。
路４ａ１、４ａ２の動作を説明するためのタイミング図
である。
【００４９】タイミング差分割回路４ａ１については、
クロックＱ（ｎ−１）１の立ち上がりエッジにより、ノ
ードＮ５１の電荷がＮＯＲ１４のＮチャネルＭＯＳトラ
ンジスタを介して引き抜かれ、ノードＮ５１の電位がイ
ンバータ１５のしきい値に達したところで、インバータ
１５の出力であるクロックＴ２１が立ち上がる。インバ
ータ１５のしきい値に達したところまで引き抜く必要の
あるノードＮ５１の電荷をＣＶ（ただし、Ｃは容量値、
Ｖは電圧）とし、ＮＯＲ１４のＮチャネルＭＯＳトラン
ジスタによる放電電流をＩとすると、クロックＱ（ｎ−
１）１の立ち上がりから、ＣＶの電荷量を、電流値２Ｉ
で放電することになり、その結果、時間ＣＶ／２Ｉが、
クロックＱ（ｎ−１）１の立ち上がりエッジから、クロ
ックＴ２１の立ち上がりまでのタイミング差（伝搬遅延
時間）を表している。クロックＱ（ｎ−１）１がＬｏｗ
レベルのとき、２入力ＮＯＲ１４の出力側ノードＮ５１
がＨｉｇｈに充電され、インバータ１５の出力クロック
Ｔ２１はＬｏｗレベルとなる。
クロックＱ（ｎ−１）１の立ち上がりエッジにより、ノ
ードＮ５１の電荷がＮＯＲ１４のＮチャネルＭＯＳトラ
ンジスタを介して引き抜かれ、ノードＮ５１の電位がイ
ンバータ１５のしきい値に達したところで、インバータ
１５の出力であるクロックＴ２１が立ち上がる。インバ
ータ１５のしきい値に達したところまで引き抜く必要の
あるノードＮ５１の電荷をＣＶ（ただし、Ｃは容量値、
Ｖは電圧）とし、ＮＯＲ１４のＮチャネルＭＯＳトラン
ジスタによる放電電流をＩとすると、クロックＱ（ｎ−
１）１の立ち上がりから、ＣＶの電荷量を、電流値２Ｉ
で放電することになり、その結果、時間ＣＶ／２Ｉが、
クロックＱ（ｎ−１）１の立ち上がりエッジから、クロ
ックＴ２１の立ち上がりまでのタイミング差（伝搬遅延
時間）を表している。クロックＱ（ｎ−１）１がＬｏｗ
レベルのとき、２入力ＮＯＲ１４の出力側ノードＮ５１
がＨｉｇｈに充電され、インバータ１５の出力クロック
Ｔ２１はＬｏｗレベルとなる。
【００５０】タイミング差分割回路４ａ２については、
クロックＱ（ｎ−１）１の立ち上がりエッジから時間ｔ
ＣＫｎ（ｔＣＫｎ＝クロック周期）後の期間、ノードＮ
６１の電荷がＮＯＲ１４に引き抜かれ、時間ｔＣＫｎ
後、クロックＱ（ｎ−１）２の立ち上がりエッジから、
ノードＮ６１の電位がインバータ１５のしきい値に達し
たところで、クロックＴ２２のエッジが立ち上がる。ノ
ードＮ６１の電荷をＣＶとし、２入力ＮＯＲのＮＭＯＳ
トランジスタの放電電流をＩとすると、クロックＱ（ｎ
−１）１の立ち上がりからＣＶの電荷量をｔＣＫｎの期
間Ｉの電流で放電し、残りの期間を電流２Ｉで引き抜く
結果、時間、 が、クロックＱ（ｎ−１）１の立ち上がりエッジからク
ロックＴ２２の立ち上がりエッジのタイミング差を表し
ている。
クロックＱ（ｎ−１）１の立ち上がりエッジから時間ｔ
ＣＫｎ（ｔＣＫｎ＝クロック周期）後の期間、ノードＮ
６１の電荷がＮＯＲ１４に引き抜かれ、時間ｔＣＫｎ
後、クロックＱ（ｎ−１）２の立ち上がりエッジから、
ノードＮ６１の電位がインバータ１５のしきい値に達し
たところで、クロックＴ２２のエッジが立ち上がる。ノ
ードＮ６１の電荷をＣＶとし、２入力ＮＯＲのＮＭＯＳ
トランジスタの放電電流をＩとすると、クロックＱ（ｎ
−１）１の立ち上がりからＣＶの電荷量をｔＣＫｎの期
間Ｉの電流で放電し、残りの期間を電流２Ｉで引き抜く
結果、時間、 が、クロックＱ（ｎ−１）１の立ち上がりエッジからク
ロックＴ２２の立ち上がりエッジのタイミング差を表し
ている。
【００５１】すなわち、クロックＴ２２とクロックＴ２
１の立ち上がりのタイミング差は、ｔＣＫｎ／２とな
る。
１の立ち上がりのタイミング差は、ｔＣＫｎ／２とな
る。
【００５２】クロックＱ（ｎ−１）１とＱ（ｎ−１）２
がともにＬｏｗレベルとなり、２入力ＮＯＲ１４の出力
側ノードＮ６１が、ＮＯＲ１４のＰＭＯＳトランジスタ
を介して電源からＨｉｇｈレベルに充電された場合、ク
ロックＴ２２が立ち上がる。
がともにＬｏｗレベルとなり、２入力ＮＯＲ１４の出力
側ノードＮ６１が、ＮＯＲ１４のＰＭＯＳトランジスタ
を介して電源からＨｉｇｈレベルに充電された場合、ク
ロックＴ２２が立ち上がる。
【００５３】クロックＴ２２〜Ｔ２８についても同様と
され、クロックＴ２１〜Ｔ２８の立ち上がりのタイミン
グ差はそれぞれｔＣＫｎ／２となる。
され、クロックＴ２１〜Ｔ２８の立ち上がりのタイミン
グ差はそれぞれｔＣＫｎ／２となる。
【００５４】パルス幅補正回路４ｃ１〜４ｃ８は、位相
が４５度ずつずれたデューティ２５％の８相のパルス群
Ｐ２１〜Ｐ２８を生成する。
が４５度ずつずれたデューティ２５％の８相のパルス群
Ｐ２１〜Ｐ２８を生成する。
【００５５】多重化回路４ｂ１〜４ｂ４は、位相が９０
度ずつずれたデューティ５０％の４相のパルス群Ｑｎ１
〜Ｑｎ４を生成する。
度ずつずれたデューティ５０％の４相のパルス群Ｑｎ１
〜Ｑｎ４を生成する。
【００５６】なお、タイミング差分割回路４ａとして
は、図１０に示すような構成としてもよい。図１０を参
照すると、このタイミング差分割回路は、電源と内部ノ
ードＮ１間に接続され、第１、第２の入力信号ＩＮ１、
ＩＮ２を入力とする否定論理積回路ＮＡＮＤ０１の出力
信号をゲート入力とするＰチャネルＭＯＳトランジスタ
ＭＰ０１と、内部ノードＮ１の電位を反転出力するイン
バータＩＮＶ０３と、内部ノードＮ１にドレインが接続
され、第１の入力信号ＩＮ１、第２の入力信号ＩＮ２を
インバータＩＮＶ０１、ＩＮＶ０２で反転した信号をゲ
ート入力とし、ソースが定電流源Ｉ0に接続されるＮチ
ャネルＭＯＳトランジスタＭＮ０１、ＭＮ０２を備えて
いる。内部ノードＮ１と接地間には、ＮチャネルＭＯＳ
トランジスタよりなるスイッチ素子ＭＮ１１〜ＭＮ１５
と、容量ＣＡＰ１１〜ＣＡＰ１５が接続され、Ｎチャネ
ルＭＯＳトランジスタよりなるスイッチ素子ＭＮ１１〜
ＭＮ１５の制御端子（ゲート端子）には、周期検知回路
６から出力される制御信号７が接続され、内部ノードＮ
１に付加する容量値が決められる。第１、第２の入力信
号ＩＮ１、ＩＮ２がＨｉｇｈレベルのとき、Ｐチャネル
ＭＯＳトランジスタＭＰ０１がオン（導通）して内部ノ
ードＮ１が充電され、インバータＩＮＶ０３の出力はＬ
ｏｗレベルとされ、第１、第２の入力信号ＩＮ１、ＩＮ
２の一方又は両方がＬｏｗレベルのとき、ＰチャネルＭ
ＯＳトランジスタＭＰ０１がオフしＰチャネルＭＯＳト
ランジスタＭＮ０１とＭＮ０２の一方又は両方がオンし
内部ノードＮ１が放電され、インバータＩＮＶ０３のし
きい値以下に下がった場合、インバータＩＮＶ０３の出
力は立ち上がりＨｉｇｈレベルとなる。
は、図１０に示すような構成としてもよい。図１０を参
照すると、このタイミング差分割回路は、電源と内部ノ
ードＮ１間に接続され、第１、第２の入力信号ＩＮ１、
ＩＮ２を入力とする否定論理積回路ＮＡＮＤ０１の出力
信号をゲート入力とするＰチャネルＭＯＳトランジスタ
ＭＰ０１と、内部ノードＮ１の電位を反転出力するイン
バータＩＮＶ０３と、内部ノードＮ１にドレインが接続
され、第１の入力信号ＩＮ１、第２の入力信号ＩＮ２を
インバータＩＮＶ０１、ＩＮＶ０２で反転した信号をゲ
ート入力とし、ソースが定電流源Ｉ0に接続されるＮチ
ャネルＭＯＳトランジスタＭＮ０１、ＭＮ０２を備えて
いる。内部ノードＮ１と接地間には、ＮチャネルＭＯＳ
トランジスタよりなるスイッチ素子ＭＮ１１〜ＭＮ１５
と、容量ＣＡＰ１１〜ＣＡＰ１５が接続され、Ｎチャネ
ルＭＯＳトランジスタよりなるスイッチ素子ＭＮ１１〜
ＭＮ１５の制御端子（ゲート端子）には、周期検知回路
６から出力される制御信号７が接続され、内部ノードＮ
１に付加する容量値が決められる。第１、第２の入力信
号ＩＮ１、ＩＮ２がＨｉｇｈレベルのとき、Ｐチャネル
ＭＯＳトランジスタＭＰ０１がオン（導通）して内部ノ
ードＮ１が充電され、インバータＩＮＶ０３の出力はＬ
ｏｗレベルとされ、第１、第２の入力信号ＩＮ１、ＩＮ
２の一方又は両方がＬｏｗレベルのとき、ＰチャネルＭ
ＯＳトランジスタＭＰ０１がオフしＰチャネルＭＯＳト
ランジスタＭＮ０１とＭＮ０２の一方又は両方がオンし
内部ノードＮ１が放電され、インバータＩＮＶ０３のし
きい値以下に下がった場合、インバータＩＮＶ０３の出
力は立ち上がりＨｉｇｈレベルとなる。
【００５７】入力ＩＮ１、ＩＮ２を入力とする二つのＣ
ＭＯＳインバータの出力端を接続して構成したタイミン
グ差分割回路の場合、２入力の一方がＨｉｇｈで他方が
Ｌｏｗのときに貫通電流が流れる。これに対して、図１
０に示した構成のタイミング差分割回路においては、貫
通電流を、低減している。
ＭＯＳインバータの出力端を接続して構成したタイミン
グ差分割回路の場合、２入力の一方がＨｉｇｈで他方が
Ｌｏｗのときに貫通電流が流れる。これに対して、図１
０に示した構成のタイミング差分割回路においては、貫
通電流を、低減している。
【００５８】次に、位相調整用のインターポレータ３０
について説明する。前述したように、インターポレータ
３０の出力と、所定の基準クロック（例えば図１の入力
クロック１が用いられる）との位相差を検出し、位相遅
れ及び進みに応じて、ＵＰ（アップ）・ＤＯＷＮ（ダウ
ン）信号を出力する位相比較回路をフィルタで平滑化し
た信号を入力してカウントアップ及びカウントダウンす
るカウンタと、カウンタ出力をデコードするデコーダと
を備えて構成される制御回路４０から制御される制御信
号Ｃによって、インターポレータ３０におけるタイミン
グ差分割の内分比が設定される。
について説明する。前述したように、インターポレータ
３０の出力と、所定の基準クロック（例えば図１の入力
クロック１が用いられる）との位相差を検出し、位相遅
れ及び進みに応じて、ＵＰ（アップ）・ＤＯＷＮ（ダウ
ン）信号を出力する位相比較回路をフィルタで平滑化し
た信号を入力してカウントアップ及びカウントダウンす
るカウンタと、カウンタ出力をデコードするデコーダと
を備えて構成される制御回路４０から制御される制御信
号Ｃによって、インターポレータ３０におけるタイミン
グ差分割の内分比が設定される。
【００５９】図１１は、位相調整用のインターポレータ
３０の構成の一例を示す図である。図１１を参照する
と、このインターポレータ３０は、ソースが電源に接続
され、ドレインが内部ノードＮ３１に接続され、第１、
第２の入力信号ＩＮ１、ＩＮ２を入力とする否定論理積
回路ＮＡＮＤ０１の出力信号をゲートに入力するＰチャ
ネルＭＯＳトランジスタＭＰ０１と、内部ノード電位と
しきい値電圧の大小関係が変化した時に、出力信号の論
理値をスイッチングさせるバッファ回路ＢＵＦ（反転回
路又は正転回路）と、内部ノードＮ３１にドレインが共
通接続され、制御回路４０からの制御信号Ｃでオン・オ
フ制御されるＮチャネルＭＯＳトランジスタ（スイッチ
素子）ＭＮ２１、ＭＮ２３、ＭＮ２５と、ＮチャネルＭ
ＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５のソー
スにドレインがそれぞれ接続され、ソースが定電流源Ｉ
０にそれぞれ接続され、第１の入力信号ＩＮ１をインバ
ータＩＮＶ０１で反転した信号をゲートに入力するＮチ
ャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２
６と、内部ノードＮ３１にドレインが共通接続され、制
御回路４０からの制御信号Ｃでオン・オフ制御されるＮ
チャネルＭＯＳトランジスタ（スイッチ）ＭＮ２７、Ｍ
Ｎ２９、ＭＮ３１と、ＮチャネルＭＯＳトランジスタ
（スイッチ）ＭＮ２７、ＭＮ２９、ＭＮ３１のソースに
ドレインがそれぞれ接続され、ソースが定電流源Ｉ０に
それぞれ接続され、第２の入力信号ＩＮ２をインバータ
ＩＮＶ０２で反転した信号をゲートに入力するＮチャネ
ルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２
と、を備えている。
３０の構成の一例を示す図である。図１１を参照する
と、このインターポレータ３０は、ソースが電源に接続
され、ドレインが内部ノードＮ３１に接続され、第１、
第２の入力信号ＩＮ１、ＩＮ２を入力とする否定論理積
回路ＮＡＮＤ０１の出力信号をゲートに入力するＰチャ
ネルＭＯＳトランジスタＭＰ０１と、内部ノード電位と
しきい値電圧の大小関係が変化した時に、出力信号の論
理値をスイッチングさせるバッファ回路ＢＵＦ（反転回
路又は正転回路）と、内部ノードＮ３１にドレインが共
通接続され、制御回路４０からの制御信号Ｃでオン・オ
フ制御されるＮチャネルＭＯＳトランジスタ（スイッチ
素子）ＭＮ２１、ＭＮ２３、ＭＮ２５と、ＮチャネルＭ
ＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５のソー
スにドレインがそれぞれ接続され、ソースが定電流源Ｉ
０にそれぞれ接続され、第１の入力信号ＩＮ１をインバ
ータＩＮＶ０１で反転した信号をゲートに入力するＮチ
ャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２
６と、内部ノードＮ３１にドレインが共通接続され、制
御回路４０からの制御信号Ｃでオン・オフ制御されるＮ
チャネルＭＯＳトランジスタ（スイッチ）ＭＮ２７、Ｍ
Ｎ２９、ＭＮ３１と、ＮチャネルＭＯＳトランジスタ
（スイッチ）ＭＮ２７、ＭＮ２９、ＭＮ３１のソースに
ドレインがそれぞれ接続され、ソースが定電流源Ｉ０に
それぞれ接続され、第２の入力信号ＩＮ２をインバータ
ＩＮＶ０２で反転した信号をゲートに入力するＮチャネ
ルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２
と、を備えている。
【００６０】さらに内部ノードと接地間には、Ｎチャネ
ルＭＯＳトランジスタよりなるスイッチ素子と容量とか
らなる直列回路が、複数並列接続され（スイッチ素子Ｍ
Ｎ１１〜ＭＮ１５、容量ＣＡＰ１１〜１５）、スイッチ
素子ＭＮ１１〜ＭＮ１５の制御端子に接続する周期制御
信号７にて内部ノードに付加する容量が決められる。容
量ＣＡＰ１１〜１５は、容量値がＣ、２Ｃ、４Ｃ、８
Ｃ、１６Ｃとされ、スイッチ素子ＭＮ１１〜１５の周期
制御信号７は、逓倍用インターポレータ１０の周期検知
回路６の制御信号７が用いられる。なお、ＮチャネルＭ
ＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６、ＭＮ
２８、ＭＮ３０、ＭＮ３２のドレインを内部ノードＮ３
１に共通接続し、ソースをＮチャネルＭＯＳトランジス
タＭＮ２１、ＭＮ２３、ＭＮ２５、ＭＮ２７、ＭＮ２
９、ＭＮ３１のドレインに接続し、ＮチャネルＭＯＳト
ランジスタＭＮ２１、ＭＮ２３、ＭＮ２５、ＭＮ２７、
ＭＮ２９、ＭＮ３１のソースを定電流源Ｉ0に接続する
ように配置を入れ替えてもよいことは勿論である。この
インターポレータ３０は、二つの入力信号ＩＮ１とＩＮ
２の立ち下がりエッジのタイミング差（位相差）を内分
した位相に対応する下がり信号を出力する。
ルＭＯＳトランジスタよりなるスイッチ素子と容量とか
らなる直列回路が、複数並列接続され（スイッチ素子Ｍ
Ｎ１１〜ＭＮ１５、容量ＣＡＰ１１〜１５）、スイッチ
素子ＭＮ１１〜ＭＮ１５の制御端子に接続する周期制御
信号７にて内部ノードに付加する容量が決められる。容
量ＣＡＰ１１〜１５は、容量値がＣ、２Ｃ、４Ｃ、８
Ｃ、１６Ｃとされ、スイッチ素子ＭＮ１１〜１５の周期
制御信号７は、逓倍用インターポレータ１０の周期検知
回路６の制御信号７が用いられる。なお、ＮチャネルＭ
ＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６、ＭＮ
２８、ＭＮ３０、ＭＮ３２のドレインを内部ノードＮ３
１に共通接続し、ソースをＮチャネルＭＯＳトランジス
タＭＮ２１、ＭＮ２３、ＭＮ２５、ＭＮ２７、ＭＮ２
９、ＭＮ３１のドレインに接続し、ＮチャネルＭＯＳト
ランジスタＭＮ２１、ＭＮ２３、ＭＮ２５、ＭＮ２７、
ＭＮ２９、ＭＮ３１のソースを定電流源Ｉ0に接続する
ように配置を入れ替えてもよいことは勿論である。この
インターポレータ３０は、二つの入力信号ＩＮ１とＩＮ
２の立ち下がりエッジのタイミング差（位相差）を内分
した位相に対応する下がり信号を出力する。
【００６１】より詳細には、インターポレータ３０の二
つの入力にともに信号ＩＮ１を入力した場合に、バッフ
ァＢＵＦから出力される信号の立ち下がりまでの遅延時
間がＴ１、インターポレータ３０の二つの入力にともに
信号ＩＮ２（信号ＩＮ１より時間Ｔ遅れる）を入力した
場合に、バッファＢＵＦから出力される信号の立ち下が
りまでの遅延時間がＴ２であるとき、インターポレータ
３０に二つの入力信号ＩＮ１、ＩＮ２を入力した場合、
バッファＢＵＦから出力される信号の立ち下がりまでの
遅延時間Ｔ３は、Ｔ１とＴ２との間の値（＝（１−ｘ）
・Ｔ１＋ｘ・Ｔ２；内分比ｘ、０≦ｘ≦１）に設定され
る。なお、正転型バッファＢＵＦの代わりに、応用如何
によって、反転型のバッファ（インバータ）で構成して
もよい。また、ＰＭＯＳ、ＮＭＯＳを入れ替えて構成し
てもよい。
つの入力にともに信号ＩＮ１を入力した場合に、バッフ
ァＢＵＦから出力される信号の立ち下がりまでの遅延時
間がＴ１、インターポレータ３０の二つの入力にともに
信号ＩＮ２（信号ＩＮ１より時間Ｔ遅れる）を入力した
場合に、バッファＢＵＦから出力される信号の立ち下が
りまでの遅延時間がＴ２であるとき、インターポレータ
３０に二つの入力信号ＩＮ１、ＩＮ２を入力した場合、
バッファＢＵＦから出力される信号の立ち下がりまでの
遅延時間Ｔ３は、Ｔ１とＴ２との間の値（＝（１−ｘ）
・Ｔ１＋ｘ・Ｔ２；内分比ｘ、０≦ｘ≦１）に設定され
る。なお、正転型バッファＢＵＦの代わりに、応用如何
によって、反転型のバッファ（インバータ）で構成して
もよい。また、ＰＭＯＳ、ＮＭＯＳを入れ替えて構成し
てもよい。
【００６２】本発明の一実施例においては、制御回路４
０からの制御信号Ｃにより、インターポレータ３０のス
イッチ素子ＭＮ２１、ＭＮ２３、ＭＮ２５、ＭＮ２７、
ＭＮ２９、ＭＮ３１のうちオンするスイッチの数を可変
制御することで、二つの入力信号ＩＮ１とＩＮ２のタイ
ミング差の内分比を可変制御する。すなわち、入力信号
ＩＮ１がＨｉｇｈレベルからＬｏｗレベルに遷移した際
に、内部ノードＮ３１に蓄積されている電荷を放電する
電流値をスイッチ素子ＭＮ２１、ＭＮ２３、ＭＮ２５の
うちオンにする個数で可変制御でき、入力信号ＩＮ２が
ＨｉｇｈレベルからＬｏｗレベルに遷移した際に、内部
ノードＮ３１に蓄積されている電荷を放電する電流値
を、スイッチ素子ＭＮ２７、ＭＮ２９、ＭＮ３１のうち
オンにする個数で可変制御でき、これにより、入力信号
ＩＮ１とＩＮ２のタイミング差の内分比を可変制御す
る。
０からの制御信号Ｃにより、インターポレータ３０のス
イッチ素子ＭＮ２１、ＭＮ２３、ＭＮ２５、ＭＮ２７、
ＭＮ２９、ＭＮ３１のうちオンするスイッチの数を可変
制御することで、二つの入力信号ＩＮ１とＩＮ２のタイ
ミング差の内分比を可変制御する。すなわち、入力信号
ＩＮ１がＨｉｇｈレベルからＬｏｗレベルに遷移した際
に、内部ノードＮ３１に蓄積されている電荷を放電する
電流値をスイッチ素子ＭＮ２１、ＭＮ２３、ＭＮ２５の
うちオンにする個数で可変制御でき、入力信号ＩＮ２が
ＨｉｇｈレベルからＬｏｗレベルに遷移した際に、内部
ノードＮ３１に蓄積されている電荷を放電する電流値
を、スイッチ素子ＭＮ２７、ＭＮ２９、ＭＮ３１のうち
オンにする個数で可変制御でき、これにより、入力信号
ＩＮ１とＩＮ２のタイミング差の内分比を可変制御す
る。
【００６３】制御信号Ｃの値により、スイッチ素子ＭＮ
２１、ＭＮ２３、ＭＮ２５、ＭＮ２７、ＭＮ２９、ＭＮ
３１の全てがオンのとき、内部ノードＮ３１の電荷の放
電に要する時間は最短とされ（入力信号ＩＮ１がＬｏｗ
のとき電流３Ｉ0で放電し、入力信号ＩＮ１、ＩＮ２が
Ｌｏｗのとき電流６Ｉ0で放電する）、バッファＢＵＦ
の出力クロックの遅延時間も最短（内分比最小）とさ
れ、スイッチ素子ＭＮ２１、ＭＮ２３、ＭＮ２５のうち
の一つがオンのとき、且つスイッチ素子ＭＮ２７、ＭＮ
２９、ＭＮ３１のうちの一つがオンのとき、内部ノード
Ｎ３１の電荷の放電に要する時間は最長（内分比最大）
とされ（入力信号ＩＮ１がＬｏｗのとき電流Ｉ0で放電
し、入力信号ＩＮ１、ＩＮ２がＬｏｗのとき電流２Ｉ0
で放電する）、バッファＢＵＦの出力クロックの遅延時
間も最長とされる。この場合、制御信号Ｃの組み合わせ
により、タイミング差の内分の仕方には、少なくとも６
通りの組み合わせが存在する。
２１、ＭＮ２３、ＭＮ２５、ＭＮ２７、ＭＮ２９、ＭＮ
３１の全てがオンのとき、内部ノードＮ３１の電荷の放
電に要する時間は最短とされ（入力信号ＩＮ１がＬｏｗ
のとき電流３Ｉ0で放電し、入力信号ＩＮ１、ＩＮ２が
Ｌｏｗのとき電流６Ｉ0で放電する）、バッファＢＵＦ
の出力クロックの遅延時間も最短（内分比最小）とさ
れ、スイッチ素子ＭＮ２１、ＭＮ２３、ＭＮ２５のうち
の一つがオンのとき、且つスイッチ素子ＭＮ２７、ＭＮ
２９、ＭＮ３１のうちの一つがオンのとき、内部ノード
Ｎ３１の電荷の放電に要する時間は最長（内分比最大）
とされ（入力信号ＩＮ１がＬｏｗのとき電流Ｉ0で放電
し、入力信号ＩＮ１、ＩＮ２がＬｏｗのとき電流２Ｉ0
で放電する）、バッファＢＵＦの出力クロックの遅延時
間も最長とされる。この場合、制御信号Ｃの組み合わせ
により、タイミング差の内分の仕方には、少なくとも６
通りの組み合わせが存在する。
【００６４】スイッチ素子ＭＮ２１、ＭＮ２３、ＭＮ２
５、ＭＮ２７、ＭＮ２９、ＭＮ３１の数を増やすこと
で、入力ＩＮ１とＩＮ２のタイミング差（位相差）の内
分値を、さらに細かく設定することができる。すなわち
スイッチ素子ＭＮ２１、ＭＮ２３、ＭＮ２５、ＭＮ２
７、ＭＮ２９、ＭＮ３１の数は任意である。Ｎチャネル
ＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６のゲ
ート幅（あるいはゲート長（Ｗ）／ゲート幅（Ｌ）
比）、及び、ＮチャネルＭＯＳトランジスタＭＮ２８、
ＭＮ３０、ＭＮ３２のゲート幅を変え、定電流源Ｉ0の
電流値をそれぞれ可変させてもよいことは勿論である。
なお、インターポレータ３０において、タイミング差の
内分の制御としては、上記した方法以外にも任意の方法
が用いられる。
５、ＭＮ２７、ＭＮ２９、ＭＮ３１の数を増やすこと
で、入力ＩＮ１とＩＮ２のタイミング差（位相差）の内
分値を、さらに細かく設定することができる。すなわち
スイッチ素子ＭＮ２１、ＭＮ２３、ＭＮ２５、ＭＮ２
７、ＭＮ２９、ＭＮ３１の数は任意である。Ｎチャネル
ＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６のゲ
ート幅（あるいはゲート長（Ｗ）／ゲート幅（Ｌ）
比）、及び、ＮチャネルＭＯＳトランジスタＭＮ２８、
ＭＮ３０、ＭＮ３２のゲート幅を変え、定電流源Ｉ0の
電流値をそれぞれ可変させてもよいことは勿論である。
なお、インターポレータ３０において、タイミング差の
内分の制御としては、上記した方法以外にも任意の方法
が用いられる。
【００６５】図１１を参照して、インタポーレータ３０
のタイミング差の内分動作の一例についてさらに詳細に
説明する。以下では、図１１において、入力信号ＩＮ１
の反転信号を共通にゲート入力とし並列接続されるＮチ
ャネルＭＯＳトランジスタＭＮ２２、Ｍ２４、ＭＮ２６
が１６個（ＮチャネルＭＯＳトランジスタＭＮ２１、Ｍ
Ｎ２３、ＭＮ２５も１６個）、入力信号ＩＮ２の反転信
号を共通にゲート入力とし並列接続されるＮチャネルＭ
ＯＳトランジスタがＭＮ２８、ＭＮ３０、ＭＮ３２（Ｎ
チャネルＭＯＳトランジスタがＭＮ２７、ＭＮ２９、Ｍ
Ｎ３１）が１６個設けられているものとする。
のタイミング差の内分動作の一例についてさらに詳細に
説明する。以下では、図１１において、入力信号ＩＮ１
の反転信号を共通にゲート入力とし並列接続されるＮチ
ャネルＭＯＳトランジスタＭＮ２２、Ｍ２４、ＭＮ２６
が１６個（ＮチャネルＭＯＳトランジスタＭＮ２１、Ｍ
Ｎ２３、ＭＮ２５も１６個）、入力信号ＩＮ２の反転信
号を共通にゲート入力とし並列接続されるＮチャネルＭ
ＯＳトランジスタがＭＮ２８、ＭＮ３０、ＭＮ３２（Ｎ
チャネルＭＯＳトランジスタがＭＮ２７、ＭＮ２９、Ｍ
Ｎ３１）が１６個設けられているものとする。
【００６６】一例として、ＮチャネルＭＯＳトランジス
タＭＮ２１、ＭＮ２７のゲートには相補の制御信号が入
力され（ＮチャネルＭＯＳトランジスタＭＮ２７のゲー
トに入力される制御信号はＮチャネルＭＯＳトランジス
タＭＮ２１のゲートに入力される制御信号を反転した信
号）、ＮチャネルＭＯＳトランジスタＭＮ２３、ＭＮ２
９のゲートには相補の制御信号が入力され、Ｎチャネル
ＭＯＳトランジスタＭＮ２５、ＭＮ３１のゲートには相
補の制御信号が入力されるものとする。
タＭＮ２１、ＭＮ２７のゲートには相補の制御信号が入
力され（ＮチャネルＭＯＳトランジスタＭＮ２７のゲー
トに入力される制御信号はＮチャネルＭＯＳトランジス
タＭＮ２１のゲートに入力される制御信号を反転した信
号）、ＮチャネルＭＯＳトランジスタＭＮ２３、ＭＮ２
９のゲートには相補の制御信号が入力され、Ｎチャネル
ＭＯＳトランジスタＭＮ２５、ＭＮ３１のゲートには相
補の制御信号が入力されるものとする。
【００６７】入力信号ＩＮ１で、１６並列のＮチャネル
ＭＯＳトランジスタのうちＮ個（ただし、Ｎは０〜１
６、Ｎ＝０はオンするものがない場合であり、Ｎは制御
信号Ｃで決定される）がオンし、時間Ｔ後に、入力信号
ＩＮ２によって、（１６−Ｎ）個の並列のＮチャネルＭ
ＯＳトランジスタがオンし、全体で、Ｎ＋（１６−Ｎ）
＝１６個のＮチャネルＭＯＳトランジスタがオンする場
合におけるタイミング差の内分の動作について説明す
る。
ＭＯＳトランジスタのうちＮ個（ただし、Ｎは０〜１
６、Ｎ＝０はオンするものがない場合であり、Ｎは制御
信号Ｃで決定される）がオンし、時間Ｔ後に、入力信号
ＩＮ２によって、（１６−Ｎ）個の並列のＮチャネルＭ
ＯＳトランジスタがオンし、全体で、Ｎ＋（１６−Ｎ）
＝１６個のＮチャネルＭＯＳトランジスタがオンする場
合におけるタイミング差の内分の動作について説明す
る。
【００６８】並列のＮチャネルＭＯＳトランジスタ１個
に流れる電流はＩ（定電流源Ｉ0の電流値）であり、バ
ッファＢＵＦの出力が反転するしきい値電圧をＶとし
て、しきい値電圧Ｖまでの電荷の変動量をＣＶとする。
に流れる電流はＩ（定電流源Ｉ0の電流値）であり、バ
ッファＢＵＦの出力が反転するしきい値電圧をＶとし
て、しきい値電圧Ｖまでの電荷の変動量をＣＶとする。
【００６９】ここで、入力信号ＩＮ１、ＩＮ２がともに
Ｈｉｇｈレベルとされ、ＮＡＮＤ０１の出力がＬｏｗレ
ベルとされ、ＰチャネルＭＯＳトランジスタＭＰ０１を
介して、内部ノードＮ３１は、電源側から充電された状
態（バッファＢＵＦの出力はＨｉｇｈレベル）にあるも
のとする。この状態から、入力信号ＩＮ１、ＩＮ２がＬ
ｏｗレベルに立ち下がる場合について説明する。
Ｈｉｇｈレベルとされ、ＮＡＮＤ０１の出力がＬｏｗレ
ベルとされ、ＰチャネルＭＯＳトランジスタＭＰ０１を
介して、内部ノードＮ３１は、電源側から充電された状
態（バッファＢＵＦの出力はＨｉｇｈレベル）にあるも
のとする。この状態から、入力信号ＩＮ１、ＩＮ２がＬ
ｏｗレベルに立ち下がる場合について説明する。
【００７０】まずＮ＝１６の場合、入力信号ＩＮ１で、
１６並列のＮチャネルＭＯＳトランジスタのうち１６個
がオンし、時間Ｔ後に、入力信号ＩＮ２によって１６並
列１のＮチャネルＭＯＳトランジスタがいずれもオフと
される（（１６−Ｎ）＝０）。したがって、Ｎ＝１６の
場合、定電流源の電流をＩとして、入力信号ＩＮ１がＬ
ｏｗレベルになってから、バッファＢＵＦの出力が反転
するまでの時間Ｔ（１６）は、 Ｔ（16）＝ＣＶ／（16・Ｉ） …(2)
１６並列のＮチャネルＭＯＳトランジスタのうち１６個
がオンし、時間Ｔ後に、入力信号ＩＮ２によって１６並
列１のＮチャネルＭＯＳトランジスタがいずれもオフと
される（（１６−Ｎ）＝０）。したがって、Ｎ＝１６の
場合、定電流源の電流をＩとして、入力信号ＩＮ１がＬ
ｏｗレベルになってから、バッファＢＵＦの出力が反転
するまでの時間Ｔ（１６）は、 Ｔ（16）＝ＣＶ／（16・Ｉ） …(2)
【００７１】Ｎ＝ｎ（ｎ＜１６）の場合（Ｎは制御信号
Ｃで設定される）、入力信号ＩＮ１がＬｏｗレベルにな
ってから時間Ｔ（ただし、Ｔは入力信号ＩＮ１とＩＮ２
の立ち下がりエッジのタイミング差）の間、入力信号Ｉ
Ｎ１の反転信号をゲートに入力とするｎ個のＮチャネル
ＭＯＳトランジスタがオンし、ｎ・Ｉ・Ｔの電荷が放電
され、つづいて、入力信号ＩＮ２がＬｏｗレベルとなる
ことで、入力信号ＩＮ２の反転信号をゲートに入力とす
る１６−ｎ個のＮチャネルＭＯＳトランジスタがオン
し、全体で、１６のＮチャネルＭＯＳトランジスタがオ
ンし、内部ノードＮ３１に残存する電荷（ＣＶ−ｎ・Ｉ
・Ｔ）を、（１６・Ｉ）で放電した時点（時間Ｔ′）
で、バッファＢＵＦの出力が反転する（Ｈｉｇｈレベル
からＬｏｗレベルとなる）。時間Ｔ′は、（ＣＶ−ｎ・
Ｉ・Ｔ）／（１６・Ｉ）で与えられる。
Ｃで設定される）、入力信号ＩＮ１がＬｏｗレベルにな
ってから時間Ｔ（ただし、Ｔは入力信号ＩＮ１とＩＮ２
の立ち下がりエッジのタイミング差）の間、入力信号Ｉ
Ｎ１の反転信号をゲートに入力とするｎ個のＮチャネル
ＭＯＳトランジスタがオンし、ｎ・Ｉ・Ｔの電荷が放電
され、つづいて、入力信号ＩＮ２がＬｏｗレベルとなる
ことで、入力信号ＩＮ２の反転信号をゲートに入力とす
る１６−ｎ個のＮチャネルＭＯＳトランジスタがオン
し、全体で、１６のＮチャネルＭＯＳトランジスタがオ
ンし、内部ノードＮ３１に残存する電荷（ＣＶ−ｎ・Ｉ
・Ｔ）を、（１６・Ｉ）で放電した時点（時間Ｔ′）
で、バッファＢＵＦの出力が反転する（Ｈｉｇｈレベル
からＬｏｗレベルとなる）。時間Ｔ′は、（ＣＶ−ｎ・
Ｉ・Ｔ）／（１６・Ｉ）で与えられる。
【００７２】したがって、入力信号ＩＮ１がＬｏｗレベ
ルになってから、バッファＢＵＦの出力が反転するまで
の時間Ｔ（ｎ）は、 で与えられる。
ルになってから、バッファＢＵＦの出力が反転するまで
の時間Ｔ（ｎ）は、 で与えられる。
【００７３】ｎの値によって、入力信号ＩＮ１とＩＮ２
のタイミング差Ｔを、１６等分した位相の出力信号が得
られる。すなわち、制御信号の設定により、ｎを可変す
ることで、入力信号ＩＮ１とＩＮ２の間のタイミング差
を分解能１／１６で分割した任意の位相の出力信号が得
られる。このようなインターポレータを「１６刻みのイ
ンターポレータ」ともいう。
のタイミング差Ｔを、１６等分した位相の出力信号が得
られる。すなわち、制御信号の設定により、ｎを可変す
ることで、入力信号ＩＮ１とＩＮ２の間のタイミング差
を分解能１／１６で分割した任意の位相の出力信号が得
られる。このようなインターポレータを「１６刻みのイ
ンターポレータ」ともいう。
【００７４】図１１に示したインターポレータ３０は、
上記したように、入力信号ＩＮ１とＩＮ２の立ち下がり
エッジのタイミング差を内分した信号を出力する用途に
適用されるが、入力信号ＩＮ１とＩＮ２の立ち上がりエ
ッジのタイミング差を内分した信号を出力するインター
ポレータ３０の回路構成は、例えば図１２に示すような
ものとなる。
上記したように、入力信号ＩＮ１とＩＮ２の立ち下がり
エッジのタイミング差を内分した信号を出力する用途に
適用されるが、入力信号ＩＮ１とＩＮ２の立ち上がりエ
ッジのタイミング差を内分した信号を出力するインター
ポレータ３０の回路構成は、例えば図１２に示すような
ものとなる。
【００７５】図１２を参照すると、このインターポレー
タ３０は、ソースが電源に接続され、ドレインが内部ノ
ードＮ３１に接続され、第１、第２の入力信号ＩＮ１、
ＩＮ２を入力とする論理和回路ＯＲ０１の出力信号をゲ
ートに入力するＰチャネルＭＯＳトランジスタＭＰ０１
と、内部ノードＮ３１に入力端が接続され、出力端から
出力信号を出力するインバータＩＮＶ０３と、内部ノー
ドＮ３１にドレインが共通接続され、制御回路４０から
の制御信号Ｃでオン・オフ制御されるＮチャネルＭＯＳ
トランジスタ（スイッチ素子）ＭＮ２１、ＭＮ２３、Ｍ
Ｎ２５と、ＮチャネルＭＯＳトランジスタＭＮ２１、Ｍ
Ｎ２３、ＭＮ２５のソースにドレインがそれぞれ接続さ
れ、ソースが定電流源Ｉ０にそれぞれ接続され、第１の
入力信号ＩＮ１をゲートに入力するＮチャネルＭＯＳト
ランジスタＭＮ２２、ＭＮ２４、ＭＮ２６と、内部ノー
ドＮ３１にドレインが共通接続され、制御回路４０から
の制御信号Ｃでオン・オフ制御されるＮチャネルＭＯＳ
トランジスタ（スイッチ）ＭＮ２７、ＭＮ２９、ＭＮ３
１と、ＮチャネルＭＯＳトランジスタ（スイッチ）ＭＮ
２７、ＭＮ２９、ＭＮ３１のソースにドレインがそれぞ
れ接続され、ソースが定電流源Ｉ０にそれぞれ接続さ
れ、第２の入力信号ＩＮ２をゲートに入力するＮチャネ
ルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２
と、を備え、さらに内部ノードと接地間には、Ｎチャネ
ルＭＯＳトランジスタよりなるスイッチ素子ＭＮ１１〜
ＭＮ１５と容量ＣＡＰ１１〜１５とが並列接続され、ス
イッチ素子ＭＮ１１〜ＭＮ１５の制御端子に接続する周
期制御信号７にて内部ノードに付加する容量が決められ
る。ＣＡＰ１１〜１５は、容量値がＣ、２Ｃ、４Ｃ、８
Ｃ、１６Ｃとされ、スイッチ素子ＭＮ１１〜１５の周期
制御信号７は、逓倍用インターポレータ１０の周期検知
回路６の制御信号７が用いられる。
タ３０は、ソースが電源に接続され、ドレインが内部ノ
ードＮ３１に接続され、第１、第２の入力信号ＩＮ１、
ＩＮ２を入力とする論理和回路ＯＲ０１の出力信号をゲ
ートに入力するＰチャネルＭＯＳトランジスタＭＰ０１
と、内部ノードＮ３１に入力端が接続され、出力端から
出力信号を出力するインバータＩＮＶ０３と、内部ノー
ドＮ３１にドレインが共通接続され、制御回路４０から
の制御信号Ｃでオン・オフ制御されるＮチャネルＭＯＳ
トランジスタ（スイッチ素子）ＭＮ２１、ＭＮ２３、Ｍ
Ｎ２５と、ＮチャネルＭＯＳトランジスタＭＮ２１、Ｍ
Ｎ２３、ＭＮ２５のソースにドレインがそれぞれ接続さ
れ、ソースが定電流源Ｉ０にそれぞれ接続され、第１の
入力信号ＩＮ１をゲートに入力するＮチャネルＭＯＳト
ランジスタＭＮ２２、ＭＮ２４、ＭＮ２６と、内部ノー
ドＮ３１にドレインが共通接続され、制御回路４０から
の制御信号Ｃでオン・オフ制御されるＮチャネルＭＯＳ
トランジスタ（スイッチ）ＭＮ２７、ＭＮ２９、ＭＮ３
１と、ＮチャネルＭＯＳトランジスタ（スイッチ）ＭＮ
２７、ＭＮ２９、ＭＮ３１のソースにドレインがそれぞ
れ接続され、ソースが定電流源Ｉ０にそれぞれ接続さ
れ、第２の入力信号ＩＮ２をゲートに入力するＮチャネ
ルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２
と、を備え、さらに内部ノードと接地間には、Ｎチャネ
ルＭＯＳトランジスタよりなるスイッチ素子ＭＮ１１〜
ＭＮ１５と容量ＣＡＰ１１〜１５とが並列接続され、ス
イッチ素子ＭＮ１１〜ＭＮ１５の制御端子に接続する周
期制御信号７にて内部ノードに付加する容量が決められ
る。ＣＡＰ１１〜１５は、容量値がＣ、２Ｃ、４Ｃ、８
Ｃ、１６Ｃとされ、スイッチ素子ＭＮ１１〜１５の周期
制御信号７は、逓倍用インターポレータ１０の周期検知
回路６の制御信号７が用いられる。
【００７６】図１２に示した回路においても、例えば、
入力信号ＩＮ１を共通にゲート入力とし並列接続される
ＮチャネルＭＯＳトランジスタＭＮ２２、Ｍ２４、ＭＮ
２６を１６個（ＮチャネルＭＯＳトランジスタＭＮ２
１、ＭＮ２３、ＭＮ２５も１６個）設け、入力信号ＩＮ
２を共通にゲート入力とし並列接続されるＮチャネルＭ
ＯＳトランジスタがＭＮ２８、ＭＮ３０、ＭＮ３２（Ｎ
チャネルＭＯＳトランジスタがＭＮ２７、ＭＮ２９、Ｍ
Ｎ３１）を１６個設け、入力信号ＩＮ１で、１６並列の
ＮチャネルＭＯＳトランジスタのうちＮ個（ただし、Ｎ
は０〜１６、Ｎ＝０はオンするものがない場合であり、
Ｎは制御信号Ｃで決定される）がオンし、時間Ｔ後に、
入力信号ＩＮ２によって、（１６−Ｎ）個の並列のＮチ
ャネルＭＯＳトランジスタがオンし、全体で、Ｎ＋（１
６−Ｎ）＝１６個のＮチャネルＭＯＳトランジスタがオ
ンする構成とすることで、上式（３）と同様に原理によ
り、入力信号ＩＮ１とＩＮ２の立ち上がりエッジのタイ
ミング差Ｔの１６刻みで、出力信号の立ち上がりの位相
を調整することができる。なお、図１２に示した構成に
おいて、応答如何によっては、インバータＩＮＶ０３の
代わりに、正転型バッファ回路（例えばインバータを２
段接続して構成される）を備えた構成としてもよい。
入力信号ＩＮ１を共通にゲート入力とし並列接続される
ＮチャネルＭＯＳトランジスタＭＮ２２、Ｍ２４、ＭＮ
２６を１６個（ＮチャネルＭＯＳトランジスタＭＮ２
１、ＭＮ２３、ＭＮ２５も１６個）設け、入力信号ＩＮ
２を共通にゲート入力とし並列接続されるＮチャネルＭ
ＯＳトランジスタがＭＮ２８、ＭＮ３０、ＭＮ３２（Ｎ
チャネルＭＯＳトランジスタがＭＮ２７、ＭＮ２９、Ｍ
Ｎ３１）を１６個設け、入力信号ＩＮ１で、１６並列の
ＮチャネルＭＯＳトランジスタのうちＮ個（ただし、Ｎ
は０〜１６、Ｎ＝０はオンするものがない場合であり、
Ｎは制御信号Ｃで決定される）がオンし、時間Ｔ後に、
入力信号ＩＮ２によって、（１６−Ｎ）個の並列のＮチ
ャネルＭＯＳトランジスタがオンし、全体で、Ｎ＋（１
６−Ｎ）＝１６個のＮチャネルＭＯＳトランジスタがオ
ンする構成とすることで、上式（３）と同様に原理によ
り、入力信号ＩＮ１とＩＮ２の立ち上がりエッジのタイ
ミング差Ｔの１６刻みで、出力信号の立ち上がりの位相
を調整することができる。なお、図１２に示した構成に
おいて、応答如何によっては、インバータＩＮＶ０３の
代わりに、正転型バッファ回路（例えばインバータを２
段接続して構成される）を備えた構成としてもよい。
【００７７】図１、図１１及び図１２を参照すると、制
御回路４０は、不図示の位相比較回路の比較結果に基づ
き、インターポレータ３０の出力の位相が基準クロック
よりも進んでいる場合には、さらに遅延させるため、ス
イッチ素子群ＭＮ２１、ＭＮ２３、ＭＮ２５、及びスイ
ッチ素子群ＭＮ２７、ＭＮ２９、ＭＮ３１のうち、オン
状態のスイッチの個数を減らし（上式（３）のｎを減ら
す）、この状態で、インターポレータ３０から出力され
る信号を、基準クロックと位相比較回路で位相を比較し
た結果、さらに位相を遅らせる必要がある場合には、位
相比較回路の出力を受けて、制御回路４０は、オン状態
のスイッチの個数を減らしていく。そして、制御回路４
０は、インターポレータ３０において、これ以上、オン
するスイッチ素子を減らすことができない場合（例えば
図１１又は図１２において、スイッチ素子ＭＮ２１、Ｍ
Ｎ２３、ＭＮ２５のうちＭＮ２１のみがオン、及びスイ
ッチ素子ＭＮ２７、ＭＮ２９、ＭＮ３１のうちＭＮ２７
のみがオン等、内分比設定の上限に達した場合）におい
て、不図示の位相比較回路から、位相をさらに送られる
旨の信号が入力された場合、制御回路４０内のカウンタ
にカウントアップ信号が入力され、これを受けて、デコ
ーダ回路はロータリスイッチ２０に切り替え信号Ｓを出
力する。
御回路４０は、不図示の位相比較回路の比較結果に基づ
き、インターポレータ３０の出力の位相が基準クロック
よりも進んでいる場合には、さらに遅延させるため、ス
イッチ素子群ＭＮ２１、ＭＮ２３、ＭＮ２５、及びスイ
ッチ素子群ＭＮ２７、ＭＮ２９、ＭＮ３１のうち、オン
状態のスイッチの個数を減らし（上式（３）のｎを減ら
す）、この状態で、インターポレータ３０から出力され
る信号を、基準クロックと位相比較回路で位相を比較し
た結果、さらに位相を遅らせる必要がある場合には、位
相比較回路の出力を受けて、制御回路４０は、オン状態
のスイッチの個数を減らしていく。そして、制御回路４
０は、インターポレータ３０において、これ以上、オン
するスイッチ素子を減らすことができない場合（例えば
図１１又は図１２において、スイッチ素子ＭＮ２１、Ｍ
Ｎ２３、ＭＮ２５のうちＭＮ２１のみがオン、及びスイ
ッチ素子ＭＮ２７、ＭＮ２９、ＭＮ３１のうちＭＮ２７
のみがオン等、内分比設定の上限に達した場合）におい
て、不図示の位相比較回路から、位相をさらに送られる
旨の信号が入力された場合、制御回路４０内のカウンタ
にカウントアップ信号が入力され、これを受けて、デコ
ーダ回路はロータリスイッチ２０に切り替え信号Ｓを出
力する。
【００７８】例えば図１において、ロータリスイッチ２
０が多相クロックＰ０、Ｐ１（Ｐ１はＰ０よりも３６０
度／ｎ位相が遅れている）とを選択してインターポレー
タ３０に、第１、第２の入力ＩＮ１、ＩＮ２として供給
している場合において、インターポレータ３０の出力の
位相を遅らせていき、インターポレータ３０のタイミン
グ差の内分比設定上限値にまで達した場合、制御回路４
０では、インターポレータ３０の第１の入力ＩＮ１とし
て、逓倍用インターポレータ１０の出力クロックＰ０か
らＰ２に切り替え、インターポレータ３０では、クロッ
クＰ２とＰ１の間の位相差を内分した信号を出力する。
この場合、インターポレータ３０の出力の位相が基準ク
ロックの位相よりも遅れている場合には、スイッチ素子
ＭＮ２１、ＭＮ２３、ＭＮ２５、及びスイッチ素子ＭＮ
２７、ＭＮ２９、ＭＮ３１のうちオン状態のスイッチの
個数を増やしていく。
０が多相クロックＰ０、Ｐ１（Ｐ１はＰ０よりも３６０
度／ｎ位相が遅れている）とを選択してインターポレー
タ３０に、第１、第２の入力ＩＮ１、ＩＮ２として供給
している場合において、インターポレータ３０の出力の
位相を遅らせていき、インターポレータ３０のタイミン
グ差の内分比設定上限値にまで達した場合、制御回路４
０では、インターポレータ３０の第１の入力ＩＮ１とし
て、逓倍用インターポレータ１０の出力クロックＰ０か
らＰ２に切り替え、インターポレータ３０では、クロッ
クＰ２とＰ１の間の位相差を内分した信号を出力する。
この場合、インターポレータ３０の出力の位相が基準ク
ロックの位相よりも遅れている場合には、スイッチ素子
ＭＮ２１、ＭＮ２３、ＭＮ２５、及びスイッチ素子ＭＮ
２７、ＭＮ２９、ＭＮ３１のうちオン状態のスイッチの
個数を増やしていく。
【００７９】一方、インターポレータ３０の出力の位相
が基準クロックの位相よりもなおも進んでおり、位相を
遅らせる必要がある場合には、制御回路４０では、イン
ターポレータ３０の第２の入力ＩＮ２として、逓倍用イ
ンターポレータ１０の出力クロックＰ１からＰ３に切り
替え、インターポレータ３０では、クロックＰ２とＰ３
の間の位相差を内分した信号を出力する。
が基準クロックの位相よりもなおも進んでおり、位相を
遅らせる必要がある場合には、制御回路４０では、イン
ターポレータ３０の第２の入力ＩＮ２として、逓倍用イ
ンターポレータ１０の出力クロックＰ１からＰ３に切り
替え、インターポレータ３０では、クロックＰ２とＰ３
の間の位相差を内分した信号を出力する。
【００８０】なお、制御回路４０において、インターポ
レータ３０のＮチャネルＭＯＳトランジスタよりなるス
イッチ素子ＭＮ２１、ＭＮ２３、ＭＮ２５、及びスイッ
チ素子ＭＮ２７、ＭＮ２９、ＭＮ３１の制御端子に制御
信号Ｃを供給するデコーダとしては、スイッチ素子ＭＮ
２１、ＭＮ２３、ＭＮ２５、及びスイッチ素子ＭＮ２
７、ＭＮ２９、ＭＮ３１の個数、及び、位相比較回路か
らの位相比較結果を受けて、これらのスイッチのどのよ
うな順でオン・オフ制御するかによって回路構成が決定
される。簡易な構成例として、シフトレジスタと、及び
シフトレジスタを構成する各段のフリップフロップの出
力とその反転出力を制御信号Ｃとして供給する構成とし
てもよい。
レータ３０のＮチャネルＭＯＳトランジスタよりなるス
イッチ素子ＭＮ２１、ＭＮ２３、ＭＮ２５、及びスイッ
チ素子ＭＮ２７、ＭＮ２９、ＭＮ３１の制御端子に制御
信号Ｃを供給するデコーダとしては、スイッチ素子ＭＮ
２１、ＭＮ２３、ＭＮ２５、及びスイッチ素子ＭＮ２
７、ＭＮ２９、ＭＮ３１の個数、及び、位相比較回路か
らの位相比較結果を受けて、これらのスイッチのどのよ
うな順でオン・オフ制御するかによって回路構成が決定
される。簡易な構成例として、シフトレジスタと、及び
シフトレジスタを構成する各段のフリップフロップの出
力とその反転出力を制御信号Ｃとして供給する構成とし
てもよい。
【００８１】 次に、本発明の第２の参考例について説
明する。図２は、本発明の第２の参考例の構成を示す図
である。図２を参照すると、本発明の第２の参考例にお
いては、前記参考例と相違して、スイッチ２０′から出
力される二つの信号の位相差を内分した信号を出力する
複数のインターポレータ３０0〜３０nを備え、逓倍多相
クロックＱ０〜Ｑｎを出力する構成としたことが相違し
ている。本発明の第２の参考例において、逓倍用インタ
ーポレータ１０、及び、インターポレータ３０0〜３０n
の構成は、前記参考例で説明した、逓倍用インターポレ
ータ１０、及び、インターポレータ３０と同様の構成と
される。
明する。図２は、本発明の第２の参考例の構成を示す図
である。図２を参照すると、本発明の第２の参考例にお
いては、前記参考例と相違して、スイッチ２０′から出
力される二つの信号の位相差を内分した信号を出力する
複数のインターポレータ３０0〜３０nを備え、逓倍多相
クロックＱ０〜Ｑｎを出力する構成としたことが相違し
ている。本発明の第２の参考例において、逓倍用インタ
ーポレータ１０、及び、インターポレータ３０0〜３０n
の構成は、前記参考例で説明した、逓倍用インターポレ
ータ１０、及び、インターポレータ３０と同様の構成と
される。
【００８２】 図３は、本発明の第２の参考例における
スイッチ２０′と、複数のインターポレータ３０の構成
の一例を示した図である。図３を参照すると、スイッチ
２０′は、多相クロックＰ０〜Ｐｎのうちの奇位相クロ
ックを入力して各インターポレータ３０に選択出力する
セレクタスイッチ２０′−１と、多相クロックＰ０〜Ｐ
ｎのうちの偶位相クロックを入力して各インターポレー
タ３０に選択出力するセレクタスイッチ２０′−２とを
備えている。
スイッチ２０′と、複数のインターポレータ３０の構成
の一例を示した図である。図３を参照すると、スイッチ
２０′は、多相クロックＰ０〜Ｐｎのうちの奇位相クロ
ックを入力して各インターポレータ３０に選択出力する
セレクタスイッチ２０′−１と、多相クロックＰ０〜Ｐ
ｎのうちの偶位相クロックを入力して各インターポレー
タ３０に選択出力するセレクタスイッチ２０′−２とを
備えている。
【００８３】制御回路４０′は、各インターポレータ３
０の出力Ｑ１〜Ｑ８と基準クロックとを比較する位相比
較回路（ＰＤ）８０での位相比較結果（ＵＰ／ＤＯＷＮ
信号）により、それぞれ対応するインターポレータ３０
の内分比を設定制御する。なお、図３には、簡単のた
め、出力Ｑ７と基準クロックとの位相を比較する位相比
較回路（ＰＤ）８０だけが示されている。また図３にお
いて、位相比較回路（ＰＤ）８０から出力される位相比
較結果を平滑化するための低域通過フィルタは省略され
ている。
０の出力Ｑ１〜Ｑ８と基準クロックとを比較する位相比
較回路（ＰＤ）８０での位相比較結果（ＵＰ／ＤＯＷＮ
信号）により、それぞれ対応するインターポレータ３０
の内分比を設定制御する。なお、図３には、簡単のた
め、出力Ｑ７と基準クロックとの位相を比較する位相比
較回路（ＰＤ）８０だけが示されている。また図３にお
いて、位相比較回路（ＰＤ）８０から出力される位相比
較結果を平滑化するための低域通過フィルタは省略され
ている。
【００８４】 制御回路４０′は、前記参考例で説明し
た制御回路４０と同様に、カウンタとデコーダ回路とか
ら構成されており、各インターポレータ３０に制御信号
Ｃを出力するとともに、インターポレータ３０の内分比
が上限又は下限に達した場合において、さらに位相を進
めるか遅らせる必要がある場合には、インターポレータ
３０に第１、第２の入力として供給される、奇位相クロ
ックをその前後の奇位相クロックに切り替えるか、偶位
相クロックをその前後の偶位相クロックに切り替える制
御を行う。
た制御回路４０と同様に、カウンタとデコーダ回路とか
ら構成されており、各インターポレータ３０に制御信号
Ｃを出力するとともに、インターポレータ３０の内分比
が上限又は下限に達した場合において、さらに位相を進
めるか遅らせる必要がある場合には、インターポレータ
３０に第１、第２の入力として供給される、奇位相クロ
ックをその前後の奇位相クロックに切り替えるか、偶位
相クロックをその前後の偶位相クロックに切り替える制
御を行う。
【００８５】 図１４は、本発明の一参考例のクロック
制御回路の動作の検証結果を示す図であり、逓倍８相ク
ロック（６２５ＭＨｚ）を入力するインターポレータ
（図１１等参照）の内部ノードの電圧波形と、出力クロ
ック波形（内部ノード電圧波形と交差するようにして立
ち上がり実線、破線、一点鎖線等で示した８相の信号波
形）を、回路シミュレータ（ＳＰＩＣＥ２）でシミュレ
ーションした結果を示す図である。図１３に示すよう
に、１２．５ｐｓ分解能での出力を得ることができるこ
とが確認された。
制御回路の動作の検証結果を示す図であり、逓倍８相ク
ロック（６２５ＭＨｚ）を入力するインターポレータ
（図１１等参照）の内部ノードの電圧波形と、出力クロ
ック波形（内部ノード電圧波形と交差するようにして立
ち上がり実線、破線、一点鎖線等で示した８相の信号波
形）を、回路シミュレータ（ＳＰＩＣＥ２）でシミュレ
ーションした結果を示す図である。図１３に示すよう
に、１２．５ｐｓ分解能での出力を得ることができるこ
とが確認された。
【００８６】 上記した本発明の参考例によれば、下記
の各種機能を実現している。
の各種機能を実現している。
【００８７】即時逓倍機能：多相クロック生成にあたり
ＰＬＬ、ＤＬＬ等のような帰還ループを具備していない
ため、位相同期した信号の出力までのタイムラグが存在
せず、即時に逓倍クロックを出力することができる。
ＰＬＬ、ＤＬＬ等のような帰還ループを具備していない
ため、位相同期した信号の出力までのタイムラグが存在
せず、即時に逓倍クロックを出力することができる。
【００８８】ジッタ低減機能：ループジッタフリーとさ
れており、且つ、インターポレータにおいて、ジッタを
平均化し、クロックサイクル間のジッタを低減してい
る。
れており、且つ、インターポレータにおいて、ジッタを
平均化し、クロックサイクル間のジッタを低減してい
る。
【００８９】即時多相クロック供給機能：複数のインタ
ーポレータから即時に多相クロックが供給される。
ーポレータから即時に多相クロックが供給される。
【００９０】多相クロック位相補正機能：逓倍用インタ
ーポレータにおいて、逓倍及び多相クロックの位相が補
正されており、さらに微調整用インターポレータにおい
て位相の調整が行われる。
ーポレータにおいて、逓倍及び多相クロックの位相が補
正されており、さらに微調整用インターポレータにおい
て位相の調整が行われる。
【００９１】そのほか、ＰＬＬ回路（ＶＣＯ）を使用し
ないため、広帯域動作を可能とし、ており、開発、製造
コスト、開発期間の短縮を可能としている。
ないため、広帯域動作を可能とし、ており、開発、製造
コスト、開発期間の短縮を可能としている。
【００９２】さらにインターポレータ３０を含む全ての
回路をディジタル回路で構成しており、低電圧動作、低
消費電力化を図ることができる。
回路をディジタル回路で構成しており、低電圧動作、低
消費電力化を図ることができる。
【００９３】上記機能を実現する本発明に係るクロック
制御回路は、半導体集積回路装置のクロックの位相制御
回路、クロックアンドデータリカバリ回路に用いて好適
とされる。
制御回路は、半導体集積回路装置のクロックの位相制御
回路、クロックアンドデータリカバリ回路に用いて好適
とされる。
【００９４】次に、本発明に係るクロック制御回路のさ
らに別の実施例について図面を参照して説明する。
らに別の実施例について図面を参照して説明する。
【００９５】 図１５は、本発明の第１の実施例をなす
クロック制御回路の構成を示す図である。図１５を参照
すると、本発明の第１の実施例は、前記参考例の制御回
路４０として、シフトレジスタ型カウンタ１７０、１７
１を用い、入力クロックとの間の位相差を０度に微調整
するためのインターポレータ１３０と、これから任意の
角度分（オフセット分）位相をずらしたクロック信号を
出力する微調整用のインターポレータ１３１と、を備え
たものである。
クロック制御回路の構成を示す図である。図１５を参照
すると、本発明の第１の実施例は、前記参考例の制御回
路４０として、シフトレジスタ型カウンタ１７０、１７
１を用い、入力クロックとの間の位相差を０度に微調整
するためのインターポレータ１３０と、これから任意の
角度分（オフセット分）位相をずらしたクロック信号を
出力する微調整用のインターポレータ１３１と、を備え
たものである。
【００９６】より詳細には、図１５を参照すると、入力
クロック１を入力して多相逓倍クロックを生成する多相
逓倍回路１１０は、例えば前記実施例で説明した逓倍用
インターポレータ１０から構成されている。入力クロッ
クを逓倍して１６相の多相クロックを発生する多相逓倍
回路１１０（「１６相発生多相逓倍回路」ともいう）
は、前記実施例で説明した逓倍用インターポレータ１０
で構成される。すなわち、図５に示した逓倍用インター
ポレータ１０の構成において、１／１６分周器と、１６
相クロック逓倍回路を備えて構成される。多相逓倍回路
１１０として逓倍用インターポレータ１０を用いること
で、前述したように、入力クロックのジッタ成分が平均
化され、多相逓倍クロックのジッタ成分を低減すること
ができる（図１３（ａ）参照）。
クロック１を入力して多相逓倍クロックを生成する多相
逓倍回路１１０は、例えば前記実施例で説明した逓倍用
インターポレータ１０から構成されている。入力クロッ
クを逓倍して１６相の多相クロックを発生する多相逓倍
回路１１０（「１６相発生多相逓倍回路」ともいう）
は、前記実施例で説明した逓倍用インターポレータ１０
で構成される。すなわち、図５に示した逓倍用インター
ポレータ１０の構成において、１／１６分周器と、１６
相クロック逓倍回路を備えて構成される。多相逓倍回路
１１０として逓倍用インターポレータ１０を用いること
で、前述したように、入力クロックのジッタ成分が平均
化され、多相逓倍クロックのジッタ成分を低減すること
ができる（図１３（ａ）参照）。
【００９７】 本発明の第１の実施例においては、多相
逓倍回路１１０から出力される多相クロック（１６相の
クロック）を入力し、このうち位相が所定の関係を満た
す四つのクロックの組み合わせを選択して出力する第
１、第２のスイッチ１２０、１２１を備え、第１のスイ
ッチ１２０から出力される２対のクロック（４本の信
号）を入力とする第１のインターポレータ１３０と、第
２のスイッチ１２１から出力される２対のクロック（４
本の信号）を入力とする第２のインターポレータ１３１
と、を備えている。
逓倍回路１１０から出力される多相クロック（１６相の
クロック）を入力し、このうち位相が所定の関係を満た
す四つのクロックの組み合わせを選択して出力する第
１、第２のスイッチ１２０、１２１を備え、第１のスイ
ッチ１２０から出力される２対のクロック（４本の信
号）を入力とする第１のインターポレータ１３０と、第
２のスイッチ１２１から出力される２対のクロック（４
本の信号）を入力とする第２のインターポレータ１３１
と、を備えている。
【００９８】第１、第２のスイッチ１２０、１２１は、
前述したロータリスイッチから構成されており、多相逓
倍回路１１０から出力される１６相クロックのうち、例
えば位相が０度の第１のクロック（例えば偶位相信号）
と、第１のクロックと位相が隣りの第２のクロック（奇
位相信号）とからなるクロック対と、第１のクロックと
所定の位相差（例えば１８０度）の第３のクロックと、
第３のクロックと位相が隣の第４のクロックとからなる
クロック対とをそれぞれ選択出力する。
前述したロータリスイッチから構成されており、多相逓
倍回路１１０から出力される１６相クロックのうち、例
えば位相が０度の第１のクロック（例えば偶位相信号）
と、第１のクロックと位相が隣りの第２のクロック（奇
位相信号）とからなるクロック対と、第１のクロックと
所定の位相差（例えば１８０度）の第３のクロックと、
第３のクロックと位相が隣の第４のクロックとからなる
クロック対とをそれぞれ選択出力する。
【００９９】 図１６は、本発明の第１の実施例におけ
る第１のスイッチ１２０と第１のインターポレータ１３
０の接続構成を示す図である。なお、第２のスイッチ１
２１と第２のインターポレータ１３１も、図１６に示し
た構成と同様とされる。
る第１のスイッチ１２０と第１のインターポレータ１３
０の接続構成を示す図である。なお、第２のスイッチ１
２１と第２のインターポレータ１３１も、図１６に示し
た構成と同様とされる。
【０１００】図１６に示すように、第１、第２のインタ
ーポレータ１３０、１３１は、それぞれ、第１のスイッ
チ１２０を構成するロータリスイッチ１２０−１、１２
０−２から出力される第１の信号ＩＮ１と第２の信号Ｉ
Ｎ２のタイミング差を内分した第１の出力信号Ｏ１を出
力する第１の位相調整用のインターポレータ３０−１
と、第３の信号ＩＮ３と第４の信号ＩＮ４のタイミング
差を内分した第２の出力信号Ｏ２を出力する第２のイン
ターポレータ３０−２と、を備えている。
ーポレータ１３０、１３１は、それぞれ、第１のスイッ
チ１２０を構成するロータリスイッチ１２０−１、１２
０−２から出力される第１の信号ＩＮ１と第２の信号Ｉ
Ｎ２のタイミング差を内分した第１の出力信号Ｏ１を出
力する第１の位相調整用のインターポレータ３０−１
と、第３の信号ＩＮ３と第４の信号ＩＮ４のタイミング
差を内分した第２の出力信号Ｏ２を出力する第２のイン
ターポレータ３０−２と、を備えている。
【０１０１】第１の位相調整用のインターポレータ３０
−１は、入力信号ＩＮ１とＩＮ２の立ち上がりエッジの
タイミング差を内分した位相に対応する立ち上がりエッ
ジを有する第１の出力信号Ｏ１を出力し、第３の位相調
整用のインターポレータ３０−２は、入力信号ＩＮ３と
ＩＮ４の立ち上がりエッジのタイミング差を内分した位
相に対応する立ち上がりエッジを有する第２の出力信号
Ｏ２を出力する。
−１は、入力信号ＩＮ１とＩＮ２の立ち上がりエッジの
タイミング差を内分した位相に対応する立ち上がりエッ
ジを有する第１の出力信号Ｏ１を出力し、第３の位相調
整用のインターポレータ３０−２は、入力信号ＩＮ３と
ＩＮ４の立ち上がりエッジのタイミング差を内分した位
相に対応する立ち上がりエッジを有する第２の出力信号
Ｏ２を出力する。
【０１０２】第１の出力信号Ｏ１と第２の出力信号Ｏ２
は、図１５に示した多重化回路１４０に入力されて、第
１の出力信号Ｏ１と第２の出力信号Ｏ２のエッジで定め
られるパルス信号（例えばデューティ比５０％の信号）
に合成され、１本の信号に多重化されて出力される。
は、図１５に示した多重化回路１４０に入力されて、第
１の出力信号Ｏ１と第２の出力信号Ｏ２のエッジで定め
られるパルス信号（例えばデューティ比５０％の信号）
に合成され、１本の信号に多重化されて出力される。
【０１０３】ロータリスイッチ１２０−１、１２０−２
は、図３を参照して説明したロータリスイッチ２０′−
１、２０′−２と基本的に同様の構成とされ、１６相の
多相クロックを入力として、奇位相、偶位相の２対のク
ロックを選択して二つの位相調整用のインターポレータ
３０−１、３０−２に供給している。
は、図３を参照して説明したロータリスイッチ２０′−
１、２０′−２と基本的に同様の構成とされ、１６相の
多相クロックを入力として、奇位相、偶位相の２対のク
ロックを選択して二つの位相調整用のインターポレータ
３０−１、３０−２に供給している。
【０１０４】インターポレータ１３０において、入力ク
ロック１と、インターポレータ１３０の出力の位相差を
０度に位相調整する場合、ロータリスイッチ１２０−１
から出力される第１の信号ＩＮ１としては、多相逓倍回
路１１０から出力される１６相クロックのうち、０位相
の１番目のクロックが選択され、ロータリスイッチ１２
０−２から選択出力される第２の信号ＩＮ２は、ＩＮ１
の隣の３６０／１６度のクロック（２番目のクロック）
が選択されて、インターポレータ１３０に供給される。
インターポレータ１３１も同様とされる。
ロック１と、インターポレータ１３０の出力の位相差を
０度に位相調整する場合、ロータリスイッチ１２０−１
から出力される第１の信号ＩＮ１としては、多相逓倍回
路１１０から出力される１６相クロックのうち、０位相
の１番目のクロックが選択され、ロータリスイッチ１２
０−２から選択出力される第２の信号ＩＮ２は、ＩＮ１
の隣の３６０／１６度のクロック（２番目のクロック）
が選択されて、インターポレータ１３０に供給される。
インターポレータ１３１も同様とされる。
【０１０５】クロックのデューティ比を５０％とする場
合、ロータリスイッチ１２０−１から選択出力される第
３の信号ＩＮ３は、多相逓倍回路１１０から出力される
１６相クロックのうち１８０度の位相の信号（１６相の
クロックのうち９番目のクロック）が選択され、ロータ
リスイッチ１２０−２から選択出力される第４の信号Ｉ
Ｎ４は、信号ＩＮ３の隣の位相の信号（例えば１０番目
のクロック）が選択されて、インターポレータ１３０に
供給される。なお、第１と第２の信号ＩＮ１、ＩＮ２
と、第３と第４の信号ＩＮ３、ＩＮ４とは、それぞれ互
いに位相が隣り合う信号が選択されるが、第１の信号Ｉ
Ｎ１、第３の信号ＩＮ３は、入力クロック１に対して設
定される位相（例えば０度）、及びデューティ比の値
（例えばデューティ比５０％の場合は１８０度）により
任意に選択される。インターポレータ１３１も同様とさ
れる。
合、ロータリスイッチ１２０−１から選択出力される第
３の信号ＩＮ３は、多相逓倍回路１１０から出力される
１６相クロックのうち１８０度の位相の信号（１６相の
クロックのうち９番目のクロック）が選択され、ロータ
リスイッチ１２０−２から選択出力される第４の信号Ｉ
Ｎ４は、信号ＩＮ３の隣の位相の信号（例えば１０番目
のクロック）が選択されて、インターポレータ１３０に
供給される。なお、第１と第２の信号ＩＮ１、ＩＮ２
と、第３と第４の信号ＩＮ３、ＩＮ４とは、それぞれ互
いに位相が隣り合う信号が選択されるが、第１の信号Ｉ
Ｎ１、第３の信号ＩＮ３は、入力クロック１に対して設
定される位相（例えば０度）、及びデューティ比の値
（例えばデューティ比５０％の場合は１８０度）により
任意に選択される。インターポレータ１３１も同様とさ
れる。
【０１０６】第１、第２の位相調整用インターポレータ
３０−１、３０−２は、図１２を参照して説明したイン
ターポレータ３０と同様とされている。本実施例では、
インターポレータ３０は、制御信号により、二つの入力
信号のタイミング差Ｔの内分比は１６刻みで可変され
る。
３０−１、３０−２は、図１２を参照して説明したイン
ターポレータ３０と同様とされている。本実施例では、
インターポレータ３０は、制御信号により、二つの入力
信号のタイミング差Ｔの内分比は１６刻みで可変され
る。
【０１０７】この場合、スイッチ１２０、１２１におい
て、隣接する位相（３６０度の１６分の１）のクロック
対を選択し、第１、第２のインターポレータ１３０、１
３１において、クロック対の位相差を１６刻みで内分し
ており、３６０度（入力クロックの一周期）の２５６
（＝１６×１６）分の１の分解能で、位相調整すること
ができる。
て、隣接する位相（３６０度の１６分の１）のクロック
対を選択し、第１、第２のインターポレータ１３０、１
３１において、クロック対の位相差を１６刻みで内分し
ており、３６０度（入力クロックの一周期）の２５６
（＝１６×１６）分の１の分解能で、位相調整すること
ができる。
【０１０８】再び図１５を参照すると、第１のインター
ポレータ１３０の第１、第２の位相調整用のインターポ
レータから出力される第１、第２の信号を多重化して出
力する第１の多重化回路１４０と、第２のインターポレ
ータ１３１の第１、第２の位相調整用のインターポレー
タから出力される第１、第２の信号を多重化して出力す
る第２の多重化回路１４１と、を備ている。
ポレータ１３０の第１、第２の位相調整用のインターポ
レータから出力される第１、第２の信号を多重化して出
力する第１の多重化回路１４０と、第２のインターポレ
ータ１３１の第１、第２の位相調整用のインターポレー
タから出力される第１、第２の信号を多重化して出力す
る第２の多重化回路１４１と、を備ている。
【０１０９】多重化回路１４０の出力と、入力クロック
との位相差を検出する位相比較回路１５０と、位相比較
回路１５０から出力されるＵＰ信号及びＤＯＷＮ信号を
平滑化するデジタルフィルタ１６０と、デジタルフィル
タ１６０から出力されるＵＰ信号及びＤＯＷＮ信号に基
づきカウントアップ（アップシフト）及びカウントダウ
ン（ダウンシフト）する第１のカウンタ１７０と、オフ
セット値がロードされ、フィルタ１６０から出力される
ＵＰ信号及びＤＯＷＮ信号に基づきカウントアップ（ア
ップシフト）及びカウントダウン（ダウンシフト）する
オフセット有りの第２のカウンタ１７１と、を備え、第
１のカウンタ１７０のカウント出力に基づき、第１のス
イッチ１２０の切替、及び前記第１のインターポレータ
１３０の位相調整を行い、第２のカウンタ１７１のカウ
ント出力に基づき、前記第２の位相調整用のインターポ
レータ１３１の内分比の設定、及び、前記第２のスイッ
チ１２１のクロック出力の切り替えを行う構成とされ
る。
との位相差を検出する位相比較回路１５０と、位相比較
回路１５０から出力されるＵＰ信号及びＤＯＷＮ信号を
平滑化するデジタルフィルタ１６０と、デジタルフィル
タ１６０から出力されるＵＰ信号及びＤＯＷＮ信号に基
づきカウントアップ（アップシフト）及びカウントダウ
ン（ダウンシフト）する第１のカウンタ１７０と、オフ
セット値がロードされ、フィルタ１６０から出力される
ＵＰ信号及びＤＯＷＮ信号に基づきカウントアップ（ア
ップシフト）及びカウントダウン（ダウンシフト）する
オフセット有りの第２のカウンタ１７１と、を備え、第
１のカウンタ１７０のカウント出力に基づき、第１のス
イッチ１２０の切替、及び前記第１のインターポレータ
１３０の位相調整を行い、第２のカウンタ１７１のカウ
ント出力に基づき、前記第２の位相調整用のインターポ
レータ１３１の内分比の設定、及び、前記第２のスイッ
チ１２１のクロック出力の切り替えを行う構成とされ
る。
【０１１０】多重化回路１４１からは、オフセット値で
規定される角度分、入力クロック１から位相がずれたク
ロックが出力される。
規定される角度分、入力クロック１から位相がずれたク
ロックが出力される。
【０１１１】１６相の多相逓倍回路１１０の出力の切替
を行うスイッチ１２０、１２１と、１６刻みのインター
ポレータ１３０、１３１とに対して、制御信号を出力す
るカウンタ１７０、１７１は、例えば８ビットのシフト
レジスタ型カウンタよりなり、上位４ビットは、スイッ
チ（ロータリスイッチ）１２０、１２１の切替制御用に
用いられ、下位４ビットが、１６刻みインターポレータ
１３０、１３１の内分比の設定のための制御信号に用い
られる。
を行うスイッチ１２０、１２１と、１６刻みのインター
ポレータ１３０、１３１とに対して、制御信号を出力す
るカウンタ１７０、１７１は、例えば８ビットのシフト
レジスタ型カウンタよりなり、上位４ビットは、スイッ
チ（ロータリスイッチ）１２０、１２１の切替制御用に
用いられ、下位４ビットが、１６刻みインターポレータ
１３０、１３１の内分比の設定のための制御信号に用い
られる。
【０１１２】 なお、本発明の第１の実施例において、
入力クロック１から多相クロックを生成する多相逓倍回
路１１０としては、上記したように、逓倍用インターポ
レータを用いることが好適とされるが、逓倍用インター
ポレータに限定されるものでない。例えばＰＬＬ、ＤＬ
Ｌからの多相クロックをスイッチ１２０、１２１に供給
する構成に対しても、インターポレータ１３０、１３１
等の構成が適用できることは勿論である。
入力クロック１から多相クロックを生成する多相逓倍回
路１１０としては、上記したように、逓倍用インターポ
レータを用いることが好適とされるが、逓倍用インター
ポレータに限定されるものでない。例えばＰＬＬ、ＤＬ
Ｌからの多相クロックをスイッチ１２０、１２１に供給
する構成に対しても、インターポレータ１３０、１３１
等の構成が適用できることは勿論である。
【０１１３】図１７は、本発明で用いられる位相調整用
のインターポレータを集積化したレイアウトの一例を示
す図であり、０度と１８０度調整用のインターポレータ
（１６刻みインターポレータ）（図１６に示した構成）
のレイアウトパターンの一例を示している。
のインターポレータを集積化したレイアウトの一例を示
す図であり、０度と１８０度調整用のインターポレータ
（１６刻みインターポレータ）（図１６に示した構成）
のレイアウトパターンの一例を示している。
【０１１４】 次に、本発明の第２の実施例について説
明する。図１８は、本発明の第２の実施例の構成を示す
図である。本発明の第２の実施例においては、制御回路
として、バイナリカウンタとデコーダを備えたものであ
り、０度微調用のインターポレータと、任意の角度に設
定自在のインターポレータを備え、任意の角度は、制御
回路における位相調整の度に加算回路による演算で設定
されるとともに、クロックツリーシンセシシス（ツリー
状のクロック伝搬経路に遅延均等化用のバッファを適宜
配置し、クロックスキューを低減するレイアウト設計手
法）等により配置・配線されたクロック伝搬経路（「Ｃ
ＴＳ」という）の遅延調整のため、ＣＴＳと同じ遅延量
のダミー回路を備えている。
明する。図１８は、本発明の第２の実施例の構成を示す
図である。本発明の第２の実施例においては、制御回路
として、バイナリカウンタとデコーダを備えたものであ
り、０度微調用のインターポレータと、任意の角度に設
定自在のインターポレータを備え、任意の角度は、制御
回路における位相調整の度に加算回路による演算で設定
されるとともに、クロックツリーシンセシシス（ツリー
状のクロック伝搬経路に遅延均等化用のバッファを適宜
配置し、クロックスキューを低減するレイアウト設計手
法）等により配置・配線されたクロック伝搬経路（「Ｃ
ＴＳ」という）の遅延調整のため、ＣＴＳと同じ遅延量
のダミー回路を備えている。
【０１１５】 より詳細には、図１８を参照すると、入
力クロック１を逓倍してなる多相クロックを生成して出
力する多相逓倍回路１１０と、多相逓倍回路１１０から
出力される多相クロックを入力しこのうち複数のクロッ
クを選択して出力する第１、第２のスイッチ１２０、１
２１と、第１のスイッチ１２０の出力（第１乃至第４の
信号）を入力とする第１のインターポレータ１３０と、
第２のスイッチ１２１の出力（第１乃至第４の信号）を
入力とする第２のインターポレータ１３１と、を備えて
いる。本発明の第２の実施例においても、入力クロック
を逓倍して１６相の多相クロックを発生する多相逓倍回
路１１０（「１６相発生多相逓倍回路」ともいう）は、
前記参考例で説明した逓倍用インターポレータよりな
り、図５に示した逓倍用インターポレータ１０の構成に
おいて、１／１６分周器と、１６相クロック逓倍回路を
備えて構成される。
力クロック１を逓倍してなる多相クロックを生成して出
力する多相逓倍回路１１０と、多相逓倍回路１１０から
出力される多相クロックを入力しこのうち複数のクロッ
クを選択して出力する第１、第２のスイッチ１２０、１
２１と、第１のスイッチ１２０の出力（第１乃至第４の
信号）を入力とする第１のインターポレータ１３０と、
第２のスイッチ１２１の出力（第１乃至第４の信号）を
入力とする第２のインターポレータ１３１と、を備えて
いる。本発明の第２の実施例においても、入力クロック
を逓倍して１６相の多相クロックを発生する多相逓倍回
路１１０（「１６相発生多相逓倍回路」ともいう）は、
前記参考例で説明した逓倍用インターポレータよりな
り、図５に示した逓倍用インターポレータ１０の構成に
おいて、１／１６分周器と、１６相クロック逓倍回路を
備えて構成される。
【０１１６】第１、第２のスイッチ１２０、１２１、及
び、第１、第２のインターポレータ１３０、１３１は、
図１６に示した構成と同様とされており、第１、第２の
位相調整用のインターポレータ３０−１、３０−２から
出力される第１、第２の信号を多重化する多重化回路１
４０と、第２のインターポレータ１３１の第１、第２の
位相調整用のインターポレータ３０−１、３０−２から
出力される第１、第２の信号を多重化する多重化回路１
４１と、を備えている。
び、第１、第２のインターポレータ１３０、１３１は、
図１６に示した構成と同様とされており、第１、第２の
位相調整用のインターポレータ３０−１、３０−２から
出力される第１、第２の信号を多重化する多重化回路１
４０と、第２のインターポレータ１３１の第１、第２の
位相調整用のインターポレータ３０−１、３０−２から
出力される第１、第２の信号を多重化する多重化回路１
４１と、を備えている。
【０１１７】第２のインターポレータ１３１の出力側、
すなわち多重化回路１４１の出力には、クロック供給を
受けるクロック伝搬経路（ＣＴＳ）２０１が接続され、
第１のインターポレータ１３０の出力側に、すなわち多
重化回路１４０の出力には、クロック伝搬経路２０１と
等価な遅延時間のダミー回路であるＣＴＳダミー回路２
００が接続されている。
すなわち多重化回路１４１の出力には、クロック供給を
受けるクロック伝搬経路（ＣＴＳ）２０１が接続され、
第１のインターポレータ１３０の出力側に、すなわち多
重化回路１４０の出力には、クロック伝搬経路２０１と
等価な遅延時間のダミー回路であるＣＴＳダミー回路２
００が接続されている。
【０１１８】そして、ＣＴＳダミー回路２００の出力
と、入力クロック１との位相差を検出する位相比較回路
１５０と、位相比較回路１５０から出力されるＵＰ信号
及びＤＯＷＮ信号を平滑化するデジタルフィルタ１６０
と、デジタルフィルタ１６０から出力されるＵＰ信号及
びＤＯＷＮ信号に基づきカウントアップ及びカウントダ
ウンするカウンタ１７０と、カウンタ１７０のカウント
出力をデコードする第１のデコーダ１９２と、カウンタ
１７０のカウント出力と入力オフセット値とを加算する
加算回路１８０と、加算回路１８０の出力をデコードす
る第２のデコーダ１９１と、を備えている。
と、入力クロック１との位相差を検出する位相比較回路
１５０と、位相比較回路１５０から出力されるＵＰ信号
及びＤＯＷＮ信号を平滑化するデジタルフィルタ１６０
と、デジタルフィルタ１６０から出力されるＵＰ信号及
びＤＯＷＮ信号に基づきカウントアップ及びカウントダ
ウンするカウンタ１７０と、カウンタ１７０のカウント
出力をデコードする第１のデコーダ１９２と、カウンタ
１７０のカウント出力と入力オフセット値とを加算する
加算回路１８０と、加算回路１８０の出力をデコードす
る第２のデコーダ１９１と、を備えている。
【０１１９】第１のデコーダ１９２のデコード出力に基
づき第１のスイッチ１２０の切り替え、第１のインター
ポレータ１３０の位相調整（タイミング差の内分比の設
定）を行い、第２のデコーダ１９１のデコード出力に基
づき、第２のインターポレータ１３１の位相調整（内分
比の設定）、第２のスイッチ１２１の切り替えが行われ
る。
づき第１のスイッチ１２０の切り替え、第１のインター
ポレータ１３０の位相調整（タイミング差の内分比の設
定）を行い、第２のデコーダ１９１のデコード出力に基
づき、第２のインターポレータ１３１の位相調整（内分
比の設定）、第２のスイッチ１２１の切り替えが行われ
る。
【０１２０】 本発明の第２の実施例においては、ＣＴ
Ｓ２０１からクロックの供給を受けるラッチ回路等（ア
プリケーション）において、該クロックには、入力クロ
ック１に対して、オフセット分の位相差（角度差）が設
定される。また、オフセット分の角度に、カウンタ１７
０のカウント出力（この第１のカウンタ１７０は、ＣＴ
Ｓダミー２００の出力と入力クロック１との位相差を計
数する）を加算した値を、第２のデコーダ１９１でデコ
ードして、ＣＴＳ２０１の出力クロックの位相を調整す
る構成としたため、ノイズ等が挿入されても、ＣＴＳ２
０１の出力クロックには、オフセット分の位相差が確実
に確保される。
Ｓ２０１からクロックの供給を受けるラッチ回路等（ア
プリケーション）において、該クロックには、入力クロ
ック１に対して、オフセット分の位相差（角度差）が設
定される。また、オフセット分の角度に、カウンタ１７
０のカウント出力（この第１のカウンタ１７０は、ＣＴ
Ｓダミー２００の出力と入力クロック１との位相差を計
数する）を加算した値を、第２のデコーダ１９１でデコ
ードして、ＣＴＳ２０１の出力クロックの位相を調整す
る構成としたため、ノイズ等が挿入されても、ＣＴＳ２
０１の出力クロックには、オフセット分の位相差が確実
に確保される。
【０１２１】なお、図１８において、インターポレータ
１３０、１３１の各インターポレータを構成する第１、
第２の位相調整用インターポレータ３０−１、３０−２
（図１６参照）は、１６刻みのインターポレータよりな
り、カウンタ１７０の出力は８ビット、加算回路１８０
の出力は８ビット、オフセット信号も８ビットとされ、
２５６刻みで、位相調整が行われる。なお、本発明にお
いて、多相逓倍回路１１０は１６相の多相クロックの発
生に限定されるものでなく、また、インターポレータの
構成が１６刻みのインターポレータに限定されるもので
ないことは勿論である。
１３０、１３１の各インターポレータを構成する第１、
第２の位相調整用インターポレータ３０−１、３０−２
（図１６参照）は、１６刻みのインターポレータよりな
り、カウンタ１７０の出力は８ビット、加算回路１８０
の出力は８ビット、オフセット信号も８ビットとされ、
２５６刻みで、位相調整が行われる。なお、本発明にお
いて、多相逓倍回路１１０は１６相の多相クロックの発
生に限定されるものでなく、また、インターポレータの
構成が１６刻みのインターポレータに限定されるもので
ないことは勿論である。
【０１２２】カウンタ１７０と第１のデコーダ１９２の
デコード出力との関係としては、カウンタ出力が１つカ
ウントアップされる毎に、クロック１周期ｔＣＫの所定
分の１（例えば１６相の逓倍クロックを生成する多相逓
倍回路１１０と１６刻みインターポレータの構成におい
て、クロック周期ｔＣＫの２５６分の１）ずつ遅くなる
方へシフトするように、制御信号Ｃをインターポレータ
１３０へ出力する。
デコード出力との関係としては、カウンタ出力が１つカ
ウントアップされる毎に、クロック１周期ｔＣＫの所定
分の１（例えば１６相の逓倍クロックを生成する多相逓
倍回路１１０と１６刻みインターポレータの構成におい
て、クロック周期ｔＣＫの２５６分の１）ずつ遅くなる
方へシフトするように、制御信号Ｃをインターポレータ
１３０へ出力する。
【０１２３】図１８に示した１６相の多相逓倍回路１１
０と、１６刻みインターポレータ１３０、１３１の構成
において、カウンタ１７０は、例えば８ビットバイナリ
カウンタよりなり、上位４ビットは、スイッチ（ロータ
リスイッチ）１２０、１２１の切替制御用に用いられ、
下位４ビットが、１６刻みインターポレータ１３０、１
３１の内分比の設定に用いられる。
０と、１６刻みインターポレータ１３０、１３１の構成
において、カウンタ１７０は、例えば８ビットバイナリ
カウンタよりなり、上位４ビットは、スイッチ（ロータ
リスイッチ）１２０、１２１の切替制御用に用いられ、
下位４ビットが、１６刻みインターポレータ１３０、１
３１の内分比の設定に用いられる。
【０１２４】スイッチ（ロータリスイッチ）１２０、１
２１の切替制御は、１６刻みインターポレータ１３０、
１３１の制御信号Ｃ（図１参照）が全て“１”、又は
“０”のときに切り替えられる。
２１の切替制御は、１６刻みインターポレータ１３０、
１３１の制御信号Ｃ（図１参照）が全て“１”、又は
“０”のときに切り替えられる。
【０１２５】第１、第２のデコーダ１９２、１９１の下
位ビット出力は、１６刻みインターポレータ１３０、１
３１の制御信号として入力され、例えばサーモメータ型
シフトにより、上位ビットの偶奇（上位４ビットの最下
位ビットが“０”であるか“１”であるか）により、シ
フト方向の上り（アップ）と下り（ダウン）が逆となる
ようにしてもよい。
位ビット出力は、１６刻みインターポレータ１３０、１
３１の制御信号として入力され、例えばサーモメータ型
シフトにより、上位ビットの偶奇（上位４ビットの最下
位ビットが“０”であるか“１”であるか）により、シ
フト方向の上り（アップ）と下り（ダウン）が逆となる
ようにしてもよい。
【０１２６】第１、第２のデコーダ１９２、１９１の上
位ビットは、スイッチ（ロータリスイッチ）１２０、１
２１の切替制御信号として、２ビットずつシフトし、多
相クロックのうちの奇信号、偶信号のクロック対を選択
出力する。
位ビットは、スイッチ（ロータリスイッチ）１２０、１
２１の切替制御信号として、２ビットずつシフトし、多
相クロックのうちの奇信号、偶信号のクロック対を選択
出力する。
【０１２７】なお、第１、第２のデコーダ１９２、１９
１とスイッチ１２０、１２１の制御、１６刻みインター
ポレータ１３０、１３１の制御信号の間には、リタイミ
ング回路を挿入して、信号切替時等のノイズを抑止する
ようにしてもよい。
１とスイッチ１２０、１２１の制御、１６刻みインター
ポレータ１３０、１３１の制御信号の間には、リタイミ
ング回路を挿入して、信号切替時等のノイズを抑止する
ようにしてもよい。
【０１２８】 次に、本発明の第３の実施例について説
明する。図１９は、本発明の第３の実施例の構成を示す
図である。本発明の第３の実施例は、クロック伝搬経路
（ＣＴＳ）の位相を調整するためのインターポレータ、
及び、その制御回路を備えたものである。
明する。図１９は、本発明の第３の実施例の構成を示す
図である。本発明の第３の実施例は、クロック伝搬経路
（ＣＴＳ）の位相を調整するためのインターポレータ、
及び、その制御回路を備えたものである。
【０１２９】 より詳細には、図１９を参照すると、本
発明の第３の実施例においては、入力クロックを逓倍し
てなる多相クロックを生成して出力する多相逓倍回路１
１０と、多相逓倍回路１１０から出力される多相クロッ
クを入力しこのうち複数のクロックを選択して出力する
第１乃至第３のスイッチ１２０〜１２２と、第１のスイ
ッチ１２０の出力（第１乃至第４の信号）を入力とする
第１のインターポレータ１３０と、第２のスイッチ１２
１の出力（第１乃至第４の信号）を入力とする第２のイ
ンターポレータ１３１と、第３のスイッチ１２２の出力
を入力とする第３のインターポレータ１３２と、を備え
ている。本発明の第３の実施例においても、入力クロッ
クを逓倍して１６相の多相クロックを発生する多相逓倍
回路１１０（「１６相発生多相逓倍回路」ともいう）
は、前記参考例で説明した逓倍用インターポレータより
なり、図５に示した逓倍用インターポレータ１０の構成
において、１／１６分周器と、１６相クロック逓倍回路
を備えて構成される。
発明の第３の実施例においては、入力クロックを逓倍し
てなる多相クロックを生成して出力する多相逓倍回路１
１０と、多相逓倍回路１１０から出力される多相クロッ
クを入力しこのうち複数のクロックを選択して出力する
第１乃至第３のスイッチ１２０〜１２２と、第１のスイ
ッチ１２０の出力（第１乃至第４の信号）を入力とする
第１のインターポレータ１３０と、第２のスイッチ１２
１の出力（第１乃至第４の信号）を入力とする第２のイ
ンターポレータ１３１と、第３のスイッチ１２２の出力
を入力とする第３のインターポレータ１３２と、を備え
ている。本発明の第３の実施例においても、入力クロッ
クを逓倍して１６相の多相クロックを発生する多相逓倍
回路１１０（「１６相発生多相逓倍回路」ともいう）
は、前記参考例で説明した逓倍用インターポレータより
なり、図５に示した逓倍用インターポレータ１０の構成
において、１／１６分周器と、１６相クロック逓倍回路
を備えて構成される。
【０１３０】第１乃至第３のインターポレータ１３０〜
１３２は、図１６に示した構成と同様とされており、第
１乃至第３のインターポレータ１３０〜１３２におい
て、第１、第２の位相調整用のインターポレータ３０−
１、３０−２から出力される第１、第２の信号を多重化
する多重化回路１４０〜１４２を備えている。
１３２は、図１６に示した構成と同様とされており、第
１乃至第３のインターポレータ１３０〜１３２におい
て、第１、第２の位相調整用のインターポレータ３０−
１、３０−２から出力される第１、第２の信号を多重化
する多重化回路１４０〜１４２を備えている。
【０１３１】第３のインターポレータ１３２の出力に接
続される多重化回路１４２には、クロック供給を受ける
クロック伝搬経路（クロックツリーシンセシス配線）２
０１が接続されている。
続される多重化回路１４２には、クロック供給を受ける
クロック伝搬経路（クロックツリーシンセシス配線）２
０１が接続されている。
【０１３２】さらに、第１のインターポレータ１３０に
接続される多重化回路１４０の出力と、前記入力クロッ
クとの位相差を検出する第１の位相比較回路１５０と、
第１の位相比較回路１５０から出力されるＵＰ信号及び
ＤＯＷＮ信号を平滑化する第１のデジタルフィルタ１６
０と、第１のデジタルフィルタ１６０から出力されるＵ
Ｐ信号及びＤＯＷＮ信号に基づきカウントアップ及びカ
ウントダウンする第１のカウンタ１７０と、第１のカウ
ンタ１７０のカウント出力をデコードする第１のデコー
ダ１９２と、第１のカウンタ１７０のカウント出力と入
力オフセット値とを加算する加算回路１８０と、加算回
路１８０の出力をデコードする第２のデコーダ１９１
と、を備えている。第１のデコーダ１９２のデコード出
力に基づき、第１のインターポレータ１３０の位相調
整、及び、第１のスイッチ１２０の切り替えが行われ、
第２のデコーダ１９１のデコード出力に基づき、第２の
インターポレータ１７３１の位相調整、及び、第２のス
イッチ１２１の切り替えが行われる。
接続される多重化回路１４０の出力と、前記入力クロッ
クとの位相差を検出する第１の位相比較回路１５０と、
第１の位相比較回路１５０から出力されるＵＰ信号及び
ＤＯＷＮ信号を平滑化する第１のデジタルフィルタ１６
０と、第１のデジタルフィルタ１６０から出力されるＵ
Ｐ信号及びＤＯＷＮ信号に基づきカウントアップ及びカ
ウントダウンする第１のカウンタ１７０と、第１のカウ
ンタ１７０のカウント出力をデコードする第１のデコー
ダ１９２と、第１のカウンタ１７０のカウント出力と入
力オフセット値とを加算する加算回路１８０と、加算回
路１８０の出力をデコードする第２のデコーダ１９１
と、を備えている。第１のデコーダ１９２のデコード出
力に基づき、第１のインターポレータ１３０の位相調
整、及び、第１のスイッチ１２０の切り替えが行われ、
第２のデコーダ１９１のデコード出力に基づき、第２の
インターポレータ１７３１の位相調整、及び、第２のス
イッチ１２１の切り替えが行われる。
【０１３３】 本発明の第３の実施例においては、クロ
ック伝搬経路（ＣＴＳ）２０１の出力と、第２のインタ
ーポレータ１３１の出力との位相差を検出する第２の位
相比較回路１５１と、第２の位相比較回路１５１から出
力されるＵＰ信号及びＤＯＷＮ信号を平滑化する第２の
デジタルフィルタ１６１と、第２のデジタルフィルタ１
６１から出力されるＵＰ信号及びＤＯＷＮ信号に基づき
カウントアップ及びカウントダウンする第２のカウンタ
１７１と、第２のカウンタ１７１のカウント出力をデコ
ードする第３のデコーダ１９３と、を備え、第３のデコ
ーダ１９３のデコード出力に基づき、第３のインターポ
レータ１３２の位相調整、及び、第３のスイッチ１２２
の切り替えが行われる。
ック伝搬経路（ＣＴＳ）２０１の出力と、第２のインタ
ーポレータ１３１の出力との位相差を検出する第２の位
相比較回路１５１と、第２の位相比較回路１５１から出
力されるＵＰ信号及びＤＯＷＮ信号を平滑化する第２の
デジタルフィルタ１６１と、第２のデジタルフィルタ１
６１から出力されるＵＰ信号及びＤＯＷＮ信号に基づき
カウントアップ及びカウントダウンする第２のカウンタ
１７１と、第２のカウンタ１７１のカウント出力をデコ
ードする第３のデコーダ１９３と、を備え、第３のデコ
ーダ１９３のデコード出力に基づき、第３のインターポ
レータ１３２の位相調整、及び、第３のスイッチ１２２
の切り替えが行われる。
【０１３４】 本発明の第３の実施例においては、クロ
ック伝搬経路（ＣＴＳ）２０１の出力を、入力クロック
に対してオフセット分の位相を有する信号と、位相比較
することで、所定の位相差（角度）を有するように制御
される。
ック伝搬経路（ＣＴＳ）２０１の出力を、入力クロック
に対してオフセット分の位相を有する信号と、位相比較
することで、所定の位相差（角度）を有するように制御
される。
【０１３５】 次に、本発明の第４の実施例について説
明する。図２０は、本発明の第４の実施例の構成を示す
図である。本発明の第４の実施例は、位相オフセットを
信号の立ち上がりと立ち下がりとの平均によって付加す
る構成とし、入力クロックのデューティに変動がある場
合、例えば入力クロックの立ち上がりエッジと立ち上が
りエッジの中間の位相で、データをラッチすることを可
能としており、データのラッチを確実に行うことを可能
としている。
明する。図２０は、本発明の第４の実施例の構成を示す
図である。本発明の第４の実施例は、位相オフセットを
信号の立ち上がりと立ち下がりとの平均によって付加す
る構成とし、入力クロックのデューティに変動がある場
合、例えば入力クロックの立ち上がりエッジと立ち上が
りエッジの中間の位相で、データをラッチすることを可
能としており、データのラッチを確実に行うことを可能
としている。
【０１３６】図２０を参照すると、入力クロック１を逓
倍してなる多相クロックを生成して出力する多相逓倍回
路１１０と、多相逓倍回路１１０から出力される多相ク
ロックを入力しこのうち複数のクロックを選択して出力
する第１乃至第４のスイッチ１２０〜１２３と、第１乃
至第４のスイッチの出力を入力とする第１乃至第４のイ
ンターポレータ１３０〜１３３と、第１乃至第４のイン
ターポレータ１３０〜１３３の第１、第２の位相調整用
のインターポレータから出力される第１、第２の信号を
多重化する多重化回路１４０〜１４３を備ている。本発
明の第５の実施例においても、入力クロックを逓倍して
１６相の多相クロックを発生する多相逓倍回路１１０
（「１６相発生多相逓倍回路」ともいう）は、前記実施
例で説明した逓倍用インターポレータよりなり、図５に
示した逓倍用インターポレータ１０の構成において、１
／１６分周器と、１６相クロック逓倍回路を備えて構成
される。また第１乃至第４のインターポレータ１３０〜
１３３は、図１６に示したインターポレータの構成と同
様とされる。
倍してなる多相クロックを生成して出力する多相逓倍回
路１１０と、多相逓倍回路１１０から出力される多相ク
ロックを入力しこのうち複数のクロックを選択して出力
する第１乃至第４のスイッチ１２０〜１２３と、第１乃
至第４のスイッチの出力を入力とする第１乃至第４のイ
ンターポレータ１３０〜１３３と、第１乃至第４のイン
ターポレータ１３０〜１３３の第１、第２の位相調整用
のインターポレータから出力される第１、第２の信号を
多重化する多重化回路１４０〜１４３を備ている。本発
明の第５の実施例においても、入力クロックを逓倍して
１６相の多相クロックを発生する多相逓倍回路１１０
（「１６相発生多相逓倍回路」ともいう）は、前記実施
例で説明した逓倍用インターポレータよりなり、図５に
示した逓倍用インターポレータ１０の構成において、１
／１６分周器と、１６相クロック逓倍回路を備えて構成
される。また第１乃至第４のインターポレータ１３０〜
１３３は、図１６に示したインターポレータの構成と同
様とされる。
【０１３７】第４のインターポレータ１３３の出力に接
続される多重化回路１４３には、クロック供給を受ける
クロック伝搬経路（ＣＴＳ）２０１が接続されている。
続される多重化回路１４３には、クロック供給を受ける
クロック伝搬経路（ＣＴＳ）２０１が接続されている。
【０１３８】第１のインターポレータ１３０の出力に接
続される多重化回路１４０の出力と入力クロック１との
立ち上がりエッジの位相差を検出する第１の位相比較回
路１５０と、第１の位相比較回路１５０から出力される
ＵＰ信号及びＤＯＷＮ信号を平滑化する第１のデジタル
フィルタ１６０と、第１のデジタルフィルタ１６０から
出力されるＵＰ信号及びＤＯＷＮ信号に基づきカウント
アップ及びカウントダウンする第１のカウンタ１７０
と、第２のインターポレータ１３１の出力と入力クロッ
ク１との立ち下がりエッジの位相差を検出する第２の位
相比較回路１５１と、第２の位相比較回路１５１から出
力されるＵＰ信号及びＤＯＷＮ信号を平滑化する第２の
デジタルフィルタ１６１と、第２のデジタルフィルタ１
６１から出力されるＵＰ信号及びＤＯＷＮ信号に基づき
カウントアップ及びカウントダウンする第２のカウンタ
１７１と、第１のカウンタ１７０のカウント出力と第２
のカウンタ１７１のカウント出力との値を平均化して出
力する平均化回路２１０と、第１のカウンタ１７０の出
力をデコードする第１のデコーダ１９０と、第２のカウ
ンタ１７１の出力をデコードする第２のデコーダ１９１
と、平均化回路２１０の出力をデコードする第３のデコ
ーダ１９２と、を備えている。
続される多重化回路１４０の出力と入力クロック１との
立ち上がりエッジの位相差を検出する第１の位相比較回
路１５０と、第１の位相比較回路１５０から出力される
ＵＰ信号及びＤＯＷＮ信号を平滑化する第１のデジタル
フィルタ１６０と、第１のデジタルフィルタ１６０から
出力されるＵＰ信号及びＤＯＷＮ信号に基づきカウント
アップ及びカウントダウンする第１のカウンタ１７０
と、第２のインターポレータ１３１の出力と入力クロッ
ク１との立ち下がりエッジの位相差を検出する第２の位
相比較回路１５１と、第２の位相比較回路１５１から出
力されるＵＰ信号及びＤＯＷＮ信号を平滑化する第２の
デジタルフィルタ１６１と、第２のデジタルフィルタ１
６１から出力されるＵＰ信号及びＤＯＷＮ信号に基づき
カウントアップ及びカウントダウンする第２のカウンタ
１７１と、第１のカウンタ１７０のカウント出力と第２
のカウンタ１７１のカウント出力との値を平均化して出
力する平均化回路２１０と、第１のカウンタ１７０の出
力をデコードする第１のデコーダ１９０と、第２のカウ
ンタ１７１の出力をデコードする第２のデコーダ１９１
と、平均化回路２１０の出力をデコードする第３のデコ
ーダ１９２と、を備えている。
【０１３９】第１のデコーダ１９０のデコード出力に基
づき、第１のインターポレータ１３０の位相調整、及
び、第１のスイッチ１２０の切り替えが行われ、第２の
デコーダ１９１のデコード出力に基づき、第２のインタ
ーポレータ１３１の位相調整、及び、第２のスイッチ１
２１の切り替えが行われ、第３のデコーダ１９２のデコ
ード出力に基づき、第３のインターポレータ１３２の位
相調整、及び、第３のスイッチ１２２の切り替えが行わ
れる。
づき、第１のインターポレータ１３０の位相調整、及
び、第１のスイッチ１２０の切り替えが行われ、第２の
デコーダ１９１のデコード出力に基づき、第２のインタ
ーポレータ１３１の位相調整、及び、第２のスイッチ１
２１の切り替えが行われ、第３のデコーダ１９２のデコ
ード出力に基づき、第３のインターポレータ１３２の位
相調整、及び、第３のスイッチ１２２の切り替えが行わ
れる。
【０１４０】ＣＴＳ２０１の出力と、第３のインターポ
レータの出力に接続される多重化回路１４２との位相差
を検出する第３の位相比較回路１５２と、第３の位相比
較回路１５２から出力されるＵＰ信号及びＤＯＷＮ信号
を平滑化する第３のデジタルフィルタ１６２と、第３の
デジタルフィルタ１６２から出力されるＵＰ信号及びＤ
ＯＷＮ信号に基づきカウントアップ及びカウントダウン
する第３のカウンタ１７２と、第３のカウンタのカウン
ト出力をデコードする第４のデコーダ１９３と、を備
え、第４のデコーダ１９３のデコード出力に基づき、第
４のインターポレータ１３３の位相調整、及び、第４の
スイッチ１２３の切り替えが行われる。
レータの出力に接続される多重化回路１４２との位相差
を検出する第３の位相比較回路１５２と、第３の位相比
較回路１５２から出力されるＵＰ信号及びＤＯＷＮ信号
を平滑化する第３のデジタルフィルタ１６２と、第３の
デジタルフィルタ１６２から出力されるＵＰ信号及びＤ
ＯＷＮ信号に基づきカウントアップ及びカウントダウン
する第３のカウンタ１７２と、第３のカウンタのカウン
ト出力をデコードする第４のデコーダ１９３と、を備
え、第４のデコーダ１９３のデコード出力に基づき、第
４のインターポレータ１３３の位相調整、及び、第４の
スイッチ１２３の切り替えが行われる。
【０１４１】 図２１は、本発明の第４の実施例のタイ
ミング動作の一例を示す図である。入力クロックＩＮの
周期、デューティ等が変動（ばらつき）、該クロックに
同期して送信されるデータの周期等にもばらつきが生じ
た場合であっても、本発明の第４の実施例においては、
入力クロックを逓倍した多相クロックに基づき入力クロ
ックの立ち上がりに同期した信号（ＡＲ）（パルス幅
ａ、デューティ５０％）と、入力クロックの立ち下がり
に同期した信号（ＡＦ）（パルス幅ｂ、デューティ５０
％）の、入力クロックとの位相差の平均値に基づき、イ
ンターポレータ１３０2で位相調整される信号（Ｂ）
（パルス幅ａ＋ｂ、デューティ５０％）が多重化回路１
４２から出力され、この信号（Ｂ）とＣＴＳ２０１の出
力との位相差が所定値となる（例えば一致する）ように
設定される。このため、デューティが変動しても、ＣＴ
Ｓ２０１の出力クロックＣをラッチタイミングクロック
としてデータ（ＤＡＴＡ）をラッチするラッチ回路で
は、データ（ＤＡＴＡ）の１周期分の丁度中間真ん中で
サンプリングすることができる。
ミング動作の一例を示す図である。入力クロックＩＮの
周期、デューティ等が変動（ばらつき）、該クロックに
同期して送信されるデータの周期等にもばらつきが生じ
た場合であっても、本発明の第４の実施例においては、
入力クロックを逓倍した多相クロックに基づき入力クロ
ックの立ち上がりに同期した信号（ＡＲ）（パルス幅
ａ、デューティ５０％）と、入力クロックの立ち下がり
に同期した信号（ＡＦ）（パルス幅ｂ、デューティ５０
％）の、入力クロックとの位相差の平均値に基づき、イ
ンターポレータ１３０2で位相調整される信号（Ｂ）
（パルス幅ａ＋ｂ、デューティ５０％）が多重化回路１
４２から出力され、この信号（Ｂ）とＣＴＳ２０１の出
力との位相差が所定値となる（例えば一致する）ように
設定される。このため、デューティが変動しても、ＣＴ
Ｓ２０１の出力クロックＣをラッチタイミングクロック
としてデータ（ＤＡＴＡ）をラッチするラッチ回路で
は、データ（ＤＡＴＡ）の１周期分の丁度中間真ん中で
サンプリングすることができる。
【０１４２】 次に、本発明の別の参考例について説明
する。図２２は、本発明の別の参考例を説明するための
説明図である。図２２（ａ）を参照すると、インターポ
レータにより、デューティの変動の影響を抑制してデー
タを、ラッチ回路（不図示）で確実にラッチするための
構成を例示したものである。
する。図２２は、本発明の別の参考例を説明するための
説明図である。図２２（ａ）を参照すると、インターポ
レータにより、デューティの変動の影響を抑制してデー
タを、ラッチ回路（不図示）で確実にラッチするための
構成を例示したものである。
【０１４３】より詳細には、図２２（ａ）を参照する
と、データ（ＤＡＴＡ）の立ち上がりエッジを遅延させ
て信号Ａとして出力する第１のインターポレータ２１１
と、入力クロック（ＩＮ）のクロックパルスの前縁（リ
ーディングエッジ、図２２では立ち上がりエッジ）と、
該クロックパルスの後縁（トレイリングエッジ、図２２
では立ち下がりエッジ）の間のタイミング差を内分する
第２のインターポレータ２１２と、入力クロック（Ｉ
Ｎ）の、クロックパルスの後縁（図２２では、立ち下が
りエッジ）と、次のクロックパルスの前縁（図２２で
は、立ち上がりエッジ）の間のタイミング差を内分する
第３のインターポレータ２１３と、を備え、第２、第３
のインターポレータ２１２、２１３の出力を多重化して
一本の信号Ｂとして出力する多重化回路２１４を備えて
いる。
と、データ（ＤＡＴＡ）の立ち上がりエッジを遅延させ
て信号Ａとして出力する第１のインターポレータ２１１
と、入力クロック（ＩＮ）のクロックパルスの前縁（リ
ーディングエッジ、図２２では立ち上がりエッジ）と、
該クロックパルスの後縁（トレイリングエッジ、図２２
では立ち下がりエッジ）の間のタイミング差を内分する
第２のインターポレータ２１２と、入力クロック（Ｉ
Ｎ）の、クロックパルスの後縁（図２２では、立ち下が
りエッジ）と、次のクロックパルスの前縁（図２２で
は、立ち上がりエッジ）の間のタイミング差を内分する
第３のインターポレータ２１３と、を備え、第２、第３
のインターポレータ２１２、２１３の出力を多重化して
一本の信号Ｂとして出力する多重化回路２１４を備えて
いる。
【０１４４】第２のインターポレータ２１２は、例えば
図１２に示したインターポレータの構成において、入力
信号ＩＮ１の立ち上がりエッジと、入力信号ＩＮ２の立
ち下がりエッジのタイミング差を内分した位相に対応す
る立ち上がりエッジを有する信号を出力するものであ
り、入力信号ＩＮ２を反転した信号を、論理和回路ＯＲ
０１の入力端、ＮチャネルＭＯＳトランジスタＭＮ２
８、ＭＮ３０、ＭＮ３２のゲートに入力することで構成
される。第３のインターポレータ２１３は、図１１に示
したインターポレータの構成において、入力信号ＩＮ１
の立ち下がりエッジと、入力信号ＩＮ２の立ち上がりエ
ッジのタイミング差を内分した位相に対応する立ち下が
りエッジを有する信号を出力するものであり、入力信号
ＩＮ２を反転した信号を、否定論理積回路ＮＡＮＤ０１
の入力端、及び、インバータＩＮＶ０２に入力すること
で構成される。
図１２に示したインターポレータの構成において、入力
信号ＩＮ１の立ち上がりエッジと、入力信号ＩＮ２の立
ち下がりエッジのタイミング差を内分した位相に対応す
る立ち上がりエッジを有する信号を出力するものであ
り、入力信号ＩＮ２を反転した信号を、論理和回路ＯＲ
０１の入力端、ＮチャネルＭＯＳトランジスタＭＮ２
８、ＭＮ３０、ＭＮ３２のゲートに入力することで構成
される。第３のインターポレータ２１３は、図１１に示
したインターポレータの構成において、入力信号ＩＮ１
の立ち下がりエッジと、入力信号ＩＮ２の立ち上がりエ
ッジのタイミング差を内分した位相に対応する立ち下が
りエッジを有する信号を出力するものであり、入力信号
ＩＮ２を反転した信号を、否定論理積回路ＮＡＮＤ０１
の入力端、及び、インバータＩＮＶ０２に入力すること
で構成される。
【０１４５】 図２２（ｂ）に示すように、第１のイン
ターポレータ２１１のデータ出力Ａを、多重化回路２１
４から出力されるクロックＢでサンプリングすること
で、ラッチ回路（不図示）においては、クロックのデュ
ーティの変動の影響を抑制してデータを確実にラッチす
る。すなわち、データＡのサイクルの例えば中央（セン
ター）タイミングでクロックＢが立ち上がり、及び立ち
下がるため、クロックのデューティが変動した場合で
も、不正なタイミングでデータをラッチするということ
がない。なお、図２２（ｂ）に示す例では、クロックＢ
の立ち上がりエッジと立ち上がりエッジを用いてデータ
Ａをサンプリングしているが、クロックＢの立ち上がり
エッジだけでサンプリングするシステムにも、同様にし
て、適用できることは勿論である。
ターポレータ２１１のデータ出力Ａを、多重化回路２１
４から出力されるクロックＢでサンプリングすること
で、ラッチ回路（不図示）においては、クロックのデュ
ーティの変動の影響を抑制してデータを確実にラッチす
る。すなわち、データＡのサイクルの例えば中央（セン
ター）タイミングでクロックＢが立ち上がり、及び立ち
下がるため、クロックのデューティが変動した場合で
も、不正なタイミングでデータをラッチするということ
がない。なお、図２２（ｂ）に示す例では、クロックＢ
の立ち上がりエッジと立ち上がりエッジを用いてデータ
Ａをサンプリングしているが、クロックＢの立ち上がり
エッジだけでサンプリングするシステムにも、同様にし
て、適用できることは勿論である。
【０１４６】 次に、本発明の別の参考例について説明
する。図２３は、本発明の別の参考例を説明するための
レイアウト概略図である。図２４は、図２３にレイアウ
トを示した回路構成を示す図である。図２３及び図２４
を参照すると、チップ３００内に、外部クロックを入力
とする多相逓倍回路１０を備え、内部回路にクロックを
供給する回路が、多相逓倍回路１０からの多相クロック
を入力するスイッチ２０1とインターポレータ３０1を備
え、さらに、チップに配置・配線されるマクロ（マクロ
ブロック）３０１、３０２内にも、多相逓倍回路１０か
らの多相（ｎ相）クロックを入力するスイッチ２０2、
２０3とインターポレータ３０2、３０3を備えている。
本参考例においては、位相調整用のインターポレータ３
０をマクロ内に分散配置し、各マクロブロック内のクロ
ックの位相を制御するとともに、複数のマクロブロック
間にわたるクロックの位相調整を可能としている。
する。図２３は、本発明の別の参考例を説明するための
レイアウト概略図である。図２４は、図２３にレイアウ
トを示した回路構成を示す図である。図２３及び図２４
を参照すると、チップ３００内に、外部クロックを入力
とする多相逓倍回路１０を備え、内部回路にクロックを
供給する回路が、多相逓倍回路１０からの多相クロック
を入力するスイッチ２０1とインターポレータ３０1を備
え、さらに、チップに配置・配線されるマクロ（マクロ
ブロック）３０１、３０２内にも、多相逓倍回路１０か
らの多相（ｎ相）クロックを入力するスイッチ２０2、
２０3とインターポレータ３０2、３０3を備えている。
本参考例においては、位相調整用のインターポレータ３
０をマクロ内に分散配置し、各マクロブロック内のクロ
ックの位相を制御するとともに、複数のマクロブロック
間にわたるクロックの位相調整を可能としている。
【０１４７】
【発明の効果】以上説明したように、上記のように構成
されてなる本発明によれば、下記記載の効果を奏する。
されてなる本発明によれば、下記記載の効果を奏する。
【０１４８】本発明の第１の効果は、インターポレータ
を用いて逓倍及び多相クロックの生成を行う構成とした
ことにより、従来問題とされていたるループジッタ、中
心周波数変動のないクロックを生成することができる、
ということである。
を用いて逓倍及び多相クロックの生成を行う構成とした
ことにより、従来問題とされていたるループジッタ、中
心周波数変動のないクロックを生成することができる、
ということである。
【０１４９】また本発明の第２の効果はスイッチの二つ
の出力を受け位相を内分するインターポレータは、周期
の設定だけでなく、制御回路からの制御信号により内分
比を可変に制御できる構成としたことにより、クロック
位相の精細な調整を可能としているということである。
の出力を受け位相を内分するインターポレータは、周期
の設定だけでなく、制御回路からの制御信号により内分
比を可変に制御できる構成としたことにより、クロック
位相の精細な調整を可能としているということである。
【０１５０】本発明の第３の効果は、多相クロック生成
にあたりＰＬＬ、ＤＬＬ等のような帰還ループを具備せ
ず、即時に逓倍及び多相クロックを出力することができ
る、ということである。
にあたりＰＬＬ、ＤＬＬ等のような帰還ループを具備せ
ず、即時に逓倍及び多相クロックを出力することができ
る、ということである。
【０１５１】本発明の第４の効果は、位相差を内分する
インターポレータによりジッタを平均化しており、クロ
ックサイクル間のジッタを特段に低減することができ
る、ということである。
インターポレータによりジッタを平均化しており、クロ
ックサイクル間のジッタを特段に低減することができ
る、ということである。
【０１５２】本発明の第５の効果は、位相差を内分する
インターポレータによりジッタを平均化しており、クロ
ックサイクル間のジッタを特段に低減することができ
る、ということである。
インターポレータによりジッタを平均化しており、クロ
ックサイクル間のジッタを特段に低減することができ
る、ということである。
【０１５３】本発明の第６の効果は、入力クロックに対
して、任意のオフセット分位相のずれた、クロック信号
を生成する、ことができる、ということである。
して、任意のオフセット分位相のずれた、クロック信号
を生成する、ことができる、ということである。
【０１５４】本発明の第７の効果は、クロックツリー等
のクロック伝搬経路から出力されるクロックを、入力ク
ロックに対して所定のオフセット分ずれた位相に設定す
ることができる、ということである。
のクロック伝搬経路から出力されるクロックを、入力ク
ロックに対して所定のオフセット分ずれた位相に設定す
ることができる、ということである。
【０１５５】本発明の第８の効果は、クロックのデュー
ティが変動した場合にも、データを確実にラッチするこ
とができる、ということである。
ティが変動した場合にも、データを確実にラッチするこ
とができる、ということである。
【図１】本発明の一参考例の構成を示す図である。
【図２】本発明の他の参考例の構成を示す図である。
【図３】本発明の他の参考例の構成を示す図である。
【図４】本発明の一参考例における逓倍用インターポレ
ータの構成を示す図である。
ータの構成を示す図である。
【図５】本発明の一参考例における逓倍用インターポレ
ータの構成を示す図である。
ータの構成を示す図である。
【図６】本発明の一参考例における４相クロック逓倍回
路の構成を示す図である。
路の構成を示す図である。
【図７】図６に示した本発明の一参考例における４相ク
ロック逓倍回路のタイミング波形を示す図である。
ロック逓倍回路のタイミング波形を示す図である。
【図８】図６に示した本発明の一参考例における４相ク
ロック逓倍回路のタイミング差分割回路の構成を示す図
である。
ロック逓倍回路のタイミング差分割回路の構成を示す図
である。
【図９】図８に示したタイミング差分割回路のタイミン
グ波形を示す図である。
グ波形を示す図である。
【図１０】図６に示した本発明の一参考例における４相
クロック逓倍回路のタイミング差分割回路の別の構成例
を示す図である。
クロック逓倍回路のタイミング差分割回路の別の構成例
を示す図である。
【図１１】本発明の一参考例における位相調整用インタ
ーポレータの構成の一例を示す図である。
ーポレータの構成の一例を示す図である。
【図１２】本発明の一参考例における位相調整用インタ
ーポレータの構成の一例を示す図である。
ーポレータの構成の一例を示す図である。
【図１３】本発明の参考例の作用効果を説明するための
図であり、逓倍用インターポレータを用いた場合と従来
技術の構成とのジッタの現れ方を模式的に示す図であ
る。
図であり、逓倍用インターポレータを用いた場合と従来
技術の構成とのジッタの現れ方を模式的に示す図であ
る。
【図１４】本発明の一参考例におけるインターポレータ
の出力タイミング波形のシミュレーション結果の一例を
示す図である。
の出力タイミング波形のシミュレーション結果の一例を
示す図である。
【図１５】本発明の第１の実施例の構成を示す図であ
る。
る。
【図１６】本発明の第１の実施例におけるスイッチとイ
ンターポレータの構成を示す図である。
ンターポレータの構成を示す図である。
【図１７】本発明の一実施例における１６刻みインター
ポレータのレイアウトの一例を示す図である。
ポレータのレイアウトの一例を示す図である。
【図１８】本発明の第２の実施例の構成を示す図であ
る。
る。
【図１９】本発明の第３の実施例の構成を示す図であ
る。
る。
【図２０】本発明の第４の実施例の構成を示す図であ
る。
る。
【図２１】本発明の第４の実施例のタイミング動作を示
す図である。
す図である。
【図２２】本発明の別の参考例を説明するための図であ
る。
る。
【図２３】本発明の別の参考例を説明するための図であ
る。
る。
【図２４】本発明の別の参考例の構成を示す図である。
【図２５】従来のクロック制御回路の構成の一例を示す
図である。
図である。
【図２６】従来のクロック制御回路の構成の他の例を示
す図である。
す図である。
【図２７】従来のクロック制御回路の構成のさらに別の
例を示す図である。
例を示す図である。
１ クロック
２ 分周器
３ 多相クロック
４ａ タイミング差分割回路
４ｂ 多重化回路
４ｃ パルス幅補正回路
５ 多相クロック逓倍回路
７ 制御信号
１０ 逓倍用インターポレータ
１４ ＮＯＲ回路
１５、１６ インバータ
１７、１８ ＮＡＮＤ回路
２０、２０′、２０Ａ、２０Ｂ スイッチ
３０ インターポレータ
４０、４０′、４０Ａ、４０Ｂ 制御回路
５０ ＰＬＬ（位相同期ループ）
６０ ＤＬＬ（ディレイロックループ）
７０ ＶＣＯ（電圧制御発振器）
８０ 位相比較回路（ＰＤ）
１１０ 多相逓倍回路
１２０、１２１、１２２、１２３ スイッチ
１３０、１３１、１３２、１３３ インターポレータ
１４０、１４１、１４２、１４３ 多重化回路
１５０、１５１ 位相比較回路
１６０、１６１ デジタルフィルタ
１７０、１７１ カウンタ
１８０ 加算回路
１９０、１９１、１９２、１９３ デコーダ
２００ ＣＴＳダミー回路
２０１ ＣＴＳ（クロックツリーシンセシス：クロック
伝搬経路） ２１０ 平均化回路 ２１１〜２１３ インターポレータ ３００ チップ ３０１、３０２ マクロ（マクロブロック）
伝搬経路） ２１０ 平均化回路 ２１１〜２１３ インターポレータ ３００ チップ ３０１、３０２ マクロ（マクロブロック）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−261408（ＪＰ，Ａ)
特開 平11−4145（ＪＰ，Ａ)
特開2001−56723（ＪＰ，Ａ)
特開 平11−4146（ＪＰ，Ａ)
Ｍ．Ｈｏｒｏｗｉｔｚ ｅｔ ａ
ｌ．，ＰＬＬ Ｄｅｓｉｇｎ ｆｏｒ
ａ 500ＭＢ／ｓ Ｉｎｔｅｒｆａｃｅ,
Ｄｉｇ Ｔｅｃｈ Ｐａｐ ＩＥＥＥ
Ｉｎｔ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ Ｃｏｎｆ，米国，ＩＥＥ
Ｅ，1993年，ＶＯＬ．36 ，ｐ．160−
161
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/06
Claims (14)
- 【請求項１】入力クロックを分周して互いに位相の異な
る複数相のクロックを生成出力する分周回路と、二つの
信号間の位相差を内分した信号を出力する回路を複数含
み、前記分周回路から出力される複数相（ｎ相）のクロ
ックを入力とし、前記クロックを逓倍した多相クロック
を生成する多相クロック逓倍回路とを備えた多相クロッ
ク生成回路と、 前記多相クロック生成回路から出力される多相クロック
を入力としクロック対を選択して出力する第１、第２の
スイッチと、 前記第１のスイッチから出力されるクロック対を入力と
し該クロック対間の位相差を内分して位相調整したクロ
ック信号を出力する第１のインターポレータと、 前記第２のスイッチから出力されるクロック対を入力と
し該クロック対間の位相差を内分して位相調整したクロ
ック信号を出力する第２のインターポレータと、 前記第１のインターポレータの出力と前記入力クロック
との位相差を検出する位相比較回路と、 前記位相比較回路から出力される位相比較結果信号を平
滑化するフィルタと、 前記フィルタから出力される位相比較結果信号に基づき
カウントアップ及びカウントダウンを行う第１のカウン
タと、 オフセット値が設定され、前記フィルタから出力される
位相比較結果信号に基づき、カウントアップ及びカウン
トダウンを行う第２のカウンタと、 を備え、 前記第１のカウンタの出力に基づき、前記第１のインタ
ーポレータの内分比の設定、及び、前記第１のスイッチ
におけるクロック出力の切り替えを行い、 前記第２のカウンタの出力に基づき、前記第２のインタ
ーポレータの内分比の設定、及び、前記第２のスイッチ
におけるクロック出力の切り替えを行う、ことを特徴と
するクロック制御回路。 - 【請求項２】入力クロックを分周して互いに位相の異な
る複数相のクロックを生成出力する分周回路と、二つの
信号間の位相差を内分した信号を出力する回路を複数含
み、前記分周回路から出力される複数相（ｎ相）のクロ
ックを入力とし、前記クロックを逓倍した多相クロック
を生成する多相クロック逓倍回路とを備えた多相クロッ
ク生成回路と、 前記多相クロック生成回路から出力される多相クロック
を入力としクロック対を選択して出力する第１、第２の
スイッチと、 前記第１のスイッチから出力されるクロック対を入力と
し該クロック対間の位相差を内分して位相調整したクロ
ック信号を出力する第１のインターポレータと、 前記第２のスイッチから出力されるクロック対を入力と
し該クロック対間の位相差を内分して位相調整したクロ
ック信号を出力する第２のインターポレータと、を備
え、 前記第２のインターポレータの出力には、クロック供給
を受けるクロック伝搬経路が接続され、 前記第１のインターポレータの出力には、前記クロック
伝搬経路と等価な遅延時間のダミー回路が接続されてお
り、 前記ダミー回路の出力と前記入力クロックとの位相差を
検出する位相比較回路と、 前記位相比較回路から出力される位相比較結果信号を平
滑化するフィルタと、 前記フィルタから出力される位相比較結果信号に基づき
カウントアップ及びカウントダウンする第１のカウンタ
と、 前記第１のカウンタのカウント出力をデコードする第１
のデコーダと、 前記第１のカウンタのカウント出力と入力オフセット値
とを加算する加算回路と、 前記加算回路の出力をデコードする第２のデコーダと、 を備え、 前記第１のデコーダの出力に基づき、前記第１のインタ
ーポレータの内分比の設定、及び、前記第１のスイッチ
におけるクロック出力の切り替えを行い、 前記第２のデコーダの出力に基づき、前記第２のインタ
ーポレータの内分比の設定、及び、前記第２のスイッチ
におけるクロック出力の切り替えを行う、ことを特徴と
するクロック制御回路。 - 【請求項３】入力クロックを分周して互いに位相の異な
る複数相のクロックを生成出力する分周回路と、二つの
信号間の位相差を内分した信号を出力する回路を複数含
み、前記分周回路から出力される複数相（ｎ相）のクロ
ックを入力とし、前記クロックを逓倍した多相クロック
を生成する多相クロック逓倍回路とを備えた多相クロッ
ク生成回路と、 前記多相クロック生成回路から出力される多相クロック
を入力としクロック対を選択して出力する第１乃至第３
のスイッチと、 前記第１乃至第３のスイッチからそれぞれ出力されるク
ロック対を入力とし該クロック対間の位相差を内分して
位相調整したクロック信号を出力する第１乃至第３のイ
ンターポレータと、 を備え、 前記第３のインターポレータの出力には、クロック供給
を受けるクロック伝搬経路が接続され、 前記第１のインターポレータの出力と、前記入力クロッ
クとの位相差を検出する第１の位相比較回路と、 前記位相比較回路から出力される位相比較結果信号を平
滑化する第１のフィルタと、 前記第１のフィルタから出力される位相比較結果信号に
基づきカウントアップ及びカウントダウンする第１のカ
ウンタと、 前記第１のカウンタのカウント出力をデコードする第１
のデコーダと、 前記第１のカウンタのカウント出力と入力オフセット値
とを加算する加算回路と、 前記加算回路の出力をデコードする第２のデコーダと、 を備え、 前記第１のデコーダのデコード出力に基づき、前記第１
のインターポレータの内分比の設定、及び、前記第１の
スイッチのクロック出力の切り替えを行い、 前記第２のデコーダのデコード出力に基づき、前記第２
のインターポレータの内分比の設定、及び、前記第２の
スイッチのクロック出力の切り替えを行い、 前記クロック伝搬経路の出力と、前記第２のインターポ
レータの出力との位相差を検出する第２の位相比較回路
と、 前記第２の位相比較回路から出力される位相比較結果信
号を平滑化する第２のフィルタと、 前記第２のフィルタから出力される位相比較結果信号に
基づきカウントアップ及びカウントダウンする第２のカ
ウンタと、 前記第２のカウンタのカウント出力をデコードする第３
のデコーダと、 を備え、 前記第３のデコーダのデコード出力に基づき、前記第３
のインターポレータの内分比の設定、及び、前記第３の
スイッチのクロック出力の切り替えを行う、ことを特徴
とするクロック制御回路。 - 【請求項４】入力クロックを分周して互いに位相の異な
る複数相のクロックを生成出力する分周回路と、二つの
信号間の位相差を内分した信号を出力する回路を複数含
み、前記分周回路から出力される複数相（ｎ相）のクロ
ックを入力とし、前記クロックを逓倍した多相クロック
を生成する多相クロック逓倍回路とを備えた多相クロッ
ク生成回路と、 前記多相クロック生成回路から出力される多相クロック
を入力としクロック対を選択して出力する第１乃至第４
のスイッチと、 前記第１乃至第４のスイッチからそれぞれ出力されるク
ロック対を入力とし該クロック対間の位相差を内分して
位相調整したクロック信号を出力する第１乃至第４のイ
ンターポレータと、 を備え、 前記第４のインターポレータの出力には、クロック供給
を受けるクロック伝搬経路が接続され、 前記第１のインターポレータの出力と前記入力クロック
との立ち上がりエッジの位相差を検出する第１の位相比
較回路と、 前記第１の位相比較回路から出力される位相比較結果信
号を平滑化する第１のフィルタと、 前記第１のフィルタから出力される位相比較結果信号に
基づきカウントアップ及びカウントダウンする第１のカ
ウンタと、 前記第２のインターポレータの出力と前記入力クロック
を反転回路で反転した信号の立ち下がりエッジの位相差
を検出する第２の位相比較回路と、 前記第２の位相比較回路から出力される位相比較結果信
号を平滑化する第２のフィルタと、 前記第２のフィルタから出力される位相比較結果信号に
基づきカウントアップ及びカウントダウンする第２のカ
ウンタと、 前記第１のカウンタのカウント出力と前記第２のカウン
タのカウント出力とを平均化する平均化回路と、 前記第１のカウンタの出力をデコードする第２のデコー
ダと、 前記第２のカウンタの出力をデコードする第２のデコー
ダと、 前記平均化回路の出力をデコードする第３のデコーダ
と、 を備え、 前記第１乃至第３のデコーダのデコード出力に基づき、
それぞれ、前記第１乃至第３のインターポレータの内分
比の設定、及び、前記第１乃至第３のスイッチのクロッ
ク出力の切り替えを行い、 前記クロック伝搬経路の出力と、前記第３のインターポ
レータの出力との位相差を検出する第３の位相比較回路
と、 前記第３の位相比較回路から出力される位相比較結果信
号を平滑化する第３のフィルタと、 前記第３のフィルタから出力される位相比較結果信号に
基づきカウントアップ及びカウントダウンする第３のカ
ウンタと、 前記第３のカウンタのカウント出力をデコードする第４
のデコーダと、を備え、 前記第４のデコーダのデコード出力に基づき、前記第４
のインターポレータの内分比の設定、及び、前記第４の
スイッチのクロック出力の切り替えを行う、ことを特徴
とするクロック制御回路。 - 【請求項５】前記第１及び第２のスイッチが、それぞ
れ、前記多相クロック生成回路から出力される多相クロ
ックのうち、第１の信号と、前記第１の信号と位相が隣
りの第２の信号とからなる第１のクロック対と、 前記第１の信号と所定の位相差の第３の信号と、前記第
３の信号と位相が隣りの第４の信号とからなる第２のク
ロック対と、を選択出力し、 前記第１、第２のインターポレータが、それぞれ、前記
第１のクロック対のタイミング差を内分した第１の出力
信号を出力する第１の位相調整用インターポレータと、 前記第２のクロック対のタイミング差を内分した第２の
出力信号を出力する第２の位相調整用インターポレータ
と、 を備え、 前記第１のインターポレータの前記第１、第２の位相調
整用インターポレータからそれぞれ出力される第１、第
２の出力信号を多重化して出力する第１の多重化回路
と、 前記第２のインターポレータの前記第１、第２の位相調
整用インターポレータからそれぞれ出力される第１、第
２の出力信号を多重化して出力する第２の多重化回路
と、 を備えた、ことを特徴とする、請求項１又は２記載のク
ロック制御回路。 - 【請求項６】前記第１乃至第３のスイッチが、それぞ
れ、前記多相クロック生成回路から出力される多相クロ
ックのうち、第１の信号と、前記第１の信号と位相が隣
りの第２の信号とからなる第１のクロック対と、 前記第１の信号と所定の位相差の第３の信号と、前記第
３の信号と位相が隣りの第４の信号とからなる第２のク
ロック対と、を選択出力し、 前記第１、第２のインターポレータが、それぞれ、前記
第１のクロック対のタイミング差を内分した第１の出力
信号を出力する第１の位相調整用インターポレータと、 前記第２のクロック対のタイミング差を内分した第２の
出力信号を出力する第２の位相調整用インターポレータ
と、 を備え、 前記第１乃至第３のインターポレータの各々に対して、
前記第１、第２の位相調整用インターポレータからそれ
ぞれ出力される第１、第２の出力信号を多重化して出力
する第１乃至第３の多重化回路を備えたことを特徴とす
る、請求項３記載のクロック制御回路。 - 【請求項７】前記第１乃至第４のスイッチが、それぞ
れ、前記多相クロック生成回路から出力される多相クロ
ックのうち、第１の信号と、前記第１の信号と位相が隣
りの第２の信号とからなる第１のクロック対と、 前記第１の信号と所定の位相差の第３の信号と、前記第
３の信号と位相が隣りの第４の信号とからなる第２のク
ロック対と、を選択出力し、 前記第１、第２のインターポレータが、それぞれ、前記
第１のクロック対のタイミング差を内分した第１の出力
信号を出力する第１の位相調整用インターポレータと、 前記第２のクロック対のタイミング差を内分した第２の
出力信号を出力する第２の位相調整用インターポレータ
と、 を備え、 前記第１乃至第４のインターポレータの各々に対して、
前記第１、第２の位相調整用インターポレータからそれ
ぞれ出力される第１、第２の出力信号を多重化して出力
する第１乃至第４の多重化回路を備えたことを特徴とす
る、請求項４記載のクロック制御回路。 - 【請求項８】前記多相クロック生成回路が、前記入力ク
ロックから生成される多相クロックのうちの二つの信号
の位相差を内分した信号を出力するタイミング差分割回
路を複数備えてなる多相逓倍回路で構成される逓倍用イ
ンターポレータよりなる、ことを特徴とする、請求項１
乃至４のいずれか一に記載のクロック制御回路。 - 【請求項９】前記多相クロック生成回路が、 前記入力クロックの周期を検知する周期検知回路を備
え、 前記多相クロック逓倍回路が、二つの入力のタイミング
差を分割した信号を出力する複数のタイミング差分割回
路と、二つのタイミング差分割回路の出力を多重する複
数の多重化回路とを備え、 前記複数のタイミング差分割回路は、同一位相のクロッ
クを入力とするタイミング差分割回路と、相隣る位相の
二つのクロックを入力とするタイミング差分割回路を備
えた多相逓倍回路で構成される逓倍用インターポレータ
よりなる、ことを特徴とする請求項１乃至４のいずれか
一に記載のクロック制御回路。 - 【請求項１０】前記多相クロック逓倍回路が、ｎ相のク
ロック（第１乃至第ｎクロック）を入力し、 二つの入力のタイミング差を分割した信号を出力する２
ｎ個のタイミング差分割回路を備え、 ２Ｉ−１番目（ただし、１≦Ｉ≦ｎ）のタイミング差分
割回路は、前記二つの入力としてＩ番目の同一クロック
を入力とし、 ２Ｉ番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回
路は、Ｉ番目のクロックと、（Ｉ＋１ ｍｏｄ ｎ）番
目（ただし、ｍｏｄは剰余演算を表し、Ｉ＋１ ｍｏｄ
Ｎは、 Ｉ＋１をｎで割った余り）のクロックを入力とし、 Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回
路の出力と（Ｊ＋２ ｍｏｄ ｎ）番目（ただし、Ｊ＋
２ ｍｏｄ Ｎは、Ｊ＋２をｎで割った余り）のタイミ
ング差分割回路の出力とを入力とする２ｎ個のパルス幅
補正回路と、 Ｋ番目（ただし、１≦Ｋ≦ｎ）のパルス幅補正回路の出
力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力
とするｎ個の多重化回路と、 を備えた、ことを特徴とする請求項９記載のクロック制
御回路。 - 【請求項１１】前記タイミング差分割回路が、第１、第
２の入力信号を入力とする否定論理和回路と、 前記否定論理和回路の出力である内部ノード電位を入力
するインバータと、を備え、 前記内部ノードと接地間に、直列接続されたスイッチ素
子と容量とが、複数本互いに並列接続されており、 前記スイッチの制御端子に接続する周期制御信号にて前
記内部ノードに付加する容量を決められる構成とされて
いる、ことを特徴とする請求項９又は１０記載のクロッ
ク制御回路。 - 【請求項１２】前記タイミング差分割回路が、第１、第
２の入力信号を入力とし前記第１及び第２の入力信号の
所定の論理演算結果を出力する論理回路と、 第１の電源と内部ノード間に接続され、前記論理回路の
出力信号を制御端子に入力とする第１のスイッチ素子
と、 前記内部ノードに入力端が接続され、前記内部ノード電
位としきい値との大小関係が反転した場合に出力論理値
を反転させるバッファ回路と、 前記内部ノードと第２の電源との間に直列接続される、
第１の定電流源、及び、前記第１の入力信号によりオン
・オフ制御される第２のスイッチ素子と、 前記内部ノードと前記第２の電源との間に直列接続され
る、第２の定電流源、及び、前記第２の入力信号により
オン・オフ制御される第３のスイッチ素子と、 を備え、 さらに前記内部ノードと前記第２の電源間には、第４の
スイッチ素子と容量とからなる直列回路が、複数個、互
いに並列接続され、前記第４のスイッチ素子の制御端子
に供給される周期制御信号にて前記内部ノードに付加す
る容量が決められる、ことを特徴とする請求項１０又は
１１記載のクロック制御回路。 - 【請求項１３】前記位相調整用インターポレータが、第
１、第２の入力信号を入力とし前記第１及び第２の入力
信号の所定の論理演算結果を出力する論理回路と、 第１の電源と内部ノード間に接続され、前記論理回路の
出力信号を制御端子に入力とする第１のスイッチ素子
と、 前記内部ノードが入力端に接続され、前記内部ノード電
位としきい値との大小関係が反転した場合に、出力論理
値を反転させるバッファ回路と、 を備え、 前記内部ノードと第２の電源間には、第１の定電流源
と、前記第１の入力信号でオン・オフ制御される第２の
スイッチ素子と、前記制御回路からの制御信号でオン・
オフ制御される第３のスイッチ素子とからなる直列回路
が、複数個、並列に接続され、 前記内部ノードと前記第２の電源間には、第２の定電流
源と、前記第２の入力信号でオン・オフ制御される第４
のスイッチ素子と、前記制御回路からの制御信号でオン
・オフ制御される第５のスイッチ素子とからなる直列回
路が、複数個、並列に接続され、 さらに前記内部ノードと前記第２の電源間には、第６の
スイッチ素子と容量とからなる直列回路が、複数個、互
いに並列接続され、前記第６のスイッチ素子の制御端子
に接続される周期制御信号にて前記第６のスイッチ素子
のオン・オフが制御され、前記内部ノードに付加する容
量が決められる、ことを特徴とする請求項１乃至４のい
ずれか一に記載のクロック制御回路。 - 【請求項１４】請求項１乃至４のいずれか一に記載のク
ロック制御回路を備えたことを特徴とする半導体集積回
路装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000083579A JP3495311B2 (ja) | 2000-03-24 | 2000-03-24 | クロック制御回路 |
| TW090104823A TW556072B (en) | 2000-03-24 | 2001-03-02 | Clock control circuit and clock control method |
| EP10005592A EP2221968A3 (en) | 2000-03-24 | 2001-03-23 | Interpolator |
| EP10005593A EP2221969A3 (en) | 2000-03-24 | 2001-03-23 | Clock control circuit and clock control method |
| KR10-2001-0015087A KR100436604B1 (ko) | 2000-03-24 | 2001-03-23 | 클럭 제어회로 및 클럭 제어방법 |
| EP10005594A EP2221970A3 (en) | 2000-03-24 | 2001-03-23 | Clock control circuit and clock control method |
| US09/815,846 US6380774B2 (en) | 2000-03-24 | 2001-03-23 | Clock control circuit and clock control method |
| EP01107301A EP1139201A3 (en) | 2000-03-24 | 2001-03-23 | Clock control circuit and clock control method |
| CNB011100028A CN1279417C (zh) | 2000-03-24 | 2001-03-23 | 时钟控制电路和时钟控制方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000083579A JP3495311B2 (ja) | 2000-03-24 | 2000-03-24 | クロック制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001273048A JP2001273048A (ja) | 2001-10-05 |
| JP3495311B2 true JP3495311B2 (ja) | 2004-02-09 |
Family
ID=18600190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000083579A Expired - Fee Related JP3495311B2 (ja) | 2000-03-24 | 2000-03-24 | クロック制御回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6380774B2 (ja) |
| EP (4) | EP2221968A3 (ja) |
| JP (1) | JP3495311B2 (ja) |
| KR (1) | KR100436604B1 (ja) |
| CN (1) | CN1279417C (ja) |
| TW (1) | TW556072B (ja) |
Families Citing this family (134)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| DE19929337C2 (de) * | 1999-06-26 | 2002-04-25 | Alcatel Sa | Verfahren zum Generieren eines Taktes für den Rückkanal eines bidirektionalen Punkt-zu-Mehrpunkt Netzwerkes |
| US6526374B1 (en) * | 1999-12-13 | 2003-02-25 | Agere Systems Inc. | Fractional PLL employing a phase-selection feedback counter |
| JP3519693B2 (ja) * | 2000-04-04 | 2004-04-19 | 松下電器産業株式会社 | 多相クロック信号発生回路 |
| JP3498069B2 (ja) * | 2000-04-27 | 2004-02-16 | Ｎｅｃエレクトロニクス株式会社 | クロック制御回路および方法 |
| ATE435536T1 (de) * | 2000-04-28 | 2009-07-15 | Broadcom Corp | Sende- und empfangssysteme und zugehörige verfahren für serielle hochgeschwindigkeitsdaten |
| DE10028603C1 (de) * | 2000-06-09 | 2001-12-13 | Texas Instruments Deutschland | Schaltungsanordnung zur Erzeugung eines Ausgangs-Phasensignals mit einer bezüglich einer Referenzphase beliebig veränderlichen Phasenverschiebung |
| JP3636657B2 (ja) * | 2000-12-21 | 2005-04-06 | Ｎｅｃエレクトロニクス株式会社 | クロックアンドデータリカバリ回路とそのクロック制御方法 |
| US7569849B2 (en) | 2001-02-16 | 2009-08-04 | Ignis Innovation Inc. | Pixel driver circuit and pixel circuit having the pixel driver circuit |
| US6809567B1 (en) * | 2001-04-09 | 2004-10-26 | Silicon Image | System and method for multiple-phase clock generation |
| US8385476B2 (en) | 2001-04-25 | 2013-02-26 | Texas Instruments Incorporated | Digital phase locked loop |
| US7602818B2 (en) * | 2001-04-27 | 2009-10-13 | The Boeing Company | Fibre channel transceiver |
| JP4544780B2 (ja) | 2001-05-24 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | クロック制御回路 |
| US6653879B2 (en) * | 2001-05-25 | 2003-11-25 | Infineon Technologies Ag | Method and system for managing a pulse width of a signal pulse |
| US7227920B2 (en) * | 2001-06-26 | 2007-06-05 | Nokia Corporation | Circuit and method for correcting clock duty cycle |
| KR100374648B1 (ko) * | 2001-06-28 | 2003-03-03 | 삼성전자주식회사 | 전자파를 감소시키기 위한 위상동기루프회로 및 그의제어방법 |
| CA2355067A1 (en) * | 2001-08-15 | 2003-02-15 | Ignis Innovations Inc. | Metastability insensitive integrated thin film multiplexer |
| DE10140485C2 (de) * | 2001-08-17 | 2003-09-18 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Frequenzerzeugung |
| JP4871462B2 (ja) * | 2001-09-19 | 2012-02-08 | エルピーダメモリ株式会社 | 補間回路とｄｌｌ回路及び半導体集積回路 |
| US7079615B2 (en) * | 2001-11-20 | 2006-07-18 | Hewlett-Packard Development Company, L.P. | Expanded comparator for control of digital delay lines in a delay locked loop or phase locked loop |
| US6691291B2 (en) * | 2002-02-14 | 2004-02-10 | Sun Microsystems, Inc. | Method and system for estimating jitter in a delay locked loop |
| GB2385728B (en) * | 2002-02-26 | 2006-07-12 | Fujitsu Ltd | Clock recovery circuitry |
| JP3660638B2 (ja) * | 2002-03-27 | 2005-06-15 | 株式会社東芝 | クロック抽出回路 |
| JP3802447B2 (ja) * | 2002-05-17 | 2006-07-26 | Ｎｅｃエレクトロニクス株式会社 | クロックアンドデータリカバリ回路とそのクロック制御方法 |
| US7292629B2 (en) | 2002-07-12 | 2007-11-06 | Rambus Inc. | Selectable-tap equalizer |
| TWI289973B (en) * | 2002-10-10 | 2007-11-11 | Via Tech Inc | Method and related circuitry for multiple phase splitting by phase interpolation |
| DE10330796B4 (de) * | 2002-10-30 | 2023-09-14 | Hynix Semiconductor Inc. | Registergesteuerter Delay Locked Loop mit Beschleunigungsmodus |
| CA2419704A1 (en) | 2003-02-24 | 2004-08-24 | Ignis Innovation Inc. | Method of manufacturing a pixel with organic light-emitting diode |
| JP2004287691A (ja) * | 2003-03-20 | 2004-10-14 | Renesas Technology Corp | 半導体集積回路 |
| JP2005004451A (ja) * | 2003-06-11 | 2005-01-06 | Nec Electronics Corp | スペクトラム拡散クロック発生装置 |
| JP4335586B2 (ja) * | 2003-06-11 | 2009-09-30 | Ｎｅｃエレクトロニクス株式会社 | クロックアンドデータリカバリ回路 |
| CA2443206A1 (en) | 2003-09-23 | 2005-03-23 | Ignis Innovation Inc. | Amoled display backplanes - pixel driver circuits, array architecture, and external compensation |
| TWI244267B (en) | 2003-10-31 | 2005-11-21 | Realtek Semiconductor Corp | Circuit and method for phase delay |
| US7050919B1 (en) * | 2003-11-19 | 2006-05-23 | Analog Devices, Inc. | Method and apparatus for autocalibrating a plurality of phase-delayed clock signal edges within a reference clock period |
| CN100334521C (zh) * | 2004-02-28 | 2007-08-29 | 鸿富锦精密工业（深圳）有限公司 | 时钟管理系统及方法 |
| US7061285B2 (en) * | 2004-04-15 | 2006-06-13 | Woods Paul R | Clock doubler |
| JP2007537675A (ja) * | 2004-05-13 | 2007-12-20 | トムソン ライセンシング | クロック発生器及びその方法 |
| CA2472671A1 (en) | 2004-06-29 | 2005-12-29 | Ignis Innovation Inc. | Voltage-programming scheme for current-driven amoled displays |
| JP2006031510A (ja) * | 2004-07-20 | 2006-02-02 | Nec Electronics Corp | ジッタ解析方法、ジッタ解析装置及びジッタ解析プログラム |
| TWM260977U (en) * | 2004-07-28 | 2005-04-01 | Princeton Technology Corp | Light emitting diode display driving circuit with current compensation function |
| US8270501B2 (en) * | 2004-08-18 | 2012-09-18 | Rambus Inc. | Clocking architectures in high-speed signaling systems |
| JP4657662B2 (ja) | 2004-09-10 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | クロックアンドデータリカバリ回路 |
| JP4703997B2 (ja) * | 2004-09-28 | 2011-06-15 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| US7116147B2 (en) * | 2004-10-18 | 2006-10-03 | Freescale Semiconductor, Inc. | Circuit and method for interpolative delay |
| US7599458B2 (en) * | 2004-10-19 | 2009-10-06 | Hewlett-Packard Development Company, L.P. | System and method to reduce jitter |
| US8164501B2 (en) * | 2004-10-28 | 2012-04-24 | Broadcom Corporation | Method and system for time interleaved digital to analog conversion for a cable modem |
| US7583459B1 (en) | 2004-11-18 | 2009-09-01 | Marvell International Ltd. | Method and apparatus for write precompensation in a magnetic recording system |
| CA2490858A1 (en) | 2004-12-07 | 2006-06-07 | Ignis Innovation Inc. | Driving method for compensated voltage-programming of amoled displays |
| JP4587798B2 (ja) * | 2004-12-08 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | スペクトラム拡散クロック発生装置 |
| US7848473B2 (en) * | 2004-12-22 | 2010-12-07 | Agere Systems Inc. | Phase interpolator having a phase jump |
| CA2495726A1 (en) | 2005-01-28 | 2006-07-28 | Ignis Innovation Inc. | Locally referenced voltage programmed pixel for amoled displays |
| TWI378648B (en) * | 2005-03-21 | 2012-12-01 | Integrated Device Tech | Frequency calibration system and apparatus and method for frequency calibration of an oscillator |
| KR100679261B1 (ko) * | 2005-05-10 | 2007-02-05 | 삼성전자주식회사 | 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션신호의 발생방법 |
| JP4793595B2 (ja) | 2005-08-09 | 2011-10-12 | 日本電気株式会社 | 周波数シンセサイザ |
| US7379382B2 (en) * | 2005-10-28 | 2008-05-27 | Micron Technology, Inc. | System and method for controlling timing of output signals |
| CN1777032B (zh) * | 2005-12-06 | 2010-12-08 | 东南大学 | 四通道无失配时钟控制电路 |
| US7642865B2 (en) * | 2005-12-30 | 2010-01-05 | Stmicroelectronics Pvt. Ltd. | System and method for multiple-phase clock generation |
| US7724857B2 (en) * | 2006-03-15 | 2010-05-25 | Agere Systems Inc. | Method and apparatus for improving linearity in clock and data recovery systems |
| JP2007265327A (ja) * | 2006-03-30 | 2007-10-11 | Fujitsu Ltd | 電子装置のクロック発生回路の検査方法及び電子装置 |
| CN101501748B (zh) | 2006-04-19 | 2012-12-05 | 伊格尼斯创新有限公司 | 有源矩阵显示器的稳定驱动设计 |
| US20070271052A1 (en) * | 2006-05-16 | 2007-11-22 | Abel Christopher J | Method and apparatus for measuring duty cycle based on data eye monitor |
| FR2901930B1 (fr) * | 2006-05-31 | 2008-09-05 | Valeo Equip Electr Moteur | Procede et dispositif de generation de signaux binaires dephases et leur utilisation |
| US7817764B2 (en) * | 2006-09-13 | 2010-10-19 | Sony Corporation | System and method for utilizing a phase interpolator to support a data transmission procedure |
| JP4942195B2 (ja) * | 2007-02-27 | 2012-05-30 | キヤノン株式会社 | データ通信装置、データ通信システム及びデータ通信方法 |
| US7564284B2 (en) * | 2007-03-26 | 2009-07-21 | Infineon Technologies Ag | Time delay circuit and time to digital converter |
| US7966510B2 (en) * | 2007-11-30 | 2011-06-21 | Alcatel Lucent | Dynamic frequency adjustment for interoperability of differential clock recovery methods |
| BRPI0906092A2 (pt) * | 2008-03-04 | 2015-06-30 | Nec Corp | Método de multiplexação de sinal, método de correção de frequência de referência de sinal digital, dispositivo de multiplexação, dispositivo de multiplexação de sinal, dispositivo de desmultiplexação, sistema de radiocomunicação e dispositivo de correção de frequência e referência de sinal digital. |
| US8093930B2 (en) * | 2008-03-19 | 2012-01-10 | Integrated Device Technology, Inc | High frequency fractional-N divider |
| KR100868299B1 (ko) * | 2008-03-20 | 2008-11-11 | 주식회사 아나패스 | 클록 정보와 함께 데이터를 전송하는 방법 및 장치 |
| JP2009239768A (ja) * | 2008-03-28 | 2009-10-15 | Hitachi Ltd | 半導体集積回路装置、及び、クロックデータ復元方法 |
| KR101499176B1 (ko) * | 2008-04-08 | 2015-03-06 | 삼성전자주식회사 | 클럭 신호의 위상 튜닝 방법 및 그 장치 |
| KR100967103B1 (ko) * | 2008-06-30 | 2010-07-05 | 주식회사 하이닉스반도체 | 클럭생성회로 및 클럭생성방법 |
| US8407511B2 (en) * | 2008-08-28 | 2013-03-26 | Agere Systems Llc | Method and apparatus for generating early or late sampling clocks for CDR data recovery |
| JP2010109728A (ja) * | 2008-10-30 | 2010-05-13 | Fujitsu Ltd | 位相補間回路 |
| KR100992000B1 (ko) * | 2008-12-11 | 2010-11-04 | 주식회사 하이닉스반도체 | 다중 위상 클럭 생성 회로 및 그 제어 방법 |
| US8850256B2 (en) * | 2009-05-18 | 2014-09-30 | Nec Corporation | Communication circuit and communication method |
| IT1394705B1 (it) * | 2009-05-29 | 2012-07-13 | St Microelectronics Srl | Divisore di un segnale multifase. |
| JP2011055048A (ja) * | 2009-08-31 | 2011-03-17 | Renesas Electronics Corp | 多相クロック生成回路 |
| JP5499635B2 (ja) * | 2009-10-29 | 2014-05-21 | 日本電気株式会社 | 多相クロック発生回路 |
| US8283967B2 (en) | 2009-11-12 | 2012-10-09 | Ignis Innovation Inc. | Stable current source for system integration to display substrate |
| KR101306458B1 (ko) * | 2009-12-17 | 2013-09-09 | 한국전자통신연구원 | 주파수 합성 장치 및 방법 |
| JP5772188B2 (ja) * | 2011-04-27 | 2015-09-02 | 富士通株式会社 | 位相補間回路および半導体装置 |
| CN103688302B (zh) | 2011-05-17 | 2016-06-29 | 伊格尼斯创新公司 | 用于显示系统的使用动态功率控制的系统和方法 |
| US9606607B2 (en) | 2011-05-17 | 2017-03-28 | Ignis Innovation Inc. | Systems and methods for display systems with dynamic power control |
| US8451042B2 (en) * | 2011-06-03 | 2013-05-28 | Texas Instruments Incorporated | Apparatus and system of implementation of digital phase interpolator with improved linearity |
| US8941420B2 (en) | 2011-07-01 | 2015-01-27 | Rambus Inc. | Low-latency, frequency-agile clock multiplier |
| US9070775B2 (en) | 2011-08-03 | 2015-06-30 | Ignis Innovations Inc. | Thin film transistor |
| US8901579B2 (en) | 2011-08-03 | 2014-12-02 | Ignis Innovation Inc. | Organic light emitting diode and method of manufacturing |
| JP5716609B2 (ja) * | 2011-08-25 | 2015-05-13 | 日本電気株式会社 | 多相クロック発生回路、及び多相クロック発生方法 |
| US8768268B2 (en) * | 2011-11-18 | 2014-07-01 | Aviacomm Inc. | Fractional-N synthesizer |
| US10089924B2 (en) | 2011-11-29 | 2018-10-02 | Ignis Innovation Inc. | Structural and low-frequency non-uniformity compensation |
| US9385169B2 (en) | 2011-11-29 | 2016-07-05 | Ignis Innovation Inc. | Multi-functional active matrix organic light-emitting diode display |
| BR112014024483A8 (pt) | 2012-04-19 | 2021-05-25 | Intel Corp | receptor de entrada/saída e sistema |
| JP5926125B2 (ja) | 2012-06-08 | 2016-05-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN103516353B (zh) * | 2012-06-29 | 2016-05-25 | 国际商业机器公司 | 产生时钟信号的方法 |
| EP2704339B1 (en) * | 2012-09-04 | 2017-11-22 | OCT Circuit Technologies International Limited | Built-in self-test technique for detection of imperfectly connected antenna in OFDM transceivers |
| CN103795375B (zh) * | 2012-10-30 | 2016-12-21 | 瑞昱半导体股份有限公司 | 占空比调整电路及其方法 |
| TWI513193B (zh) * | 2012-11-30 | 2015-12-11 | Global Unichip Corp | 相位偏移抵消電路及相關的時脈產生器 |
| US9721505B2 (en) | 2013-03-08 | 2017-08-01 | Ignis Innovation Inc. | Pixel circuits for AMOLED displays |
| DE112014001402T5 (de) | 2013-03-15 | 2016-01-28 | Ignis Innovation Inc. | Dynamische Anpassung von Berührungsauflösungen einer Amoled-Anzeige |
| JP5820840B2 (ja) * | 2013-03-29 | 2015-11-24 | 京セラドキュメントソリューションズ株式会社 | 半導体集積回路、情報処理装置及び画像形成装置 |
| US9502653B2 (en) | 2013-12-25 | 2016-11-22 | Ignis Innovation Inc. | Electrode contacts |
| US9927489B2 (en) * | 2014-01-15 | 2018-03-27 | International Business Machines Corporation | Testing integrated circuit designs containing multiple phase rotators |
| US9350336B2 (en) * | 2014-02-05 | 2016-05-24 | Texas Instruments Incorporated | Timing compensation using the system clock |
| CN103944544B (zh) * | 2014-02-27 | 2017-01-04 | 英特尔公司 | 多相位信号产生器及多相位信号产生方法 |
| US10997901B2 (en) | 2014-02-28 | 2021-05-04 | Ignis Innovation Inc. | Display system |
| US10176752B2 (en) | 2014-03-24 | 2019-01-08 | Ignis Innovation Inc. | Integrated gate driver |
| US9407245B2 (en) * | 2014-06-30 | 2016-08-02 | Intel IP Corporation | System for digitally controlled edge interpolator linearization |
| CN104270122B (zh) * | 2014-09-16 | 2017-03-29 | 中国科学院微电子研究所 | 一种占空比校正电路 |
| CA2872563A1 (en) | 2014-11-28 | 2016-05-28 | Ignis Innovation Inc. | High pixel density array architecture |
| US9490784B2 (en) * | 2014-12-09 | 2016-11-08 | Qualcomm Incorporated | Apparatus and method for generating quadrupled reference clock from single ended crystal oscillator |
| US10373554B2 (en) | 2015-07-24 | 2019-08-06 | Ignis Innovation Inc. | Pixels and reference circuits and timing techniques |
| US10657895B2 (en) | 2015-07-24 | 2020-05-19 | Ignis Innovation Inc. | Pixels and reference circuits and timing techniques |
| CA2898282A1 (en) | 2015-07-24 | 2017-01-24 | Ignis Innovation Inc. | Hybrid calibration of current sources for current biased voltage progra mmed (cbvp) displays |
| CA2909813A1 (en) | 2015-10-26 | 2017-04-26 | Ignis Innovation Inc | High ppi pattern orientation |
| US9590797B1 (en) * | 2016-04-29 | 2017-03-07 | Cavium, Inc. | Edge rate control calibration |
| US9954539B2 (en) * | 2016-07-11 | 2018-04-24 | Xilinx, Inc. | Method and apparatus for clock phase generation |
| KR101775636B1 (ko) * | 2016-08-31 | 2017-09-06 | 금오공과대학교 산학협력단 | 주파수 합성기를 구비한 클럭신호 생성 회로 |
| US10103140B2 (en) * | 2016-10-14 | 2018-10-16 | Alpha And Omega Semiconductor Incorporated | Switch circuit with controllable phase node ringing |
| DE102017222059A1 (de) | 2016-12-06 | 2018-06-07 | Ignis Innovation Inc. | Pixelschaltungen zur Minderung von Hysterese |
| JP6828482B2 (ja) | 2017-02-08 | 2021-02-10 | オムロン株式会社 | 制御システム、およびパルス出力装置 |
| US10714018B2 (en) | 2017-05-17 | 2020-07-14 | Ignis Innovation Inc. | System and method for loading image correction data for displays |
| TWI625618B (zh) * | 2017-07-11 | 2018-06-01 | 新唐科技股份有限公司 | 可程式化接腳位準的控制電路 |
| US10483956B2 (en) | 2017-07-20 | 2019-11-19 | Rohm Co., Ltd. | Phase interpolator, timing generator, and semiconductor integrated circuit |
| US11025899B2 (en) | 2017-08-11 | 2021-06-01 | Ignis Innovation Inc. | Optical correction systems and methods for correcting non-uniformity of emissive display devices |
| CN107979357A (zh) * | 2017-11-16 | 2018-05-01 | 湖南工业大学 | 采样式干扰脉冲过滤方法 |
| US10971078B2 (en) | 2018-02-12 | 2021-04-06 | Ignis Innovation Inc. | Pixel measurement through data line |
| CN109450421B (zh) * | 2018-12-17 | 2023-09-01 | 上海艾为电子技术股份有限公司 | 一种模拟开关开启电路及方法 |
| US11265009B2 (en) * | 2019-05-30 | 2022-03-01 | Texas Instruments Incorporated | Waveform synthesizer using multiple digital-to-analog converters |
| US10715038B1 (en) * | 2019-11-29 | 2020-07-14 | Realtek Semiconductor Corp. | Apparatus and method for frequency quintupling |
| CN112019195A (zh) * | 2020-08-28 | 2020-12-01 | 广东电网有限责任公司广州供电局 | 一种基于双向反激均衡电路控制信号产生的专用集成电路 |
| WO2022210592A1 (ja) * | 2021-03-31 | 2022-10-06 | ソニーセミコンダクタソリューションズ株式会社 | 半導体回路及び電子機器 |
| CN116073820A (zh) * | 2021-10-29 | 2023-05-05 | 瑞昱半导体股份有限公司 | 时钟信号产生电路 |
| CN114726367B (zh) * | 2022-06-02 | 2022-08-23 | 上海泰矽微电子有限公司 | 一种基于门控的低抖动时钟分频电路及控制方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485490A (en) * | 1992-05-28 | 1996-01-16 | Rambus, Inc. | Method and circuitry for clock synchronization |
| KR960002463B1 (ko) * | 1993-12-11 | 1996-02-17 | 한국전기통신공사 | 고속데이타 전송에서의 디지틀 데이타 리타이밍 장치 |
| GB9411602D0 (en) * | 1994-06-09 | 1994-08-03 | Inmos Ltd | Pulse generation |
| JPH0936713A (ja) * | 1995-07-25 | 1997-02-07 | Fanuc Ltd | 周波数逓倍装置 |
| US6125157A (en) * | 1997-02-06 | 2000-09-26 | Rambus, Inc. | Delay-locked loop circuitry for clock delay adjustment |
| US5841325A (en) * | 1997-05-12 | 1998-11-24 | Hewlett-Packard Company | Fully-integrated high-speed interleaved voltage-controlled ring oscillator |
| US6247138B1 (en) * | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| JP3955150B2 (ja) * | 1998-01-08 | 2007-08-08 | 富士通株式会社 | 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム |
| JP3220052B2 (ja) * | 1997-06-13 | 2001-10-22 | 日本電気株式会社 | クロック制御装置 |
| JP3346224B2 (ja) * | 1997-06-13 | 2002-11-18 | 日本電気株式会社 | クロック信号制御装置 |
| US5945862A (en) * | 1997-07-31 | 1999-08-31 | Rambus Incorporated | Circuitry for the delay adjustment of a clock signal |
| KR100261295B1 (ko) * | 1997-12-03 | 2000-07-01 | 이계철 | 준안정이 고려된 디지털 위상 정렬장치 |
| KR19990053227A (ko) * | 1997-12-23 | 1999-07-15 | 정선종 | 주파수 체배 장치 |
| DE19817722C2 (de) * | 1998-04-21 | 2003-02-27 | Grieshaber Vega Kg | Verfahren und Anordnung zur Auswertung der Admittanz einer variablen Messkapazität |
| JP3415444B2 (ja) * | 1998-06-12 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | クロック制御方法および回路 |
| JP2000059183A (ja) * | 1998-08-05 | 2000-02-25 | Mitsubishi Electric Corp | 同期逓倍クロック信号生成回路 |
| JP3808670B2 (ja) * | 1999-08-19 | 2006-08-16 | 富士通株式会社 | 半導体集積回路 |
| JP3394013B2 (ja) * | 1999-12-24 | 2003-04-07 | 松下電器産業株式会社 | データ抽出回路およびデータ抽出システム |
-
2000
- 2000-03-24 JP JP2000083579A patent/JP3495311B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-02 TW TW090104823A patent/TW556072B/zh not_active IP Right Cessation
- 2001-03-23 US US09/815,846 patent/US6380774B2/en not_active Expired - Lifetime
- 2001-03-23 CN CNB011100028A patent/CN1279417C/zh not_active Expired - Fee Related
- 2001-03-23 EP EP10005592A patent/EP2221968A3/en not_active Withdrawn
- 2001-03-23 EP EP10005593A patent/EP2221969A3/en not_active Withdrawn
- 2001-03-23 EP EP01107301A patent/EP1139201A3/en not_active Withdrawn
- 2001-03-23 KR KR10-2001-0015087A patent/KR100436604B1/ko not_active IP Right Cessation
- 2001-03-23 EP EP10005594A patent/EP2221970A3/en not_active Withdrawn
Non-Patent Citations (1)
| Title |
|---|
| Ｍ．Ｈｏｒｏｗｉｔｚ ｅｔ ａｌ．，ＰＬＬ Ｄｅｓｉｇｎ ｆｏｒ ａ ５００ＭＢ／ｓ Ｉｎｔｅｒｆａｃｅ，Ｄｉｇ Ｔｅｃｈ Ｐａｐ ＩＥＥＥ Ｉｎｔ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆ，米国，ＩＥＥＥ，１９９３年，ＶＯＬ．３６ ，ｐ．１６０−１６１ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2221970A3 (en) | 2010-12-15 |
| KR20010090518A (ko) | 2001-10-18 |
| US6380774B2 (en) | 2002-04-30 |
| TW556072B (en) | 2003-10-01 |
| EP2221968A3 (en) | 2010-09-08 |
| EP1139201A3 (en) | 2009-09-02 |
| JP2001273048A (ja) | 2001-10-05 |
| EP2221969A3 (en) | 2010-09-08 |
| CN1319788A (zh) | 2001-10-31 |
| US20010026179A1 (en) | 2001-10-04 |
| CN1279417C (zh) | 2006-10-11 |
| EP2221970A2 (en) | 2010-08-25 |
| EP1139201A2 (en) | 2001-10-04 |
| EP2221969A2 (en) | 2010-08-25 |
| KR100436604B1 (ko) | 2004-06-22 |
| EP2221968A2 (en) | 2010-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3495311B2 (ja) | クロック制御回路 | |
| JP3647364B2 (ja) | クロック制御方法及び回路 | |
| JP4544780B2 (ja) | クロック制御回路 | |
| JP3450293B2 (ja) | クロック制御回路及びクロック制御方法 | |
| KR100401321B1 (ko) | 클럭 앤드 데이터 리커버리 회로와 그 클럭 제어 방법 | |
| JP4562300B2 (ja) | クロック制御方法及び回路 | |
| JP4335586B2 (ja) | クロックアンドデータリカバリ回路 | |
| JP3802447B2 (ja) | クロックアンドデータリカバリ回路とそのクロック制御方法 | |
| JP2001339280A (ja) | タイミング差分割回路と信号制御方法及び装置 | |
| JP3498069B2 (ja) | クロック制御回路および方法 | |
| Lin et al. | An 833-MHz 132-phase multiphase clock generator with self-calibration circuits | |
| KR100625911B1 (ko) | 클럭 제어 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031021 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |