JP2970617B2 - フレーム同期回路 - Google Patents
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- 238000010586 diagram Methods 0.000 description 13
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 8
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- 238000007796 conventional method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
Description
【０００１】
【発明の属する技術分野】この発明は、時分割多重信号
のフレーム同期回路に関し、特にＳＤＨ信号のフレーム
同期回路に関する。
のフレーム同期回路に関し、特にＳＤＨ信号のフレーム
同期回路に関する。
【０００２】
【従来の技術】ネットワークの運用性の向上を目的とし
てＩＴＵ−Ｔ（国際電気通信連合・国際通信標準化部
門）において、ネットワーク内のインターフェイスが
「ＳＤＨ−ＮＮＩ」の名で標準化されている。その中で
ＳＴＭ−Ｎ信号はＮ本のＳＴＭ−１フレーム構造がバイ
ト多重された信号として規定されている。
てＩＴＵ−Ｔ（国際電気通信連合・国際通信標準化部
門）において、ネットワーク内のインターフェイスが
「ＳＤＨ−ＮＮＩ」の名で標準化されている。その中で
ＳＴＭ−Ｎ信号はＮ本のＳＴＭ−１フレーム構造がバイ
ト多重された信号として規定されている。
【０００３】ＳＴＭ−Ｎ信号のフレーム同期を行うため
に、通常、ＳＴＭ−Ｎ信号のＳＯＨ（Section Overhea
d；セクション・オーバへッド）内にあるフレーム同期
用のＡ１、Ａ２バイトパターンを検出してフレーム同期
が行われる。
に、通常、ＳＴＭ−Ｎ信号のＳＯＨ（Section Overhea
d；セクション・オーバへッド）内にあるフレーム同期
用のＡ１、Ａ２バイトパターンを検出してフレーム同期
が行われる。
【０００４】従来のフレーム同期回路として、ハードウ
ェア量をなるべく押さえるようにした例が特開平８−１
６３１１６号公報に記載されている。
ェア量をなるべく押さえるようにした例が特開平８−１
６３１１６号公報に記載されている。
【０００５】図７は、同公報記載のフレーム同期回路の
構成を示す図である。同図において、５０は入力の直列
データＤＡＴＡを並列データに変換するシフトレジス
タ、５１〜５８は前記シフトレジスタを構成するＤ型フ
リップフロップ（Ｄ−Ｆ／Ｆ）、７１〜７８は前記直並
列変換回路からクロックＣＬＫ１のタイミングでデータ
を取り出すためのＤ−Ｆ／Ｆ、８１、８２はシフトレジ
スタ５０の各段の出力を入力としそれぞれＡ１バイトパ
ターン及びＡ２バイトパターンを検出するためのアンド
ゲート、８３はアンドゲート８１、８２の検出信号を選
択するためのセレクタ、６１、６２はそれぞれセレクタ
８３の論理出力を入力クロックＣＬＫに対して半周期ず
れたタイミングでＤ−Ｆ／Ｆ７１〜７８に供給するため
のインバータ及びＤ−Ｆ／Ｆである。
構成を示す図である。同図において、５０は入力の直列
データＤＡＴＡを並列データに変換するシフトレジス
タ、５１〜５８は前記シフトレジスタを構成するＤ型フ
リップフロップ（Ｄ−Ｆ／Ｆ）、７１〜７８は前記直並
列変換回路からクロックＣＬＫ１のタイミングでデータ
を取り出すためのＤ−Ｆ／Ｆ、８１、８２はシフトレジ
スタ５０の各段の出力を入力としそれぞれＡ１バイトパ
ターン及びＡ２バイトパターンを検出するためのアンド
ゲート、８３はアンドゲート８１、８２の検出信号を選
択するためのセレクタ、６１、６２はそれぞれセレクタ
８３の論理出力を入力クロックＣＬＫに対して半周期ず
れたタイミングでＤ−Ｆ／Ｆ７１〜７８に供給するため
のインバータ及びＤ−Ｆ／Ｆである。
【０００６】このフレーム同期回路では、アンドゲート
８１を用いてシフトレジスタ５０のデータのパターンが
Ａ１バイトであるかどうかの検証を行う。もし、セレク
タ８３の状態がアンドゲート８１の出力を選択するよう
に設定されている場合には、シフトレジスタ５０に入力
されたデータがＡ１バイトになると、このデータパター
ンによりアンドゲート８１の出力の論理が”１”にな
り、これがセレクタ８３から出力される。Ｄ−Ｆ／Ｆ６
２はこの状態でインバータ６１からのクロックＣＬＫの
タイミングで前記論理”１”を出力しクロックＣＬＫ１
を発生する。Ｄ−ＦＦ７１〜７８は、前記クロックＣＬ
Ｋ１の立ち上がりでシフトレジスタ５０のデータを並列
に取り込む。以後、このタイミングでデータが読み込ま
れ、バイト単位の位相があつた信号が出力される。
８１を用いてシフトレジスタ５０のデータのパターンが
Ａ１バイトであるかどうかの検証を行う。もし、セレク
タ８３の状態がアンドゲート８１の出力を選択するよう
に設定されている場合には、シフトレジスタ５０に入力
されたデータがＡ１バイトになると、このデータパター
ンによりアンドゲート８１の出力の論理が”１”にな
り、これがセレクタ８３から出力される。Ｄ−Ｆ／Ｆ６
２はこの状態でインバータ６１からのクロックＣＬＫの
タイミングで前記論理”１”を出力しクロックＣＬＫ１
を発生する。Ｄ−ＦＦ７１〜７８は、前記クロックＣＬ
Ｋ１の立ち上がりでシフトレジスタ５０のデータを並列
に取り込む。以後、このタイミングでデータが読み込ま
れ、バイト単位の位相があつた信号が出力される。
【０００７】
【発明が解決しようとする課題】前述の従来のフレーム
同期回路は、Ａ１バイトの検出からクロックＣＬＫ１の
発生までの同期動作を入力クロックＣＬＫの１タイムス
ロット内に終えなければならない。入力データの速度が
遅ければ、このような回路形式でも十分使えるが、ＳＴ
Ｍ−６４のような高速データの場合には、最もスピード
が早いバイポーラデバイスで回路を組んでもＡ１バイト
の検出からクロックＣＬＫ１の発生までに要する時間が
前記１タイムスロット以上かかるようになるため、クロ
ックＣＬＫ１発生のタイミング制御が困難になり、フレ
ーム同期が成立しなくなるという問題があった。
同期回路は、Ａ１バイトの検出からクロックＣＬＫ１の
発生までの同期動作を入力クロックＣＬＫの１タイムス
ロット内に終えなければならない。入力データの速度が
遅ければ、このような回路形式でも十分使えるが、ＳＴ
Ｍ−６４のような高速データの場合には、最もスピード
が早いバイポーラデバイスで回路を組んでもＡ１バイト
の検出からクロックＣＬＫ１の発生までに要する時間が
前記１タイムスロット以上かかるようになるため、クロ
ックＣＬＫ１発生のタイミング制御が困難になり、フレ
ーム同期が成立しなくなるという問題があった。
【０００８】（発明の目的）本発明の目的は、高速ＳＤ
Ｈ信号に対して確実に動作しうる簡単な構成を持つフレ
ーム同期回路を提供することにある。
Ｈ信号に対して確実に動作しうる簡単な構成を持つフレ
ーム同期回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のフレーム同期回
路は、ＳＤＨ信号を１ビット毎に交互に入力する第１及
び第２のシフトレジスタ（４、７）と、前記１及び第２
のシフトレジスタの各出力の互いに１ビットずれた１バ
イト分の出力を入力としそれぞれからＡ１バイトを検出
する第１及び第２ののＡ１バイト検出論理回路（アンド
ゲート３０及び３１）と、前記第１のＡ１バイト検出論
理回路の検出出力に同期して前記第１及び第２のシフト
レジスタの出力から１バイトを単位とするデータをラッ
チして出力するラッチ回路（５、８）と、前記第２のＡ
１バイト検出論理回路の検出出力により前記第１及び第
２のシフトレジスタに入力するＳＤＨ信号の入力順序を
切り換える切替回路（１ビットシフト回路、例えば１ビ
ット遅延回路１等）とを有する。
路は、ＳＤＨ信号を１ビット毎に交互に入力する第１及
び第２のシフトレジスタ（４、７）と、前記１及び第２
のシフトレジスタの各出力の互いに１ビットずれた１バ
イト分の出力を入力としそれぞれからＡ１バイトを検出
する第１及び第２ののＡ１バイト検出論理回路（アンド
ゲート３０及び３１）と、前記第１のＡ１バイト検出論
理回路の検出出力に同期して前記第１及び第２のシフト
レジスタの出力から１バイトを単位とするデータをラッ
チして出力するラッチ回路（５、８）と、前記第２のＡ
１バイト検出論理回路の検出出力により前記第１及び第
２のシフトレジスタに入力するＳＤＨ信号の入力順序を
切り換える切替回路（１ビットシフト回路、例えば１ビ
ット遅延回路１等）とを有する。
【００１０】また、本発明のフレーム同期回路は、入力
データに対して選択信号により１ビット遅れたデータを
出力できる遅延回路と、入力クロックを１／２に分周す
る分周回路と、前記遅延回路の出力信号を入力して、前
記分周回路の分周クロック信号を用いてデータを順次シ
フトする第１及び第２のシフトレジスタ回路と、前記分
周回路の分周クロック信号を入力としてカウント動作
し、また、セット信号によりカウンタを所定値にセット
することができるカウンタ回路と、前記第１及び第２の
シフトレジスタの出力信号から互いに１ビットずれた所
定ビット数のデータを入力してＳＤＨフレームのＡ１バ
イトを検出し、それぞれの検出出力を前記遅延回路の選
択信号及び前記カウンタ回路のセット信号として出力す
るＡ１バイト検出回路と、前記第１及び第２のシフトレ
ジスタの出力を入力し、前記カウンタ回路の出力信号で
ラッチを行う第１及び第２のラッチ回路とを有する。
データに対して選択信号により１ビット遅れたデータを
出力できる遅延回路と、入力クロックを１／２に分周す
る分周回路と、前記遅延回路の出力信号を入力して、前
記分周回路の分周クロック信号を用いてデータを順次シ
フトする第１及び第２のシフトレジスタ回路と、前記分
周回路の分周クロック信号を入力としてカウント動作
し、また、セット信号によりカウンタを所定値にセット
することができるカウンタ回路と、前記第１及び第２の
シフトレジスタの出力信号から互いに１ビットずれた所
定ビット数のデータを入力してＳＤＨフレームのＡ１バ
イトを検出し、それぞれの検出出力を前記遅延回路の選
択信号及び前記カウンタ回路のセット信号として出力す
るＡ１バイト検出回路と、前記第１及び第２のシフトレ
ジスタの出力を入力し、前記カウンタ回路の出力信号で
ラッチを行う第１及び第２のラッチ回路とを有する。
【００１１】そして、前記第１のシフトレジスタは、分
周クロック信号の立ち下がりで入力データをラッチし、
ラッチ時点から次の分周クロック信号の立ち上がりま
で、信号を保持する第１のフリップフロップと、分周ク
ロック信号の立ち上がりで入力データをラッチして、ラ
ッチ時点から分周クロック信号の次の立ち上がりまでデ
ータを保持する第２ないし第４のフリップフロップで構
成され、前記第２のシフトレジスタは、分周クロック信
号の立ち上がりで入力データをラッチして、ラッチ時点
から分周クロック信号の次の立ち上がりまでデータを保
持する第１ないし第５のフリップフロップで構成され
る。
周クロック信号の立ち下がりで入力データをラッチし、
ラッチ時点から次の分周クロック信号の立ち上がりま
で、信号を保持する第１のフリップフロップと、分周ク
ロック信号の立ち上がりで入力データをラッチして、ラ
ッチ時点から分周クロック信号の次の立ち上がりまでデ
ータを保持する第２ないし第４のフリップフロップで構
成され、前記第２のシフトレジスタは、分周クロック信
号の立ち上がりで入力データをラッチして、ラッチ時点
から分周クロック信号の次の立ち上がりまでデータを保
持する第１ないし第５のフリップフロップで構成され
る。
【００１２】前記Ａ１バイト検出回路は、前記第１のシ
フトレジスタの前記第１ないし第４のフリップフロップ
の出力と前記第２のシフトレジスタの前記第１ないし第
４のフリップフロップの出力を入力とし前記選択信号を
出力する第１の論理ゲート回路と、前記第１のシフトレ
ジスタの前記第１から第４のフリップフロップの出力と
前記第２のシフトレジスタの前記第２から第５のフリッ
プフロップの出力を入力とし前記セット信号を出力する
第２の論理ゲート回路とを有する。
フトレジスタの前記第１ないし第４のフリップフロップ
の出力と前記第２のシフトレジスタの前記第１ないし第
４のフリップフロップの出力を入力とし前記選択信号を
出力する第１の論理ゲート回路と、前記第１のシフトレ
ジスタの前記第１から第４のフリップフロップの出力と
前記第２のシフトレジスタの前記第２から第５のフリッ
プフロップの出力を入力とし前記セット信号を出力する
第２の論理ゲート回路とを有する。
【００１３】前記遅延回路は、ＳＤＨ信号を入力しＳＤ
Ｈのクロック信号でラッチを行う第１のフリップフロッ
プと、第１のフリップフロップの出力信号を入力し前記
クロック信号でラッチを行う第２のフリップフロップ
と、選択信号が一旦入力されると出力が常にオンになる
フリップフロップと、前記フリップフロップの出力によ
り、前記第１のフリップフロップの出力信号又は前記第
２のフリップフロップの出力信号を選択して出力するセ
レクタ回路とを有する。
Ｈのクロック信号でラッチを行う第１のフリップフロッ
プと、第１のフリップフロップの出力信号を入力し前記
クロック信号でラッチを行う第２のフリップフロップ
と、選択信号が一旦入力されると出力が常にオンになる
フリップフロップと、前記フリップフロップの出力によ
り、前記第１のフリップフロップの出力信号又は前記第
２のフリップフロップの出力信号を選択して出力するセ
レクタ回路とを有する。
【００１４】（作用）並列の２つのシフトレジスタに入
力クロックの１／２分周クロックでＳＴＭ−Ｎ信号をビ
ット毎に交互に入力することにより、同期を成立させる
ためのタイミング回路の動作の時間的余裕を増加させ
る。ここで、２つのシフトレジスタ上でのＳＴＭ−Ｎ信
号のＡ１バイトの現れ方は互いに１ビットずれた出力位
置での２通りのパタ―ンとして生じるので、１ビット進
んだ方の出力位置のパターンがでたときは、シフトレジ
スタに入力される信号を、例えば１ビット遅らせること
により１ビット遅れた方の正規のパターンを検出できる
ようにする。以後その検出タイミング（位相）に合わせ
てバイトデータを出力するようにしてフレーム同期をと
る。
力クロックの１／２分周クロックでＳＴＭ−Ｎ信号をビ
ット毎に交互に入力することにより、同期を成立させる
ためのタイミング回路の動作の時間的余裕を増加させ
る。ここで、２つのシフトレジスタ上でのＳＴＭ−Ｎ信
号のＡ１バイトの現れ方は互いに１ビットずれた出力位
置での２通りのパタ―ンとして生じるので、１ビット進
んだ方の出力位置のパターンがでたときは、シフトレジ
スタに入力される信号を、例えば１ビット遅らせること
により１ビット遅れた方の正規のパターンを検出できる
ようにする。以後その検出タイミング（位相）に合わせ
てバイトデータを出力するようにしてフレーム同期をと
る。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本実施の形態
のフレーム同期回路を示す図である。
て図面を参照して詳細に説明する。図１は本実施の形態
のフレーム同期回路を示す図である。
【００１６】本フレーム同期回路の全体構成は、ＳＴＭ
−Ｎ信号をバイト単位で出力するためのシフトレジスタ
を、２個並列構成とした第１と第２のシフトレジスタ
４、７と、前記各シフトレジスタ４、７にＳＴＭ−Ｎ信
号を１ビット毎に交互に入力するためのクロックを出力
する１／２分周回路２と、各シフトレジスタ４、７への
ＳＴＭ−Ｎ信号の入力順序の切替制御を行う１ビット遅
延回路１と、各シフトレジスタ４、７から並列データを
入力しＡ１バイトを検出するＡ１バイト検出回路と、各
シフトレジスタ４、７のＳＴＭ−Ｎデータをバイト単位
で並列に出力するための第１と第２のラッチ回路５、８
と、前記各ラッチ回路５、８のラッチ動作をバイト単位
で行うためクロックを出力する２ビットカウンタ回路３
を備えている。
−Ｎ信号をバイト単位で出力するためのシフトレジスタ
を、２個並列構成とした第１と第２のシフトレジスタ
４、７と、前記各シフトレジスタ４、７にＳＴＭ−Ｎ信
号を１ビット毎に交互に入力するためのクロックを出力
する１／２分周回路２と、各シフトレジスタ４、７への
ＳＴＭ−Ｎ信号の入力順序の切替制御を行う１ビット遅
延回路１と、各シフトレジスタ４、７から並列データを
入力しＡ１バイトを検出するＡ１バイト検出回路と、各
シフトレジスタ４、７のＳＴＭ−Ｎデータをバイト単位
で並列に出力するための第１と第２のラッチ回路５、８
と、前記各ラッチ回路５、８のラッチ動作をバイト単位
で行うためクロックを出力する２ビットカウンタ回路３
を備えている。
【００１７】次に、本フレーム同期回路の各部の構成及
び動作を説明する。
び動作を説明する。
【００１８】１ビット遅延回路１は、ＳＴＭ−Ｎ信号と
そのビットレートのクロック信号（ＳＴＭ−Ｎクロッ
ク）を入力し、第１と第２のシフトレジスタ４、７にＳ
ＴＭ−Ｎ信号を出力する。１ビット遅延回路１は、Ａ１
バイト検出回路６が正しくないＡ１バイトのパターンを
受信したときにオン（例えば、論理”１”）となる後述
のＴｙｐｅ２信号がオンになると、ＳＴＭ−Ｎ信号のビ
ット列をその時点から１ビット（１周期）分遅延して出
力する。
そのビットレートのクロック信号（ＳＴＭ−Ｎクロッ
ク）を入力し、第１と第２のシフトレジスタ４、７にＳ
ＴＭ−Ｎ信号を出力する。１ビット遅延回路１は、Ａ１
バイト検出回路６が正しくないＡ１バイトのパターンを
受信したときにオン（例えば、論理”１”）となる後述
のＴｙｐｅ２信号がオンになると、ＳＴＭ−Ｎ信号のビ
ット列をその時点から１ビット（１周期）分遅延して出
力する。
【００１９】図２は、前記１ビット遅延回路１の構成例
を示すブロック図である。１ビット遅延回路１は、第１
と第２のＤ型フリップフロップＤ−Ｆ／Ｆ４０、４１、
ＲＳフリップフロップＲＳ−Ｆ／Ｆ４３及びセレクタ４
２から構成される。ＳＴＭ−Ｎデータは第１のＤ−Ｆ／
Ｆ４０に入力されＳＴＭ−Ｎクロックにより第２のＤ−
Ｆ／Ｆ４１に送られる。ＲＳ−Ｆ／Ｆ４３がリセット状
態ではセレクタ４２はＤ−Ｆ／Ｆ４０の出力を選択出力
しており、Ｔｙｐｅ２信号がオンになるとＲＳ−Ｆ／Ｆ
４３がセット状態となり、セレクタ４２は以後Ｄ−Ｆ／
Ｆ４１の出力信号を選択出力する。このため、Ｔｙｐｅ
２信号がオンになるとＤ−Ｆ／Ｆ４０の出力に対して１
ビット分遅れたＳＴＭ−Ｎ信号が出力される。
を示すブロック図である。１ビット遅延回路１は、第１
と第２のＤ型フリップフロップＤ−Ｆ／Ｆ４０、４１、
ＲＳフリップフロップＲＳ−Ｆ／Ｆ４３及びセレクタ４
２から構成される。ＳＴＭ−Ｎデータは第１のＤ−Ｆ／
Ｆ４０に入力されＳＴＭ−Ｎクロックにより第２のＤ−
Ｆ／Ｆ４１に送られる。ＲＳ−Ｆ／Ｆ４３がリセット状
態ではセレクタ４２はＤ−Ｆ／Ｆ４０の出力を選択出力
しており、Ｔｙｐｅ２信号がオンになるとＲＳ−Ｆ／Ｆ
４３がセット状態となり、セレクタ４２は以後Ｄ−Ｆ／
Ｆ４１の出力信号を選択出力する。このため、Ｔｙｐｅ
２信号がオンになるとＤ−Ｆ／Ｆ４０の出力に対して１
ビット分遅れたＳＴＭ−Ｎ信号が出力される。
【００２０】第１のシフトレジスタ４及び第２のシフト
レジスタ７は、それぞれ１ビット遅延回路１からのＳＴ
Ｍ−Ｎ信号を、分周回路２からのクロック信号（ＳＴＭ
−Ｎクロック）を１／２分周したクロックにより、ビッ
ト単位で交互に入力しシフトする。
レジスタ７は、それぞれ１ビット遅延回路１からのＳＴ
Ｍ−Ｎ信号を、分周回路２からのクロック信号（ＳＴＭ
−Ｎクロック）を１／２分周したクロックにより、ビッ
ト単位で交互に入力しシフトする。
【００２１】Ａ１バイト検出回路６は、各シフトレジス
タ４、７の出力信号をモニタし、Ａ１バイトが検出され
ると検出されたＡ１バイトのパターンの位相に応じてＴ
ｙｐｅ１信号とＴｙｐｅ２信号を出力する。
タ４、７の出力信号をモニタし、Ａ１バイトが検出され
ると検出されたＡ１バイトのパターンの位相に応じてＴ
ｙｐｅ１信号とＴｙｐｅ２信号を出力する。
【００２２】２ビットカウンタ回路３は、分周回路２か
らの１／２分周クロックを入力とし２ビットのカウント
（１／４分周）を行い、前記クロック信号の８クロック
毎に１クロックを出力する。また、この動作中、Ａ１バ
イト検出回路６からＴｙｐｅ１信号のオン状態を入力す
るとカウンタのカウント値を設定値「２」にセットで
き、カウンタのクロック出力の位相を制御できるように
構成されている。
らの１／２分周クロックを入力とし２ビットのカウント
（１／４分周）を行い、前記クロック信号の８クロック
毎に１クロックを出力する。また、この動作中、Ａ１バ
イト検出回路６からＴｙｐｅ１信号のオン状態を入力す
るとカウンタのカウント値を設定値「２」にセットで
き、カウンタのクロック出力の位相を制御できるように
構成されている。
【００２３】第１のラッチ回路５及び第２のラッチ回路
８は、それぞれ第１と第２のシフトレジスタ４、７の出
力を２ビットカウンタ回路３のクロック出力でラッチし
１バイト単位でＳＴＭ−Ｎデータを出力する。
８は、それぞれ第１と第２のシフトレジスタ４、７の出
力を２ビットカウンタ回路３のクロック出力でラッチし
１バイト単位でＳＴＭ−Ｎデータを出力する。
【００２４】図３は、本実施の形態における第１と第２
のシフトレジスタ４、７、第１と第２のラッチ回路５、
８及びＡ１バイト検出回路６の構成例を示すブロック図
である。
のシフトレジスタ４、７、第１と第２のラッチ回路５、
８及びＡ１バイト検出回路６の構成例を示すブロック図
である。
【００２５】第１のシフトレジスタ４は初段のＭＳＭ
（マスタースレーブマスタ）型Ｄ−Ｆ／Ｆ１０と２段以
降のＤ−Ｆ／Ｆ１１〜１３から構成される。１ビット遅
延回路１の出力信号は１ビットおきにＭＳＭ型Ｄ−Ｆ／
Ｆ１０に１／２分周クロックの立ち下がりによりラッチ
される。ＭＳＭ型Ｄ−Ｆ／Ｆ１０にラッチされた信号
は、１／２分周クロックの前記立ち下がり後の最初の立
ち上がりのタイミングで２段目のＤ−Ｆ／Ｆ１１にラッ
チされる。３段目以降のＤ−Ｆ／Ｆ１２〜１３は、順次
前段の信号を前記クロックの立ち上がりのタイミングで
ラッチし信号は後段に送られる。第２のシフトレジスタ
７はＤ−Ｆ／Ｆ２０〜２４から構成される。１ビット遅
延回路１の出力信号は１ビットおきに１／２分周クロッ
クの立ち上がりでＤ−Ｆ／Ｆ２０にラッチされ、同様に
後段のＤ−Ｆ／Ｆ２１〜２４に順次ラッチされて送られ
る。各シフトレジスタ４、７は８ビットの出力Ｑ０〜Ｑ
７及びＱ１〜Ｑ８をＡ１バイト検出回路６に出力する。
（マスタースレーブマスタ）型Ｄ−Ｆ／Ｆ１０と２段以
降のＤ−Ｆ／Ｆ１１〜１３から構成される。１ビット遅
延回路１の出力信号は１ビットおきにＭＳＭ型Ｄ−Ｆ／
Ｆ１０に１／２分周クロックの立ち下がりによりラッチ
される。ＭＳＭ型Ｄ−Ｆ／Ｆ１０にラッチされた信号
は、１／２分周クロックの前記立ち下がり後の最初の立
ち上がりのタイミングで２段目のＤ−Ｆ／Ｆ１１にラッ
チされる。３段目以降のＤ−Ｆ／Ｆ１２〜１３は、順次
前段の信号を前記クロックの立ち上がりのタイミングで
ラッチし信号は後段に送られる。第２のシフトレジスタ
７はＤ−Ｆ／Ｆ２０〜２４から構成される。１ビット遅
延回路１の出力信号は１ビットおきに１／２分周クロッ
クの立ち上がりでＤ−Ｆ／Ｆ２０にラッチされ、同様に
後段のＤ−Ｆ／Ｆ２１〜２４に順次ラッチされて送られ
る。各シフトレジスタ４、７は８ビットの出力Ｑ０〜Ｑ
７及びＱ１〜Ｑ８をＡ１バイト検出回路６に出力する。
【００２６】第１のラッチ回路５は、第１のシフトレジ
スク４の出力を並列に入力するＤ−Ｆ／Ｆ１４〜１７か
ら構成され、第１のシフトレジスク４の出力を２ビット
カウンタ回路３の出力のタイミングでラッチする。同様
に第２のラッチ回路８は、第２のシフトレジスタ７の出
力を並列に入力するＤ−Ｆ／Ｆ２５〜２８から構成さ
れ、第２のシフトレジスタ７のＤ−Ｆ／Ｆ２１〜２４の
出力を２ビットカウンタ回路３の出力のタイミングでラ
ッチする。
スク４の出力を並列に入力するＤ−Ｆ／Ｆ１４〜１７か
ら構成され、第１のシフトレジスク４の出力を２ビット
カウンタ回路３の出力のタイミングでラッチする。同様
に第２のラッチ回路８は、第２のシフトレジスタ７の出
力を並列に入力するＤ−Ｆ／Ｆ２５〜２８から構成さ
れ、第２のシフトレジスタ７のＤ−Ｆ／Ｆ２１〜２４の
出力を２ビットカウンタ回路３の出力のタイミングでラ
ッチする。
【００２７】Ａ１バイト検出回路６は、２個のアンドゲ
ート３０、３１から構成されており、第１のシフトレジ
スタ４及び第２のシフトレジスタの各出力から互いに１
ビットずれた１バイトデータＱ０〜Ｑ７及びＱ１〜Ｑ８
のビットパターンをそれぞれモニタする。８ビット（１
バイト）出力Ｑ０〜Ｑ７にＡ１バイトが検出されたとき
はＴｙｐｅ１信号がオンとなり、また、同出力Ｑ１〜Ｑ
８にＡ１バイトが検出されたときはＴｙｐｅ２信号がオ
ンとなる。
ート３０、３１から構成されており、第１のシフトレジ
スタ４及び第２のシフトレジスタの各出力から互いに１
ビットずれた１バイトデータＱ０〜Ｑ７及びＱ１〜Ｑ８
のビットパターンをそれぞれモニタする。８ビット（１
バイト）出力Ｑ０〜Ｑ７にＡ１バイトが検出されたとき
はＴｙｐｅ１信号がオンとなり、また、同出力Ｑ１〜Ｑ
８にＡ１バイトが検出されたときはＴｙｐｅ２信号がオ
ンとなる。
【００２８】図３から分かるようにバイト単位のデータ
を入出力する第１と第２のラッチ回路５、８はシフトレ
ジスタ４、７の出力Ｑ０〜Ｑ７に接続されており、この
１バイト出力がＳＴＭ−Ｎ信号の１バイトと一致するタ
イミング（位相）で動作するように同期を確立する必要
があるので、Ｔｙｐｅ１信号がオンになるクロックタイ
ミングが正しい同期タイミングとなる。
を入出力する第１と第２のラッチ回路５、８はシフトレ
ジスタ４、７の出力Ｑ０〜Ｑ７に接続されており、この
１バイト出力がＳＴＭ−Ｎ信号の１バイトと一致するタ
イミング（位相）で動作するように同期を確立する必要
があるので、Ｔｙｐｅ１信号がオンになるクロックタイ
ミングが正しい同期タイミングとなる。
【００２９】一方、Ｔｙｐｅ２信号がオンになる場合
は、１ビットずれている状態であるから、前記Ｔｙｐｅ
２信号がオンになった場合は、１ビット遅延回路を制御
してその出力ＳＴＭ−Ｎを１ビット遅延して、シフトレ
ジスタ４、７へのビット列の振り分け順序を切り換える
ことにより、以降、Ｔｙｐｅ１信号がオンになるように
する。
は、１ビットずれている状態であるから、前記Ｔｙｐｅ
２信号がオンになった場合は、１ビット遅延回路を制御
してその出力ＳＴＭ−Ｎを１ビット遅延して、シフトレ
ジスタ４、７へのビット列の振り分け順序を切り換える
ことにより、以降、Ｔｙｐｅ１信号がオンになるように
する。
【００３０】また、Ｔｙｐｅ１信号がオンになった直後
からの８ビット（１バイト）単位が正しいデータである
から、このオンのタイミングにおいて２ビットカウンタ
値を「２」にセットし、該カウンタが４カウント毎（８
ビット後毎）にカウンタからクロック信号を出力してシ
フトレジスタ４、７の出力Ｑ０〜Ｑ８を第１と第２のラ
ッチ５、８にラッチする。
からの８ビット（１バイト）単位が正しいデータである
から、このオンのタイミングにおいて２ビットカウンタ
値を「２」にセットし、該カウンタが４カウント毎（８
ビット後毎）にカウンタからクロック信号を出力してシ
フトレジスタ４、７の出力Ｑ０〜Ｑ８を第１と第２のラ
ッチ５、８にラッチする。
【００３１】以上の動作を図４及び図５を参照してより
具体的に説明する。
具体的に説明する。
【００３２】図４は、第１と第２のシフトレジスタ４、
７におけるＡ１バイトの発生パターンを示すものであ
る。第１と第２のシフトレジスタ４、７は、ＳＴＭ−Ｎ
信号の１バイト（８ビット）に対し合計９段のＤ−Ｆ／
Ｆ（１０〜１３及び２０〜２４）で構成されており、こ
の９段のＤ−Ｆ／Ｆ上にはＴｙｐｅ１及びＴｙｐｅ２と
して示すような２種類のＡ１バイトのパターンの何れか
発生される。つまり、Ａ１バイトの８ビットパターン
「１１１１０１１０」が互いに１ビットずれた出力位置
（Ｑ０〜Ｑ７）又は（Ｑ１〜Ｑ８）の何れかで検出され
る。
７におけるＡ１バイトの発生パターンを示すものであ
る。第１と第２のシフトレジスタ４、７は、ＳＴＭ−Ｎ
信号の１バイト（８ビット）に対し合計９段のＤ−Ｆ／
Ｆ（１０〜１３及び２０〜２４）で構成されており、こ
の９段のＤ−Ｆ／Ｆ上にはＴｙｐｅ１及びＴｙｐｅ２と
して示すような２種類のＡ１バイトのパターンの何れか
発生される。つまり、Ａ１バイトの８ビットパターン
「１１１１０１１０」が互いに１ビットずれた出力位置
（Ｑ０〜Ｑ７）又は（Ｑ１〜Ｑ８）の何れかで検出され
る。
【００３３】Ａ１バイト検出回路６は、このうち正しい
出力位置（Ｑ０〜Ｑ７）で発生するＴｙｐｅ１のＡ１バ
イトを検出するためのアンドゲート３０と、第１と第２
のシフトレジスタ４、７へのビット列の入力順序が逆転
し１ビットずれた出力位置Ｑ１〜Ｑ８のＴｙｐｅ２のＡ
１バイトを検出するためのアンドゲート３１を備えてい
る。
出力位置（Ｑ０〜Ｑ７）で発生するＴｙｐｅ１のＡ１バ
イトを検出するためのアンドゲート３０と、第１と第２
のシフトレジスタ４、７へのビット列の入力順序が逆転
し１ビットずれた出力位置Ｑ１〜Ｑ８のＴｙｐｅ２のＡ
１バイトを検出するためのアンドゲート３１を備えてい
る。
【００３４】図５は、入力ＳＴＭ−Ｎ信号等のタイムチ
ャートと、第１と第２のシフトレジスタの入力データパ
ターン等を示す図である。同図を参照すると、入力ＳＴ
Ｍ−Ｎ信号及び出力Ｑ０〜Ｑ８は、それぞれバイト単位
（Ａ、Ｂ、Ｃ、Ｄ…）で表示したＳＴＭ−Ｎ信号のビッ
ト列及びシフトレジスタ４、７の各段のビットの推移を
示している。また、２ビットカウンタ値は、１／２分周
クロックのカウント値を示す。
ャートと、第１と第２のシフトレジスタの入力データパ
ターン等を示す図である。同図を参照すると、入力ＳＴ
Ｍ−Ｎ信号及び出力Ｑ０〜Ｑ８は、それぞれバイト単位
（Ａ、Ｂ、Ｃ、Ｄ…）で表示したＳＴＭ−Ｎ信号のビッ
ト列及びシフトレジスタ４、７の各段のビットの推移を
示している。また、２ビットカウンタ値は、１／２分周
クロックのカウント値を示す。
【００３５】Ａ１バイト検出回路６のアンドゲート３１
は、上述のように出力Ｑ１〜Ｑ８のビットパターンが
「１１１１０１１０」となった場合にこれを検出してＴ
ｙｐｅ２信号をオンとする。Ｔｙｐｅ２信号がオンとな
ると、１ビット遅延回路１の出力データを１ビット分遅
らせる。この結果、第１と第２のシフトレジスタ４、７
には、Ｔｙｐｅ２信号がオンになった直後に直前のデー
タビットと同一データビットが再度入力されることにな
る。このことは図５におけるＳＴＭ−Ｎ信号の同一ビッ
ト「Ｂ：０」として示している。
は、上述のように出力Ｑ１〜Ｑ８のビットパターンが
「１１１１０１１０」となった場合にこれを検出してＴ
ｙｐｅ２信号をオンとする。Ｔｙｐｅ２信号がオンとな
ると、１ビット遅延回路１の出力データを１ビット分遅
らせる。この結果、第１と第２のシフトレジスタ４、７
には、Ｔｙｐｅ２信号がオンになった直後に直前のデー
タビットと同一データビットが再度入力されることにな
る。このことは図５におけるＳＴＭ−Ｎ信号の同一ビッ
ト「Ｂ：０」として示している。
【００３６】ＳＴＭ−Ｎ信号が１ビット遅延し結果的に
データ列が１ビット増加すると、第１と第２のシフトレ
ジスタ４、７へのデータの入力順序は逆になるから、図
４からも分かるようにように数ビット経過すると正しい
Ａ１バイトがアンドゲート３０により検出されるように
なり、このときＴｙｐｅ１信号はオンとなる。このＴｙ
ｐｅ１信号の出力時に２ビットカウンタ回路３の値を
「２」にセットその出力のタイミング（位相）を決定す
る。２ビットカウンタ回路３は、カウント値「１」から
「２」に変化したときに第１と第２のラッチ回路５、８
にラッチ用のクロック信号を出力する。第１と第２のラ
ッチ回路５、８はこのクロック信号により第１と第２の
シフトレジスタ４、７の出力をラッチしてバイト単位の
データを出力する。以降、２ビットカウンタ回路３の出
力により第１と第２のシフトレジスタ４、７には正しい
入力順序でＳＴＭ−Ｎ信号が入力され、第１と第２のラ
ッチ回路５、８からバイト単位の位相がそろったＳＴＭ
−Ｎバイト信号が出力される。
データ列が１ビット増加すると、第１と第２のシフトレ
ジスタ４、７へのデータの入力順序は逆になるから、図
４からも分かるようにように数ビット経過すると正しい
Ａ１バイトがアンドゲート３０により検出されるように
なり、このときＴｙｐｅ１信号はオンとなる。このＴｙ
ｐｅ１信号の出力時に２ビットカウンタ回路３の値を
「２」にセットその出力のタイミング（位相）を決定す
る。２ビットカウンタ回路３は、カウント値「１」から
「２」に変化したときに第１と第２のラッチ回路５、８
にラッチ用のクロック信号を出力する。第１と第２のラ
ッチ回路５、８はこのクロック信号により第１と第２の
シフトレジスタ４、７の出力をラッチしてバイト単位の
データを出力する。以降、２ビットカウンタ回路３の出
力により第１と第２のシフトレジスタ４、７には正しい
入力順序でＳＴＭ−Ｎ信号が入力され、第１と第２のラ
ッチ回路５、８からバイト単位の位相がそろったＳＴＭ
−Ｎバイト信号が出力される。
【００３７】次に、図６は、本発明においてより高速動
作を可能とする他の実施の形態を示す図である。
作を可能とする他の実施の形態を示す図である。
【００３８】本実施の形態は、Ａ１バイト検出回路６の
Ｔｙｐｅ１信号の出力回路の改良構成を提供するもので
ある。Ａ１バイトを検出するアンドゲート３０の出力に
より直接２ビットカウンタ回路３の設定値をセットする
構成はタイミング設計等が困難であるので、本実施の形
態においては、アンドゲート３０の出力部にＤ−Ｆ／Ｆ
３２を挿入し、Ｔｙｐｅ１信号のオン出力を１／２分周
クロックにより動作するＤ−Ｆ／Ｆ３２に一旦ラッチし
て出力するように構成する。このようにすると２ビット
カウンタ回路３の値をセットするタイミングが１／２分
周クロックにより決定されるため、タイミング設計が簡
単になるとともにより高速動作に対応できるようにな
り、高速のＳＴＭ−６４の信号に対する好適なフレーム
同期を実現することができる。
Ｔｙｐｅ１信号の出力回路の改良構成を提供するもので
ある。Ａ１バイトを検出するアンドゲート３０の出力に
より直接２ビットカウンタ回路３の設定値をセットする
構成はタイミング設計等が困難であるので、本実施の形
態においては、アンドゲート３０の出力部にＤ−Ｆ／Ｆ
３２を挿入し、Ｔｙｐｅ１信号のオン出力を１／２分周
クロックにより動作するＤ−Ｆ／Ｆ３２に一旦ラッチし
て出力するように構成する。このようにすると２ビット
カウンタ回路３の値をセットするタイミングが１／２分
周クロックにより決定されるため、タイミング設計が簡
単になるとともにより高速動作に対応できるようにな
り、高速のＳＴＭ−６４の信号に対する好適なフレーム
同期を実現することができる。
【００３９】
【発明の効果】本発明によれば、並列シフトレジスタを
用いることにより、同期確立のためのタイミング動作の
時間的余裕を確保することが可能である。つまり、同期
検出及びカウンタ回路の制御タイミングの設定を簡素化
でき高速でも安定して動作するフレーム同期回路を構成
することができる。
用いることにより、同期確立のためのタイミング動作の
時間的余裕を確保することが可能である。つまり、同期
検出及びカウンタ回路の制御タイミングの設定を簡素化
でき高速でも安定して動作するフレーム同期回路を構成
することができる。
【００４０】このため、ＳＴＭ−６４のような高速ＳＤ
Ｈ信号においても少ないハードウェアで同期を確立でき
るフレーム同期回路を構成することができる。
Ｈ信号においても少ないハードウェアで同期を確立でき
るフレーム同期回路を構成することができる。
【００４１】本発明によりＳＤＨ同期回路を構成するこ
とによりＳＴＭ−１６までの信号に対して安定した同期
確立が実現でき、且つ消費電力も１．５Ｗ以下に押さえ
ることができる。
とによりＳＴＭ−１６までの信号に対して安定した同期
確立が実現でき、且つ消費電力も１．５Ｗ以下に押さえ
ることができる。
【００４２】
【図１】本発明の一実施の形態を示す図である。
【図２】本実施の形態の１ビット遅延回路の詳細な構成
例を示す図である。
例を示す図である。
【図３】本実施の形態のシフトレジスタ、ラッチ回路及
びＡ１バイト検出回路の詳細な構成例を示す図である。
びＡ１バイト検出回路の詳細な構成例を示す図である。
【図４】第１及び第２のシフトレジスタにおけるＡ１バ
イトのパターンを示すブロック図である。
イトのパターンを示すブロック図である。
【図５】本実施の形態の動作を示すブロック図である。
【図６】本発明の他の実施の形態を示すブロック図であ
る。
る。
【図７】従来の技術を示す図である。
１ １ビット遅延回路 ２ 分周回路 ３ ２ビットカウンタ回路 ４ 第１のシフトレジスタ ５ 第１のラッチ回路 ６ Ａ１バイト検出回路 ７ 第２のシフトレジスタ ８ 第２のラッチ回路 １０〜１７、２０〜２８、３２ Ｄ型フリップフロップ
（Ｄ−Ｆ／Ｆ） ３０、３１ アンドゲート ４０、４１ Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ） ４２ セレクタ ４３ ＲＳフリップフロップ（ＲＳ−Ｆ／Ｆ） ５０ シフトレジスタ ５１〜５８、６２、７１〜７８ フリップフロップ ６１ インバータ ８１〜８２ アンドゲート ８３ セレクタ
（Ｄ−Ｆ／Ｆ） ３０、３１ アンドゲート ４０、４１ Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ） ４２ セレクタ ４３ ＲＳフリップフロップ（ＲＳ−Ｆ／Ｆ） ５０ シフトレジスタ ５１〜５８、６２、７１〜７８ フリップフロップ ６１ インバータ ８１〜８２ アンドゲート ８３ セレクタ
Claims (8)
- 【請求項１】 ＳＤＨ信号を１ビット毎に交互に入力す
る第１及び第２のシフトレジスタと、前記１及び第２の
シフトレジスタの各出力の互いに１ビットずれた１バイ
ト分の出力を入力としそれぞれからＡ１バイトを検出す
る第１及び第２のＡ１バイト検出論理回路と、前記第１
のＡ１バイト検出論理回路の検出出力に同期して前記第
１及び第２のシフトレジスタの出力から１バイトを単位
とするデータをラッチして出力するラッチ回路と、前記
第２のＡ１バイト検出論理回路の検出出力により前記第
１及び第２のシフトレジスタに入力するＳＤＨ信号のデ
ータ入力順序を切り換える切替回路とを有することを特
徴とするフレーム同期回路。 - 【請求項２】 前記切替回路は、前記第２のＡ１バイト
検出論理回路の検出出力により前記ＳＤＨ信号を１ビッ
トシフトする１ビットシフト回路を有することを特徴と
する請求項１記載のフレーム同期回路。 - 【請求項３】 前記第１のＡ１バイト検出論理回路の検
出出力を所定値のセット入力とし、ＳＤＨ信号の１バイ
ト周期で前記ラッチ回路のラッチを制御するカウンタ回
路を有することを特徴とする請求項１記載のフレーム同
期回路。 - 【請求項４】 入力データに対して選択信号により１ビ
ット遅れたデータを出力できる遅延回路と、入力クロッ
クを１／２に分周する分周回路と、前記遅延回路の出力
信号を入力して、前記分周回路の分周クロック信号を用
いてデータを順次シフトする第１及び第２のシフトレジ
スタ回路と、前記分周回路の分周クロック信号を入力し
てカウント動作し、また、セット信号によりカウンタを
所定値にセットすることができるカウンタ回路と、前記
第１及び第２のシフトレジスタの出力から互いに１ビッ
トずれた所定ビット数のデータを入力してＳＤＨフレー
ムのＡ１バイトを検出し、それぞれの検出出力を前記遅
延回路の選択信号及び前記カウンタ回路のセット信号と
して出力するＡ１バイト検出回路と、前記第１及び第２
のシフトレジスタの出力を入力し前記カウンタ回路の出
力信号でラッチを行う第１及び第２のラッチ回路とを有
することを特徴とするフレーム同期回路。 - 【請求項５】 前記第１のシフトレジスタは、分周クロ
ック信号の立ち下がりで入力データをラッチし、ラッチ
時点から次の分周クロック信号の立ち上がりまで信号を
保持する第１のフリップフロップと、分周クロック信号
の立ち上がりで入力データをラッチして、ラッチ時点か
ら分周クロック信号の次の立ち上がりまでデータを保持
する第２ないし第４のフリップフロップで構成され、前
記第２のシフトレジスタは、分周クロック信号の立ち上
がりで入力データをラッチして、ラッチ時点から分周ク
ロック信号の次の立ち上がりまでデータを保持する第１
ないし第５のフリップフロップを有することを特徴とす
る請求項４記載の同期回路。 - 【請求項６】 前記Ａ１バイト検出回路は、前記第１の
シフトレジスタの前記第１ないし第４のフリップフロッ
プの出力と前記第２のシフトレジスタの前記第１ないし
第４のフリップフロップの出力を入力とし前記選択信号
を出力する第１の論理ゲート回路と、前記第１のシフト
レジスタの前記第１から第４のフリップフロップの出力
と前記第２のシフトレジスタの前記第２から第５のフリ
ップフロップの出力を入力とし前記セット信号を出力す
る第２の論理ゲート回路とを有することを特徴とする請
求項５記載のフレーム同期回路。 - 【請求項７】 前記遅延回路は、ＳＤＨ信号を入力しＳ
ＤＨのクロック信号でラッチを行う第１のフリップフロ
ップと、第１のフリップフロップの出力信号を入力し前
記クロック信号でラッチを行う第２のフリップフロップ
と、選択信号が一旦入力されると出力が常にオンになる
フリップフロップと、前記フリップフロップの出力によ
り、前記第１のフリップフロップの出力信号又は前記第
２のフリップフロップの出力信号を選択して出力するセ
レクタ回路とを有することを特徴とすることを特徴とす
る請求項４記載のフレーム同期回路。 - 【請求項８】 前記Ａ１バイト検出回路は、前記第２の
論理ゲート回路の出力を前記分周回路の分周クロックに
よりラッチを行うフリップフロップを有することを特徴
とする請求項６記載のフレーム同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9239124A JP2970617B2 (ja) | 1997-08-21 | 1997-08-21 | フレーム同期回路 |
| US09/136,380 US6359908B1 (en) | 1997-08-21 | 1998-08-19 | Frame synchronous circuit contributing to SDH signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9239124A JP2970617B2 (ja) | 1997-08-21 | 1997-08-21 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1168690A JPH1168690A (ja) | 1999-03-09 |
| JP2970617B2 true JP2970617B2 (ja) | 1999-11-02 |
Family
ID=17040153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9239124A Expired - Fee Related JP2970617B2 (ja) | 1997-08-21 | 1997-08-21 | フレーム同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6359908B1 (ja) |
| JP (1) | JP2970617B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001022637A (ja) * | 1999-07-07 | 2001-01-26 | Fujitsu Ltd | メモリ制御装置及び情報処理装置 |
| JP2001156761A (ja) * | 1999-11-29 | 2001-06-08 | Ando Electric Co Ltd | パターン同期回路 |
| US6738392B1 (en) * | 2000-09-27 | 2004-05-18 | Cisco Technology, Inc. | Method and apparatus of framing high-speed signals |
| US6934304B2 (en) * | 2001-01-24 | 2005-08-23 | Infineon Technologies, North America Corp. | T1/E1 framer array |
| US7292607B2 (en) * | 2002-02-04 | 2007-11-06 | Sartre Satire Llc | Method and circuit for processing data in communication networks |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0133423B1 (ko) | 1994-12-09 | 1998-04-27 | 양승택 | 프레임 동기 장치(frame synchronizng device) |
| JP3441589B2 (ja) * | 1996-02-29 | 2003-09-02 | シャープ株式会社 | 同期検出復調回路 |
| JP2982731B2 (ja) * | 1997-01-10 | 1999-11-29 | 日本電気株式会社 | 同期信号検出方式 |
-
1997
- 1997-08-21 JP JP9239124A patent/JP2970617B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-19 US US09/136,380 patent/US6359908B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1168690A (ja) | 1999-03-09 |
| US6359908B1 (en) | 2002-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |