JP2507514B2 - ディジタル位相比較器 - Google Patents
ディジタル位相比較器Info
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- JP2507514B2 JP2507514B2 JP63038024A JP3802488A JP2507514B2 JP 2507514 B2 JP2507514 B2 JP 2507514B2 JP 63038024 A JP63038024 A JP 63038024A JP 3802488 A JP3802488 A JP 3802488A JP 2507514 B2 JP2507514 B2 JP 2507514B2
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- Japan
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- low
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- speed side
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔概要〕 位相シフトを生じ得る低速側クロックを高速側クロッ
クで比較してその重なりを検出するディジタル位相比較
器に関し， 低速側クロックに位相シフトが生じた場合にも両クロ
ックの位相の近付きを的確に検出することを目的とし， 低速側クロックのパルス幅と高速側クロックのパルス
幅の和が低速側クロックの最大位相シフト幅以上となる
ようにパルス幅を設定するパルス幅設定手段と，パルス
幅設定後の低速側クロックと高速側クロックとの重なり
を検出する重なり検出手段とを含み構成される。
クで比較してその重なりを検出するディジタル位相比較
器に関し， 低速側クロックに位相シフトが生じた場合にも両クロ
ックの位相の近付きを的確に検出することを目的とし， 低速側クロックのパルス幅と高速側クロックのパルス
幅の和が低速側クロックの最大位相シフト幅以上となる
ようにパルス幅を設定するパルス幅設定手段と，パルス
幅設定後の低速側クロックと高速側クロックとの重なり
を検出する重なり検出手段とを含み構成される。
本発明はディジタル位相比較器に関する。
本発明に係るディジタル位相比較器は，例えばディジ
タル通信ネットワークのスタッフ多重変換装置において
スタッフパルス挿入のために低速側と高速側のクロック
の位相を比較するために用いられる。このようなディジ
タル位相比較器は比較クロックに歯抜け等がある場合に
も的確に両クロックの位相の近付きを検出できることが
必要とされる。
タル通信ネットワークのスタッフ多重変換装置において
スタッフパルス挿入のために低速側と高速側のクロック
の位相を比較するために用いられる。このようなディジ
タル位相比較器は比較クロックに歯抜け等がある場合に
も的確に両クロックの位相の近付きを検出できることが
必要とされる。
ディジタル通信ネットワークにおけるスタッフ多重変
換装置では複数の発生源からの非同期の被多重信号（低
次群信号）をそれらよりも僅かに速いクロックでスタッ
フ多重して同期化し，同期化信号を高次群信号に多重化
する。このスタッフ同期のためには被多重信号のクロッ
ク（低速側クロック）とこれよりも僅かに速いスタッフ
同期用のクロック（高速側クロック）との位相をディジ
タル位相比較器で比較し，その比較結果に基づき両クロ
ックの周波数差を補正すべくスタッフパルスの挿入を適
宜行う。
換装置では複数の発生源からの非同期の被多重信号（低
次群信号）をそれらよりも僅かに速いクロックでスタッ
フ多重して同期化し，同期化信号を高次群信号に多重化
する。このスタッフ同期のためには被多重信号のクロッ
ク（低速側クロック）とこれよりも僅かに速いスタッフ
同期用のクロック（高速側クロック）との位相をディジ
タル位相比較器で比較し，その比較結果に基づき両クロ
ックの周波数差を補正すべくスタッフパルスの挿入を適
宜行う。
第５図は従来の位相比較方式の原理を説明する図であ
る。すなわち被多重信号の低速側クロックとスタッフ同
期用の高速側クロックとをそれぞれｎ分周し，これら分
周後のクロックを比較する。分周した２つのクロックCK
L,CKHは周波数がそれぞれ異なっており，第５図
（Ａ），（Ｂ）に示されるように高速側のクロックパル
スCKHが低速側のクロックパルスCKLに徐々に近づき，や
がて第５図（Ｃ）に示されるようにクロックパルスの重
なりを生じる。これにより両クロックの位相の近付きを
検出して位相比較器からスタッフ要求信号を出力し，こ
のスタッフ要求信号の応じてスタッフパルスの挿入を行
う。
る。すなわち被多重信号の低速側クロックとスタッフ同
期用の高速側クロックとをそれぞれｎ分周し，これら分
周後のクロックを比較する。分周した２つのクロックCK
L,CKHは周波数がそれぞれ異なっており，第５図
（Ａ），（Ｂ）に示されるように高速側のクロックパル
スCKHが低速側のクロックパルスCKLに徐々に近づき，や
がて第５図（Ｃ）に示されるようにクロックパルスの重
なりを生じる。これにより両クロックの位相の近付きを
検出して位相比較器からスタッフ要求信号を出力し，こ
のスタッフ要求信号の応じてスタッフパルスの挿入を行
う。
かかるスタッフ多重変換装置にはD/I（Drop/Insert）
機能が備えられており，高次群信号に対し低次群信号の
交換等を行うべく低次群信号のドロップ，インサート操
作を行う。第６図はかかるD/I機能を実現するD/Iユニッ
トを示すブロック図であり，このD/Iユニットは２次群
信号（8Mbps）と３次群信号（34 Mbps）間で多重変換を
行う多重変換装置に用いられている。図中,8と９は多重
化分離回路であり，多重化分離回路８には２次群信号が
入力される。多重化分離回路８は入力された２次群信号
を４つの１次群信号に多重分離して必要に応じてこれら
の信号をドロップ，インサートあるいはそのまま通過さ
せる等の処理を行って多重化分離回路９に送る。多重化
分離回路９ではこれら４つの信号をスタッフ多重して同
期化し，後段の多重化ゲートに送って３次群信号に多重
化する。
機能が備えられており，高次群信号に対し低次群信号の
交換等を行うべく低次群信号のドロップ，インサート操
作を行う。第６図はかかるD/I機能を実現するD/Iユニッ
トを示すブロック図であり，このD/Iユニットは２次群
信号（8Mbps）と３次群信号（34 Mbps）間で多重変換を
行う多重変換装置に用いられている。図中,8と９は多重
化分離回路であり，多重化分離回路８には２次群信号が
入力される。多重化分離回路８は入力された２次群信号
を４つの１次群信号に多重分離して必要に応じてこれら
の信号をドロップ，インサートあるいはそのまま通過さ
せる等の処理を行って多重化分離回路９に送る。多重化
分離回路９ではこれら４つの信号をスタッフ多重して同
期化し，後段の多重化ゲートに送って３次群信号に多重
化する。
さて多重化分離回路８で多重分離される１次群信号は
第７図（Ａ）に示されるようなフレーム構成を有してい
るが，多重分離に際してはデータビット１〜４のみを分
離し，フレームパルスＦやその他の制御ビットC,X,Y等
の制御情報は除去される。この分離された信号に同期し
たクロックを得るには各データビットの変換点でクロッ
クを発生することによるが，第７図（Ｂ）に示されるよ
うに，制御情報部分ではそれら制御情報が除去されてい
るためクロックが複数ビット連続で歯抜けの状態にな
る。
第７図（Ａ）に示されるようなフレーム構成を有してい
るが，多重分離に際してはデータビット１〜４のみを分
離し，フレームパルスＦやその他の制御ビットC,X,Y等
の制御情報は除去される。この分離された信号に同期し
たクロックを得るには各データビットの変換点でクロッ
クを発生することによるが，第７図（Ｂ）に示されるよ
うに，制御情報部分ではそれら制御情報が除去されてい
るためクロックが複数ビット連続で歯抜けの状態にな
る。
このような歯抜け部分を有するクロックを従来の位相
比較方式を用いて僅かに高速なクロックで位相比較しよ
うとする場合，両クロックの位相の近付きを検出できな
いことがある。第８図はかかる状態を説明するための図
である。クロックに歯抜けがある場合，これをｎ分周し
たクロックは歯抜け部分で位相がシフトすることにな
る。第８図はかかる場合を説明した図で，クロックの歯
抜けにより分周後の低速側クロックCKLがθだけ位相シ
フトするものとする。
比較方式を用いて僅かに高速なクロックで位相比較しよ
うとする場合，両クロックの位相の近付きを検出できな
いことがある。第８図はかかる状態を説明するための図
である。クロックに歯抜けがある場合，これをｎ分周し
たクロックは歯抜け部分で位相がシフトすることにな
る。第８図はかかる場合を説明した図で，クロックの歯
抜けにより分周後の低速側クロックCKLがθだけ位相シ
フトするものとする。
第８図において，（Ａ），（Ｂ），（Ｃ）の順に高速
側クロックCKHが低速側クロックCKLに徐々に近付いてい
くが，（Ｃ）に示されるように高速側クロックCKHが低
速側クロックCKLに重なる位置にきた時に低速側クロッ
クCKLがクロックの歯抜けによりθの位相シフトを起こ
したとする。すると低速側クロックCKLが時間軸上で高
速側クロックCKHの後方に飛んでしまい，スタッフ要求
に必要なクロックパルスの重なりが生じなくなり，位相
の近付きを検出できない。この結果，データの伝送が正
常に行えなくなる。
側クロックCKHが低速側クロックCKLに徐々に近付いてい
くが，（Ｃ）に示されるように高速側クロックCKHが低
速側クロックCKLに重なる位置にきた時に低速側クロッ
クCKLがクロックの歯抜けによりθの位相シフトを起こ
したとする。すると低速側クロックCKLが時間軸上で高
速側クロックCKHの後方に飛んでしまい，スタッフ要求
に必要なクロックパルスの重なりが生じなくなり，位相
の近付きを検出できない。この結果，データの伝送が正
常に行えなくなる。
したがって従来においては、低次群に落とした信号か
らクロックを得るには，これらの信号の周波数を電圧制
御発振器を含む位相同期回路等を用いて一旦平滑化する
必要があるが，このような電圧制御発振器等はコストが
高くまた回路規模を大きくするという問題点を有する。
らクロックを得るには，これらの信号の周波数を電圧制
御発振器を含む位相同期回路等を用いて一旦平滑化する
必要があるが，このような電圧制御発振器等はコストが
高くまた回路規模を大きくするという問題点を有する。
したがって本発明の目的は，低速側比較クロックに歯
抜けが生じた場合にも的確に両比較クロックの位相の近
付きを検出できるディジタル位相比較器を提供すること
にある。
抜けが生じた場合にも的確に両比較クロックの位相の近
付きを検出できるディジタル位相比較器を提供すること
にある。
第１図は本発明に係る原理説明図である。
本発明に係るディジタル位相比較器は低速側クロック
LCLKと高速側クロックHCLKで比較してその重なりを検出
するものであり，低速側クロックLCLKのパルス幅と高速
側クロックHCLKのパルス幅の和が低速側クロックLCLKの
最大位相シフト幅θ以上となるようにパルス幅を設定す
るパルス幅設定手段10,パルス幅設定後の低速側クロッ
クと高速側クロックとの重なりを検出する重なり検出手
段11とを含み構成される。
LCLKと高速側クロックHCLKで比較してその重なりを検出
するものであり，低速側クロックLCLKのパルス幅と高速
側クロックHCLKのパルス幅の和が低速側クロックLCLKの
最大位相シフト幅θ以上となるようにパルス幅を設定す
るパルス幅設定手段10,パルス幅設定後の低速側クロッ
クと高速側クロックとの重なりを検出する重なり検出手
段11とを含み構成される。
第２図は本発明に係るディジタル位相比較器の動作原
理を説明する図である。第２図（Ａ），（Ｂ）に示され
るように低速側クロックLCLKに高速側クロックHCLKが徐
々に近付き，第２図（Ｃ）に示されるように両クロック
が重なる時点で低速側クロックLCLKが後方にジャンプし
たものとする。この場合でも低速側クロックLCLKと高速
側クロックHCLKのパルス幅の和は低速側クロックLCLKの
最大位相シフト幅θ以上となっているので，必ずクロッ
クの重なり部分が生じ，したがって両クロックLCLK,HCL
Kの位相の近付きを検出できる。
理を説明する図である。第２図（Ａ），（Ｂ）に示され
るように低速側クロックLCLKに高速側クロックHCLKが徐
々に近付き，第２図（Ｃ）に示されるように両クロック
が重なる時点で低速側クロックLCLKが後方にジャンプし
たものとする。この場合でも低速側クロックLCLKと高速
側クロックHCLKのパルス幅の和は低速側クロックLCLKの
最大位相シフト幅θ以上となっているので，必ずクロッ
クの重なり部分が生じ，したがって両クロックLCLK,HCL
Kの位相の近付きを検出できる。
以下，図面を参照して本発明の実施例を説明する。第
３図は本発明の一実施例としてのディジタル位相比較器
を説明する図であり，この実施例は本発明のディジタル
位相比較器を,2次群と３次群間で多重化・分離を行うス
タッフ多重変換装置におけるD/Iユニットに適用した例
である。この実施例回路は第６図のD/Iユニットにおけ
る多重化分離回路９に設けられるものである。
３図は本発明の一実施例としてのディジタル位相比較器
を説明する図であり，この実施例は本発明のディジタル
位相比較器を,2次群と３次群間で多重化・分離を行うス
タッフ多重変換装置におけるD/Iユニットに適用した例
である。この実施例回路は第６図のD/Iユニットにおけ
る多重化分離回路９に設けられるものである。
多重化分離回路８で４つに分離された信号はそれぞれ
多重化分離回路９に入力され，ここでデータの変換点で
クロックを発生することにより低速側データDLに同期し
た低速側クロックCKLを抽出する。この低速側クロックC
KLは低速側1/n分周器１に入力されてｎ分周され，位相
φ１〜φｎの各出力クロックが発生される。第４図はか
かる低速側クロックCKLと各出力クロックφ１〜φｎと
を示すタイムチャートである。
多重化分離回路９に入力され，ここでデータの変換点で
クロックを発生することにより低速側データDLに同期し
た低速側クロックCKLを抽出する。この低速側クロックC
KLは低速側1/n分周器１に入力されてｎ分周され，位相
φ１〜φｎの各出力クロックが発生される。第４図はか
かる低速側クロックCKLと各出力クロックφ１〜φｎと
を示すタイムチャートである。
低速側データDLはバッファメモリ２に入力される。バ
ッファメモリ２はｎ個のメモリセル21〜2nからなり，各
メモリセル21〜2nには低速側1/n分周器１からの出力ク
ロックφ１〜φｎがそれぞれ書込みタイミングクロック
として各メモリセル対応に入力される。
ッファメモリ２はｎ個のメモリセル21〜2nからなり，各
メモリセル21〜2nには低速側1/n分周器１からの出力ク
ロックφ１〜φｎがそれぞれ書込みタイミングクロック
として各メモリセル対応に入力される。
３は高速側1/n分周器であり，低速側1/n分周器１と同
様に，入力される高速側クロックCKHをｎ分周してｎ個
の位相の出力クロックφ１〜φｎを発生し，これら出力
クロックφ１〜φｎをバッファメモリ２の各メモリセル
21〜2nに読出しタイミングクロックとしてそれぞれ各メ
モリセル対応に送出する。
様に，入力される高速側クロックCKHをｎ分周してｎ個
の位相の出力クロックφ１〜φｎを発生し，これら出力
クロックφ１〜φｎをバッファメモリ２の各メモリセル
21〜2nに読出しタイミングクロックとしてそれぞれ各メ
モリセル対応に送出する。
４は位相比較回路であり,RS形フリップフロップ40と
アンドゲート41とで構成される。フリップフロップ40の
セット入力端子には低速側1/n分周器１からの位相φｉ
の出力クロックが入力され，リセット入力端子には位相
φｊの出力クロックが入力される。したがってフリップ
フロップ40の出力信号Ｑのパルス幅は位相φｉとφｊ間
の時間幅となる。この時間幅は低速側クロックCKLの最
大歯抜け時間幅以上になるように設定される。
アンドゲート41とで構成される。フリップフロップ40の
セット入力端子には低速側1/n分周器１からの位相φｉ
の出力クロックが入力され，リセット入力端子には位相
φｊの出力クロックが入力される。したがってフリップ
フロップ40の出力信号Ｑのパルス幅は位相φｉとφｊ間
の時間幅となる。この時間幅は低速側クロックCKLの最
大歯抜け時間幅以上になるように設定される。
フリップフロップ40の出力信号はアンドゲート41の入
力端子に入力される。またアンドゲート41の他方の入力
端子には高速側1/n分周器３から位相φ１の出力クロッ
クが入力される。したがってアンドゲート41はフリップ
フロップ40からの出力信号Ｑと高速側1/n分周器３から
の出力クロックφ１とが重なった時に出力信号を送出す
ることになり，このアンドゲート41の出力信号は位相比
較回路４の出力信号のスタッフ要求信号SDとしてスタッ
フ制御回路５に送出される。
力端子に入力される。またアンドゲート41の他方の入力
端子には高速側1/n分周器３から位相φ１の出力クロッ
クが入力される。したがってアンドゲート41はフリップ
フロップ40からの出力信号Ｑと高速側1/n分周器３から
の出力クロックφ１とが重なった時に出力信号を送出す
ることになり，このアンドゲート41の出力信号は位相比
較回路４の出力信号のスタッフ要求信号SDとしてスタッ
フ制御回路５に送出される。
スタッフ制御回路５には高速側読出しクロック発生回
路６から高速側クロックCKHが入力される。この高速側
クロックCKHはスタッフ多重用のクロックであり低速側
クロックCKLよりも僅かに高い速度に設定される。スタ
ッフ制御回路５はこの高速側クロックCKHを高速側1/n分
周器３に送出しており，位相比較回路４からスタッフ要
求信号SDを受けた場合には高速側クロックCKHを１クロ
ック歯抜きし，それによりバッファメモリ２の読出しタ
イミングを１ビット後方へずらしてスタッフパルスの挿
入を行う。
路６から高速側クロックCKHが入力される。この高速側
クロックCKHはスタッフ多重用のクロックであり低速側
クロックCKLよりも僅かに高い速度に設定される。スタ
ッフ制御回路５はこの高速側クロックCKHを高速側1/n分
周器３に送出しており，位相比較回路４からスタッフ要
求信号SDを受けた場合には高速側クロックCKHを１クロ
ック歯抜きし，それによりバッファメモリ２の読出しタ
イミングを１ビット後方へずらしてスタッフパルスの挿
入を行う。
以下，実施例装置の動作を説明する。
低速側データDLは低速側1/n分周器１の出力クロック
φ１〜φｎの各タイミングで順次にバッファメモリ２の
各メモリセル21〜2nに書き込まれ，高速側1/n分周器３
の出力クロックφ１〜φｎの各タイミングで読み出され
て，同期化された高速側データDHとして送出される。
φ１〜φｎの各タイミングで順次にバッファメモリ２の
各メモリセル21〜2nに書き込まれ，高速側1/n分周器３
の出力クロックφ１〜φｎの各タイミングで読み出され
て，同期化された高速側データDHとして送出される。
位相比較回路４は低速側クロックCKLに高速側クロッ
クCKHが近付いて重なることを，フリップフロップ40の
出力信号と高速側1/n分周器３の出力クロックφ１とが
重なることをアンドゲート41で検出することによって検
出し，クロックの重なり時にスタッフ要求信号SDをスタ
ッフ制御回路５に送出してスタッフパルス挿入を行う。
クCKHが近付いて重なることを，フリップフロップ40の
出力信号と高速側1/n分周器３の出力クロックφ１とが
重なることをアンドゲート41で検出することによって検
出し，クロックの重なり時にスタッフ要求信号SDをスタ
ッフ制御回路５に送出してスタッフパルス挿入を行う。
いま低速側クロックCKLがフレームパルスＦ等の制御
情報部分を除去したことにより歯抜けとなった場合，低
速側1/n分周器１の各出力クロックφ１〜φｎは低速側
クロックCKLの最大歯抜け時間幅θ分だけ位相シフトす
ることになり，第２図（Ｃ）で説明したように，高速側
の出力クロックφ１に対して時間軸上で位相θだけ後方
にジャンプする。この場合でも，低速側の出力クロック
はフリップフロップ40によって最大歯抜け時間幅以上の
パルス幅を与えられているから，高速側クロックφ１と
低速側のクロック（フリップフロップ40の出力信号Ｑ）
とが重なる直前で低速側のクロックが後方にジャンプし
ても必ずクロック重なり部分が生じることになり，位相
比較回路４はスタッフ要求信SDを発生することができ
る。
情報部分を除去したことにより歯抜けとなった場合，低
速側1/n分周器１の各出力クロックφ１〜φｎは低速側
クロックCKLの最大歯抜け時間幅θ分だけ位相シフトす
ることになり，第２図（Ｃ）で説明したように，高速側
の出力クロックφ１に対して時間軸上で位相θだけ後方
にジャンプする。この場合でも，低速側の出力クロック
はフリップフロップ40によって最大歯抜け時間幅以上の
パルス幅を与えられているから，高速側クロックφ１と
低速側のクロック（フリップフロップ40の出力信号Ｑ）
とが重なる直前で低速側のクロックが後方にジャンプし
ても必ずクロック重なり部分が生じることになり，位相
比較回路４はスタッフ要求信SDを発生することができ
る。
本発明の実施にあたっては種々の変形形態が可能であ
る。上述の実施例では位相比較回路で比較される低速側
のクロックのパルス幅を最大歯抜け幅以上に設定した
が，これに限らず，高速側のクロックのパルス幅を最大
歯抜け幅以上に設定してもよいし，また低速側クロック
と高速側クロックのパルス幅の和が最大歯抜け幅以上に
なるように設定してもよい。要は低速および高速側クロ
ックの重なり直前にクロックの歯抜けにより低速側クロ
ックが位相シフトした場合でも低速および高速側クロッ
ク間に重なり部分が生じるようにすればよいのである。
る。上述の実施例では位相比較回路で比較される低速側
のクロックのパルス幅を最大歯抜け幅以上に設定した
が，これに限らず，高速側のクロックのパルス幅を最大
歯抜け幅以上に設定してもよいし，また低速側クロック
と高速側クロックのパルス幅の和が最大歯抜け幅以上に
なるように設定してもよい。要は低速および高速側クロ
ックの重なり直前にクロックの歯抜けにより低速側クロ
ックが位相シフトした場合でも低速および高速側クロッ
ク間に重なり部分が生じるようにすればよいのである。
また上述の実施例は本発明のディジタル位相比較器を
スタッフ多重変換装置に適用した場合について説明した
が，これに限らず，本発明のディジタル位相比較器は低
速側クロックとこれよりも若干速度の速い高速側クロッ
クとを比較しそれらの位相の近付きを検出する目的一般
に使用できるものである。
スタッフ多重変換装置に適用した場合について説明した
が，これに限らず，本発明のディジタル位相比較器は低
速側クロックとこれよりも若干速度の速い高速側クロッ
クとを比較しそれらの位相の近付きを検出する目的一般
に使用できるものである。
本発明によれば，低速側比較クロックにクロックの歯
抜けが生じるような場合にも，低速および高速側クロッ
クの位相の近付きを的確に検出できる。
抜けが生じるような場合にも，低速および高速側クロッ
クの位相の近付きを的確に検出できる。
例えば本発明をPCM通信の多重変換装置に用いた場
合，この多重変換装置では低次群のデータのチャネルを
交換するには，高次群から低次群に落としてチャネルを
交換しその後にまた高次群に持ち上げる必要がある。こ
の場合，従来では低次群に落としたデータが歯抜けを生
じるため，一旦，電圧制御発振器を含む位相同期回路な
どを用いて周波数の平滑化を行うことが必要となるが，
本発明のディジタル位相比較器によれば，歯抜けのデー
タのままで直接にデータを交換してスタッフ多重化を行
って高次群に持ち上げることが可能となり，従って電圧
制御発振器等が不要になって回路規模の縮小，コストの
低減等を図ることができる。
合，この多重変換装置では低次群のデータのチャネルを
交換するには，高次群から低次群に落としてチャネルを
交換しその後にまた高次群に持ち上げる必要がある。こ
の場合，従来では低次群に落としたデータが歯抜けを生
じるため，一旦，電圧制御発振器を含む位相同期回路な
どを用いて周波数の平滑化を行うことが必要となるが，
本発明のディジタル位相比較器によれば，歯抜けのデー
タのままで直接にデータを交換してスタッフ多重化を行
って高次群に持ち上げることが可能となり，従って電圧
制御発振器等が不要になって回路規模の縮小，コストの
低減等を図ることができる。
第１図は本発明に係る原理説明図， 第２図は本発明の動作原理を説明する図， 第３図は本発明の一実施例としてのディジタル位相比較
器を説明する図， 第４図は第３図装置中の1/n分周器の入出力信号のタイ
ムチャート， 第５図は従来の位相比較方式を説明する図， 第６図は多重変換装置のD/Iユニットのブロック図， 第７図は低次群側のフレーム構成および発生クロックを
説明する図，および， 第８図は従来の位相比較方式の問題点を説明する図であ
る。 図において， １……低速側1/n分周器 ２……バッファメモリ ３……高速側1/n分周器 ４……位相比較回路 ５……スタッフ制御回路 ６……高速側読出しクロック発生回路 8,9……多重化分離回路
器を説明する図， 第４図は第３図装置中の1/n分周器の入出力信号のタイ
ムチャート， 第５図は従来の位相比較方式を説明する図， 第６図は多重変換装置のD/Iユニットのブロック図， 第７図は低次群側のフレーム構成および発生クロックを
説明する図，および， 第８図は従来の位相比較方式の問題点を説明する図であ
る。 図において， １……低速側1/n分周器 ２……バッファメモリ ３……高速側1/n分周器 ４……位相比較回路 ５……スタッフ制御回路 ６……高速側読出しクロック発生回路 8,9……多重化分離回路
Claims (1)
- 【請求項１】低速側クロック（LCLK）と高速側クロック
（HCLK）を比較してその重なりを検出するディジタル位
相比較器であって， 該低速側クロック（LCLK）のパルス幅と該高速側クロッ
ク（HCLK）のパルス幅の和が該低速側クロック（LCLK）
の最大位相シフト幅以上となるように両クロックのパル
ス幅を設定するパルス幅設定手段（10）と， パルス幅設定後の低速側クロックと高速側クロックの重
なりを検出する重なり検出手段（11）と を具備するディジタル位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038024A JP2507514B2 (ja) | 1988-02-19 | 1988-02-19 | ディジタル位相比較器 |
Applications Claiming Priority (1)
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| JP63038024A JP2507514B2 (ja) | 1988-02-19 | 1988-02-19 | ディジタル位相比較器 |
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| JPH01212942A JPH01212942A (ja) | 1989-08-25 |
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Family Applications (1)
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-
1988
- 1988-02-19 JP JP63038024A patent/JP2507514B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH01212942A (ja) | 1989-08-25 |
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